JP2947299B2 - マトリックス型表示装置 - Google Patents
マトリックス型表示装置Info
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Description
装置の改良に関するものである。
2枚の対向する透明基板の間に液晶等の表示材料を挟持
し、この表示材料に選択的に電圧を印加することにより
光の透過度を変化させて画像等を表示するように構成さ
れている。ここで、上記透明基板の少なくとも一方に
は、マトリックス状に配列した透明性導電膜からなる複
数の画素電極が設けられ、これらの画素電極毎に選択的
に電圧を印加するための薄膜トランジスタ等のスイッチ
ング素子及び電荷を保持するための電荷保持容量が設け
られている。図10、図11及び図12はこの種の従来
装置を示すものであり、図10はマトリックス型表示装
置のゲート信号入力端子から第1番目の画素電極までを
示す平面図、図11は図10におけるA−A断面図、図
12は図10におけるマトリックス型表示装置の等価回
路である。
明絶縁性基板、2a,2bは基板1上にアルミ等の低抵
抗材料で形成されたゲート電極線、3はこのゲート電極
線2a,2b上に一部分が重畳して形成され、電気的に
接続された透明電極、4はゲート電極線2a,2b及び
透明電極3上に形成されたゲート絶縁膜、5a,5bは
ゲート絶縁膜4上に形成されたソース電極線、6はゲー
ト電極線2a,2b及びソース電極線5a,5bが交差
する部分に形成されたスイッチング素子、7はスイッチ
ング素子6のドレイン電極に接続された透明導電膜から
なる画素電極で、ゲート絶縁膜4を介して透明電極3に
一部分を重畳させることにより電荷保持容量Cを構成し
ている。8は電極全体を覆う保護膜、9は保護膜8の一
部を除去して形成されたゲート信号入力端子で、ゲート
電極線2a,2bに駆動信号を供給させるものである。
置においては、画素電極7の両端部分でゲート信号の遅
延によるゲート電極線方向の輝度傾斜が避けられず、こ
れを低減するため、従来ゲート電極線材料にAl等の低
抵抗材料を用いたり、CrとAlの二層構造としたりし
てゲート信号の遅延の低減を図っていた。
リックス型液晶表示装置は、ゲート信号の遅延を低減す
るために、工程を増やしてゲート電極線2a,2bをC
rとAlの二層構造としたり、ゲート電極線2a,2b
をAl等の低抵抗材料で形成していたため、ヒロック等
によりゲート電極線2a,2bとソース電極線5a,5
bの交差部の耐圧が低下したり、ゲート信号の漏れによ
り液晶の信頼性が低下するという問題がある。また、ゲ
ート電極線2a,2bを低抵抗化しても、図13、図1
4、図15に示すようにゲートードレイン間容量によ
る、ゲート信号ターンオフ時の突き抜け電圧のゲート信
号の遅延時間依存性は、遅延時間の小さな領域でより大
きくなる。このため、ゲート電極線2a,2bの低抵抗
化によるゲート方向の輝度傾斜を低減するには限界があ
るという問題があった。
するためになされたもので、歩留りの低下や工程を複雑
にすることなくゲート信号の遅延に起因するゲート電極
線方向の輝度傾斜を低減することを目的としている。
クス型表示装置においては、ゲート信号入力端子とゲー
ト電極線の端部との間にマトリックス型表示装置の画素
電極等を形成する材料で、抵抗素子を形成し、ゲート信
号に予め一定量の遅延を与えるように構成したものであ
る。
ート信号入力端子とゲート電極線の端部との間に画素電
極等を形成する材料により抵抗素子が形成されているた
め、ゲート信号入力端からより離れた画素電極では、ゲ
ート電極線抵抗と各画素電極に接続されている容量によ
り、ゲート信号はさらに遅延することになるが、この領
域におけるゲート信号遅延時間の変化に対する突き抜け
電圧の変化は、0〜5μsecの領域に比べて小さくな
り、したがって、ゲート電極線方向の液晶に加わる電圧
の変化による輝度傾斜を低減することが可能となる。そ
して、抵抗素子を高抵抗の材料で形成することにより、
抵抗素子の長さを短く構成することが可能となる。
図4について説明する。なお、図1はマトリックス型表
示装置のゲート信号入力端子から第1番目の画素電極ま
でを示す平面図、図2は図1におけるA−A断面図、図
3は図1におけるB−B断面図、図4は図1におけるマ
トリックス型表示装置の等価回路図である。まず、透明
絶縁性基板1上にCrをスパッタ法等により成膜し、フ
ォトリソグララフィによりゲート電極線2a,2b及び
ゲート信号入力端子9のパターンを形成する。その後、
第二層としてITO(インジュウム・ティン・オキサイ
ド)等の透明電極材料を成膜し、次段あるいは前段のゲ
ート電極線2a,2bと一部分を重畳させて電荷保持容
量Cの下部透明電極3を形成する。このとき、ゲート信
号入力端子9と第1番目の画素電極7の間の一部をこの
透明電極材料の単層とし、パターン幅を狭くすることに
より、ゲート信号の遅延に必要な数kΩの抵抗層10を
形成する。そして、ゲート絶縁膜4となる窒化シリコン
(Si3N4)及び活性層であるノンドープアモルファス
シリコン(i a−Si)6a及びリンドープアモルフ
ァスシリコン(n+ a−Si)層6bをプラズマCVD
法(PCVD)等で連続成膜する。そして、アモルファ
スシリコン層をアイランド状にフォトリソグラフィー等
を用いてパターニングする。さらに、ITO等の透明導
電膜を成膜し、電荷保持容量用下部電極3と一部がゲー
ト絶縁膜4を介して重畳するように画素電極7を形成す
る。さらに、スパッタ法等でCr及びAlを成膜してパ
ターニングし、ソース電極線5a及びドレイン電極6d
を形成する。その後、このソース電極線5a及びドレイ
ン電極6dをマスクとして、チャネル上の不要なリンド
ープアモルファスシリコン層6bをドライエッチング等
で除去する。最後に窒化シリコン(Si3N4)等の保護
膜8を形成し、TFTアレイ基板が完成する。
成材料を用いて、ゲート信号入力端子9と第1番目の画
素電極7との間の一部を単層で接続することにより、第
1番目の画素電極7のゲート信号遅延時間が5〜10μ
secになるような数kΩの抵抗10を形成することが
できる。これにより、ゲート電極線2a,2bを低抵抗
化することなく、図10、図11及び図12に点線で示
すようにゲート信号の遅延時間の変化よる、ゲートーソ
ース間容量に起因するゲート信号ターンオフ時の突き抜
け電圧の変動を低減させることができる。しかも、この
抵抗10は、マトリックス型表示装置を形成する材料で
形成されており、工程を何ら増加することなく形成する
ことが可能である。
0を形成した場合の実施例を示す。図において、ゲート
電極線2a,2b及びゲート信号入力端子9上のゲート
絶縁膜4の一部をパーニング及びドライエッチング等で
除去したのち、画素電極用の透明導電膜を成膜し、画素
電極7を形成すると同時にゲート信号入力端子9と第1
番目のゲート電極線2aを接続するようにゲート信号を
遅延させるための抵抗10を形成する。これにより、電
荷保持容量下部電極3がゲート電極線2a,2bの一部
を延長することにより形成されている場合においても、
第1番目のゲート信号を遅延させるための抵抗10を形
成することが可能となる。
9と第1番目のゲート電極線2a,2bとの間に抵抗体
を形成するように構成したが、図7、図8及び図9に示
すようにゲート電極線2a,2b上にゲート絶縁膜4を
介してITO等の共通導電膜を形成し、これらにより容
量11を構成しても同様の作用効果を得ることができ
る。また、このとき、ゲート電極線2a,2bの入力端
に図1に示すような低抵抗体を形成しておいても何等問
題は生じない。
ト信号入力端子から、第1番目の画素電極との間に抵抗
あるいは容量を形成することにより、ゲート信号に予め
遅延時間を与え、ゲート信号の遅延時間がゲート電極線
方向で異なることによるゲート信号ターンオフ時の突き
抜け電圧の差による輝度傾斜を低減させることができ、
マトリックス型表示装置における表示品質の向上に寄与
させることが可能となる。
成させることができ、低抵抗化のためのAl等による工
程の増加や歩留りの低下がなく、製造コストの低減化が
可能となるとともに、歩留りの向上に寄与させることが
できる。
示装置の要部を示す平面図である。
回路を示す回路図である。
型表示装置の要部構成を示す平面図である。
型表示装置の要部構成を示す平面図である。
等価回路を示す回路図である。
を示す平面図である。
置の等価回路を示す回路図である。
フ時の突き抜け電圧の変化を説明する特性図である。
フ時の突き抜け電圧の関係を示す特性図である。
フ時の突き抜け電圧の関係を示す特性図である。
Claims (1)
- 【請求項1】 透明な絶縁基板上に並設された複数のゲ
ート電極線、このゲート電極線に交差して形成された複
数のソース電極線、これらの二つの電極線の交差部に設
けられた複数の薄膜スイッチング素子、この薄膜スイッ
チング素子のドレイン電極に接続された透明導電膜から
なる複数の画素電極を有するマトリックス型表示装置に
おいて、上記ゲート電極線の入力端子と第1の電極部分
との間に、上記画素電極を形成する材料あるいは上記画
素電極との間で電荷容量を保持する透明電極を形成する
材料により抵抗を構成したマトリックス型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5874191A JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5874191A JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04313733A JPH04313733A (ja) | 1992-11-05 |
JP2947299B2 true JP2947299B2 (ja) | 1999-09-13 |
Family
ID=13092952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5874191A Expired - Lifetime JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2947299B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101392160B1 (ko) | 2006-08-25 | 2014-05-08 | 삼성디스플레이 주식회사 | 액정표시장치 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652649B2 (en) * | 2005-06-15 | 2010-01-26 | Au Optronics Corporation | LCD device with improved optical performance |
JP5727120B2 (ja) * | 2006-08-25 | 2015-06-03 | 三星ディスプレイ株式會社Samsung Display Co.,Ltd. | 液晶表示装置 |
-
1991
- 1991-03-22 JP JP5874191A patent/JP2947299B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101392160B1 (ko) | 2006-08-25 | 2014-05-08 | 삼성디스플레이 주식회사 | 액정표시장치 |
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JPH04313733A (ja) | 1992-11-05 |
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