JPH10153801A - 液晶パネルの製造方法 - Google Patents
液晶パネルの製造方法Info
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- JPH10153801A JPH10153801A JP32928597A JP32928597A JPH10153801A JP H10153801 A JPH10153801 A JP H10153801A JP 32928597 A JP32928597 A JP 32928597A JP 32928597 A JP32928597 A JP 32928597A JP H10153801 A JPH10153801 A JP H10153801A
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- forming
- electrode
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Abstract
(57)【要約】
【課題】開口率をの低下を防止しながら、製造工程を増
やすことなく高精細な表示パネルを提供する。 【解決手段】ソース・ドレイン及び電荷蓄積容量の第1
電極となるシリコン薄膜を堆積する工程と、ゲート絶縁
膜及び誘電体膜となる絶縁膜を形成する工程と、第1電
極となるシリコン薄膜にイオン打ち込みすることによ
り、シリコン薄膜を低抵抗化する工程と、ゲート電極を
形成する工程と、ソース・ドレインとなるシリコン薄膜
にイオン打ち込みを行うことによりソース・ドレイン領
域を形成する工程とを有することを特徴とする。
やすことなく高精細な表示パネルを提供する。 【解決手段】ソース・ドレイン及び電荷蓄積容量の第1
電極となるシリコン薄膜を堆積する工程と、ゲート絶縁
膜及び誘電体膜となる絶縁膜を形成する工程と、第1電
極となるシリコン薄膜にイオン打ち込みすることによ
り、シリコン薄膜を低抵抗化する工程と、ゲート電極を
形成する工程と、ソース・ドレインとなるシリコン薄膜
にイオン打ち込みを行うことによりソース・ドレイン領
域を形成する工程とを有することを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、薄膜トランジス夕
(Thin Film Transistor、以下、TFTという。)ア
レイによって構成される液晶表示パネル及びその製造方
法に関し、特に、その表示体の表示密度やコントラスト
等の表示性能の向上を達成するための技術に関する。
(Thin Film Transistor、以下、TFTという。)ア
レイによって構成される液晶表示パネル及びその製造方
法に関し、特に、その表示体の表示密度やコントラスト
等の表示性能の向上を達成するための技術に関する。
【0002】
【従来の技術】TFTアレイによるアクティブマトリク
ス液晶表示パネルは、TFTの大きなON/OFF抵抗
比に起因して走査線数の増大が可能かつ電荷蓄積用のコ
ンデンサが不要である点、及びTFTアレイの大面積
化、量産化が容易である点が着目されたことから、従来
から盛んに研究開発が行われている。
ス液晶表示パネルは、TFTの大きなON/OFF抵抗
比に起因して走査線数の増大が可能かつ電荷蓄積用のコ
ンデンサが不要である点、及びTFTアレイの大面積
化、量産化が容易である点が着目されたことから、従来
から盛んに研究開発が行われている。
【0003】この液晶表示パネルは、走査信号を伝達す
るゲート線と画像信号を供給するデータ線がそれぞれ水
平方向と垂直方向に格子状に配置され、これらの格子に
よって区画された各画素領域内に、電位供給スイッチと
して用いられるTFTと、液晶に電位を付与する画素電
極とが形成される。液晶はこの画素電極とこれに対向す
る共通電極との間に設置される。
るゲート線と画像信号を供給するデータ線がそれぞれ水
平方向と垂直方向に格子状に配置され、これらの格子に
よって区画された各画素領域内に、電位供給スイッチと
して用いられるTFTと、液晶に電位を付与する画素電
極とが形成される。液晶はこの画素電極とこれに対向す
る共通電極との間に設置される。
【0004】ここに、TFTのゲート電極はゲート線
に、ソースはデータ線に、ドレインは画素電極に、それ
ぞれ接続されており、ゲート線から入力された走査信号
に基づいてTFTがオン状態になると、データ線から画
像信号が導入されて画素電極に所定の電位を付与し、共
通電極との間に電位差を生じさせて液晶を駆動する。
に、ソースはデータ線に、ドレインは画素電極に、それ
ぞれ接続されており、ゲート線から入力された走査信号
に基づいてTFTがオン状態になると、データ線から画
像信号が導入されて画素電極に所定の電位を付与し、共
通電極との間に電位差を生じさせて液晶を駆動する。
【0005】ところが、上記液晶パネルは近年益々高精
細化されてきており、各画素領域の面積が微細化するこ
とによって画素領域の表示容量が減少し、オフ抵抗の高
いTFTの微量なリーク電流であってもそのゲート線に
おける非選択期間(lフィールド期間)内に表示電圧の
低下を引き起こし、液晶パネルにおけるコントラスト等
の表示性能の劣化やS/N比の悪化を招来していた。
細化されてきており、各画素領域の面積が微細化するこ
とによって画素領域の表示容量が減少し、オフ抵抗の高
いTFTの微量なリーク電流であってもそのゲート線に
おける非選択期間(lフィールド期間)内に表示電圧の
低下を引き起こし、液晶パネルにおけるコントラスト等
の表示性能の劣化やS/N比の悪化を招来していた。
【0006】この問題は、電荷蓄積容量を各画素領域に
形成することによって解決するものであるが、TFTア
レイによる液晶表示パネルにあっては、例えばシリコン
基板の表面側に形成した導電層と該基板の表面上に形成
した絶縁膜及び導電層とから簡単に電荷蓄積容量を作込
むことのできるMOS−FETアレイの場合とは異な
り、ガラス基板等の絶縁体上にTFTを形成することか
ら、容易に電荷蓄積容量を形成することができない。こ
のため、各画素領域にTFTと同一構造のMOS構造を
形成し、これに高バイアスを印加して真性シリコン層の
表面を導電化することによりMOS容量を形成し、これ
を電荷蓄積容量として用いていた。
形成することによって解決するものであるが、TFTア
レイによる液晶表示パネルにあっては、例えばシリコン
基板の表面側に形成した導電層と該基板の表面上に形成
した絶縁膜及び導電層とから簡単に電荷蓄積容量を作込
むことのできるMOS−FETアレイの場合とは異な
り、ガラス基板等の絶縁体上にTFTを形成することか
ら、容易に電荷蓄積容量を形成することができない。こ
のため、各画素領域にTFTと同一構造のMOS構造を
形成し、これに高バイアスを印加して真性シリコン層の
表面を導電化することによりMOS容量を形成し、これ
を電荷蓄積容量として用いていた。
【0007】
【発明が解決しようとする課題】しかしながら、上記液
晶パネルにおいては、MOS容量を形成するために常時
20V程度の高電圧を印加する必要があり、この高電界
の発生に起因して絶縁破壊等による信頼性の低下やリー
ク電流の増大を招き、折角形成した電荷蓄積容量の効果
を減殺するという問題があった。
晶パネルにおいては、MOS容量を形成するために常時
20V程度の高電圧を印加する必要があり、この高電界
の発生に起因して絶縁破壊等による信頼性の低下やリー
ク電流の増大を招き、折角形成した電荷蓄積容量の効果
を減殺するという問題があった。
【0008】また、この電荷蓄積容量の形成は、特に透
過型の表示体として用いられるTFTアレイ液晶表示に
あっては、液晶表示体の開口率(全パネル面積に対する
光の透過可能な面積の比)の低下をもたらし、表示性能
の低下に直結する。しかも、この開口率はMOS容量の
形成に必要な高電圧供給ラインの形成によって更に低下
することもあって、表示体の高精細化による各画素領域
の面積縮小との狭間で、液晶表示パネルの開発上の大き
な障害となっていた。
過型の表示体として用いられるTFTアレイ液晶表示に
あっては、液晶表示体の開口率(全パネル面積に対する
光の透過可能な面積の比)の低下をもたらし、表示性能
の低下に直結する。しかも、この開口率はMOS容量の
形成に必要な高電圧供給ラインの形成によって更に低下
することもあって、表示体の高精細化による各画素領域
の面積縮小との狭間で、液晶表示パネルの開発上の大き
な障害となっていた。
【0009】そこで、本発明は上記問題点を解決するも
のであり、その課題は、TFTの製造工程を利用しつ
つ、高電圧供給が不要且つ小面積大容量の電荷蓄積容量
を形成するとともにその多層構造化を図ることによっ
て、開口率の保持と信号保持特性の向上とを両立させ、
高精細表示体の表示性能を向上させることにある。
のであり、その課題は、TFTの製造工程を利用しつ
つ、高電圧供給が不要且つ小面積大容量の電荷蓄積容量
を形成するとともにその多層構造化を図ることによっ
て、開口率の保持と信号保持特性の向上とを両立させ、
高精細表示体の表示性能を向上させることにある。
【0010】
【課題を解決するための手段】上記問題点を解決するた
めに、データ線に導電接続するソース及びゲート線に導
電接続するゲートを備えた薄膜トランジス夕と、薄膜ト
ランジスタのドレインに導電接続する画素電極と、ドレ
イン電位を付与された下部電極、他電位を付与された上
部電極、及びこれらの間に形成された誘電絶縁膜を備え
た電荷蓄積容量とからなる画素領域を有する液晶表示パ
ネルにおいて、本発明が講じた手段は、上部電極には、
そのゲート線に隣接する隣接ゲート線、即ち、前段又は
後段の走査線の電位を付与するものである。
めに、データ線に導電接続するソース及びゲート線に導
電接続するゲートを備えた薄膜トランジス夕と、薄膜ト
ランジスタのドレインに導電接続する画素電極と、ドレ
イン電位を付与された下部電極、他電位を付与された上
部電極、及びこれらの間に形成された誘電絶縁膜を備え
た電荷蓄積容量とからなる画素領域を有する液晶表示パ
ネルにおいて、本発明が講じた手段は、上部電極には、
そのゲート線に隣接する隣接ゲート線、即ち、前段又は
後段の走査線の電位を付与するものである。
【0011】ここに、上部電極を隣接ゲート線自体と
し、下部電極を誘電絶縁膜を介して上部電極の直下に形
成して、その下部電極自身にドレイン電位を付与すべき
接続部を設ける場合があり、この接続部はドレイン又は
画素電極に接続される。
し、下部電極を誘電絶縁膜を介して上部電極の直下に形
成して、その下部電極自身にドレイン電位を付与すべき
接続部を設ける場合があり、この接続部はドレイン又は
画素電極に接続される。
【0012】下部電極の接続部をドレインに接続する場
合には、データ線若しくはこれに隣接するデータ線の下
方に形成することが望ましい。
合には、データ線若しくはこれに隣接するデータ線の下
方に形成することが望ましい。
【0013】これらの手段において、下部電極を導電性
多結晶シリコン層で形成する場合があり、また、金属層
で形成する場合もある。
多結晶シリコン層で形成する場合があり、また、金属層
で形成する場合もある。
【0014】次に、液晶表示パネルの製造方法として
は、薄膜トランジスタの活性層及び下部電極を形成する
工程と、次に、薄膜トランジスタのゲート絶縁膜及び誘
電絶縁膜を同時に形成する工程と、更に、ゲートと上部
電極を同時に形成する工程と、この後、ゲートをマスク
として活性層を導電化しソース及びドレインを形成する
工程と、を設けるものである。ここに、薄膜トランジス
タの活性層及び下部電極を形成する工程は、活性層を真
性多結晶シリコンで、下部電極を導電性多結晶シリコン
でそれぞれ形成する場合があり、この場合、真性多結晶
シリコン層を形成し、その後、真性多結晶シリコン層の
一部を導電化して下部電極を形成し、残りを活性層とす
ることが望ましい。また、活性層を真性多結晶シリコン
で、下部電極を金属層でそれぞれ形成する場合もある。
は、薄膜トランジスタの活性層及び下部電極を形成する
工程と、次に、薄膜トランジスタのゲート絶縁膜及び誘
電絶縁膜を同時に形成する工程と、更に、ゲートと上部
電極を同時に形成する工程と、この後、ゲートをマスク
として活性層を導電化しソース及びドレインを形成する
工程と、を設けるものである。ここに、薄膜トランジス
タの活性層及び下部電極を形成する工程は、活性層を真
性多結晶シリコンで、下部電極を導電性多結晶シリコン
でそれぞれ形成する場合があり、この場合、真性多結晶
シリコン層を形成し、その後、真性多結晶シリコン層の
一部を導電化して下部電極を形成し、残りを活性層とす
ることが望ましい。また、活性層を真性多結晶シリコン
で、下部電極を金属層でそれぞれ形成する場合もある。
【0015】更に、上記手段においては、活性層と下部
電極とを離間させて形成し、ゲートをマスクとして活性
層を導電化しソース及びドレインを形成した後に、ドレ
インの露出部及び下部電極の露出部上に画素電極を導電
接触状態に形成するものである。
電極とを離間させて形成し、ゲートをマスクとして活性
層を導電化しソース及びドレインを形成した後に、ドレ
インの露出部及び下部電極の露出部上に画素電極を導電
接触状態に形成するものである。
【0016】以上の各手段では、薄膜トランジスタのゲ
ート絶縁膜及び誘電絶縁膜を同時に形成する工程を熱酸
化法によって行うことが好ましい。
ート絶縁膜及び誘電絶縁膜を同時に形成する工程を熱酸
化法によって行うことが好ましい。
【0017】
【作用】かかる手段によれば、下部電極を備えた電荷蓄
積容量を形成するので、この下部電極に付与されるドレ
イン電位に対し上部電極に任意の電位を付与して電荷蓄
積を行うことが可能となる。ここで電荷蓄積容量の所属
する画素領域においてゲート電位にパルス信号が導入さ
れる選択期間は、隣接画素領域にとっては非選択期間で
あり、隣接ゲート線には基準電位が与えられている。従
って、上部電極に隣接ゲート線の電位を付与することに
よって、上部電極と下部電極との聞に電荷が蓄積され、
当該画素領域における非選択期間中の液晶印加電圧の保
持特性を向上させることができる。
積容量を形成するので、この下部電極に付与されるドレ
イン電位に対し上部電極に任意の電位を付与して電荷蓄
積を行うことが可能となる。ここで電荷蓄積容量の所属
する画素領域においてゲート電位にパルス信号が導入さ
れる選択期間は、隣接画素領域にとっては非選択期間で
あり、隣接ゲート線には基準電位が与えられている。従
って、上部電極に隣接ゲート線の電位を付与することに
よって、上部電極と下部電極との聞に電荷が蓄積され、
当該画素領域における非選択期間中の液晶印加電圧の保
持特性を向上させることができる。
【0018】この電荷蓄積容量の上部電極は隣接ゲート
線によって電位が付与されるので、何ら別個の電位供給
ラインを設置する必要がなく、液晶パネルの開ロ率の向
上に寄与する。
線によって電位が付与されるので、何ら別個の電位供給
ラインを設置する必要がなく、液晶パネルの開ロ率の向
上に寄与する。
【0019】その上部電極を隣接ゲート線自体とし、こ
の直下に誘電絶縁膜及び下部電極を形成する場合には電
荷蓄積容量の形成面を新たに画素領域内に形成する必要
がないので、開口率の低下を防止することができる。但
し、この場合下部電極にTFTのドレイン電位を付与す
るための接続部を形成する必要が生じるが、この接続部
をデー夕線の下方に形成することによって、接続部占有
面積に基づく開口率の低下を抑制できる。
の直下に誘電絶縁膜及び下部電極を形成する場合には電
荷蓄積容量の形成面を新たに画素領域内に形成する必要
がないので、開口率の低下を防止することができる。但
し、この場合下部電極にTFTのドレイン電位を付与す
るための接続部を形成する必要が生じるが、この接続部
をデー夕線の下方に形成することによって、接続部占有
面積に基づく開口率の低下を抑制できる。
【0020】更に、この接続部を画素電極に導電接続す
る場合には、画素電極に対しドレイン電位が付与されて
いることから、下部電極は間接的にTFTのドレインと
接続されることとなる。この場合画素電極は画素領域上
の全面に形成されるので、接続部の占有面積を殆どなく
すことが可能である。
る場合には、画素電極に対しドレイン電位が付与されて
いることから、下部電極は間接的にTFTのドレインと
接続されることとなる。この場合画素電極は画素領域上
の全面に形成されるので、接続部の占有面積を殆どなく
すことが可能である。
【0021】次に、液晶表示パネルの製造方法として
は、薄膜トランジスタの活性層及び下部電極を形成した
後に、薄膜トランジスタのゲート絶縁膜及び誘電絶縁膜
を同時に形成することによって、電荷蓄積容量の誘電絶
縁膜をTFTのゲート絶縁膜と同厚かつ同品質で形成で
きる。通常、ゲート絶縁膜は層間絶縁膜等に比して極め
て薄くしかも高品質に形成する必要があるので、これと
同時に形成すると、誘電絶縁膜独自の形成工程が不要に
なるのは勿論、膜厚が薄いことによって容量値が大きく
なり、しかもその高品質によりリーク電流を低減するこ
とができる。
は、薄膜トランジスタの活性層及び下部電極を形成した
後に、薄膜トランジスタのゲート絶縁膜及び誘電絶縁膜
を同時に形成することによって、電荷蓄積容量の誘電絶
縁膜をTFTのゲート絶縁膜と同厚かつ同品質で形成で
きる。通常、ゲート絶縁膜は層間絶縁膜等に比して極め
て薄くしかも高品質に形成する必要があるので、これと
同時に形成すると、誘電絶縁膜独自の形成工程が不要に
なるのは勿論、膜厚が薄いことによって容量値が大きく
なり、しかもその高品質によりリーク電流を低減するこ
とができる。
【0022】本製造方法は上記の手段によって、TFT
アレイからなる液晶表示パネル内に最小限の製造工程で
適切に電荷蓄積容量を作り込むことを可能とするもので
あり、特に、導電性多結晶シリコンでなる下部電極及び
真性多結晶シリコンでなる活性層を予め離間させて形成
し、これらの露出部上に画素電極を導電接触状態に形成
する場合には、下部電極から活性層へ向かう導電型不純
物の横拡散が構造的に発生しえないので、TFTのチャ
ネル領域への不純物侵入によるオフ抵抗値の上昇を防止
することができる。この方法は、ゲート絶縁膜を熱酸化
法で行う場合にその加熱に基づく熱拡散を防止する意味
で特に顕著な効果を奏するものである。
アレイからなる液晶表示パネル内に最小限の製造工程で
適切に電荷蓄積容量を作り込むことを可能とするもので
あり、特に、導電性多結晶シリコンでなる下部電極及び
真性多結晶シリコンでなる活性層を予め離間させて形成
し、これらの露出部上に画素電極を導電接触状態に形成
する場合には、下部電極から活性層へ向かう導電型不純
物の横拡散が構造的に発生しえないので、TFTのチャ
ネル領域への不純物侵入によるオフ抵抗値の上昇を防止
することができる。この方法は、ゲート絶縁膜を熱酸化
法で行う場合にその加熱に基づく熱拡散を防止する意味
で特に顕著な効果を奏するものである。
【0023】
【発明の実施の形態】次に、添付図面を参照して本発明
の実施例を説明する。
の実施例を説明する。
【0024】図1は本発明に係る液晶表示パネルの第l
実施例の平面図、図2は図1のII−II線に沿って切断し
た状態を示す断面図、図3は図1のIII−III線に沿って
切断した状態を示す断面図である。この実施例は、図1
に示すように、垂直方向のデータ線4a,4b,・・・
と水平方向に伸びたゲート線6a,6b,・・・とが格
子状に配線され、両者の間に50μm×55μmの寸法
で各画素領域2aa,2ab,・・・が形成されてい
る。
実施例の平面図、図2は図1のII−II線に沿って切断し
た状態を示す断面図、図3は図1のIII−III線に沿って
切断した状態を示す断面図である。この実施例は、図1
に示すように、垂直方向のデータ線4a,4b,・・・
と水平方向に伸びたゲート線6a,6b,・・・とが格
子状に配線され、両者の間に50μm×55μmの寸法
で各画素領域2aa,2ab,・・・が形成されてい
る。
【0025】以下に画素領域2aaを例にとってその内
部構造を説明する。この画素領域2aa内には、ゲート
線6aから引き出されたゲート電極8、デー夕線4aに
接続されたソース10、及びドレインl2からなるTF
Tが形成されており、このドレインl2に接続層l6を
介して下部電極l8が接続され、その上方に前段のゲー
ト線6bが重なって形成されている。また、これらの構
造の上方には画素領域2aaのほぼ全面に亘ってITO
からなる透明電極20が形成されており、この透明電極
20も開ロ部を通してTFTのドレインl2に接続され
ている。
部構造を説明する。この画素領域2aa内には、ゲート
線6aから引き出されたゲート電極8、デー夕線4aに
接続されたソース10、及びドレインl2からなるTF
Tが形成されており、このドレインl2に接続層l6を
介して下部電極l8が接続され、その上方に前段のゲー
ト線6bが重なって形成されている。また、これらの構
造の上方には画素領域2aaのほぼ全面に亘ってITO
からなる透明電極20が形成されており、この透明電極
20も開ロ部を通してTFTのドレインl2に接続され
ている。
【0026】TFTの構造断面は、図2に示すようにな
っており、液晶パネル全体を支持する透明なガラス基板
lの表面上に多結晶シリコン層が被着され、ゲート電極
8直下の真性のチャネル領域l4を除いてソース10及
びドレインl2にn型の導電型不純物としてリンが導入
されている。この上に厚さl000〜l500Åのゲー
ト酸化膜22が形成されており、更に、ゲート電極8が
導電性の多結晶シリコンで形成されている。これらの上
には厚さ0.5〜1.0μmの層間絶縁膜24が堆積さ
れ、この層間絶縁膜24を開口してソース10に接続す
るデータ線4aとドレインl2に接続する透明電極20
が形成されている。ここで、ドレインl2の下層には導
電性多結晶シリコンで形成された接続層l6が接触す
る。
っており、液晶パネル全体を支持する透明なガラス基板
lの表面上に多結晶シリコン層が被着され、ゲート電極
8直下の真性のチャネル領域l4を除いてソース10及
びドレインl2にn型の導電型不純物としてリンが導入
されている。この上に厚さl000〜l500Åのゲー
ト酸化膜22が形成されており、更に、ゲート電極8が
導電性の多結晶シリコンで形成されている。これらの上
には厚さ0.5〜1.0μmの層間絶縁膜24が堆積さ
れ、この層間絶縁膜24を開口してソース10に接続す
るデータ線4aとドレインl2に接続する透明電極20
が形成されている。ここで、ドレインl2の下層には導
電性多結晶シリコンで形成された接続層l6が接触す
る。
【0027】これに対し、ゲート線6b下に作られた電
荷蓄積容量の形成領域の断面は、図3に示すようになっ
ている。ガラス基板l上に導電型多結晶シリコン層で形
成された矩形状の下部電極l8の上には、TFTのゲー
ト酸化膜22と同時に形成された誘電絶縁膜26があ
り、この上にゲート線6bが下部電極l8の延長方向と
同じ方向に形成されている。これらの上には層間絶縁膜
24を介して透明電極20の一部が存在する。
荷蓄積容量の形成領域の断面は、図3に示すようになっ
ている。ガラス基板l上に導電型多結晶シリコン層で形
成された矩形状の下部電極l8の上には、TFTのゲー
ト酸化膜22と同時に形成された誘電絶縁膜26があ
り、この上にゲート線6bが下部電極l8の延長方向と
同じ方向に形成されている。これらの上には層間絶縁膜
24を介して透明電極20の一部が存在する。
【0028】この液晶表示パネルは、導電性多結晶シリ
コンで形成した下部電極l8と上部電極とを備えた電荷
蓄積容量を有しているので、非選択期間における液晶バ
イアス電圧の保持能力が高く、その表示特性の向上が達
成される。ここに、本実施例における各画素領域の液晶
自体の容量値はl4〜35×10-15Fであり、電荷蓄
積容量の値は300×1010-15F以上である。
コンで形成した下部電極l8と上部電極とを備えた電荷
蓄積容量を有しているので、非選択期間における液晶バ
イアス電圧の保持能力が高く、その表示特性の向上が達
成される。ここに、本実施例における各画素領域の液晶
自体の容量値はl4〜35×10-15Fであり、電荷蓄
積容量の値は300×1010-15F以上である。
【0029】また、本実施例は透過型(各画素領域上の
液晶の透過率をデータ線に導入される画像信号に基づい
て変化させ、バックライト光の透過量の分布によって画
像を形成表示する。)の液晶表示パネルであるが、電荷
蓄積容量の電位供給配線が不要であり、しかもその上部
電極はゲート線6a自体で構成しているので電荷蓄積容
量による透過面積の減少がないことから、電荷蓄積容量
の形成されていない液晶パネルに比して接続層l6の形
成のみが開口率の低下をもたらす。したがって、この実
施例では全表示面積に対する開口率を36.2%に止め
ることができた。
液晶の透過率をデータ線に導入される画像信号に基づい
て変化させ、バックライト光の透過量の分布によって画
像を形成表示する。)の液晶表示パネルであるが、電荷
蓄積容量の電位供給配線が不要であり、しかもその上部
電極はゲート線6a自体で構成しているので電荷蓄積容
量による透過面積の減少がないことから、電荷蓄積容量
の形成されていない液晶パネルに比して接続層l6の形
成のみが開口率の低下をもたらす。したがって、この実
施例では全表示面積に対する開口率を36.2%に止め
ることができた。
【0030】次に、図4及び図5を参照して本発明に係
る液晶表示パネルの第2実施例を説明する。この実施例
は第l実施例とほぼ同様であり、同一部分には同一符号
を付し、その説明は省略する。
る液晶表示パネルの第2実施例を説明する。この実施例
は第l実施例とほぼ同様であり、同一部分には同一符号
を付し、その説明は省略する。
【0031】この液晶表示パネルの平面構造は、図4に
示すように、ドレインl2と下部電極l8とを接続する
接続層l6の一部が隣接するデータ線4bの下方に形成
されており、第l実施例よりも液晶パネルの開口率が向
上している。なお、図5に示すように、このデータ線4
bの下方に形成された接続層l6の部分とデータ線4b
との間には、誘電絶縁膜26よりも充分に厚い層間絶縁
膜24が形成されているので、接続層l6とデー夕線4
bとの間の容量は電荷蓄積容量に殆ど影響を与えない。
示すように、ドレインl2と下部電極l8とを接続する
接続層l6の一部が隣接するデータ線4bの下方に形成
されており、第l実施例よりも液晶パネルの開口率が向
上している。なお、図5に示すように、このデータ線4
bの下方に形成された接続層l6の部分とデータ線4b
との間には、誘電絶縁膜26よりも充分に厚い層間絶縁
膜24が形成されているので、接続層l6とデー夕線4
bとの間の容量は電荷蓄積容量に殆ど影響を与えない。
【0032】上記接続層l6とドレインl2との接続部
分は図4のドレインl2から下部電極l8までの経路上
のどの部分にも形成することができる。
分は図4のドレインl2から下部電極l8までの経路上
のどの部分にも形成することができる。
【0033】上記第l及び第2実施例以外の異なった実
施例を、TFT構造部と電荷蓄積容量部との断面を模式
的示す図6から図8までを参照して説明する。まず、図
6は、下部電極l8及び接続層l6の代わりに金属電極
38を形成するものであり、Al又は高融点金属を材料
とすることができる。また、図7は、TFTのドレイン
l2から接続層l6、下部電極l8までを一体の多結晶
シリコン層40で形成したものである。更に、図8に
は、接続層l6を形成することなく、TFTのドレイン
l2と導電接触する透明電極20に下部電極42を直接
接続した例を示している。この例によれば、下部電極4
2を上部電極たるゲート線6bの直下から若干張り出し
た部分を形成するだけでよいので、接続部を極めて小面
積のものとすることが可能であり、開口率の低下をほぼ
完全に除去することができる。
施例を、TFT構造部と電荷蓄積容量部との断面を模式
的示す図6から図8までを参照して説明する。まず、図
6は、下部電極l8及び接続層l6の代わりに金属電極
38を形成するものであり、Al又は高融点金属を材料
とすることができる。また、図7は、TFTのドレイン
l2から接続層l6、下部電極l8までを一体の多結晶
シリコン層40で形成したものである。更に、図8に
は、接続層l6を形成することなく、TFTのドレイン
l2と導電接触する透明電極20に下部電極42を直接
接続した例を示している。この例によれば、下部電極4
2を上部電極たるゲート線6bの直下から若干張り出し
た部分を形成するだけでよいので、接続部を極めて小面
積のものとすることが可能であり、開口率の低下をほぼ
完全に除去することができる。
【0034】なお、図4及び図5に示す実施例、及び図
6に示す実施例においては、ドレインl2が、それぞれ
接続層36及び下部電極l8上、金属電極38上の全面
若しくは一部を覆う構造となっていてもよい。
6に示す実施例においては、ドレインl2が、それぞれ
接続層36及び下部電極l8上、金属電極38上の全面
若しくは一部を覆う構造となっていてもよい。
【0035】次に、本発明に係る液晶パネルの製造方法
の実施例を説明する。
の実施例を説明する。
【0036】この製造方法の第l実施例を説明するため
の工程断面図を図9に示す。先ず、図9(a)に示すよ
うに、ガラス基板lの表面上にCVD法によりリンをド
ープした多結晶シリコン層を堆積して下部電極l8を形
成する。次に、図9(b)に示すように、真性の多結晶
シリコン層l03を下部電極l8のうち接続層l6の部
分に接触するように堆積し、更に図9(c)に示すよう
に、これらの上を同じくCVD法によるシリコン酸化膜
l04で被覆する。ここで、多結晶シリコン層l03が
下部電極l8の全部又は一部を覆うように形成すること
もできる。この後、図9(d)に示すように、TFTの
ゲート電極8と電荷蓄積容量の上部電極l05をリンド
ープの多結晶シリコンをCVD法により形成し、ゲート
電極8をマスクとしてセルフアラインによりリン又は砒
素イオンを注入し、TFTのソース10及びドレインl
2を形成する。その後図9(e)に示すように、CVD
法により層間絶縁膜24を全面上に堆積形成し、図9
(f)に示すように、この層間絶縁膜24のドレインl
2の上方位置に開口部を設けて画素領域のほぼ全面にI
TOからなる透明電極20をスパッタリング法により形
成する。最後に図9(g)に示すように、層問絶縁膜2
4の開口部を通してTFTのソース10に接続するデー
タ線4aをAlで被着する。
の工程断面図を図9に示す。先ず、図9(a)に示すよ
うに、ガラス基板lの表面上にCVD法によりリンをド
ープした多結晶シリコン層を堆積して下部電極l8を形
成する。次に、図9(b)に示すように、真性の多結晶
シリコン層l03を下部電極l8のうち接続層l6の部
分に接触するように堆積し、更に図9(c)に示すよう
に、これらの上を同じくCVD法によるシリコン酸化膜
l04で被覆する。ここで、多結晶シリコン層l03が
下部電極l8の全部又は一部を覆うように形成すること
もできる。この後、図9(d)に示すように、TFTの
ゲート電極8と電荷蓄積容量の上部電極l05をリンド
ープの多結晶シリコンをCVD法により形成し、ゲート
電極8をマスクとしてセルフアラインによりリン又は砒
素イオンを注入し、TFTのソース10及びドレインl
2を形成する。その後図9(e)に示すように、CVD
法により層間絶縁膜24を全面上に堆積形成し、図9
(f)に示すように、この層間絶縁膜24のドレインl
2の上方位置に開口部を設けて画素領域のほぼ全面にI
TOからなる透明電極20をスパッタリング法により形
成する。最後に図9(g)に示すように、層問絶縁膜2
4の開口部を通してTFTのソース10に接続するデー
タ線4aをAlで被着する。
【0037】この製造方法において、前記下部電極l8
は、電荷蓄積容量の画素領域内の作成位置によって様々
な平面形状をとることができる。また、上部電極l05
も、その下部電極l8の平面形状に応じて種々の形状を
とることができるが、特に、先に説明した液晶パネルの
実施例のように、上部電極l05をゲート線6b自体と
してもよい。
は、電荷蓄積容量の画素領域内の作成位置によって様々
な平面形状をとることができる。また、上部電極l05
も、その下部電極l8の平面形状に応じて種々の形状を
とることができるが、特に、先に説明した液晶パネルの
実施例のように、上部電極l05をゲート線6b自体と
してもよい。
【0038】この実施例では、ゲート酸化膜22と誘電
絶縁膜26を同時に形成し、ゲート電極8と上部電極l
05を同時に形成するので、工程数の増加を最小限に抑
制することができる。また、誘電絶縁膜26は必然的に
薄いゲート酸化膜と同厚になるので、電荷蓄積容量の容
量値を占有面積に比して大きくすることができる。
絶縁膜26を同時に形成し、ゲート電極8と上部電極l
05を同時に形成するので、工程数の増加を最小限に抑
制することができる。また、誘電絶縁膜26は必然的に
薄いゲート酸化膜と同厚になるので、電荷蓄積容量の容
量値を占有面積に比して大きくすることができる。
【0039】次に、液晶パネルの製造方法の第2実施例
を図10を参照して説明する。この実施例では、まず、
図10(a)に示すように、ガラス基板l上に真性多結
晶シリコン層106を形成し、図9(b)に示すよう
に、この上にCVD法によりシリコン酸化膜l07を堆
積した後、このうちの一部をレジスト層l08で被覆し
てリンイオンの注入を施し、真性多結晶シリコン層l0
6の一部を下部電極l8とする。この後、図9(c)に
示すように、第l実施例と同様にゲート電極8及び上部
電極l05を形成し、更に第l実施例と同様にイオン注
入を行ってソース10、ドレインl2を形成する。ここ
で、シリコン酸化層l07を熱酸化法によって形成する
ことも可能であり、この場合には、TFTのドレイン予
定領域とチャネル予定領域との境界と、下部電極l8の
ドレイン予定領域側の先端部との間隔dは、加熱にとも
なう横拡散を防止するために少なくとも10μm以上を
取る必要がある。この工程以後は、第l実施同様に、層
間絶縁膜24、透明電極20及びデータ線4aを形成す
ることによって、液晶パネルが完成する。
を図10を参照して説明する。この実施例では、まず、
図10(a)に示すように、ガラス基板l上に真性多結
晶シリコン層106を形成し、図9(b)に示すよう
に、この上にCVD法によりシリコン酸化膜l07を堆
積した後、このうちの一部をレジスト層l08で被覆し
てリンイオンの注入を施し、真性多結晶シリコン層l0
6の一部を下部電極l8とする。この後、図9(c)に
示すように、第l実施例と同様にゲート電極8及び上部
電極l05を形成し、更に第l実施例と同様にイオン注
入を行ってソース10、ドレインl2を形成する。ここ
で、シリコン酸化層l07を熱酸化法によって形成する
ことも可能であり、この場合には、TFTのドレイン予
定領域とチャネル予定領域との境界と、下部電極l8の
ドレイン予定領域側の先端部との間隔dは、加熱にとも
なう横拡散を防止するために少なくとも10μm以上を
取る必要がある。この工程以後は、第l実施同様に、層
間絶縁膜24、透明電極20及びデータ線4aを形成す
ることによって、液晶パネルが完成する。
【0040】この実施例は、予め一体の真性多結晶シリ
コン層l06を形成し、後にこれを下部電極とTFTの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第l実施例のような下
部電極l8とドレインl2の接続部分の段差を生じな
い。
コン層l06を形成し、後にこれを下部電極とTFTの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第l実施例のような下
部電極l8とドレインl2の接続部分の段差を生じな
い。
【0041】最後に、第ll図を参照して本発明に係る
製造方法の第3実施例を説明する。この実施例では、ま
ず、第ll図(a)に示すように、ガラス基板lの表面
上に予め相互に離間させた真性多結晶シリコン層l07
と導電性多結晶シリコン層l08を形成する。この形成
方法は、真性多結晶シリコン層をCVD法で2つ分離し
て形成し、片方のみにリンを導入しても良いし、或い
は、CVD法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ll図(b)に示すように、
熱酸化法によってこれらの表面にゲート酸化膜22と誘
電絶縁膜26を形成し、誘電絶縁膜26の下にある導電
性多結晶シリコン層を下部電極42とする。更に、第l
l図(c)に示すように、この上にゲート電極8、上部
電極105を形成し、ゲート電極8をマスクとしてリン
を注入してTFTのソース10、ドレインl2を形成す
る。この後層間絶縁膜24を堆積した後に、第ll図
(d)に示すように、ドレインl2の露出部l2a、下
部電極42の露出部42aを形成するように層間絶縁膜
24をエッチング除去し、この開口部分をも含めて透明
電極20を被着して両露出部l2a,42aに導電接触
状態に形成する。
製造方法の第3実施例を説明する。この実施例では、ま
ず、第ll図(a)に示すように、ガラス基板lの表面
上に予め相互に離間させた真性多結晶シリコン層l07
と導電性多結晶シリコン層l08を形成する。この形成
方法は、真性多結晶シリコン層をCVD法で2つ分離し
て形成し、片方のみにリンを導入しても良いし、或い
は、CVD法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ll図(b)に示すように、
熱酸化法によってこれらの表面にゲート酸化膜22と誘
電絶縁膜26を形成し、誘電絶縁膜26の下にある導電
性多結晶シリコン層を下部電極42とする。更に、第l
l図(c)に示すように、この上にゲート電極8、上部
電極105を形成し、ゲート電極8をマスクとしてリン
を注入してTFTのソース10、ドレインl2を形成す
る。この後層間絶縁膜24を堆積した後に、第ll図
(d)に示すように、ドレインl2の露出部l2a、下
部電極42の露出部42aを形成するように層間絶縁膜
24をエッチング除去し、この開口部分をも含めて透明
電極20を被着して両露出部l2a,42aに導電接触
状態に形成する。
【0042】この実施例では、熱酸化による加熱が行わ
れても、TFTの活性層と下部電極42とが完全に分離
して形成されていることから、下部電極からTFT活性
層への横拡散が発生しないので、橿拡散によるTFT特
性の悪化(特にオフ抵抗値の減少)を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜22及び誘電絶縁膜26の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
れても、TFTの活性層と下部電極42とが完全に分離
して形成されていることから、下部電極からTFT活性
層への横拡散が発生しないので、橿拡散によるTFT特
性の悪化(特にオフ抵抗値の減少)を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜22及び誘電絶縁膜26の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
【0043】上記液晶パネル又はその製造方法の各実施
例においては、ゲート電極、ゲート線、及びデータ線を
ポリサイド構造としてもよく、或いは、これらの形成工
程においてサリサイド技術を採用することもできる。ま
た、ゲート電極とゲート線を別工程で形成することも可
能であり、特に、ゲート電極を多結晶シリコン又はポリ
サイドで、ゲート線を高融点金属シリサイドで、それぞ
れ形成することもできる。
例においては、ゲート電極、ゲート線、及びデータ線を
ポリサイド構造としてもよく、或いは、これらの形成工
程においてサリサイド技術を採用することもできる。ま
た、ゲート電極とゲート線を別工程で形成することも可
能であり、特に、ゲート電極を多結晶シリコン又はポリ
サイドで、ゲート線を高融点金属シリサイドで、それぞ
れ形成することもできる。
【0044】
【発明の効果】以上説明したように、本発明は、TFT
アレイを備えた液晶表示パネルとしては、隣接ゲート線
電位の付与された上部電極を備えた電荷蓄積容量を持
ち、特に、隣接ゲート線自体を上部電極にすることに特
徴を有し、また、製造方法としては、下部電極形成後に
誘電絶縁膜をゲート絶縁膜と同時に形成しかつ上部電極
をゲート電極と同時に形成することに特徴を有するの
で、以下の効果を奏するものである。
アレイを備えた液晶表示パネルとしては、隣接ゲート線
電位の付与された上部電極を備えた電荷蓄積容量を持
ち、特に、隣接ゲート線自体を上部電極にすることに特
徴を有し、また、製造方法としては、下部電極形成後に
誘電絶縁膜をゲート絶縁膜と同時に形成しかつ上部電極
をゲート電極と同時に形成することに特徴を有するの
で、以下の効果を奏するものである。
【0045】下部電極を形成したことによって、TF
Tアレイを備えた液晶パネルであっても、高電圧の印加
なしに電荷蓄積容量を動作させることが可能であり、更
に、隣接ゲート線の電位を付与することで電位供給配線
の付加が不要となるので、開口率の低下を抑制しつつリ
ーク電流の少ない電荷蓄積容量を高い信頼性を以て機能
させることが可能であり、高精細表示パネルの表示特性
の向上を図ることができる。
Tアレイを備えた液晶パネルであっても、高電圧の印加
なしに電荷蓄積容量を動作させることが可能であり、更
に、隣接ゲート線の電位を付与することで電位供給配線
の付加が不要となるので、開口率の低下を抑制しつつリ
ーク電流の少ない電荷蓄積容量を高い信頼性を以て機能
させることが可能であり、高精細表示パネルの表示特性
の向上を図ることができる。
【0046】上部電極を隣接ゲート線自体とした場合
には、電荷蓄積容量の占有面積による開口率の低下を回
避することができる。
には、電荷蓄積容量の占有面積による開口率の低下を回
避することができる。
【0047】下部電極にTFTドレイン電位を付与す
るための接続部を設ける場合には、この接続部をデータ
線下に配置することによって接続部による開口率の低下
を抑制することができる。
るための接続部を設ける場合には、この接続部をデータ
線下に配置することによって接続部による開口率の低下
を抑制することができる。
【0048】下部電極を画素電極に直接接続する場合
には、接続部の占有面積をほとんど不要とすることが可
能であり、開口率の低下をほぼ完全に防止することがで
きる。
には、接続部の占有面積をほとんど不要とすることが可
能であり、開口率の低下をほぼ完全に防止することがで
きる。
【0049】下部電極形成後にゲート絶縁膜と誘電絶
縁膜を同時に形成し、更にゲート電極と上部電極とを同
時に形成する場合には、少ない工程数によって、TFT
アレイを備えた液晶表示パネルに電荷蓄積容量を作り込
むことができる。この製造方法によって形成された液晶
パネル内の電荷蓄積容量は、高電位の付与を必要としな
いので液晶駆動の信頼性を高めることができる。
縁膜を同時に形成し、更にゲート電極と上部電極とを同
時に形成する場合には、少ない工程数によって、TFT
アレイを備えた液晶表示パネルに電荷蓄積容量を作り込
むことができる。この製造方法によって形成された液晶
パネル内の電荷蓄積容量は、高電位の付与を必要としな
いので液晶駆動の信頼性を高めることができる。
【0050】電荷蓄積容量の下部電極を予めTFTの
活性層とは分離して形成し、画素電極をTFTのドレイ
ンと下部電極の露出部上に接触するように形成する場合
には、加熱工程による下部電極からTFT活性層への横
拡散を完全に遮断することができるので、TFT特性の
悪化を防止することができるとともに、工程設計が容易
となり、特に熱拡散法によってゲート絶縁膜及び誘電絶
縁膜を形成する場合には、高温処理が可能となるので高
品質の絶縁膜が得られ、表示特性の更なる向上を期すこ
とができる。
活性層とは分離して形成し、画素電極をTFTのドレイ
ンと下部電極の露出部上に接触するように形成する場合
には、加熱工程による下部電極からTFT活性層への横
拡散を完全に遮断することができるので、TFT特性の
悪化を防止することができるとともに、工程設計が容易
となり、特に熱拡散法によってゲート絶縁膜及び誘電絶
縁膜を形成する場合には、高温処理が可能となるので高
品質の絶縁膜が得られ、表示特性の更なる向上を期すこ
とができる。
【図l】本発明に係る液晶表示パネルの第l実施例の構
造を示す平面図である。
造を示す平面図である。
【図2】図1のII−II線に沿って切断した状態を示す断
面図である。
面図である。
【図3】図1のIII−III線に沿って切断した状態を示す
断面図である。
断面図である。
【図4】本発明に係る液晶表示パネルの第2実施例の構
造を示す平面図である。
造を示す平面図である。
【図5】図4のV−V線に沿って切断した状態を示す断
面図である。
面図である。
【図6】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図7】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図8】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図9】(a)乃至(g)は本発明に係る液晶表示パネ
ルの製造方法の第l実施例を示す工程断面図である。
ルの製造方法の第l実施例を示す工程断面図である。
【図10】(a)乃至(d)は本発明に係る液晶表示パ
ネルの製逢方法の第2実施例を示す工程断面図である。
ネルの製逢方法の第2実施例を示す工程断面図である。
【図ll】(a)乃至(d)は本発明に係る液晶表示パ
ネルの製造方法の第3実施例を示す工程断面図である。
ネルの製造方法の第3実施例を示す工程断面図である。
l・・・ガラス基板 2aa・・・画素領域 4a,4b・・・データ線 6a,6b・・・ゲート線 8・・・ゲート電極 10・・・ソース l2・・・ドレイン l4・・・チャネル領域 l6,36・・・接続層 l8,42・・・下部電極 20・・・透明電極 22・・・ゲート酸化膜 24・・・層間絶縁膜 26・・・誘電絶縁膜 38・・・金属電極 40,l09・・・導電性多結晶シリコン層 l03,l06,l07・・・真性多結晶シリコン層 l04・・・シリコン酸化層 l05・・・上部電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年12月18日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】液晶パネルの製造方法
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0001
【補正方法】変更
【補正内容】
【0001】
【産業上の利用分野】本発明は、薄膜トランジスタ(T
hin Film Transistor)によって構
成される液晶パネルの製造方法に関する。
hin Film Transistor)によって構
成される液晶パネルの製造方法に関する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正内容】
【0010】
【課題を解決するための手段】本発明は、基板上にデー
タ線と、前記データ線に交差するゲート線と、前記デー
タ線とゲート線に接続されたトランジスタと、前記トラ
ンジスタに電気的に接続される電荷蓄積容量とを有する
液晶パネルの製造方法において、前記トランジスタのソ
ース・ドレインとなる半導体層と前記電荷蓄積容量の第
1電極となる半導体層とを同一材料で形成する工程と、
前記トランジスタのゲート絶縁膜と前記電荷蓄積容量の
誘電体膜とを同一材料で形成する工程と、前記電荷蓄積
容量の第1電極となる半導体層に不純物を導入する工程
と、前記トランジスタのゲート電極と前記電荷蓄積容量
の第2電極とを同一材料で形成する工程と、前記トラン
ジスタのソース・ドレインとなる半導体層に不純物を導
入する工程とを有することを特徴とする。
タ線と、前記データ線に交差するゲート線と、前記デー
タ線とゲート線に接続されたトランジスタと、前記トラ
ンジスタに電気的に接続される電荷蓄積容量とを有する
液晶パネルの製造方法において、前記トランジスタのソ
ース・ドレインとなる半導体層と前記電荷蓄積容量の第
1電極となる半導体層とを同一材料で形成する工程と、
前記トランジスタのゲート絶縁膜と前記電荷蓄積容量の
誘電体膜とを同一材料で形成する工程と、前記電荷蓄積
容量の第1電極となる半導体層に不純物を導入する工程
と、前記トランジスタのゲート電極と前記電荷蓄積容量
の第2電極とを同一材料で形成する工程と、前記トラン
ジスタのソース・ドレインとなる半導体層に不純物を導
入する工程とを有することを特徴とする。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】削除
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】削除
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】削除
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】削除
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】削除
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0016
【補正方法】削除
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】削除
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0018
【補正方法】削除
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】削除
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0020
【補正方法】削除
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】削除
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】削除
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0044
【補正方法】変更
【補正内容】
【0044】
【発明の効果】以上説明したように、本発明はトランジ
スタを備えた液晶パネルとして、下部電極形成後にゲー
ト絶縁膜と誘電絶縁膜とを同時に形成し、更にゲート電
極と上部電極とを同時に形成する場合には、少ない工程
数によって、トランジスタを備えた液晶パネルに電荷蓄
積容量を作り込むことができる。
スタを備えた液晶パネルとして、下部電極形成後にゲー
ト絶縁膜と誘電絶縁膜とを同時に形成し、更にゲート電
極と上部電極とを同時に形成する場合には、少ない工程
数によって、トランジスタを備えた液晶パネルに電荷蓄
積容量を作り込むことができる。
【手続補正18】
【補正対象書類名】明細書
【補正対象項目名】0045
【補正方法】削除
【手続補正19】
【補正対象書類名】明細書
【補正対象項目名】0046
【補正方法】削除
【手続補正20】
【補正対象書類名】明細書
【補正対象項目名】0047
【補正方法】削除
【手続補正21】
【補正対象書類名】明細書
【補正対象項目名】0048
【補正方法】削除
【手続補正22】
【補正対象書類名】明細書
【補正対象項目名】0049
【補正方法】削除
【手続補正23】
【補正対象書類名】明細書
【補正対象項目名】0050
【補正方法】削除
Claims (12)
- 【請求項1】デー夕線に導電接続するソース及びゲート
線に導電接続するゲートを備えた薄膜トランジスタと、
該薄膜トランジス夕のドレインに導電接続する画素電極
と、該ドレイン電位を付与された下部電極、他電位を付
与された上部電極、及びこれらの問に形成された誘電絶
縁膜を備えた電荷蓄積容量と、からなる画素領域を有す
る液晶表示パネルにおいて、前記上部電極には、前記ゲ
ート線に隣接する隣接ゲート線の電位が付与されている
ことを特徴とする液晶表示パネル。 - 【請求項2】請求項第l項に記載の液晶表示パネルにお
いて、前記上部電極は隣接ゲート線自体であり、前記下
部電極は、前記誘電絶縁膜を介して前記上部電極の直下
に形成され、自身に前記ドレイン電位を付与すべき接続
部を備えていることを特徴とする液晶表示パネル。 - 【請求項3】請求項第2項に記載の液晶表示パネルにお
いて、前記接続部は、前記ドレインに接続され、少なく
ともその一部が前記デー夕線若しくはこれに隣接するデ
ータ線の下方に形成されていることを特徴とする液晶表
示パネル。 - 【請求項4】請求項第2項に記載の液晶表示パネルにお
いて、前記接続部は前記画素電極に接続されていること
を特徴とする液晶表示パネル。 - 【請求項5】請求項第l項から第4項までの何れかl項
に記載の液晶表示パネルにおいて、前記下部電極は導電
性多結晶シリコン層で形成されていることを特徴とする
液晶表示パネル。 - 【請求項6】請求項第l項から第4項までの何れかl項
に記載の液晶表示パネルにおいて、前記下部電極は金属
層で形成されていることを特徴とする液晶表示パネル。 - 【請求項7】データ線に導電接続するソース及びゲート
線に導電接続するゲートを備えた薄膜トランジスタと、
該薄膜トランジス夕のドレインに導電接続する画素電極
と、該ドレイン電位を付与された下部電極、他電位を付
与された上部電極、及びこれらの間に形成された誘電絶
縁膜を備えた電荷蓄積容量と、からなる画素領域を有す
る液晶表示パネルの製造方法において、前記薄膜トラン
ジスタの活性層及び前記下部電極を形成する工程と、次
に、前記薄膜トランジスタのゲート絶縁膜及び前記誘電
絶縁膜を同時に形成する工程と、更に、前記ゲートと前
記上部電極を同時に形成する工程と、この後、前記ゲー
トをマスクとして前記活性層を導電化し前記ソース及び
ドレインを形成する工程と、を有することを特徴とする
液晶パネルの製造方法。 - 【請求項8】請求項第7項に記載の液晶表示パネルの製
造方法において、前記薄膜トランジスタの活性層及び前
記下部電極を形成する工程は、前記活性層を真性多結晶
シリコンで、前記下部電極を導電性多結晶シリコンで、
それぞれ形成する工程であることを特徴とする液晶パネ
ルの製造方法。 - 【請求項9】請求項第7項に記載の液晶表示パネルの製
造方法において、前記薄膜トランジスタの活性層及び前
記下部電極を形成する工程は、前記活性層を真性多結晶
シリコンで、前記下部電極を金属層で、それぞれ形成す
る工程であることを特徴とする液晶パネルの製造方法。 - 【請求項10】請求項第8項に記載の液晶表示パネルの
製造方法において、前記薄膜トランジスタの活性層及び
前記下部電極を形成する工程は、真性多結晶シリコン層
を形成する段階と、この後、該真性多結晶シリコン層の
一部を導電化して前記下部電極を形成し残りを前記活性
層とする段階と、を有することを特徴とする液晶パネル
の製造方法。 - 【請求項11】請求項第7項から第9項までの何れかl
項に記載の液晶表示パネルの製造方法において、前記薄
膜トランジスタの活性層及び前記下部電極を形成する工
程では、前記活性層と前記下部電極とを離間させて形成
し、前記ゲートをマスクとして前記活性層を導電化し前
記ソース及びドレインを形成する工程の後に、前記ドレ
インの露出部及び前記下部電極の露出部上に画素電極を
導電接触状態に形成することを特徴とする液晶表示パネ
ルの製造方法。 - 【請求項12】請求項第7項から第ll項までの何れか
l項に記載の液晶パネルの製造方法において、前記薄膜
トランジスタのゲート絶縁膜及び前記誘電絶縁膜を同時
に形成する工程は、熱酸化法によって行うことを特徴と
する液晶パネルの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32928597A JPH10153801A (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9600390 | 1990-04-11 | ||
JP2-96003 | 1990-04-11 | ||
JP32928597A JPH10153801A (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33778090A Division JP3286843B2 (ja) | 1990-04-11 | 1990-11-30 | 液晶パネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10153801A true JPH10153801A (ja) | 1998-06-09 |
Family
ID=26437167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32928597A Pending JPH10153801A (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10153801A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2008145578A (ja) * | 2006-12-07 | 2008-06-26 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
KR100898773B1 (ko) * | 2006-06-12 | 2009-05-20 | 미쓰비시덴키 가부시키가이샤 | 액티브 매트릭스 표시장치 |
JP2010232645A (ja) * | 2009-03-05 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1997
- 1997-11-28 JP JP32928597A patent/JPH10153801A/ja active Pending
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US9941393B2 (en) | 2009-03-05 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US10326008B2 (en) | 2009-03-05 | 2019-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2019159339A (ja) * | 2009-03-05 | 2019-09-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
US10686061B2 (en) | 2009-03-05 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US11955537B2 (en) | 2009-03-05 | 2024-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |