JP3253846B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3253846B2 JP3253846B2 JP04625896A JP4625896A JP3253846B2 JP 3253846 B2 JP3253846 B2 JP 3253846B2 JP 04625896 A JP04625896 A JP 04625896A JP 4625896 A JP4625896 A JP 4625896A JP 3253846 B2 JP3253846 B2 JP 3253846B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、高集積化に優れたLSIメ
モリのメモリセルアレイおよびその製造方法に関する。
その製造方法に関し、特に、高集積化に優れたLSIメ
モリのメモリセルアレイおよびその製造方法に関する。
【0002】
【従来の技術】近年、メモリセルアレイの高集積化に伴
い、これを構成するMOSトランジスタが大幅に縮小さ
れており、素子面積が小さく、かつ駆動能力の大きいM
OSトランジスタの必要性が高まっている。従来、この
種のメモリセルアレイでは、フラットセル構造を用い
て、高集積化が図られている。すなわち、図3に示すよ
うに、シリコン基板1の表面部に、ビット線となる複数
のソース/ドレイン領域2が平行に形成され、これらソ
ース/ドレイン領域2上に、ワード線となる複数のゲー
ト電極3がゲート酸化膜4を介してソース/ドレイン領
域2と直交する方向に形成され、MOSトランジスタを
格子状に配列している。
い、これを構成するMOSトランジスタが大幅に縮小さ
れており、素子面積が小さく、かつ駆動能力の大きいM
OSトランジスタの必要性が高まっている。従来、この
種のメモリセルアレイでは、フラットセル構造を用い
て、高集積化が図られている。すなわち、図3に示すよ
うに、シリコン基板1の表面部に、ビット線となる複数
のソース/ドレイン領域2が平行に形成され、これらソ
ース/ドレイン領域2上に、ワード線となる複数のゲー
ト電極3がゲート酸化膜4を介してソース/ドレイン領
域2と直交する方向に形成され、MOSトランジスタを
格子状に配列している。
【0003】また、さらに高集積化を図るため、図4に
示すように、シリコン基板11の表面部に、複数の矩形
状のトレンチ溝12が平行に形成され、これらトレンチ
溝12,12間およびトレンチ溝12の底部にソース/
ドレイン領域14が形成され、トレンチ溝12およびソ
ース/ドレイン領域14上に、複数のゲート電極16が
ゲート酸化膜15を介してトレンチ溝12と直交する方
向に形成されたものが提案されている。
示すように、シリコン基板11の表面部に、複数の矩形
状のトレンチ溝12が平行に形成され、これらトレンチ
溝12,12間およびトレンチ溝12の底部にソース/
ドレイン領域14が形成され、トレンチ溝12およびソ
ース/ドレイン領域14上に、複数のゲート電極16が
ゲート酸化膜15を介してトレンチ溝12と直交する方
向に形成されたものが提案されている。
【0004】その製造方法を、図5〜図7に示す。ま
ず、シリコン基板11の表面部に、複数の矩形状のトレ
ンチ溝12を平行に形成した(図5(a)参照)後、化
学気相成長法および異方性エッチング技術により、トレ
ンチ溝12の両側壁12a,12bにSiO2 膜のサイ
ドウォール13を形成する。次に、サイドウォール13
をマスクとして、不純物をイオン注入101し(図5
(b)参照)、トレンチ溝12の周辺部および底部にソ
ース/ドレイン領域14を形成した後、サイドウォール
13を除去する。
ず、シリコン基板11の表面部に、複数の矩形状のトレ
ンチ溝12を平行に形成した(図5(a)参照)後、化
学気相成長法および異方性エッチング技術により、トレ
ンチ溝12の両側壁12a,12bにSiO2 膜のサイ
ドウォール13を形成する。次に、サイドウォール13
をマスクとして、不純物をイオン注入101し(図5
(b)参照)、トレンチ溝12の周辺部および底部にソ
ース/ドレイン領域14を形成した後、サイドウォール
13を除去する。
【0005】続いて、熱酸化を行い、トレンチ溝12お
よびソース/ドレイン領域14上にゲート酸化膜15を
形成する(図5(c)参照)。その後、ゲート酸化膜1
5上にゲート電極材を堆積し、このゲート電極材をフォ
トリソグラフィおよびエッチング技術を用いてパターニ
ングし、トレンチ溝12と直交する方向に複数のゲート
電極16を形成する(図5(d)参照)。
よびソース/ドレイン領域14上にゲート酸化膜15を
形成する(図5(c)参照)。その後、ゲート酸化膜1
5上にゲート電極材を堆積し、このゲート電極材をフォ
トリソグラフィおよびエッチング技術を用いてパターニ
ングし、トレンチ溝12と直交する方向に複数のゲート
電極16を形成する(図5(d)参照)。
【0006】その後、MOSトランジスタへの情報の書
き込みおよびMOSトランジスタ間の素子分離を行なう
場合は、シリコン基板11の全面にフォトレジスト膜1
7を形成し、MOSトランジスタの一方の側壁12aの
チャネル領域上のフォトレジスト膜17をフォトリソグ
ラフィ技術により開口した後、トレンチ溝12の一方の
側壁12aに不純物をイオン注入102する(図6参
照)。また、前述した手順により、他方の側壁12bに
も不純物をイオン注入する。
き込みおよびMOSトランジスタ間の素子分離を行なう
場合は、シリコン基板11の全面にフォトレジスト膜1
7を形成し、MOSトランジスタの一方の側壁12aの
チャネル領域上のフォトレジスト膜17をフォトリソグ
ラフィ技術により開口した後、トレンチ溝12の一方の
側壁12aに不純物をイオン注入102する(図6参
照)。また、前述した手順により、他方の側壁12bに
も不純物をイオン注入する。
【0007】あるいは、フォトレジスト膜17を用い
ず、トレンチ溝12の一方の側壁12aに不純物を斜め
方向からイオン注入103する(図7(a)参照)と共
に、他方の側壁12bにも不純物を斜め方向からイオン
注入104し(図7(b)参照)、MOSトランジスタ
のしきい値を変更する。なお、このような技術は、たと
えば特開平2−312278号公報に開示されている。
ず、トレンチ溝12の一方の側壁12aに不純物を斜め
方向からイオン注入103する(図7(a)参照)と共
に、他方の側壁12bにも不純物を斜め方向からイオン
注入104し(図7(b)参照)、MOSトランジスタ
のしきい値を変更する。なお、このような技術は、たと
えば特開平2−312278号公報に開示されている。
【0008】また、トレンチ溝の表面部にソース/ドレ
イン領域が形成され、トレンチ溝の両側壁にゲート酸化
膜を介してゲート電極が形成されたものが、たとえば特
開平5−308135号公報に開示されている。さら
に、凹部の中心部および周辺部にソース/ドレイン領域
が形成され、凹部の側部にゲート絶縁膜を介してゲート
電極が形成されたものが、たとえば特開昭63−153
861号および特開昭64−73673号公報に開示さ
れている。
イン領域が形成され、トレンチ溝の両側壁にゲート酸化
膜を介してゲート電極が形成されたものが、たとえば特
開平5−308135号公報に開示されている。さら
に、凹部の中心部および周辺部にソース/ドレイン領域
が形成され、凹部の側部にゲート絶縁膜を介してゲート
電極が形成されたものが、たとえば特開昭63−153
861号および特開昭64−73673号公報に開示さ
れている。
【0009】さらにまた、半導体基板の表面部にチャネ
ル領域を隔ててソース/ドレイン領域が形成され、チャ
ネル領域の上面が矩形波形状または三角波形状を有し、
チャネル領域上にゲート絶縁膜を介してゲート電極が形
成されたものが、たとえば特開平5−75121号公報
に開示されている。
ル領域を隔ててソース/ドレイン領域が形成され、チャ
ネル領域の上面が矩形波形状または三角波形状を有し、
チャネル領域上にゲート絶縁膜を介してゲート電極が形
成されたものが、たとえば特開平5−75121号公報
に開示されている。
【0010】
【発明が解決しようとする課題】ところが、前述したメ
モリセルアレイおいては、次のような問題点があること
が本発明者により見い出された。すなわち、特開平2−
312278号公報(図4〜図7に示す)では、MOS
トランジスタのチャネル領域および素子分離領域が、ト
レンチ溝12の両側壁12a,12bに形成されるた
め、フォトレジスト膜17を用いてMOSトランジスタ
への情報の書き込みおよび素子分離を行なう場合、トレ
ンチ溝12の一方の側壁12aまたは他方の側壁12b
の近傍のみを露出させるフォトレジスト膜17のパター
ンをそれぞれ形成しなければならない。
モリセルアレイおいては、次のような問題点があること
が本発明者により見い出された。すなわち、特開平2−
312278号公報(図4〜図7に示す)では、MOS
トランジスタのチャネル領域および素子分離領域が、ト
レンチ溝12の両側壁12a,12bに形成されるた
め、フォトレジスト膜17を用いてMOSトランジスタ
への情報の書き込みおよび素子分離を行なう場合、トレ
ンチ溝12の一方の側壁12aまたは他方の側壁12b
の近傍のみを露出させるフォトレジスト膜17のパター
ンをそれぞれ形成しなければならない。
【0011】このため、工程数が増加すると共に、トレ
ンチ溝12の幅をフォトレジスト膜17のパターンの位
置合わせ余裕を含めた解像可能な幅に設定しなければな
らないので、微細化に限界が生じる。これは、特開平5
−308135号公報、特開昭63−153861号公
報、特開昭64−73673号公報および特開平5−7
5121号公報についても同様のことがいえる。
ンチ溝12の幅をフォトレジスト膜17のパターンの位
置合わせ余裕を含めた解像可能な幅に設定しなければな
らないので、微細化に限界が生じる。これは、特開平5
−308135号公報、特開昭63−153861号公
報、特開昭64−73673号公報および特開平5−7
5121号公報についても同様のことがいえる。
【0012】また、トレンチ溝12の幅が狭く、フォト
レジスト膜17を使用できない場合は、トレンチ溝12
の両側壁12a,12bがシリコン基板11に対して垂
直方向に形成されているため、トレンチ溝12の一方の
側壁12aに不純物を斜め方向からイオン注入103
し、他方の側壁12bにも不純物を斜め方向からイオン
注入104しなければならない。つまり、2回の傾斜イ
オン注入工程が必要となり、工程数が増加する。
レジスト膜17を使用できない場合は、トレンチ溝12
の両側壁12a,12bがシリコン基板11に対して垂
直方向に形成されているため、トレンチ溝12の一方の
側壁12aに不純物を斜め方向からイオン注入103
し、他方の側壁12bにも不純物を斜め方向からイオン
注入104しなければならない。つまり、2回の傾斜イ
オン注入工程が必要となり、工程数が増加する。
【0013】さらに、かかる傾斜イオン注入では、一方
の側壁12a(または他方の側壁12b)の垂直方向全
域に不純物を制御性よくイオン注入することが難しい
上、他方の側壁12b(または一方の側壁12a)の上
部の角がイオン注入を遮るため、不純物のイオン注入に
ばらつきが生じ、所望の耐圧が得られない。
の側壁12a(または他方の側壁12b)の垂直方向全
域に不純物を制御性よくイオン注入することが難しい
上、他方の側壁12b(または一方の側壁12a)の上
部の角がイオン注入を遮るため、不純物のイオン注入に
ばらつきが生じ、所望の耐圧が得られない。
【0014】勿論、不純物を両側壁12a,12bの全
域に渡ってイオン注入するため、不純物の注入エネルギ
ーを変え、複数回に分けて注入してもよいが、これでは
工程数が増加する。
域に渡ってイオン注入するため、不純物の注入エネルギ
ーを変え、複数回に分けて注入してもよいが、これでは
工程数が増加する。
【0015】本発明の目的は、前述した問題点に鑑み、
低工程数で、トランジスタの駆動能力を低下することな
く、高集積化を行なうことができる半導体装置およびそ
の製造方法を提供することにある。本発明の前記ならび
にその他の目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
低工程数で、トランジスタの駆動能力を低下することな
く、高集積化を行なうことができる半導体装置およびそ
の製造方法を提供することにある。本発明の前記ならび
にその他の目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
【0016】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の半導体装置は、半導体基
板上に複数のV字形溝が形成され、複数のV字形溝の一
側壁にソース/ドレイン領域が形成されると共に、複数
のV字形溝の他側壁にチャネル領域が形成され、複数の
V字形溝と交差する方向の複数のV字形溝上に複数のゲ
ート電極がゲート絶縁膜を介して形成されたものであ
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の半導体装置は、半導体基
板上に複数のV字形溝が形成され、複数のV字形溝の一
側壁にソース/ドレイン領域が形成されると共に、複数
のV字形溝の他側壁にチャネル領域が形成され、複数の
V字形溝と交差する方向の複数のV字形溝上に複数のゲ
ート電極がゲート絶縁膜を介して形成されたものであ
る。
【0017】また、本発明の半導体装置の製造方法は、
半導体基板の表面部に、複数のV字形溝を形成し、複数
のV字形溝上にゲート絶縁膜を形成した後、V字形溝の
一側壁に半導体基板とは異種導電型の不純物を斜め方向
からイオン注入し、ソース/ドレイン領域を形成し、ゲ
ート絶縁膜上に複数のV字形溝と交差する方向に複数の
ゲート電極を形成した後、複数のV字形溝の他側壁に半
導体基板と同種導電型の不純物を半導体基板に対して垂
直方向からイオン注入することを特徴とし、複数のV字
形溝を異方性ウェットエッチングにより形成し、異種導
電型の不純物をV字形溝の他側壁に平行あるいは他側壁
の傾斜角度より大きい傾斜角度でV字形溝の一側壁にイ
オン注入するものである。
半導体基板の表面部に、複数のV字形溝を形成し、複数
のV字形溝上にゲート絶縁膜を形成した後、V字形溝の
一側壁に半導体基板とは異種導電型の不純物を斜め方向
からイオン注入し、ソース/ドレイン領域を形成し、ゲ
ート絶縁膜上に複数のV字形溝と交差する方向に複数の
ゲート電極を形成した後、複数のV字形溝の他側壁に半
導体基板と同種導電型の不純物を半導体基板に対して垂
直方向からイオン注入することを特徴とし、複数のV字
形溝を異方性ウェットエッチングにより形成し、異種導
電型の不純物をV字形溝の他側壁に平行あるいは他側壁
の傾斜角度より大きい傾斜角度でV字形溝の一側壁にイ
オン注入するものである。
【0018】前述した手段によれば、V字形溝のテーパ
を有する一側壁に不純物を斜め方向、特にV字形溝の他
側壁に平行あるいは他側壁の傾斜角度より大きい傾斜角
度でイオン注入することにより、ソース/ドレイン領域
がセルフアラインで制御性よく形成される。このとき、
V字形溝の他側壁もテーパを有するため、一側壁へのイ
オン注入を妨げることはない。
を有する一側壁に不純物を斜め方向、特にV字形溝の他
側壁に平行あるいは他側壁の傾斜角度より大きい傾斜角
度でイオン注入することにより、ソース/ドレイン領域
がセルフアラインで制御性よく形成される。このとき、
V字形溝の他側壁もテーパを有するため、一側壁へのイ
オン注入を妨げることはない。
【0019】情報の書き込みおよび素子分離のための不
純物のイオン注入は、半導体基板に対して垂直方向から
V字形溝のテーパを有する他側壁に対して行なわれるの
で、情報の書き込みおよび素子分離は制御性よく安定的
に行なえる。ゲート電極をエッチングにより形成する場
合、下地がV字形溝なので、ゲート電極材のカバレッジ
が向上し、エッチ残りが生じない。
純物のイオン注入は、半導体基板に対して垂直方向から
V字形溝のテーパを有する他側壁に対して行なわれるの
で、情報の書き込みおよび素子分離は制御性よく安定的
に行なえる。ゲート電極をエッチングにより形成する場
合、下地がV字形溝なので、ゲート電極材のカバレッジ
が向上し、エッチ残りが生じない。
【0020】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。ここで、図1は本発明の実
施の形態に係るメモリセルアレイの斜視断面図、図2は
本発明の実施の形態に係るメモリセルアレイの製造方法
を説明する工程断面図を示す。また、実施の形態を説明
するための全図において、同一の機能を有するものは同
一の符号を付け、その繰り返しの説明は省略する。
に基づいて詳細に説明する。ここで、図1は本発明の実
施の形態に係るメモリセルアレイの斜視断面図、図2は
本発明の実施の形態に係るメモリセルアレイの製造方法
を説明する工程断面図を示す。また、実施の形態を説明
するための全図において、同一の機能を有するものは同
一の符号を付け、その繰り返しの説明は省略する。
【0021】図1において、メモリセルアレイの主要部
は、P型シリコン基板21上に、複数のV字形溝22が
平行に形成され、V字形溝22の一側壁22aにN型ソ
ース/ドレイン領域23が形成され、複数のV字形溝2
2上に跨がるように、複数のゲート電極24がゲート酸
化膜25を介してV字形溝22と直交する方向に形成さ
れており、V字形溝22の他側壁22bはチャネル領域
または素子分離領域となっている。
は、P型シリコン基板21上に、複数のV字形溝22が
平行に形成され、V字形溝22の一側壁22aにN型ソ
ース/ドレイン領域23が形成され、複数のV字形溝2
2上に跨がるように、複数のゲート電極24がゲート酸
化膜25を介してV字形溝22と直交する方向に形成さ
れており、V字形溝22の他側壁22bはチャネル領域
または素子分離領域となっている。
【0022】次に、かかるメモリセルアレイの製造方法
について、図2を参照して説明する。まず、(100)
結晶面を有するP型シリコン基板21の主面に、保護膜
としての酸化膜(図示略す)を形成する。次に、この酸
化膜上にフォトレジスト膜(図示略す)を形成した後、
フォトリソグラフィ技術を用いて、P型シリコン基板2
1のV字形溝形成予定領域上のフォトレジスト膜を開口
する。
について、図2を参照して説明する。まず、(100)
結晶面を有するP型シリコン基板21の主面に、保護膜
としての酸化膜(図示略す)を形成する。次に、この酸
化膜上にフォトレジスト膜(図示略す)を形成した後、
フォトリソグラフィ技術を用いて、P型シリコン基板2
1のV字形溝形成予定領域上のフォトレジスト膜を開口
する。
【0023】その後、このフォトレジスト膜をマスクに
して、酸化膜をエッチング除去し、さらに、水酸化カリ
ウム(KOH)溶液またはトリメチルアンモニウムヒド
ロオキシド(TMAH)溶液による異方性ウェットエッ
チングを行ない、P型シリコン基板21の表面部に平行
に配列された複数のV字形溝22を形成する。
して、酸化膜をエッチング除去し、さらに、水酸化カリ
ウム(KOH)溶液またはトリメチルアンモニウムヒド
ロオキシド(TMAH)溶液による異方性ウェットエッ
チングを行ない、P型シリコン基板21の表面部に平行
に配列された複数のV字形溝22を形成する。
【0024】この場合、V字形溝22の幅は、たとえば
1〜2μm、深さは、たとえば0.5〜1μmとされ
る。その後、フォトレジスト膜はアッシング除去され、
酸化膜も除去する。なお、水酸化カリウム(KOH)溶
液またはトリメチルアンモニウムヒドロオキシド(TM
AH)溶液による異方性ウェットエッチングでは、酸化
膜は殆どエッチングされず、P型シリコン基板21にお
いては、(111)面が殆どエッチングされないので、
(100)面のP型シリコン基板21では、サイドエッ
チング量が少なくなる(図2(a)参照)。
1〜2μm、深さは、たとえば0.5〜1μmとされ
る。その後、フォトレジスト膜はアッシング除去され、
酸化膜も除去する。なお、水酸化カリウム(KOH)溶
液またはトリメチルアンモニウムヒドロオキシド(TM
AH)溶液による異方性ウェットエッチングでは、酸化
膜は殆どエッチングされず、P型シリコン基板21にお
いては、(111)面が殆どエッチングされないので、
(100)面のP型シリコン基板21では、サイドエッ
チング量が少なくなる(図2(a)参照)。
【0025】次に、高温酸素雰囲気中で熱酸化を行い、
V字形溝22上にゲート酸化膜25を被着形成した後、
V字形溝22の一側壁22aに、たとえば砒素(As)
などのN型不純物をドーズ量3×1015cm-2程度の濃
度で斜め方向からイオン注入105する。
V字形溝22上にゲート酸化膜25を被着形成した後、
V字形溝22の一側壁22aに、たとえば砒素(As)
などのN型不純物をドーズ量3×1015cm-2程度の濃
度で斜め方向からイオン注入105する。
【0026】このとき、N型不純物が一側壁22aにの
み注入されるように、V字形溝22の他側壁22bに平
行あるいは他側壁22bの傾斜角度より若干大きい角度
となるように、たとえば35°〜40°でイオン注入1
05する。これにより、V字形溝22の一側壁22aに
N型ソース/ドレイン領域23が形成され、他側壁22
bはチャネル領域あるいは素子分離領域となる(図2
(b)参照)。
み注入されるように、V字形溝22の他側壁22bに平
行あるいは他側壁22bの傾斜角度より若干大きい角度
となるように、たとえば35°〜40°でイオン注入1
05する。これにより、V字形溝22の一側壁22aに
N型ソース/ドレイン領域23が形成され、他側壁22
bはチャネル領域あるいは素子分離領域となる(図2
(b)参照)。
【0027】次に、ゲート酸化膜25上にゲート電極材
であるポリシリコン層をCVD法で堆積した後、フォト
リソグラフィおよびエッチング技術を用いて、ポリシリ
コン層をパターニングし、複数のゲート電極24を、複
数のV字形溝22上に跨がるように、V字形溝22と直
交する方向に形成する(図2(c)参照)。
であるポリシリコン層をCVD法で堆積した後、フォト
リソグラフィおよびエッチング技術を用いて、ポリシリ
コン層をパターニングし、複数のゲート電極24を、複
数のV字形溝22上に跨がるように、V字形溝22と直
交する方向に形成する(図2(c)参照)。
【0028】しかる後、P型シリコン基板21上にフォ
トレジスト膜26を堆積し、フォトリソグラフィ技術を
用いて、MOSトランジスタ間の素子分離領域形成予定
領域上のフォトレジスト膜26を開口する。その後、フ
ォトレジスト膜26の開口部26aより、たとえばボロ
ン(B)をドーズ量3×1013cm-2程度の濃度でイオ
ン注入106し、素子分離を行なう。
トレジスト膜26を堆積し、フォトリソグラフィ技術を
用いて、MOSトランジスタ間の素子分離領域形成予定
領域上のフォトレジスト膜26を開口する。その後、フ
ォトレジスト膜26の開口部26aより、たとえばボロ
ン(B)をドーズ量3×1013cm-2程度の濃度でイオ
ン注入106し、素子分離を行なう。
【0029】また、所望のMOSトランジスタに情報を
書き込む場合は、フォトリソグラフィ技術を用いて、フ
ォトレジスト膜26のチャネル領域形成予定領域上を開
口し、このフォトレジスト膜26をマスクとして、ボロ
ン(B)を書き込みイオン注入し(図2(d)参照)、
MOSトランジスタのしきい値を変更する。その後、フ
ォトレジスト膜26をアッシング除去し、メモリセルア
レイを完成する(図1参照)。
書き込む場合は、フォトリソグラフィ技術を用いて、フ
ォトレジスト膜26のチャネル領域形成予定領域上を開
口し、このフォトレジスト膜26をマスクとして、ボロ
ン(B)を書き込みイオン注入し(図2(d)参照)、
MOSトランジスタのしきい値を変更する。その後、フ
ォトレジスト膜26をアッシング除去し、メモリセルア
レイを完成する(図1参照)。
【0030】このように、本実施の形態では、V字形溝
22の他側壁22bに平行あるいは他側壁22bの傾斜
角度より若干大きい角度となるように、V字形溝22の
テーパを有する一側壁22aに不純物を斜め方向からイ
オン注入105することにより、ソース/ドレイン領域
23がセルフアラインで制御性よく容易に形成される。
22の他側壁22bに平行あるいは他側壁22bの傾斜
角度より若干大きい角度となるように、V字形溝22の
テーパを有する一側壁22aに不純物を斜め方向からイ
オン注入105することにより、ソース/ドレイン領域
23がセルフアラインで制御性よく容易に形成される。
【0031】また、情報の書き込みおよび素子分離のた
めの不純物のイオン注入106は、半導体基板21に対
して垂直方向からV字形溝22のテーパを有する他側壁
22bに対して行なわれる。よって、情報の書き込みお
よび素子分離は制御性よく安定的に行なえる。
めの不純物のイオン注入106は、半導体基板21に対
して垂直方向からV字形溝22のテーパを有する他側壁
22bに対して行なわれる。よって、情報の書き込みお
よび素子分離は制御性よく安定的に行なえる。
【0032】ポリシリコン層をCVD法で堆積した後、
フォトリソグラフィおよびエッチング技術を用いて、ポ
リシリコン層をパターニングする際、下地がV字形溝2
2なので、ポリシリコン層のカバレッジが良好であり、
ポリシリコン層のエッチ残りはない。よって、信頼性の
高いゲート電極24が形成される。以上、本発明者によ
ってなされた発明を、実施の形態に基づき具体的に説明
したが、本発明は、前記実施の形態に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変更可能で
あることは、言うまでもない。
フォトリソグラフィおよびエッチング技術を用いて、ポ
リシリコン層をパターニングする際、下地がV字形溝2
2なので、ポリシリコン層のカバレッジが良好であり、
ポリシリコン層のエッチ残りはない。よって、信頼性の
高いゲート電極24が形成される。以上、本発明者によ
ってなされた発明を、実施の形態に基づき具体的に説明
したが、本発明は、前記実施の形態に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変更可能で
あることは、言うまでもない。
【0033】本実施の形態は、メモリセルアレイをP型
シリコン基板上に形成したが、N型シリコン基板に形成
してもよい。この場合、ソース/ドレイン領域はP型に
なり、情報書き込み用および素子分離用の不純物はN型
が用いられる。また、N型不純物として、砒素(As)
の他、リン(P)を用いてもよく、P型不純物として
は、ボロン(B)の他、ガリウム(Ga)などを用いて
もよい。
シリコン基板上に形成したが、N型シリコン基板に形成
してもよい。この場合、ソース/ドレイン領域はP型に
なり、情報書き込み用および素子分離用の不純物はN型
が用いられる。また、N型不純物として、砒素(As)
の他、リン(P)を用いてもよく、P型不純物として
は、ボロン(B)の他、ガリウム(Ga)などを用いて
もよい。
【0034】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。本発明によれば、V字形溝の一側
壁はテーパを有するので、不純物を斜め方向、特にV字
形溝の他側壁に平行あるいは他側壁の傾斜角度より大き
い傾斜角度でイオン注入することにより、ソース/ドレ
イン領域がセルフアラインで制御性よく容易に形成され
る。これにより、マスク形成工程が不要となり、工程数
を減少することができる。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。本発明によれば、V字形溝の一側
壁はテーパを有するので、不純物を斜め方向、特にV字
形溝の他側壁に平行あるいは他側壁の傾斜角度より大き
い傾斜角度でイオン注入することにより、ソース/ドレ
イン領域がセルフアラインで制御性よく容易に形成され
る。これにより、マスク形成工程が不要となり、工程数
を減少することができる。
【0035】また、情報の書き込みおよび素子分離のた
めの不純物のイオン注入は、半導体基板に対して垂直方
向からV字形溝のテーパを有する他側壁に対して行なわ
れるので、情報の書き込みおよび素子分離を制御性よく
安定的に行なうことができ、MOSトランジスタの駆動
能力を低下することなく、高集積化を図ることができ
る。
めの不純物のイオン注入は、半導体基板に対して垂直方
向からV字形溝のテーパを有する他側壁に対して行なわ
れるので、情報の書き込みおよび素子分離を制御性よく
安定的に行なうことができ、MOSトランジスタの駆動
能力を低下することなく、高集積化を図ることができ
る。
【0036】さらに、ゲート電極をエッチングにより形
成する場合、下地がV字形溝なので、ゲート電極材のカ
バレッジが向上すると共に、エッチ残りが生じないの
で、MOSトランジスタの信頼性を向上することができ
る。
成する場合、下地がV字形溝なので、ゲート電極材のカ
バレッジが向上すると共に、エッチ残りが生じないの
で、MOSトランジスタの信頼性を向上することができ
る。
【図1】本発明の実施の形態であるメモリセルの斜視断
面図である。
面図である。
【図2】(a)〜(d)は本発明の実施の形態であるメ
モリセルの製造方法を説明する工程断面図である。
モリセルの製造方法を説明する工程断面図である。
【図3】従来例であるフラットセル構造を用いたメモリ
セルの斜視断面図である。
セルの斜視断面図である。
【図4】従来例である他のメモリセルの斜視断面図であ
る。
る。
【図5】(a)〜(d)は従来例である他のメモリセル
の製造方法を説明する工程断面図である。
の製造方法を説明する工程断面図である。
【図6】従来例である他のメモリセルの製造方法を説明
する工程断面図である。
する工程断面図である。
【図7】(a)および(b)は従来例である他のメモリ
セルの製造方法を説明する工程断面図である。
セルの製造方法を説明する工程断面図である。
21 P型シリコン基板 22 V字形溝 22a 一側壁 22b 他側壁 23 N型ソース/ドレイン領域 24 ゲート電極 25 ゲート酸化膜 26 フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8246 H01L 27/112 H01L 29/78 653
Claims (3)
- 【請求項1】 半導体基板上に複数のV字形溝が形成さ
れ、前記複数のV字形溝の一側壁にソース/ドレイン領
域が形成されると共に、前記複数のV字形溝の他側壁に
チャネル領域が形成され、前記複数のV字形溝と交差す
る方向の前記複数のV字形溝上に複数のゲート電極がゲ
ート絶縁膜を介して形成されたことを特徴とする半導体
装置。 - 【請求項2】 半導体基板の表面部に、複数のV字形溝
を形成する工程と、前記複数のV字形溝上にゲート絶縁
膜を形成する工程と、前記V字形溝の一側壁に前記半導
体基板とは異種導電型の不純物を斜め方向からイオン注
入し、ソース/ドレイン領域を形成する工程と、前記ゲ
ート絶縁膜上に前記複数のV字形溝と交差する方向に複
数のゲート電極を形成する工程と、前記複数のV字形溝
の他側壁に前記半導体基板と同種導電型の不純物を前記
半導体基板に対して垂直方向からイオン注入する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項3】 前記複数のV字形溝を異方性ウェットエ
ッチングにより形成し、前記異種導電型の不純物を前記
V字形溝の一側壁に前記V字形溝の他側壁に平行あるい
は前記他側壁の傾斜角度より大きい傾斜角度でイオン注
入することを特徴とする請求項2記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04625896A JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04625896A JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246402A JPH09246402A (ja) | 1997-09-19 |
JP3253846B2 true JP3253846B2 (ja) | 2002-02-04 |
Family
ID=12742183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04625896A Expired - Fee Related JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3253846B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100943483B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트랜지스터 형성 방법 |
KR100632475B1 (ko) * | 2004-07-26 | 2006-10-09 | 삼성전자주식회사 | 성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및이에 의해 제조된 멀티 게이트 트랜지스터 |
KR100919804B1 (ko) | 2007-06-28 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조방법 |
-
1996
- 1996-03-04 JP JP04625896A patent/JP3253846B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH09246402A (ja) | 1997-09-19 |
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