JP3253846B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3253846B2 JP3253846B2 JP04625896A JP4625896A JP3253846B2 JP 3253846 B2 JP3253846 B2 JP 3253846B2 JP 04625896 A JP04625896 A JP 04625896A JP 4625896 A JP4625896 A JP 4625896A JP 3253846 B2 JP3253846 B2 JP 3253846B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、高集積化に優れたＬＳＩメ
モリのメモリセルアレイおよびその製造方法に関する。
その製造方法に関し、特に、高集積化に優れたＬＳＩメ
モリのメモリセルアレイおよびその製造方法に関する。
【０００２】
【従来の技術】近年、メモリセルアレイの高集積化に伴
い、これを構成するＭＯＳトランジスタが大幅に縮小さ
れており、素子面積が小さく、かつ駆動能力の大きいＭ
ＯＳトランジスタの必要性が高まっている。従来、この
種のメモリセルアレイでは、フラットセル構造を用い
て、高集積化が図られている。すなわち、図３に示すよ
うに、シリコン基板１の表面部に、ビット線となる複数
のソース／ドレイン領域２が平行に形成され、これらソ
ース／ドレイン領域２上に、ワード線となる複数のゲー
ト電極３がゲート酸化膜４を介してソース／ドレイン領
域２と直交する方向に形成され、ＭＯＳトランジスタを
格子状に配列している。
い、これを構成するＭＯＳトランジスタが大幅に縮小さ
れており、素子面積が小さく、かつ駆動能力の大きいＭ
ＯＳトランジスタの必要性が高まっている。従来、この
種のメモリセルアレイでは、フラットセル構造を用い
て、高集積化が図られている。すなわち、図３に示すよ
うに、シリコン基板１の表面部に、ビット線となる複数
のソース／ドレイン領域２が平行に形成され、これらソ
ース／ドレイン領域２上に、ワード線となる複数のゲー
ト電極３がゲート酸化膜４を介してソース／ドレイン領
域２と直交する方向に形成され、ＭＯＳトランジスタを
格子状に配列している。
【０００３】また、さらに高集積化を図るため、図４に
示すように、シリコン基板１１の表面部に、複数の矩形
状のトレンチ溝１２が平行に形成され、これらトレンチ
溝１２，１２間およびトレンチ溝１２の底部にソース／
ドレイン領域１４が形成され、トレンチ溝１２およびソ
ース／ドレイン領域１４上に、複数のゲート電極１６が
ゲート酸化膜１５を介してトレンチ溝１２と直交する方
向に形成されたものが提案されている。
示すように、シリコン基板１１の表面部に、複数の矩形
状のトレンチ溝１２が平行に形成され、これらトレンチ
溝１２，１２間およびトレンチ溝１２の底部にソース／
ドレイン領域１４が形成され、トレンチ溝１２およびソ
ース／ドレイン領域１４上に、複数のゲート電極１６が
ゲート酸化膜１５を介してトレンチ溝１２と直交する方
向に形成されたものが提案されている。
【０００４】その製造方法を、図５〜図７に示す。ま
ず、シリコン基板１１の表面部に、複数の矩形状のトレ
ンチ溝１２を平行に形成した（図５（ａ）参照）後、化
学気相成長法および異方性エッチング技術により、トレ
ンチ溝１２の両側壁１２ａ，１２ｂにＳｉＯ2 膜のサイ
ドウォール１３を形成する。次に、サイドウォール１３
をマスクとして、不純物をイオン注入１０１し（図５
（ｂ）参照）、トレンチ溝１２の周辺部および底部にソ
ース／ドレイン領域１４を形成した後、サイドウォール
１３を除去する。
ず、シリコン基板１１の表面部に、複数の矩形状のトレ
ンチ溝１２を平行に形成した（図５（ａ）参照）後、化
学気相成長法および異方性エッチング技術により、トレ
ンチ溝１２の両側壁１２ａ，１２ｂにＳｉＯ2 膜のサイ
ドウォール１３を形成する。次に、サイドウォール１３
をマスクとして、不純物をイオン注入１０１し（図５
（ｂ）参照）、トレンチ溝１２の周辺部および底部にソ
ース／ドレイン領域１４を形成した後、サイドウォール
１３を除去する。
【０００５】続いて、熱酸化を行い、トレンチ溝１２お
よびソース／ドレイン領域１４上にゲート酸化膜１５を
形成する（図５（ｃ）参照）。その後、ゲート酸化膜１
５上にゲート電極材を堆積し、このゲート電極材をフォ
トリソグラフィおよびエッチング技術を用いてパターニ
ングし、トレンチ溝１２と直交する方向に複数のゲート
電極１６を形成する（図５（ｄ）参照）。
よびソース／ドレイン領域１４上にゲート酸化膜１５を
形成する（図５（ｃ）参照）。その後、ゲート酸化膜１
５上にゲート電極材を堆積し、このゲート電極材をフォ
トリソグラフィおよびエッチング技術を用いてパターニ
ングし、トレンチ溝１２と直交する方向に複数のゲート
電極１６を形成する（図５（ｄ）参照）。
【０００６】その後、ＭＯＳトランジスタへの情報の書
き込みおよびＭＯＳトランジスタ間の素子分離を行なう
場合は、シリコン基板１１の全面にフォトレジスト膜１
７を形成し、ＭＯＳトランジスタの一方の側壁１２ａの
チャネル領域上のフォトレジスト膜１７をフォトリソグ
ラフィ技術により開口した後、トレンチ溝１２の一方の
側壁１２ａに不純物をイオン注入１０２する（図６参
照）。また、前述した手順により、他方の側壁１２ｂに
も不純物をイオン注入する。
き込みおよびＭＯＳトランジスタ間の素子分離を行なう
場合は、シリコン基板１１の全面にフォトレジスト膜１
７を形成し、ＭＯＳトランジスタの一方の側壁１２ａの
チャネル領域上のフォトレジスト膜１７をフォトリソグ
ラフィ技術により開口した後、トレンチ溝１２の一方の
側壁１２ａに不純物をイオン注入１０２する（図６参
照）。また、前述した手順により、他方の側壁１２ｂに
も不純物をイオン注入する。
【０００７】あるいは、フォトレジスト膜１７を用い
ず、トレンチ溝１２の一方の側壁１２ａに不純物を斜め
方向からイオン注入１０３する（図７（ａ）参照）と共
に、他方の側壁１２ｂにも不純物を斜め方向からイオン
注入１０４し（図７（ｂ）参照）、ＭＯＳトランジスタ
のしきい値を変更する。なお、このような技術は、たと
えば特開平２−３１２２７８号公報に開示されている。
ず、トレンチ溝１２の一方の側壁１２ａに不純物を斜め
方向からイオン注入１０３する（図７（ａ）参照）と共
に、他方の側壁１２ｂにも不純物を斜め方向からイオン
注入１０４し（図７（ｂ）参照）、ＭＯＳトランジスタ
のしきい値を変更する。なお、このような技術は、たと
えば特開平２−３１２２７８号公報に開示されている。
【０００８】また、トレンチ溝の表面部にソース／ドレ
イン領域が形成され、トレンチ溝の両側壁にゲート酸化
膜を介してゲート電極が形成されたものが、たとえば特
開平５−３０８１３５号公報に開示されている。さら
に、凹部の中心部および周辺部にソース／ドレイン領域
が形成され、凹部の側部にゲート絶縁膜を介してゲート
電極が形成されたものが、たとえば特開昭６３−１５３
８６１号および特開昭６４−７３６７３号公報に開示さ
れている。
イン領域が形成され、トレンチ溝の両側壁にゲート酸化
膜を介してゲート電極が形成されたものが、たとえば特
開平５−３０８１３５号公報に開示されている。さら
に、凹部の中心部および周辺部にソース／ドレイン領域
が形成され、凹部の側部にゲート絶縁膜を介してゲート
電極が形成されたものが、たとえば特開昭６３−１５３
８６１号および特開昭６４−７３６７３号公報に開示さ
れている。
【０００９】さらにまた、半導体基板の表面部にチャネ
ル領域を隔ててソース／ドレイン領域が形成され、チャ
ネル領域の上面が矩形波形状または三角波形状を有し、
チャネル領域上にゲート絶縁膜を介してゲート電極が形
成されたものが、たとえば特開平５−７５１２１号公報
に開示されている。
ル領域を隔ててソース／ドレイン領域が形成され、チャ
ネル領域の上面が矩形波形状または三角波形状を有し、
チャネル領域上にゲート絶縁膜を介してゲート電極が形
成されたものが、たとえば特開平５−７５１２１号公報
に開示されている。
【００１０】
【発明が解決しようとする課題】ところが、前述したメ
モリセルアレイおいては、次のような問題点があること
が本発明者により見い出された。すなわち、特開平２−
３１２２７８号公報（図４〜図７に示す）では、ＭＯＳ
トランジスタのチャネル領域および素子分離領域が、ト
レンチ溝１２の両側壁１２ａ，１２ｂに形成されるた
め、フォトレジスト膜１７を用いてＭＯＳトランジスタ
への情報の書き込みおよび素子分離を行なう場合、トレ
ンチ溝１２の一方の側壁１２ａまたは他方の側壁１２ｂ
の近傍のみを露出させるフォトレジスト膜１７のパター
ンをそれぞれ形成しなければならない。
モリセルアレイおいては、次のような問題点があること
が本発明者により見い出された。すなわち、特開平２−
３１２２７８号公報（図４〜図７に示す）では、ＭＯＳ
トランジスタのチャネル領域および素子分離領域が、ト
レンチ溝１２の両側壁１２ａ，１２ｂに形成されるた
め、フォトレジスト膜１７を用いてＭＯＳトランジスタ
への情報の書き込みおよび素子分離を行なう場合、トレ
ンチ溝１２の一方の側壁１２ａまたは他方の側壁１２ｂ
の近傍のみを露出させるフォトレジスト膜１７のパター
ンをそれぞれ形成しなければならない。
【００１１】このため、工程数が増加すると共に、トレ
ンチ溝１２の幅をフォトレジスト膜１７のパターンの位
置合わせ余裕を含めた解像可能な幅に設定しなければな
らないので、微細化に限界が生じる。これは、特開平５
−３０８１３５号公報、特開昭６３−１５３８６１号公
報、特開昭６４−７３６７３号公報および特開平５−７
５１２１号公報についても同様のことがいえる。
ンチ溝１２の幅をフォトレジスト膜１７のパターンの位
置合わせ余裕を含めた解像可能な幅に設定しなければな
らないので、微細化に限界が生じる。これは、特開平５
−３０８１３５号公報、特開昭６３−１５３８６１号公
報、特開昭６４−７３６７３号公報および特開平５−７
５１２１号公報についても同様のことがいえる。
【００１２】また、トレンチ溝１２の幅が狭く、フォト
レジスト膜１７を使用できない場合は、トレンチ溝１２
の両側壁１２ａ，１２ｂがシリコン基板１１に対して垂
直方向に形成されているため、トレンチ溝１２の一方の
側壁１２ａに不純物を斜め方向からイオン注入１０３
し、他方の側壁１２ｂにも不純物を斜め方向からイオン
注入１０４しなければならない。つまり、２回の傾斜イ
オン注入工程が必要となり、工程数が増加する。
レジスト膜１７を使用できない場合は、トレンチ溝１２
の両側壁１２ａ，１２ｂがシリコン基板１１に対して垂
直方向に形成されているため、トレンチ溝１２の一方の
側壁１２ａに不純物を斜め方向からイオン注入１０３
し、他方の側壁１２ｂにも不純物を斜め方向からイオン
注入１０４しなければならない。つまり、２回の傾斜イ
オン注入工程が必要となり、工程数が増加する。
【００１３】さらに、かかる傾斜イオン注入では、一方
の側壁１２ａ（または他方の側壁１２ｂ）の垂直方向全
域に不純物を制御性よくイオン注入することが難しい
上、他方の側壁１２ｂ（または一方の側壁１２ａ）の上
部の角がイオン注入を遮るため、不純物のイオン注入に
ばらつきが生じ、所望の耐圧が得られない。
の側壁１２ａ（または他方の側壁１２ｂ）の垂直方向全
域に不純物を制御性よくイオン注入することが難しい
上、他方の側壁１２ｂ（または一方の側壁１２ａ）の上
部の角がイオン注入を遮るため、不純物のイオン注入に
ばらつきが生じ、所望の耐圧が得られない。
【００１４】勿論、不純物を両側壁１２ａ，１２ｂの全
域に渡ってイオン注入するため、不純物の注入エネルギ
ーを変え、複数回に分けて注入してもよいが、これでは
工程数が増加する。
域に渡ってイオン注入するため、不純物の注入エネルギ
ーを変え、複数回に分けて注入してもよいが、これでは
工程数が増加する。
【００１５】本発明の目的は、前述した問題点に鑑み、
低工程数で、トランジスタの駆動能力を低下することな
く、高集積化を行なうことができる半導体装置およびそ
の製造方法を提供することにある。本発明の前記ならび
にその他の目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
低工程数で、トランジスタの駆動能力を低下することな
く、高集積化を行なうことができる半導体装置およびそ
の製造方法を提供することにある。本発明の前記ならび
にその他の目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の半導体装置は、半導体基
板上に複数のＶ字形溝が形成され、複数のＶ字形溝の一
側壁にソース／ドレイン領域が形成されると共に、複数
のＶ字形溝の他側壁にチャネル領域が形成され、複数の
Ｖ字形溝と交差する方向の複数のＶ字形溝上に複数のゲ
ート電極がゲート絶縁膜を介して形成されたものであ
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。本発明の半導体装置は、半導体基
板上に複数のＶ字形溝が形成され、複数のＶ字形溝の一
側壁にソース／ドレイン領域が形成されると共に、複数
のＶ字形溝の他側壁にチャネル領域が形成され、複数の
Ｖ字形溝と交差する方向の複数のＶ字形溝上に複数のゲ
ート電極がゲート絶縁膜を介して形成されたものであ
る。
【００１７】また、本発明の半導体装置の製造方法は、
半導体基板の表面部に、複数のＶ字形溝を形成し、複数
のＶ字形溝上にゲート絶縁膜を形成した後、Ｖ字形溝の
一側壁に半導体基板とは異種導電型の不純物を斜め方向
からイオン注入し、ソース／ドレイン領域を形成し、ゲ
ート絶縁膜上に複数のＶ字形溝と交差する方向に複数の
ゲート電極を形成した後、複数のＶ字形溝の他側壁に半
導体基板と同種導電型の不純物を半導体基板に対して垂
直方向からイオン注入することを特徴とし、複数のＶ字
形溝を異方性ウェットエッチングにより形成し、異種導
電型の不純物をＶ字形溝の他側壁に平行あるいは他側壁
の傾斜角度より大きい傾斜角度でＶ字形溝の一側壁にイ
オン注入するものである。
半導体基板の表面部に、複数のＶ字形溝を形成し、複数
のＶ字形溝上にゲート絶縁膜を形成した後、Ｖ字形溝の
一側壁に半導体基板とは異種導電型の不純物を斜め方向
からイオン注入し、ソース／ドレイン領域を形成し、ゲ
ート絶縁膜上に複数のＶ字形溝と交差する方向に複数の
ゲート電極を形成した後、複数のＶ字形溝の他側壁に半
導体基板と同種導電型の不純物を半導体基板に対して垂
直方向からイオン注入することを特徴とし、複数のＶ字
形溝を異方性ウェットエッチングにより形成し、異種導
電型の不純物をＶ字形溝の他側壁に平行あるいは他側壁
の傾斜角度より大きい傾斜角度でＶ字形溝の一側壁にイ
オン注入するものである。
【００１８】前述した手段によれば、Ｖ字形溝のテーパ
を有する一側壁に不純物を斜め方向、特にＶ字形溝の他
側壁に平行あるいは他側壁の傾斜角度より大きい傾斜角
度でイオン注入することにより、ソース／ドレイン領域
がセルフアラインで制御性よく形成される。このとき、
Ｖ字形溝の他側壁もテーパを有するため、一側壁へのイ
オン注入を妨げることはない。
を有する一側壁に不純物を斜め方向、特にＶ字形溝の他
側壁に平行あるいは他側壁の傾斜角度より大きい傾斜角
度でイオン注入することにより、ソース／ドレイン領域
がセルフアラインで制御性よく形成される。このとき、
Ｖ字形溝の他側壁もテーパを有するため、一側壁へのイ
オン注入を妨げることはない。
【００１９】情報の書き込みおよび素子分離のための不
純物のイオン注入は、半導体基板に対して垂直方向から
Ｖ字形溝のテーパを有する他側壁に対して行なわれるの
で、情報の書き込みおよび素子分離は制御性よく安定的
に行なえる。ゲート電極をエッチングにより形成する場
合、下地がＶ字形溝なので、ゲート電極材のカバレッジ
が向上し、エッチ残りが生じない。
純物のイオン注入は、半導体基板に対して垂直方向から
Ｖ字形溝のテーパを有する他側壁に対して行なわれるの
で、情報の書き込みおよび素子分離は制御性よく安定的
に行なえる。ゲート電極をエッチングにより形成する場
合、下地がＶ字形溝なので、ゲート電極材のカバレッジ
が向上し、エッチ残りが生じない。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。ここで、図１は本発明の実
施の形態に係るメモリセルアレイの斜視断面図、図２は
本発明の実施の形態に係るメモリセルアレイの製造方法
を説明する工程断面図を示す。また、実施の形態を説明
するための全図において、同一の機能を有するものは同
一の符号を付け、その繰り返しの説明は省略する。
に基づいて詳細に説明する。ここで、図１は本発明の実
施の形態に係るメモリセルアレイの斜視断面図、図２は
本発明の実施の形態に係るメモリセルアレイの製造方法
を説明する工程断面図を示す。また、実施の形態を説明
するための全図において、同一の機能を有するものは同
一の符号を付け、その繰り返しの説明は省略する。
【００２１】図１において、メモリセルアレイの主要部
は、Ｐ型シリコン基板２１上に、複数のＶ字形溝２２が
平行に形成され、Ｖ字形溝２２の一側壁２２ａにＮ型ソ
ース／ドレイン領域２３が形成され、複数のＶ字形溝２
２上に跨がるように、複数のゲート電極２４がゲート酸
化膜２５を介してＶ字形溝２２と直交する方向に形成さ
れており、Ｖ字形溝２２の他側壁２２ｂはチャネル領域
または素子分離領域となっている。
は、Ｐ型シリコン基板２１上に、複数のＶ字形溝２２が
平行に形成され、Ｖ字形溝２２の一側壁２２ａにＮ型ソ
ース／ドレイン領域２３が形成され、複数のＶ字形溝２
２上に跨がるように、複数のゲート電極２４がゲート酸
化膜２５を介してＶ字形溝２２と直交する方向に形成さ
れており、Ｖ字形溝２２の他側壁２２ｂはチャネル領域
または素子分離領域となっている。
【００２２】次に、かかるメモリセルアレイの製造方法
について、図２を参照して説明する。まず、（１００）
結晶面を有するＰ型シリコン基板２１の主面に、保護膜
としての酸化膜（図示略す）を形成する。次に、この酸
化膜上にフォトレジスト膜（図示略す）を形成した後、
フォトリソグラフィ技術を用いて、Ｐ型シリコン基板２
１のＶ字形溝形成予定領域上のフォトレジスト膜を開口
する。
について、図２を参照して説明する。まず、（１００）
結晶面を有するＰ型シリコン基板２１の主面に、保護膜
としての酸化膜（図示略す）を形成する。次に、この酸
化膜上にフォトレジスト膜（図示略す）を形成した後、
フォトリソグラフィ技術を用いて、Ｐ型シリコン基板２
１のＶ字形溝形成予定領域上のフォトレジスト膜を開口
する。
【００２３】その後、このフォトレジスト膜をマスクに
して、酸化膜をエッチング除去し、さらに、水酸化カリ
ウム（ＫＯＨ）溶液またはトリメチルアンモニウムヒド
ロオキシド（ＴＭＡＨ）溶液による異方性ウェットエッ
チングを行ない、Ｐ型シリコン基板２１の表面部に平行
に配列された複数のＶ字形溝２２を形成する。
して、酸化膜をエッチング除去し、さらに、水酸化カリ
ウム（ＫＯＨ）溶液またはトリメチルアンモニウムヒド
ロオキシド（ＴＭＡＨ）溶液による異方性ウェットエッ
チングを行ない、Ｐ型シリコン基板２１の表面部に平行
に配列された複数のＶ字形溝２２を形成する。
【００２４】この場合、Ｖ字形溝２２の幅は、たとえば
１〜２μｍ、深さは、たとえば０．５〜１μｍとされ
る。その後、フォトレジスト膜はアッシング除去され、
酸化膜も除去する。なお、水酸化カリウム（ＫＯＨ）溶
液またはトリメチルアンモニウムヒドロオキシド（ＴＭ
ＡＨ）溶液による異方性ウェットエッチングでは、酸化
膜は殆どエッチングされず、Ｐ型シリコン基板２１にお
いては、（１１１）面が殆どエッチングされないので、
（１００）面のＰ型シリコン基板２１では、サイドエッ
チング量が少なくなる（図２（ａ）参照）。
１〜２μｍ、深さは、たとえば０．５〜１μｍとされ
る。その後、フォトレジスト膜はアッシング除去され、
酸化膜も除去する。なお、水酸化カリウム（ＫＯＨ）溶
液またはトリメチルアンモニウムヒドロオキシド（ＴＭ
ＡＨ）溶液による異方性ウェットエッチングでは、酸化
膜は殆どエッチングされず、Ｐ型シリコン基板２１にお
いては、（１１１）面が殆どエッチングされないので、
（１００）面のＰ型シリコン基板２１では、サイドエッ
チング量が少なくなる（図２（ａ）参照）。
【００２５】次に、高温酸素雰囲気中で熱酸化を行い、
Ｖ字形溝２２上にゲート酸化膜２５を被着形成した後、
Ｖ字形溝２２の一側壁２２ａに、たとえば砒素（Ａｓ）
などのＮ型不純物をドーズ量３×１０15ｃｍ-2程度の濃
度で斜め方向からイオン注入１０５する。
Ｖ字形溝２２上にゲート酸化膜２５を被着形成した後、
Ｖ字形溝２２の一側壁２２ａに、たとえば砒素（Ａｓ）
などのＮ型不純物をドーズ量３×１０15ｃｍ-2程度の濃
度で斜め方向からイオン注入１０５する。
【００２６】このとき、Ｎ型不純物が一側壁２２ａにの
み注入されるように、Ｖ字形溝２２の他側壁２２ｂに平
行あるいは他側壁２２ｂの傾斜角度より若干大きい角度
となるように、たとえば３５°〜４０°でイオン注入１
０５する。これにより、Ｖ字形溝２２の一側壁２２ａに
Ｎ型ソース／ドレイン領域２３が形成され、他側壁２２
ｂはチャネル領域あるいは素子分離領域となる（図２
（ｂ）参照）。
み注入されるように、Ｖ字形溝２２の他側壁２２ｂに平
行あるいは他側壁２２ｂの傾斜角度より若干大きい角度
となるように、たとえば３５°〜４０°でイオン注入１
０５する。これにより、Ｖ字形溝２２の一側壁２２ａに
Ｎ型ソース／ドレイン領域２３が形成され、他側壁２２
ｂはチャネル領域あるいは素子分離領域となる（図２
（ｂ）参照）。
【００２７】次に、ゲート酸化膜２５上にゲート電極材
であるポリシリコン層をＣＶＤ法で堆積した後、フォト
リソグラフィおよびエッチング技術を用いて、ポリシリ
コン層をパターニングし、複数のゲート電極２４を、複
数のＶ字形溝２２上に跨がるように、Ｖ字形溝２２と直
交する方向に形成する（図２（ｃ）参照）。
であるポリシリコン層をＣＶＤ法で堆積した後、フォト
リソグラフィおよびエッチング技術を用いて、ポリシリ
コン層をパターニングし、複数のゲート電極２４を、複
数のＶ字形溝２２上に跨がるように、Ｖ字形溝２２と直
交する方向に形成する（図２（ｃ）参照）。
【００２８】しかる後、Ｐ型シリコン基板２１上にフォ
トレジスト膜２６を堆積し、フォトリソグラフィ技術を
用いて、ＭＯＳトランジスタ間の素子分離領域形成予定
領域上のフォトレジスト膜２６を開口する。その後、フ
ォトレジスト膜２６の開口部２６ａより、たとえばボロ
ン（Ｂ）をドーズ量３×１０13ｃｍ-2程度の濃度でイオ
ン注入１０６し、素子分離を行なう。
トレジスト膜２６を堆積し、フォトリソグラフィ技術を
用いて、ＭＯＳトランジスタ間の素子分離領域形成予定
領域上のフォトレジスト膜２６を開口する。その後、フ
ォトレジスト膜２６の開口部２６ａより、たとえばボロ
ン（Ｂ）をドーズ量３×１０13ｃｍ-2程度の濃度でイオ
ン注入１０６し、素子分離を行なう。
【００２９】また、所望のＭＯＳトランジスタに情報を
書き込む場合は、フォトリソグラフィ技術を用いて、フ
ォトレジスト膜２６のチャネル領域形成予定領域上を開
口し、このフォトレジスト膜２６をマスクとして、ボロ
ン（Ｂ）を書き込みイオン注入し（図２（ｄ）参照）、
ＭＯＳトランジスタのしきい値を変更する。その後、フ
ォトレジスト膜２６をアッシング除去し、メモリセルア
レイを完成する（図１参照）。
書き込む場合は、フォトリソグラフィ技術を用いて、フ
ォトレジスト膜２６のチャネル領域形成予定領域上を開
口し、このフォトレジスト膜２６をマスクとして、ボロ
ン（Ｂ）を書き込みイオン注入し（図２（ｄ）参照）、
ＭＯＳトランジスタのしきい値を変更する。その後、フ
ォトレジスト膜２６をアッシング除去し、メモリセルア
レイを完成する（図１参照）。
【００３０】このように、本実施の形態では、Ｖ字形溝
２２の他側壁２２ｂに平行あるいは他側壁２２ｂの傾斜
角度より若干大きい角度となるように、Ｖ字形溝２２の
テーパを有する一側壁２２ａに不純物を斜め方向からイ
オン注入１０５することにより、ソース／ドレイン領域
２３がセルフアラインで制御性よく容易に形成される。
２２の他側壁２２ｂに平行あるいは他側壁２２ｂの傾斜
角度より若干大きい角度となるように、Ｖ字形溝２２の
テーパを有する一側壁２２ａに不純物を斜め方向からイ
オン注入１０５することにより、ソース／ドレイン領域
２３がセルフアラインで制御性よく容易に形成される。
【００３１】また、情報の書き込みおよび素子分離のた
めの不純物のイオン注入１０６は、半導体基板２１に対
して垂直方向からＶ字形溝２２のテーパを有する他側壁
２２ｂに対して行なわれる。よって、情報の書き込みお
よび素子分離は制御性よく安定的に行なえる。
めの不純物のイオン注入１０６は、半導体基板２１に対
して垂直方向からＶ字形溝２２のテーパを有する他側壁
２２ｂに対して行なわれる。よって、情報の書き込みお
よび素子分離は制御性よく安定的に行なえる。
【００３２】ポリシリコン層をＣＶＤ法で堆積した後、
フォトリソグラフィおよびエッチング技術を用いて、ポ
リシリコン層をパターニングする際、下地がＶ字形溝２
２なので、ポリシリコン層のカバレッジが良好であり、
ポリシリコン層のエッチ残りはない。よって、信頼性の
高いゲート電極２４が形成される。以上、本発明者によ
ってなされた発明を、実施の形態に基づき具体的に説明
したが、本発明は、前記実施の形態に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変更可能で
あることは、言うまでもない。
フォトリソグラフィおよびエッチング技術を用いて、ポ
リシリコン層をパターニングする際、下地がＶ字形溝２
２なので、ポリシリコン層のカバレッジが良好であり、
ポリシリコン層のエッチ残りはない。よって、信頼性の
高いゲート電極２４が形成される。以上、本発明者によ
ってなされた発明を、実施の形態に基づき具体的に説明
したが、本発明は、前記実施の形態に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変更可能で
あることは、言うまでもない。
【００３３】本実施の形態は、メモリセルアレイをＰ型
シリコン基板上に形成したが、Ｎ型シリコン基板に形成
してもよい。この場合、ソース／ドレイン領域はＰ型に
なり、情報書き込み用および素子分離用の不純物はＮ型
が用いられる。また、Ｎ型不純物として、砒素（Ａｓ）
の他、リン（Ｐ）を用いてもよく、Ｐ型不純物として
は、ボロン（Ｂ）の他、ガリウム（Ｇａ）などを用いて
もよい。
シリコン基板上に形成したが、Ｎ型シリコン基板に形成
してもよい。この場合、ソース／ドレイン領域はＰ型に
なり、情報書き込み用および素子分離用の不純物はＮ型
が用いられる。また、Ｎ型不純物として、砒素（Ａｓ）
の他、リン（Ｐ）を用いてもよく、Ｐ型不純物として
は、ボロン（Ｂ）の他、ガリウム（Ｇａ）などを用いて
もよい。
【００３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。本発明によれば、Ｖ字形溝の一側
壁はテーパを有するので、不純物を斜め方向、特にＶ字
形溝の他側壁に平行あるいは他側壁の傾斜角度より大き
い傾斜角度でイオン注入することにより、ソース／ドレ
イン領域がセルフアラインで制御性よく容易に形成され
る。これにより、マスク形成工程が不要となり、工程数
を減少することができる。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。本発明によれば、Ｖ字形溝の一側
壁はテーパを有するので、不純物を斜め方向、特にＶ字
形溝の他側壁に平行あるいは他側壁の傾斜角度より大き
い傾斜角度でイオン注入することにより、ソース／ドレ
イン領域がセルフアラインで制御性よく容易に形成され
る。これにより、マスク形成工程が不要となり、工程数
を減少することができる。
【００３５】また、情報の書き込みおよび素子分離のた
めの不純物のイオン注入は、半導体基板に対して垂直方
向からＶ字形溝のテーパを有する他側壁に対して行なわ
れるので、情報の書き込みおよび素子分離を制御性よく
安定的に行なうことができ、ＭＯＳトランジスタの駆動
能力を低下することなく、高集積化を図ることができ
る。
めの不純物のイオン注入は、半導体基板に対して垂直方
向からＶ字形溝のテーパを有する他側壁に対して行なわ
れるので、情報の書き込みおよび素子分離を制御性よく
安定的に行なうことができ、ＭＯＳトランジスタの駆動
能力を低下することなく、高集積化を図ることができ
る。
【００３６】さらに、ゲート電極をエッチングにより形
成する場合、下地がＶ字形溝なので、ゲート電極材のカ
バレッジが向上すると共に、エッチ残りが生じないの
で、ＭＯＳトランジスタの信頼性を向上することができ
る。
成する場合、下地がＶ字形溝なので、ゲート電極材のカ
バレッジが向上すると共に、エッチ残りが生じないの
で、ＭＯＳトランジスタの信頼性を向上することができ
る。
【図１】本発明の実施の形態であるメモリセルの斜視断
面図である。
面図である。
【図２】（ａ）〜（ｄ）は本発明の実施の形態であるメ
モリセルの製造方法を説明する工程断面図である。
モリセルの製造方法を説明する工程断面図である。
【図３】従来例であるフラットセル構造を用いたメモリ
セルの斜視断面図である。
セルの斜視断面図である。
【図４】従来例である他のメモリセルの斜視断面図であ
る。
る。
【図５】（ａ）〜（ｄ）は従来例である他のメモリセル
の製造方法を説明する工程断面図である。
の製造方法を説明する工程断面図である。
【図６】従来例である他のメモリセルの製造方法を説明
する工程断面図である。
する工程断面図である。
【図７】（ａ）および（ｂ）は従来例である他のメモリ
セルの製造方法を説明する工程断面図である。
セルの製造方法を説明する工程断面図である。
２１ Ｐ型シリコン基板 ２２ Ｖ字形溝 ２２ａ 一側壁 ２２ｂ 他側壁 ２３ Ｎ型ソース／ドレイン領域 ２４ ゲート電極 ２５ ゲート酸化膜 ２６ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112 H01L 29/78 653
Claims (3)
- 【請求項１】 半導体基板上に複数のＶ字形溝が形成さ
れ、前記複数のＶ字形溝の一側壁にソース／ドレイン領
域が形成されると共に、前記複数のＶ字形溝の他側壁に
チャネル領域が形成され、前記複数のＶ字形溝と交差す
る方向の前記複数のＶ字形溝上に複数のゲート電極がゲ
ート絶縁膜を介して形成されたことを特徴とする半導体
装置。 - 【請求項２】 半導体基板の表面部に、複数のＶ字形溝
を形成する工程と、前記複数のＶ字形溝上にゲート絶縁
膜を形成する工程と、前記Ｖ字形溝の一側壁に前記半導
体基板とは異種導電型の不純物を斜め方向からイオン注
入し、ソース／ドレイン領域を形成する工程と、前記ゲ
ート絶縁膜上に前記複数のＶ字形溝と交差する方向に複
数のゲート電極を形成する工程と、前記複数のＶ字形溝
の他側壁に前記半導体基板と同種導電型の不純物を前記
半導体基板に対して垂直方向からイオン注入する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記複数のＶ字形溝を異方性ウェットエ
ッチングにより形成し、前記異種導電型の不純物を前記
Ｖ字形溝の一側壁に前記Ｖ字形溝の他側壁に平行あるい
は前記他側壁の傾斜角度より大きい傾斜角度でイオン注
入することを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04625896A JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04625896A JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246402A JPH09246402A (ja) | 1997-09-19 |
| JP3253846B2 true JP3253846B2 (ja) | 2002-02-04 |
Family
ID=12742183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04625896A Expired - Fee Related JP3253846B2 (ja) | 1996-03-04 | 1996-03-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253846B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943483B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트랜지스터 형성 방법 |
| KR100632475B1 (ko) * | 2004-07-26 | 2006-10-09 | 삼성전자주식회사 | 성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및이에 의해 제조된 멀티 게이트 트랜지스터 |
| KR100919804B1 (ko) | 2007-06-28 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조방법 |
-
1996
- 1996-03-04 JP JP04625896A patent/JP3253846B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246402A (ja) | 1997-09-19 |
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