JP3434488B2 - Dramセルの製造方法 - Google Patents
Dramセルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は一般に半導体トラン
ジスタ・デバイスに関し、さらに詳細には、非プレーナ
形のトランジスタのチャネル領域を有するDRAMセル
に関する。
ジスタ・デバイスに関し、さらに詳細には、非プレーナ
形のトランジスタのチャネル領域を有するDRAMセル
に関する。
【0002】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ(DRAM)セルは、電力を連続的に加えても、一
時的にしか、つまり数ミリ秒程度しか情報を保持するこ
とができない。したがって、これらのセルは、定期的に
読取りおよびリフレッシュを行わなければならない。こ
の記憶時間は短いように思われるかもしれないが、実際
には各リフレッシュ・サイクルの間に多くのメモリ動作
を行うことができるのに十分な長さである。ビットあた
りのコスト(cost per bit)、デバイス密度、および用
途の柔軟性(すなわち読取り動作および書込み動作がと
もに可能である)といった面での有利さにより、DRA
Mセルは、現在まで最も広く使用される形態の半導体メ
モリとなった。初期のDRAMセルは3トランジスタ・
セルであった。現在は、1つのトランジスタおよび1つ
のキャパシタのみからなるDRAMセルが実装されてい
る。
モリ(DRAM)セルは、電力を連続的に加えても、一
時的にしか、つまり数ミリ秒程度しか情報を保持するこ
とができない。したがって、これらのセルは、定期的に
読取りおよびリフレッシュを行わなければならない。こ
の記憶時間は短いように思われるかもしれないが、実際
には各リフレッシュ・サイクルの間に多くのメモリ動作
を行うことができるのに十分な長さである。ビットあた
りのコスト(cost per bit)、デバイス密度、および用
途の柔軟性(すなわち読取り動作および書込み動作がと
もに可能である)といった面での有利さにより、DRA
Mセルは、現在まで最も広く使用される形態の半導体メ
モリとなった。初期のDRAMセルは3トランジスタ・
セルであった。現在は、1つのトランジスタおよび1つ
のキャパシタのみからなるDRAMセルが実装されてい
る。
【0003】DRAM回路が縮小されて寸法が小さくな
るにつれて、小型のアレイ・セル・レイアウトを形成す
ることがますます重要になっている。あるタイプのアレ
イ・セル・レイアウトでは、能動デバイスであるトラン
ジスタが、ディープ・トレンチ蓄積キャパシタの垂直な
側壁に沿って配置される。このような構成は、非プレー
ナ形のトランジスタ・デバイスを形成する。
るにつれて、小型のアレイ・セル・レイアウトを形成す
ることがますます重要になっている。あるタイプのアレ
イ・セル・レイアウトでは、能動デバイスであるトラン
ジスタが、ディープ・トレンチ蓄積キャパシタの垂直な
側壁に沿って配置される。このような構成は、非プレー
ナ形のトランジスタ・デバイスを形成する。
【0004】非プレーナ形のトランジスタのチャネル領
域の結晶方位は、リソグラフィ投影画像の形状、ならび
にリソグラフィによって画定した深いトレンチと活性領
域のパターンの間のオーバレイ(overlay)によって決
めることができる。ゲート酸化物の厚さ、表面準位密
度、ならびにその他の物理的および電気的性質は、投影
画像の形状、ならびに深いトレンチと活性領域のパター
ンの間のオーバレイによって決まることがある。これら
の物理的および電気的性質は、トランジスタの電気的特
性、物理的特性、および信頼性特性に影響を及ぼす。
域の結晶方位は、リソグラフィ投影画像の形状、ならび
にリソグラフィによって画定した深いトレンチと活性領
域のパターンの間のオーバレイ(overlay)によって決
めることができる。ゲート酸化物の厚さ、表面準位密
度、ならびにその他の物理的および電気的性質は、投影
画像の形状、ならびに深いトレンチと活性領域のパター
ンの間のオーバレイによって決まることがある。これら
の物理的および電気的性質は、トランジスタの電気的特
性、物理的特性、および信頼性特性に影響を及ぼす。
【0005】図1に示すように、楕円形の断面を有する
通常の深いトレンチは、結晶面{001}および{01
1}を含む面の連続体を横切る垂直な側壁32を有す
る。側壁32は、いかなる特定の結晶面とも位置合わせ
されない。したがって、側壁32は、側壁32がある結
晶面から別の結晶面に曲線状に遷移するにつれて変化す
る、関連する結晶面に依存した性質を有する。
通常の深いトレンチは、結晶面{001}および{01
1}を含む面の連続体を横切る垂直な側壁32を有す
る。側壁32は、いかなる特定の結晶面とも位置合わせ
されない。したがって、側壁32は、側壁32がある結
晶面から別の結晶面に曲線状に遷移するにつれて変化す
る、関連する結晶面に依存した性質を有する。
【0006】標準的な結晶学の命名法によれば、様々な
記号は特定の意味を有する。それらの記号の中でも、中
括弧{}は、等価な結晶面の族(すなわち{001}族
の面)を指し、小括弧()は、特定の結晶面(すなわち
(100)面)を指し、三角括弧(horizontal triangl
es)<>は、等価な結晶軸(すなわち<011>族の
軸)を指し、大括弧[]は、特定の結晶軸(すなわち
[110]軸)を指す。例えば、シリコン結晶では、
(100)面と(001)面は互いに等価であり、した
がって、ともに同じ{001}族の面に属する。
記号は特定の意味を有する。それらの記号の中でも、中
括弧{}は、等価な結晶面の族(すなわち{001}族
の面)を指し、小括弧()は、特定の結晶面(すなわち
(100)面)を指し、三角括弧(horizontal triangl
es)<>は、等価な結晶軸(すなわち<011>族の
軸)を指し、大括弧[]は、特定の結晶軸(すなわち
[110]軸)を指す。例えば、シリコン結晶では、
(100)面と(001)面は互いに等価であり、した
がって、ともに同じ{001}族の面に属する。
【0007】
【発明が解決しようとする課題】最適なデバイスの性能
を得るためには、単一の結晶軸に沿った結晶方位を有す
る単一の結晶面と位置合わせされた側壁デバイスを提供
することが望ましい。したがって、本発明の目的は、結
晶軸と位置合わせされた、非プレーナ形トランジスタ構
造を提供することである。関連する目的は、このような
構造を得るための方法を提供することである。
を得るためには、単一の結晶軸に沿った結晶方位を有す
る単一の結晶面と位置合わせされた側壁デバイスを提供
することが望ましい。したがって、本発明の目的は、結
晶軸と位置合わせされた、非プレーナ形トランジスタ構
造を提供することである。関連する目的は、このような
構造を得るための方法を提供することである。
【0008】
【0009】
【課題を解決するための手段】
本発明は、DRAMセル
を製造する方法を提供する。この方法は、(a)側壁を
有する深いトレンチを基板中に形成するステップと、
(b)前記側壁に沿った単一の結晶方位を有するファセ
ット結晶領域を形成するステップと、(c)前記側壁中
の前記ファセット結晶領域上に部分的に配設されたトラ
ンジスタ・デバイスを形成するステップとを含み、さら
に前記ステップ(b)は、酸化物カラーを成長させるこ
とによって、前記ファセット結晶領域を形成するステッ
プを含む。ファセット結晶領域は、<100>族の結晶
軸などの第2の族の結晶軸より<011>族の結晶軸な
どの第1の族の結晶軸に沿った酸化速度を高めるように
選択された酸化条件下での局所熱酸化(local thermal
oxidation)などによって酸化物カラーを成長させるこ
とにより、形成することができる。
を製造する方法を提供する。この方法は、(a)側壁を
有する深いトレンチを基板中に形成するステップと、
(b)前記側壁に沿った単一の結晶方位を有するファセ
ット結晶領域を形成するステップと、(c)前記側壁中
の前記ファセット結晶領域上に部分的に配設されたトラ
ンジスタ・デバイスを形成するステップとを含み、さら
に前記ステップ(b)は、酸化物カラーを成長させるこ
とによって、前記ファセット結晶領域を形成するステッ
プを含む。ファセット結晶領域は、<100>族の結晶
軸などの第2の族の結晶軸より<011>族の結晶軸な
どの第1の族の結晶軸に沿った酸化速度を高めるように
選択された酸化条件下での局所熱酸化(local thermal
oxidation)などによって酸化物カラーを成長させるこ
とにより、形成することができる。
【0010】本発明は、添付の図面と関連づけて以下の
詳細な説明を読めば最も良く理解できる。慣例に従い、
この図面の様々なフィーチャは一定の倍率になっていな
いことを強調しておく。逆に、分かりやすくするため
に、様々なフィーチャの寸法は任意に拡大または縮小し
てある。
詳細な説明を読めば最も良く理解できる。慣例に従い、
この図面の様々なフィーチャは一定の倍率になっていな
いことを強調しておく。逆に、分かりやすくするため
に、様々なフィーチャの寸法は任意に拡大または縮小し
てある。
【0011】
【発明の実施の形態】次に図面を参照する。全体を通じ
て同じ参照番号は同じ要素を指すものとし、図1〜13
は、本発明の例示的なDRAMセルの様々な態様、およ
びこのセルを作成する方法の中間のステップを示してい
る。図1および図3に示すように、通常のディープ・ト
レンチ蓄積キャパシタ10は、当技術分野で周知の従来
の処理技法によってパッド22および基板24の中に形
成される。例えば、光リソグラフィ・ステップを使用し
て、パッド22上にパターンを形成することができる。
次いで、反応性イオン・エッチング(RIE)などのド
ライ・エッチング・ステップを使用して、パッド22を
通して基板24中に所望の深さまでトレンチ20を作成
することができる。
て同じ参照番号は同じ要素を指すものとし、図1〜13
は、本発明の例示的なDRAMセルの様々な態様、およ
びこのセルを作成する方法の中間のステップを示してい
る。図1および図3に示すように、通常のディープ・ト
レンチ蓄積キャパシタ10は、当技術分野で周知の従来
の処理技法によってパッド22および基板24の中に形
成される。例えば、光リソグラフィ・ステップを使用し
て、パッド22上にパターンを形成することができる。
次いで、反応性イオン・エッチング(RIE)などのド
ライ・エッチング・ステップを使用して、パッド22を
通して基板24中に所望の深さまでトレンチ20を作成
することができる。
【0012】深いトレンチ20の断面パターンは、通常
は、結晶軸AおよびBを横切る楕円形である。例えば、
図1に示すように、軸Aは結晶方位[011]を有し、
軸Bは方位[001]を有する。基板24は通常はシリ
コンであり、パッド22は通常は約10nmから約10
0nmの厚さを有する窒化ケイ素(SiN)層である。
基板24とパッド22の間には、通常の厚さが約3nm
から約10nmである薄い熱酸化物層(図示せず)があ
ることもある。深いトレンチ20は一般に、約3μmか
ら約10μmの深さと、リソグラフィの基本寸法(grou
nd rule)によって決まる、通常は約0.5μmから
0.1μm未満となる直径すなわち最大幅とを有する。
トレンチ20は側壁32および底部33を有する。
は、結晶軸AおよびBを横切る楕円形である。例えば、
図1に示すように、軸Aは結晶方位[011]を有し、
軸Bは方位[001]を有する。基板24は通常はシリ
コンであり、パッド22は通常は約10nmから約10
0nmの厚さを有する窒化ケイ素(SiN)層である。
基板24とパッド22の間には、通常の厚さが約3nm
から約10nmである薄い熱酸化物層(図示せず)があ
ることもある。深いトレンチ20は一般に、約3μmか
ら約10μmの深さと、リソグラフィの基本寸法(grou
nd rule)によって決まる、通常は約0.5μmから
0.1μm未満となる直径すなわち最大幅とを有する。
トレンチ20は側壁32および底部33を有する。
【0013】図2および図4に示すように、本発明によ
れば、トレンチ20の上側領域28に分離カラー26が
形成される。上側領域28は、通常は、トレンチ20の
深さ全体の10から20%を占める。カラー26は、以
下で説明する例示的なプロセスや、やはり以下に示すそ
の他の物理化学的機構などによって、局所熱酸化(LO
COS)を使用して形成することができる。
れば、トレンチ20の上側領域28に分離カラー26が
形成される。上側領域28は、通常は、トレンチ20の
深さ全体の10から20%を占める。カラー26は、以
下で説明する例示的なプロセスや、やはり以下に示すそ
の他の物理化学的機構などによって、局所熱酸化(LO
COS)を使用して形成することができる。
【0014】酸化ステップの前に、約2nmから約10
nmの厚さを有するSiN膜の減圧化学気相付着(LP
CVD)などによって、トレンチ20およびパッド22
の露出表面に沿ってバリヤ膜(図示せず)を形成するこ
とができる。次いで、例えばトレンチ20にフォトレジ
スト(図示せず)を充填し、このフォトレジストを、オ
ーバエッチング時間の長さによって制御される深さまで
トレンチ20中を下に向かって部分的にエッチングする
ことによって、上側領域28からバリヤ膜を除去する。
このステップでは、上側領域28のバリヤ膜を露出さ
せ、下側領域30は被覆されたまま残す。次いで、例え
ば化学的エッチングまたはドライ・エッチングによっ
て、トレンチ20の上側領域28およびパッド層22か
ら、露出したバリヤ膜を除去し、次いでフォトレジスト
を取り除く。下側領域30の側壁32を保護しながら上
側領域28の側壁32を分離するその他の方法を使用す
ることもできる。
nmの厚さを有するSiN膜の減圧化学気相付着(LP
CVD)などによって、トレンチ20およびパッド22
の露出表面に沿ってバリヤ膜(図示せず)を形成するこ
とができる。次いで、例えばトレンチ20にフォトレジ
スト(図示せず)を充填し、このフォトレジストを、オ
ーバエッチング時間の長さによって制御される深さまで
トレンチ20中を下に向かって部分的にエッチングする
ことによって、上側領域28からバリヤ膜を除去する。
このステップでは、上側領域28のバリヤ膜を露出さ
せ、下側領域30は被覆されたまま残す。次いで、例え
ば化学的エッチングまたはドライ・エッチングによっ
て、トレンチ20の上側領域28およびパッド層22か
ら、露出したバリヤ膜を除去し、次いでフォトレジスト
を取り除く。下側領域30の側壁32を保護しながら上
側領域28の側壁32を分離するその他の方法を使用す
ることもできる。
【0015】次いで、1つの族の結晶軸に沿った酸化速
度を別の族より速くする、例えば<011>軸に沿った
酸化を<001>軸より促進するなどの酸化条件で、局
所酸化ステップを実行する。例えば、約10nmから約
50nmの厚さを有する酸化物分離カラー26を得るた
めには、この酸化ステップは、約800℃から約110
0°の間の温度で約2分から約10分の間(上昇時間は
含まない)、酸素(O2)または水(H2O)を使用す
ることを含むことがある。このような酸化条件は、カラ
ー26を成長させる間に、その下のシリコン基板24の
ファセット化を誘導する。
度を別の族より速くする、例えば<011>軸に沿った
酸化を<001>軸より促進するなどの酸化条件で、局
所酸化ステップを実行する。例えば、約10nmから約
50nmの厚さを有する酸化物分離カラー26を得るた
めには、この酸化ステップは、約800℃から約110
0°の間の温度で約2分から約10分の間(上昇時間は
含まない)、酸素(O2)または水(H2O)を使用す
ることを含むことがある。このような酸化条件は、カラ
ー26を成長させる間に、その下のシリコン基板24の
ファセット化を誘導する。
【0016】したがって、図1に示す楕円形の断面を有
する湾曲したトレンチ壁面32はファセット化し、図2
に示すように、結晶面(001)および(011)とそ
れぞれ位置合わせされた別個の平面壁面32'および3
2"を有する多角形の断面となる。したがって、ファセ
ット化壁面32'および32"は、ファセット化構造に沿
って一定の物理的特性および電気的特性を有し、ファセ
ット化していないトレンチ壁面に基づくトランジスタに
比べて、トランジスタの電気的特性、物理的特性、およ
び信頼性特性の改善をもたらす。熱酸化物カラー26お
よび関連するファセットは、トレンチ20の上側領域2
8の側壁32にのみ形成され、トレンチ20の下側領域
30の側壁32は、バリヤ膜によって保護されている。
する湾曲したトレンチ壁面32はファセット化し、図2
に示すように、結晶面(001)および(011)とそ
れぞれ位置合わせされた別個の平面壁面32'および3
2"を有する多角形の断面となる。したがって、ファセ
ット化壁面32'および32"は、ファセット化構造に沿
って一定の物理的特性および電気的特性を有し、ファセ
ット化していないトレンチ壁面に基づくトランジスタに
比べて、トランジスタの電気的特性、物理的特性、およ
び信頼性特性の改善をもたらす。熱酸化物カラー26お
よび関連するファセットは、トレンチ20の上側領域2
8の側壁32にのみ形成され、トレンチ20の下側領域
30の側壁32は、バリヤ膜によって保護されている。
【0017】ファセット化側壁32'、32"は、上述の
ように、熱酸化によって形成することができる。ファセ
ット化側壁32'、32"は、その代わりにその他の物理
的または化学的機構によって形成することもできる。こ
のような機構としては、例えば、水酸化カリウム(KO
H)を用いたエッチングなど、当技術分野で周知の選択
的結晶軸エッチングがある。
ように、熱酸化によって形成することができる。ファセ
ット化側壁32'、32"は、その代わりにその他の物理
的または化学的機構によって形成することもできる。こ
のような機構としては、例えば、水酸化カリウム(KO
H)を用いたエッチングなど、当技術分野で周知の選択
的結晶軸エッチングがある。
【0018】DRAM構造の残りの部分は、後述する例
示的なプロセスなど当技術分野で周知のプロセスに従っ
て構築することができる。以下に提示するプロセスは、
本発明を限定するものではなく、例として収録したもの
である。このような例示的なプロセスでは、トレンチ2
0の上側領域28の熱酸化物分離カラー26を選択的に
残すプロセスによって、下側領域30のバリヤ膜を取り
除く。次いで埋込みプレート34を下側領域30中に作
成すると、図4に示す構造となる。埋込みプレート34
は、カラー26を上側領域28のためのマスクとして使
ってトレンチ20の下側領域30をドーピングして、基
板24中に外方拡散部分を形成することにより、作成す
ることができる。外方拡散部分は、アルセノシリケイト
ガラス(arsenosilicate glass)(ASG)のドライブ
イン、プラズマ・ドーピング(PLAD)、プラズマ・
イオン注入(PIII)、ヒ素(As)またはリン
(P)の気相拡散、あるいはその他当技術分野で既知の
技法を使用して形成することもできる。
示的なプロセスなど当技術分野で周知のプロセスに従っ
て構築することができる。以下に提示するプロセスは、
本発明を限定するものではなく、例として収録したもの
である。このような例示的なプロセスでは、トレンチ2
0の上側領域28の熱酸化物分離カラー26を選択的に
残すプロセスによって、下側領域30のバリヤ膜を取り
除く。次いで埋込みプレート34を下側領域30中に作
成すると、図4に示す構造となる。埋込みプレート34
は、カラー26を上側領域28のためのマスクとして使
ってトレンチ20の下側領域30をドーピングして、基
板24中に外方拡散部分を形成することにより、作成す
ることができる。外方拡散部分は、アルセノシリケイト
ガラス(arsenosilicate glass)(ASG)のドライブ
イン、プラズマ・ドーピング(PLAD)、プラズマ・
イオン注入(PIII)、ヒ素(As)またはリン
(P)の気相拡散、あるいはその他当技術分野で既知の
技法を使用して形成することもできる。
【0019】次に、図5に示すように、例えばアンモニ
ア(MH3)を用いた熱窒化とそれに続くSiNのLP
CVDなどによって、薄いノード誘電体35を作成す
る。最後に、トレンチ20に、n+にドーピングしたL
PCVDポリシリコン36などを充填し、所望の深さD
1までくぼませる。深さD1は通常は約300nmから
約700nmであり、300から450nmの間である
ことが好ましい。
ア(MH3)を用いた熱窒化とそれに続くSiNのLP
CVDなどによって、薄いノード誘電体35を作成す
る。最後に、トレンチ20に、n+にドーピングしたL
PCVDポリシリコン36などを充填し、所望の深さD
1までくぼませる。深さD1は通常は約300nmから
約700nmであり、300から450nmの間である
ことが好ましい。
【0020】次いで、図6に示すように、フッ化水素
(HF)を含む溶液を使用したウェット・エッチングな
どのエッチングで分離カラー26を除去し、カラー26
がポリシリコン36で覆われていない領域の側壁32、
およびポリシリコンのレベルより下方の深さD2までの
側壁32を露出させる。D2は、通常は約10nmから
約50nmである。
(HF)を含む溶液を使用したウェット・エッチングな
どのエッチングで分離カラー26を除去し、カラー26
がポリシリコン36で覆われていない領域の側壁32、
およびポリシリコンのレベルより下方の深さD2までの
側壁32を露出させる。D2は、通常は約10nmから
約50nmである。
【0021】次に、図7に示すように、埋込みストラッ
プ40を形成する。LPCVDシリコンでは通常、埋込
みストラップ40は、約10nmから約50nmの厚さ
を有する層として形成される。次いで、図8に示すよう
に、等方性ウェット化学的エッチング・ステップまたは
ドライ・エッチング・ステップなどによって、ポリシリ
コン36より上のトレンチ20の側壁32、およびパッ
ド22の上から、埋込みストラップ40を除去する。
プ40を形成する。LPCVDシリコンでは通常、埋込
みストラップ40は、約10nmから約50nmの厚さ
を有する層として形成される。次いで、図8に示すよう
に、等方性ウェット化学的エッチング・ステップまたは
ドライ・エッチング・ステップなどによって、ポリシリ
コン36より上のトレンチ20の側壁32、およびパッ
ド22の上から、埋込みストラップ40を除去する。
【0022】次いで、図9に示すように、異方性高密度
プラズマ(HDP)またはその他のバイアスを援用した
酸化物付着ステップなどによって、トレンチ頂部誘電体
42またはトレンチ頂部酸化物(TTO)を形成する。
トレンチ頂部誘電体42を作成すると通常、対応する層
(図示せず)がパッド22の上に形成されるが、これは
当技術分野で既知の化学機械研磨(CMP)ステップで
除去する。次いで、こうして露出したパッド22を、通
常はトレンチ頂部誘電体42に対して選択的なウェット
化学的エッチング・ステップによって取り除き、図9に
示すように、基板24の露出表面およびトレンチ20の
露出側壁32上に、犠牲酸化物44を成長させる。
プラズマ(HDP)またはその他のバイアスを援用した
酸化物付着ステップなどによって、トレンチ頂部誘電体
42またはトレンチ頂部酸化物(TTO)を形成する。
トレンチ頂部誘電体42を作成すると通常、対応する層
(図示せず)がパッド22の上に形成されるが、これは
当技術分野で既知の化学機械研磨(CMP)ステップで
除去する。次いで、こうして露出したパッド22を、通
常はトレンチ頂部誘電体42に対して選択的なウェット
化学的エッチング・ステップによって取り除き、図9に
示すように、基板24の露出表面およびトレンチ20の
露出側壁32上に、犠牲酸化物44を成長させる。
【0023】次いで、イオン注入を使用して、基板24
中に、p型ウェル50およびp型ウェル50の下のn型
バンド52を作成することができる。同様に、Asまた
はPのイオン注入を使用して、拡散領域62を作成する
ことができる。n+にドーピングしたポリシリコン領域
36からの埋込みストラップ40を介した外方拡散によ
って、もう1つの拡散領域62'を作成する。このよう
なプロセス・ステップで、図9に示す構造が生じる。こ
のときに、その他のデバイスのしきい値を調整するイン
プラント(implant)を作成することもできる。
中に、p型ウェル50およびp型ウェル50の下のn型
バンド52を作成することができる。同様に、Asまた
はPのイオン注入を使用して、拡散領域62を作成する
ことができる。n+にドーピングしたポリシリコン領域
36からの埋込みストラップ40を介した外方拡散によ
って、もう1つの拡散領域62'を作成する。このよう
なプロセス・ステップで、図9に示す構造が生じる。こ
のときに、その他のデバイスのしきい値を調整するイン
プラント(implant)を作成することもできる。
【0024】次に、図10に示すように、HF含有溶液
を用いた化学的ウェット・エッチング・プロセスなどに
よって、犠牲酸化物44を除去する。次いで、ゲート酸
化物45を成長させ、トレンチ20の直径とほぼ等しい
厚さを有するポリシリコンなどの導電性ゲート層48を
形成する。ゲート層48の約半分ないしほぼ等しい厚さ
を有する窒化物パッド(図示せず)を形成する。
を用いた化学的ウェット・エッチング・プロセスなどに
よって、犠牲酸化物44を除去する。次いで、ゲート酸
化物45を成長させ、トレンチ20の直径とほぼ等しい
厚さを有するポリシリコンなどの導電性ゲート層48を
形成する。ゲート層48の約半分ないしほぼ等しい厚さ
を有する窒化物パッド(図示せず)を形成する。
【0025】通常はフォトリソグラフィによって活性領
域54をパターン形成し(図11および図12参照)、
RIEなどのエッチング・ステップを実行して、活性領
域54中を除くあらゆる箇所で浅いトレンチ分離(ST
I)領域46を作る。STI領域46は、通常は酸化物
で充填され、CMPステップによってパッド窒化物まで
平坦化される。次いでパッド窒化物を取り除くと、図1
0に示す構造が残る。
域54をパターン形成し(図11および図12参照)、
RIEなどのエッチング・ステップを実行して、活性領
域54中を除くあらゆる箇所で浅いトレンチ分離(ST
I)領域46を作る。STI領域46は、通常は酸化物
で充填され、CMPステップによってパッド窒化物まで
平坦化される。次いでパッド窒化物を取り除くと、図1
0に示す構造が残る。
【0026】次に、通常はポリシリコンの薄いシード層
を堆積させ、トレンチ20の縁部の上、および基板24
のp型ウェル50中の頂部拡散領域62の上にポリシリ
コンゲート層48を延ばす。次いで、タングステン
(W)やタングステンシリサイド(WS)など、ポリシ
リコンゲート層48より導電率が高い材料を通常は含む
中間層56を形成する。最後に、SiNや酸化ケイ素を
含むゲート・キャップ層58を形成する。次いで、この
ゲート導体層をリソグラフィによってパターン形成し、
ドライ・エッチングして、図13に示すゲート導体59
(ゲート層48、中間層56、およびゲート・キャップ
58を含む)が残るようにする。
を堆積させ、トレンチ20の縁部の上、および基板24
のp型ウェル50中の頂部拡散領域62の上にポリシリ
コンゲート層48を延ばす。次いで、タングステン
(W)やタングステンシリサイド(WS)など、ポリシ
リコンゲート層48より導電率が高い材料を通常は含む
中間層56を形成する。最後に、SiNや酸化ケイ素を
含むゲート・キャップ層58を形成する。次いで、この
ゲート導体層をリソグラフィによってパターン形成し、
ドライ・エッチングして、図13に示すゲート導体59
(ゲート層48、中間層56、およびゲート・キャップ
58を含む)が残るようにする。
【0027】次に、ワード線(ゲート導体59)をビッ
ト線(拡散コンタクト64)から電気的に分離する当技
術分野で周知の方法によって、通常は窒化ケイ素、酸化
ケイ素、またはそれらの材料の組合せを含む側壁分離ス
ペーサ70を作成する。スペーサ70は、通常は、約1
0nmから約100nmのSiNの共形なコーティング
(conformal coating)を付着させ、スペーサの異方性
ドライ・エッチング・プロセスを実行して、ゲート導体
59の側壁上のみにスペーサ70を残すことによって作
成される。このとき、任意選択の追加注入を実行して、
トランジスタのソース領域およびドレイン領域(拡散領
域62および62')を調整することができる。
ト線(拡散コンタクト64)から電気的に分離する当技
術分野で周知の方法によって、通常は窒化ケイ素、酸化
ケイ素、またはそれらの材料の組合せを含む側壁分離ス
ペーサ70を作成する。スペーサ70は、通常は、約1
0nmから約100nmのSiNの共形なコーティング
(conformal coating)を付着させ、スペーサの異方性
ドライ・エッチング・プロセスを実行して、ゲート導体
59の側壁上のみにスペーサ70を残すことによって作
成される。このとき、任意選択の追加注入を実行して、
トランジスタのソース領域およびドレイン領域(拡散領
域62および62')を調整することができる。
【0028】次に、ウェハ上の複数のゲート導体59の
間の分離領域を、通常はレベル間誘電体63で満たし、
リソグラフィおよびドライ・エッチングによって、その
中に拡散コンタクト64を形成するためのコンタクト・
ホールを作成する。拡散コンタクト64は、通常は、ド
ーピングされたポリシリコンまたはタングステンのスタ
ッドを含む。図13に示す拡散コンタクト64とゲート
導体59のゲート・キャップ層58とが重なり合う領域
72は、ボーダレス・コンタクトと呼ばれる拡散コンタ
クトの典型である。
間の分離領域を、通常はレベル間誘電体63で満たし、
リソグラフィおよびドライ・エッチングによって、その
中に拡散コンタクト64を形成するためのコンタクト・
ホールを作成する。拡散コンタクト64は、通常は、ド
ーピングされたポリシリコンまたはタングステンのスタ
ッドを含む。図13に示す拡散コンタクト64とゲート
導体59のゲート・キャップ層58とが重なり合う領域
72は、ボーダレス・コンタクトと呼ばれる拡散コンタ
クトの典型である。
【0029】このように、図11、12、および13に
示すように、例示的なトレンチ側壁アレイ・デバイス6
0が、上述の例示的な方法によってもたらされる。示し
たように、トレンチ20と隣接する拡散コンタクト64
の下のn+拡散領域62、62'は、デバイス60のソ
ースおよびドレインとして働く。チャネル66が、トレ
ンチ20のファセット化側壁32に隣接した基板24
(p型ウェル50)中に生じる。図11に示すデバイス
60は(001)面を横切るように製作してあるが、デ
バイス60は、図12に示すように(011)面を横切
るように製作することもできる。基板24の表面は、通
常は(100)面に沿っている。したがって、デバイス
60は、図11に示すように基板表面と同じ族の結晶面
{001}に沿うことも、図12に示すように異なる族
の異なる結晶面(011)上にあることもある。
示すように、例示的なトレンチ側壁アレイ・デバイス6
0が、上述の例示的な方法によってもたらされる。示し
たように、トレンチ20と隣接する拡散コンタクト64
の下のn+拡散領域62、62'は、デバイス60のソ
ースおよびドレインとして働く。チャネル66が、トレ
ンチ20のファセット化側壁32に隣接した基板24
(p型ウェル50)中に生じる。図11に示すデバイス
60は(001)面を横切るように製作してあるが、デ
バイス60は、図12に示すように(011)面を横切
るように製作することもできる。基板24の表面は、通
常は(100)面に沿っている。したがって、デバイス
60は、図11に示すように基板表面と同じ族の結晶面
{001}に沿うことも、図12に示すように異なる族
の異なる結晶面(011)上にあることもある。
【0030】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0031】(1)ディープ・トレンチ蓄積キャパシタ
を含むダイナミック・ランダム・アクセス・メモリ(D
RAM)セルであって、単一の結晶軸に沿った第1の結
晶方位を有する第1の結晶面と位置合わせされた、トレ
ンチを画定する側壁と、トレンチの側壁上に部分的に配
設された能動トランジスタ・デバイスとを含むDRAM
セル。 (2)側壁が位置合わせされた第1の結晶面が(00
1)シリコンである、上記(1)に記載のDRAMセ
ル。 (3)側壁が位置合わせされた第1の結晶面が(01
1)シリコンである、上記(1)に記載のDRAMセ
ル。 (4)ディープ・トレンチ蓄積キャパシタが、第2の結
晶面に沿って延びる表面を有する基板の中および上に位
置し、第1の結晶面と第2の結晶面が等価な面の族に属
する、上記(1)に記載のDRAMセル。 (5)等価な面の族が{001}シリコンである、上記
(4)に記載のDRAMセル。 (6)ディープ・トレンチ蓄積キャパシタが、第2の結
晶面に沿って延びる表面を有する基板の中および上に位
置し、第1の結晶面と第2の結晶面が異なる面の族に属
する、上記(1)に記載のDRAMセル。 (7)側壁が位置合わせされる第1の結晶面が(01
1)シリコンであり、基板が位置合わせされる第2の結
晶面が(001)シリコンである、上記(6)に記載の
DRAMセル。 (8)DRAMセルを製造する方法であって、(a)側
壁を有する深いトレンチを基板中に形成するステップ
と、(b)前記側壁に沿った単一の結晶方位を有するフ
ァセット結晶領域を形成するステップと、(c)前記側
壁中の前記ファセット結晶領域上に部分的に配設された
トランジスタ・デバイスを形成するステップとを含む方
法。 (9)ステップ(b)が、酸化物カラーを成長させるこ
とによって前記ファセット結晶領域を形成するステップ
をさらに含む、上記(8)に記載の方法。 (10)ステップ(b)が、第2の族の結晶軸より第1
の族の結晶軸に沿った酸化速度を高めるように選択され
た酸化条件下での局所熱酸化によって、前記カラーを形
成するステップを含む、上記(9)に記載の方法。 (11)第1の族の結晶軸が<011>であり、第2の
族の結晶軸が<001>である、上記(10)に記載の
方法。 (12)ステップ(b)が、800℃から1100℃の
間の温度で酸素または水でトレンチの上側領域を局所的
に酸化させるステップを含む、上記(11)に記載の方
法。 (13)局所熱酸化ステップの前に、ステップ(b)
が、(i)深いトレンチ中にバリヤ膜を形成するステッ
プと、(ii)トレンチの上側領域からバリヤ膜を除去
するステップとをさらに含む、上記(10)に記載の方
法。 (14)ステップ(b)(ii)が、トレンチにフォト
レジストを充填するステップと、フォトレジストをトレ
ンチの中に向かって部分的にエッチングして、上側領域
のバリヤ膜を露出させるステップと、化学的エッチング
およびドライ・エッチングの一方によって、上側領域の
露出したバリヤ膜を除去するステップと、フォトレジス
トを取り除くステップとを含む、上記(13)に記載の
方法。 (15)ステップ(b)が、物理的プロセスおよび化学
的プロセスの一方によって前記ファセット結晶領域を形
成するステップをさらに含む、上記(8)に記載の方
法。 (16)前記化学的プロセスが、選択性結晶軸エッチン
グである、上記(15)に記載の方法。 (17)前記化学的プロセスが、水酸化カリウムを用い
た選択性結晶軸エッチングである、上記(16)に記載
の方法。 (18)ステップ(c)が、(i)深いトレンチの下側
領域に埋込みプレートを作成するステップと、(ii)
前記トレンチのある領域に導電性材料を部分的に充填す
るステップと、(iii)前記充填領域の上側部分と前
記トレンチの側壁の間に埋込みストラップを形成するス
テップと、(iv)前記充填領域および前記埋込みスト
ラップの上にトレンチ頂部誘電体を形成するステップ
と、(v)ゲート導体、浅いトレンチ分離、少なくとも
1つのウェル、および拡散コンタクトを形成するステッ
プとをさらに含む、上記(8)に記載の方法。
を含むダイナミック・ランダム・アクセス・メモリ(D
RAM)セルであって、単一の結晶軸に沿った第1の結
晶方位を有する第1の結晶面と位置合わせされた、トレ
ンチを画定する側壁と、トレンチの側壁上に部分的に配
設された能動トランジスタ・デバイスとを含むDRAM
セル。 (2)側壁が位置合わせされた第1の結晶面が(00
1)シリコンである、上記(1)に記載のDRAMセ
ル。 (3)側壁が位置合わせされた第1の結晶面が(01
1)シリコンである、上記(1)に記載のDRAMセ
ル。 (4)ディープ・トレンチ蓄積キャパシタが、第2の結
晶面に沿って延びる表面を有する基板の中および上に位
置し、第1の結晶面と第2の結晶面が等価な面の族に属
する、上記(1)に記載のDRAMセル。 (5)等価な面の族が{001}シリコンである、上記
(4)に記載のDRAMセル。 (6)ディープ・トレンチ蓄積キャパシタが、第2の結
晶面に沿って延びる表面を有する基板の中および上に位
置し、第1の結晶面と第2の結晶面が異なる面の族に属
する、上記(1)に記載のDRAMセル。 (7)側壁が位置合わせされる第1の結晶面が(01
1)シリコンであり、基板が位置合わせされる第2の結
晶面が(001)シリコンである、上記(6)に記載の
DRAMセル。 (8)DRAMセルを製造する方法であって、(a)側
壁を有する深いトレンチを基板中に形成するステップ
と、(b)前記側壁に沿った単一の結晶方位を有するフ
ァセット結晶領域を形成するステップと、(c)前記側
壁中の前記ファセット結晶領域上に部分的に配設された
トランジスタ・デバイスを形成するステップとを含む方
法。 (9)ステップ(b)が、酸化物カラーを成長させるこ
とによって前記ファセット結晶領域を形成するステップ
をさらに含む、上記(8)に記載の方法。 (10)ステップ(b)が、第2の族の結晶軸より第1
の族の結晶軸に沿った酸化速度を高めるように選択され
た酸化条件下での局所熱酸化によって、前記カラーを形
成するステップを含む、上記(9)に記載の方法。 (11)第1の族の結晶軸が<011>であり、第2の
族の結晶軸が<001>である、上記(10)に記載の
方法。 (12)ステップ(b)が、800℃から1100℃の
間の温度で酸素または水でトレンチの上側領域を局所的
に酸化させるステップを含む、上記(11)に記載の方
法。 (13)局所熱酸化ステップの前に、ステップ(b)
が、(i)深いトレンチ中にバリヤ膜を形成するステッ
プと、(ii)トレンチの上側領域からバリヤ膜を除去
するステップとをさらに含む、上記(10)に記載の方
法。 (14)ステップ(b)(ii)が、トレンチにフォト
レジストを充填するステップと、フォトレジストをトレ
ンチの中に向かって部分的にエッチングして、上側領域
のバリヤ膜を露出させるステップと、化学的エッチング
およびドライ・エッチングの一方によって、上側領域の
露出したバリヤ膜を除去するステップと、フォトレジス
トを取り除くステップとを含む、上記(13)に記載の
方法。 (15)ステップ(b)が、物理的プロセスおよび化学
的プロセスの一方によって前記ファセット結晶領域を形
成するステップをさらに含む、上記(8)に記載の方
法。 (16)前記化学的プロセスが、選択性結晶軸エッチン
グである、上記(15)に記載の方法。 (17)前記化学的プロセスが、水酸化カリウムを用い
た選択性結晶軸エッチングである、上記(16)に記載
の方法。 (18)ステップ(c)が、(i)深いトレンチの下側
領域に埋込みプレートを作成するステップと、(ii)
前記トレンチのある領域に導電性材料を部分的に充填す
るステップと、(iii)前記充填領域の上側部分と前
記トレンチの側壁の間に埋込みストラップを形成するス
テップと、(iv)前記充填領域および前記埋込みスト
ラップの上にトレンチ頂部誘電体を形成するステップ
と、(v)ゲート導体、浅いトレンチ分離、少なくとも
1つのウェル、および拡散コンタクトを形成するステッ
プとをさらに含む、上記(8)に記載の方法。
【図1】図示の結晶方位を有する例示的な深いトレンチ
構造を示す概略平面図である。
構造を示す概略平面図である。
【図2】本発明によるトレンチのファセット化された側
壁を強調する、局所酸化ステップの後の図1の深いトレ
ンチ構造を示す概略平面図である。
壁を強調する、局所酸化ステップの後の図1の深いトレ
ンチ構造を示す概略平面図である。
【図3】直線3−3に沿ってとった、図1のトレンチを
示す概略断面図である。
示す概略断面図である。
【図4】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、トレ
ンチの上側領域に形成された分離カラー、およびトレン
チの下側領域に形成された埋込みプレートを示す図であ
る。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、トレ
ンチの上側領域に形成された分離カラー、およびトレン
チの下側領域に形成された埋込みプレートを示す図であ
る。
【図5】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、誘電
体を塗布し、トレンチに部分的にポリシリコンを充填し
た後の、図4のトレンチを示す図である。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、誘電
体を塗布し、トレンチに部分的にポリシリコンを充填し
た後の、図4のトレンチを示す図である。
【図6】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、カラ
ーをエッチングした後の、図5のトレンチを示す図であ
る。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、カラ
ーをエッチングした後の、図5のトレンチを示す図であ
る。
【図7】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、埋込
みストラップを形成した後の、図6のトレンチを示す図
である。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、埋込
みストラップを形成した後の、図6のトレンチを示す図
である。
【図8】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、ポリ
シリコンより上の側壁、およびパッドの上から埋込みス
トラップを除去した後の、図7のトレンチを示す図であ
る。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、ポリ
シリコンより上の側壁、およびパッドの上から埋込みス
トラップを除去した後の、図7のトレンチを示す図であ
る。
【図9】本発明の例示的なDRAMセルを製造する例示
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、トレ
ンチ頂部誘電体を形成し、パッドを取り除き、基板の露
出表面上およびトレンチの露出した側壁上に犠牲酸化物
を成長させ、p型ウェルおよびn型バンドを基板中に形
成し、拡散領域を基板中に形成した後の、図8のトレン
チを示す図である。
的な方法の1ステップを表す、直線4−4に沿ってとっ
た図2のトレンチの工程中の概略断面図であって、トレ
ンチ頂部誘電体を形成し、パッドを取り除き、基板の露
出表面上およびトレンチの露出した側壁上に犠牲酸化物
を成長させ、p型ウェルおよびn型バンドを基板中に形
成し、拡散領域を基板中に形成した後の、図8のトレン
チを示す図である。
【図10】本発明の例示的なDRAMセルを製造する例
示的な方法の1ステップを表す、直線4−4に沿ってと
った図2のトレンチの工程中の概略断面図であって、犠
牲酸化物を除去し、ゲート酸化物を成長させ、導電性ゲ
ート層を形成し、活性領域をパターン形成し、エッチン
グ・ステップを実行して活性領域中を除くあらゆる箇所
で浅いトレンチ分離(STI)領域を作成し、STI領
域を充填してパッド窒化物に合わせて平坦化し、パッド
窒化物を取り除いた後の、図9のトレンチを示す図であ
る。
示的な方法の1ステップを表す、直線4−4に沿ってと
った図2のトレンチの工程中の概略断面図であって、犠
牲酸化物を除去し、ゲート酸化物を成長させ、導電性ゲ
ート層を形成し、活性領域をパターン形成し、エッチン
グ・ステップを実行して活性領域中を除くあらゆる箇所
で浅いトレンチ分離(STI)領域を作成し、STI領
域を充填してパッド窒化物に合わせて平坦化し、パッド
窒化物を取り除いた後の、図9のトレンチを示す図であ
る。
【図11】基板表面と同じ族の結晶面に沿ってデバイス
が配向された、本発明に従って作成した例示的なDRA
Mセルの概略平面図である。
が配向された、本発明に従って作成した例示的なDRA
Mセルの概略平面図である。
【図12】基板表面と異なる族の異なる結晶面に沿って
デバイスが配向された、本発明に従って作成した例示的
なDRAMセルの概略平面図である。
デバイスが配向された、本発明に従って作成した例示的
なDRAMセルの概略平面図である。
【図13】直線12−12に沿ってとった、図11また
は12のDRAMセルを示す概略断面図である。
は12のDRAMセルを示す概略断面図である。
20 トレンチ
24 基板
26 分離カラー
36 ポリシリコン領域
42 トレンチ頂部誘電体
45 ゲート酸化物
46 浅いトレンチ分離領域
48 導電性ゲート層
50 p型ウェル
52 n型バンド
56 中間層
58 ゲート・キャップ層
59 ゲート導体59
60 トレンチ側壁アレイ・デバイス
62 拡散領域
62' 拡散領域
63 レベル間誘電体
64 拡散コンタクト
70 側壁分離スペーサ
フロントページの続き
(73)特許権者 399035836
インフィニオン テクノロジーズ ノー
ス アメリカ コーポレイション
Infineon Technolog
ies North America
Corp
アメリカ合衆国 カリフォルニア サン
ホセ ノース ファースト ストリー
ト 1730
1730 North First Str
eet、San Jose、CA、US
A
(74)上記1名の代理人 100086243
弁理士 坂口 博 (外2名)
(72)発明者 ゲイリー・ブロナー
アメリカ合衆国12582 ニューヨーク州
ストームビル ウッドクリフ・ドライブ
35
(72)発明者 ウルリケ・グリューニング
アメリカ合衆国12590 ニューヨーク州
ワッピンガーズ・フォールズ タウン・
ビュー・ドライブ 38
(72)発明者 ジャック・エイ・マンデルマン
アメリカ合衆国12582 ニューヨーク州
ストームビル ジェイミー・レーン 5
(72)発明者 カール・ジェイ・ラデンズ
アメリカ合衆国12540 ニューヨーク州
ラグランジェビル カチラー・ディー・
アール 35
(56)参考文献 特開 平5−109984(JP,A)
特開 昭62−93972(JP,A)
特開 平2−12110(JP,A)
特開 平8−153688(JP,A)
特開 平11−163301(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8242
H01L 27/108
Claims (6)
- 【請求項1】DRAMセルを製造する方法であって、 (a)側壁を有する深いトレンチを基板中に形成するス
テップと、 (b)前記側壁に沿った単一の結晶方位を有するファセ
ット結晶領域を形成するステップと、 (c)前記側壁中の前記ファセット結晶領域上に部分的
に配設されたトランジスタ・デバイスを形成するステッ
プとを含み、 前記ステップ(b)は、酸化物カラーを成長させること
によって、前記ファセット結晶領域を形成するステップ
を含む 方法。 - 【請求項2】前記ステップ(b)が、第2の族の結晶軸
より第1の族の結晶軸に沿った酸化速度を高めるように
選択された酸化条件下での局所熱酸化によって、前記酸
化物カラーを成長させるステップを含む、請求項1に記
載の方法。 - 【請求項3】第1の族の結晶軸が<011>であり、第
2の族の結晶軸が<001>である、請求項2に記載の
方法。 - 【請求項4】前記ステップ(b)が、800℃から11
00℃の間の温度で酸素または水でトレンチの上側領域
を局所的に酸化させるステップを含む、請求項3に記載
の方法。 - 【請求項5】前記局所熱酸化ステップの前に、前記ステ
ップ(b)が、 (i)深いトレンチ中にバリヤ膜を形成するステップ
と、 (ii)トレンチの上側領域からバリヤ膜を除去するス
テップとをさらに含む、請求項2に記載の方法。 - 【請求項6】前記トレンチの上側領域からバリヤ膜を除
去するステップ(ii)が、 トレンチにフォトレジストを充填するステップと、 フォトレジストをトレンチの中に向かって部分的にエッ
チングして、上側領域のバリヤ膜を露出させるステップ
と、 化学的エッチングおよびドライ・エッチングの一方によ
って、上側領域の露出したバリヤ膜を除去するステップ
と、 フォトレジストを取り除くステップとを含む、請求項5
記載の方法。
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