JP2002304886A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002304886A JP2002304886A JP2001108355A JP2001108355A JP2002304886A JP 2002304886 A JP2002304886 A JP 2002304886A JP 2001108355 A JP2001108355 A JP 2001108355A JP 2001108355 A JP2001108355 A JP 2001108355A JP 2002304886 A JP2002304886 A JP 2002304886A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- data
- data bus
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Dram (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 単一のクロック信号が各メモリセルアレイに
対応する出力回路に供給される半導体記憶装置を提供す
ることである。 【解決手段】 半導体記憶装置は、第１データを転送す
るための第１データバス（１ＯＬ）と、第２データを転
送するための第２データバス（２ＯＬ）と、第３データ
バス（Ｍｏｕｔ）と、クロック信号生成部（２０）と、
マルチプレクサ部（３８）を具備する。クロック信号生
成部（２０）は、第１クロック信号から単一の第２クロ
ック信号を生成する。前記第２クロック信号は、前記第
１クロック信号の２倍の周波数を有する。マルチプレク
サ部は、前記第１クロック信号の１周期に前記第１デー
タバスと前記第２データバスとから前記第１データと前
記第２データをそれぞれ受信し、前記第２クロック信号
に応答して前記第１クロック信号の１周期に前記第１デ
ータと前記第２データを順番に前記第３データバスに出
力する。
対応する出力回路に供給される半導体記憶装置を提供す
ることである。 【解決手段】 半導体記憶装置は、第１データを転送す
るための第１データバス（１ＯＬ）と、第２データを転
送するための第２データバス（２ＯＬ）と、第３データ
バス（Ｍｏｕｔ）と、クロック信号生成部（２０）と、
マルチプレクサ部（３８）を具備する。クロック信号生
成部（２０）は、第１クロック信号から単一の第２クロ
ック信号を生成する。前記第２クロック信号は、前記第
１クロック信号の２倍の周波数を有する。マルチプレク
サ部は、前記第１クロック信号の１周期に前記第１デー
タバスと前記第２データバスとから前記第１データと前
記第２データをそれぞれ受信し、前記第２クロック信号
に応答して前記第１クロック信号の１周期に前記第１デ
ータと前記第２データを順番に前記第３データバスに出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に倍速レートの同期式半導体記憶装置に関す
る。
関し、特に倍速レートの同期式半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、１２８ＭのＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）のようなメモリ装置が知られてい
る。図１０は、このメモリ装置の概略構成を示す構成図
である。
Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏ
ｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）のようなメモリ装置が知られてい
る。図１０は、このメモリ装置の概略構成を示す構成図
である。
【０００３】図１０を参照して、メモリ装置は、クロッ
ク信号生成部１２０、メモリセルアレイ１ １０２−
１、メモリセルアレイ２ １０２−２、データ増幅器１
０６−１と１０６−２、及び出力回路１０８を有する。
クロック信号生成部１２０は、外部クロック信号ＥＣＬ
Ｋとその反転信号ＥＣＬＫＢから内部クロック信号ＩＣ
ＬＫ１とＩＣＬＫ２を生成する。メモリセルアレイ１
１０２−１、メモリセルアレイ２ １０２−２の各々に
は、Ｙアドレスを指定するためのカラムデコーダー（図
示せず）と、メモリセルから読み出されるデータを検出
するためのセンスアンプ（図示せず）が設けられてい
る。出力回路１０８は、マルチプレクサ（ＭＵＸ）１１
０と出力ラッチバッファ１１４とを有している。
ク信号生成部１２０、メモリセルアレイ１ １０２−
１、メモリセルアレイ２ １０２−２、データ増幅器１
０６−１と１０６−２、及び出力回路１０８を有する。
クロック信号生成部１２０は、外部クロック信号ＥＣＬ
Ｋとその反転信号ＥＣＬＫＢから内部クロック信号ＩＣ
ＬＫ１とＩＣＬＫ２を生成する。メモリセルアレイ１
１０２−１、メモリセルアレイ２ １０２−２の各々に
は、Ｙアドレスを指定するためのカラムデコーダー（図
示せず）と、メモリセルから読み出されるデータを検出
するためのセンスアンプ（図示せず）が設けられてい
る。出力回路１０８は、マルチプレクサ（ＭＵＸ）１１
０と出力ラッチバッファ１１４とを有している。
【０００４】メモリセルアレイ１ １０２−１から読み
出されたデータは、データ増幅器１０６−１により増幅
されてデータバス１ＯＬ上に出力される。また、メモリ
セルアレイ２ １０２−２から読み出されたデータは、
データ増幅器１０６−２により増幅されてデータバス２
ＯＬ上に出力される。データバス１ＯＬのデータが奇数
側であれば、データバス２ＯＬ上のデータは偶数側であ
り、データバス１ＯＬ上のデータが偶数側であれば、デ
ータバス２ＯＬ上のデータは奇数側である。
出されたデータは、データ増幅器１０６−１により増幅
されてデータバス１ＯＬ上に出力される。また、メモリ
セルアレイ２ １０２−２から読み出されたデータは、
データ増幅器１０６−２により増幅されてデータバス２
ＯＬ上に出力される。データバス１ＯＬのデータが奇数
側であれば、データバス２ＯＬ上のデータは偶数側であ
り、データバス１ＯＬ上のデータが偶数側であれば、デ
ータバス２ＯＬ上のデータは奇数側である。
【０００５】出力回路１０８のマルチプレクサ（ＭＵ
Ｘ）１１０は、クロック信号生成部１２０から供給され
る２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ２に応
答してデータバス１ＯＬと２ＯＬ上のデータを順番に出
力ラッチバッファ１１４に出力する。出力ラッチバッフ
ァ１１４は、外部クロック信号ＥＣＬＫとＥＣＬＫＢに
応答してマルチプレクサ（ＭＵＸ）１１０からのデータ
を順番に出力端子Ｄｏｕｔに出力する。こうして、奇数
側データと偶数側データが外部クロック信号の１周期の
間に出力される。
Ｘ）１１０は、クロック信号生成部１２０から供給され
る２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ２に応
答してデータバス１ＯＬと２ＯＬ上のデータを順番に出
力ラッチバッファ１１４に出力する。出力ラッチバッフ
ァ１１４は、外部クロック信号ＥＣＬＫとＥＣＬＫＢに
応答してマルチプレクサ（ＭＵＸ）１１０からのデータ
を順番に出力端子Ｄｏｕｔに出力する。こうして、奇数
側データと偶数側データが外部クロック信号の１周期の
間に出力される。
【０００６】図１１は、図１０に示される従来のメモリ
装置の動作を説明するタイミングチャートである。図１
１（Ａ）、（Ｂ）に示されるように、外部クロック信号
ＥＣＬＫとＥＣＬＫＢがクロック信号生成部１２０に供
給されている。図１１（Ｃ）と（Ｄ）に示されるよう
に、クロック信号生成部１２０は、これらの外部クロッ
ク信号ＥＣＬＫとＥＣＬＫＢから内部クロック信号ＩＣ
ＬＫ１とＩＣＬＫ２を生成する。即ち、内部クロック信
号ＩＣＬＫ１とＩＣＬＫ２は、それぞれ外部クロック信
号ＥＣＬＫの立ち上がりエッジと立ち下がりエッジに同
期して生成される。こうして内部クロック信号ＩＣＬＫ
１とＩＣＬＫ２は外部クロック信号と同じ周波数を持
つ。内部クロック信号ＩＣＬＫ１とＩＣＬＫ２は、外部
クロック信号ＥＣＬＫとＥＣＬＫＢとほぼ同相である。
装置の動作を説明するタイミングチャートである。図１
１（Ａ）、（Ｂ）に示されるように、外部クロック信号
ＥＣＬＫとＥＣＬＫＢがクロック信号生成部１２０に供
給されている。図１１（Ｃ）と（Ｄ）に示されるよう
に、クロック信号生成部１２０は、これらの外部クロッ
ク信号ＥＣＬＫとＥＣＬＫＢから内部クロック信号ＩＣ
ＬＫ１とＩＣＬＫ２を生成する。即ち、内部クロック信
号ＩＣＬＫ１とＩＣＬＫ２は、それぞれ外部クロック信
号ＥＣＬＫの立ち上がりエッジと立ち下がりエッジに同
期して生成される。こうして内部クロック信号ＩＣＬＫ
１とＩＣＬＫ２は外部クロック信号と同じ周波数を持
つ。内部クロック信号ＩＣＬＫ１とＩＣＬＫ２は、外部
クロック信号ＥＣＬＫとＥＣＬＫＢとほぼ同相である。
【０００７】メモリセルアレイ１ １０２−１とメモリ
セルアレイ２ １０２−２から読み出された奇数側デー
タＤＡＴＡ１と偶数側データＤＡＴＡ２は、データ増幅
器１０６−１と１０６−２によりそれぞれ増幅され、内
部クロック信号の１周期の間にデータバス１ＯＬと２Ｏ
Ｌ上に出力される（図１１（Ｅ）、（Ｆ））。
セルアレイ２ １０２−２から読み出された奇数側デー
タＤＡＴＡ１と偶数側データＤＡＴＡ２は、データ増幅
器１０６−１と１０６−２によりそれぞれ増幅され、内
部クロック信号の１周期の間にデータバス１ＯＬと２Ｏ
Ｌ上に出力される（図１１（Ｅ）、（Ｆ））。
【０００８】マルチプレクサ（ＭＵＸ）１１０には上記
内部クロック信号ＩＣＬＫ１とＩＣＬＫ２が供給されて
いる。図１１（Ｇ）に示されるように、マルチプレクサ
（ＭＵＸ）１１０は、内部クロックＩＣＬＫ１の立ち上
がりに応答してデータバス１ＯＬ上のデータＤＡＴＡ１
を選択して出力データバスＭｏｕｔ上に出力する。つづ
いて、マルチプレクサ１１０は、内部クロックＩＣＬＫ
２の立ち上がり（内部クロックＩＣＬＫ１のたち下が
り）に応答してデータバス２ＯＬ上のデータＤＡＴＡ２
を選択して出力データバスＭｏｕｔ上に出力する。図１
１（Ｈ）に示されるように、出力ラッチバッファ１１４
は、外部クロック信号ＥＣＬＫとＥＣＬＫＢに応答して
データＤＡＴＡ１とＤＡＴＡ２を出力端子Ｄｏｕｔから
出力する。こうして、外部クロック信号の１周期に２つ
のデータＤＡＴＡ１とＤＡＴＡ２が読み出されることが
できる。
内部クロック信号ＩＣＬＫ１とＩＣＬＫ２が供給されて
いる。図１１（Ｇ）に示されるように、マルチプレクサ
（ＭＵＸ）１１０は、内部クロックＩＣＬＫ１の立ち上
がりに応答してデータバス１ＯＬ上のデータＤＡＴＡ１
を選択して出力データバスＭｏｕｔ上に出力する。つづ
いて、マルチプレクサ１１０は、内部クロックＩＣＬＫ
２の立ち上がり（内部クロックＩＣＬＫ１のたち下が
り）に応答してデータバス２ＯＬ上のデータＤＡＴＡ２
を選択して出力データバスＭｏｕｔ上に出力する。図１
１（Ｈ）に示されるように、出力ラッチバッファ１１４
は、外部クロック信号ＥＣＬＫとＥＣＬＫＢに応答して
データＤＡＴＡ１とＤＡＴＡ２を出力端子Ｄｏｕｔから
出力する。こうして、外部クロック信号の１周期に２つ
のデータＤＡＴＡ１とＤＡＴＡ２が読み出されることが
できる。
【０００９】このようなＤＤＲ−ＳＤＲＡＭでは、チッ
プの両側に複数のメモリセルアレイが並べられ、中央部
に単一のクロック信号生成部１２０が配置されているレ
イアウトが多く用いられている。各メモリセルアレイに
はマルチプレクサ１１０を含む出力回路１０８が対応し
て設けられている。図１２に示すように、クロック信号
生成部１２０により生成された２つの内部クロック信号
ＩＣＬＫ１とＩＣＬＫ２は対として各出力回路１０８に
供給されている。
プの両側に複数のメモリセルアレイが並べられ、中央部
に単一のクロック信号生成部１２０が配置されているレ
イアウトが多く用いられている。各メモリセルアレイに
はマルチプレクサ１１０を含む出力回路１０８が対応し
て設けられている。図１２に示すように、クロック信号
生成部１２０により生成された２つの内部クロック信号
ＩＣＬＫ１とＩＣＬＫ２は対として各出力回路１０８に
供給されている。
【００１０】２５６ＭＢのＤＤＲ−ＳＤＲＡＭでは、外
部クロック信号は１６６ＭＨｚが使用され、１サイクル
は約６ｎｓである。この場合、１読みだしサイクルは３
ｎｓである。このように高周波数のクロック信号が使用
される場合、クロック信号生成部１２０から各出力回路
１０８への内部クロック信号の配線の長さが異なると内
部クロック信号の伝搬遅延時間の相違により正しくデー
タを読み出し、出力する事ができない場合がある。
部クロック信号は１６６ＭＨｚが使用され、１サイクル
は約６ｎｓである。この場合、１読みだしサイクルは３
ｎｓである。このように高周波数のクロック信号が使用
される場合、クロック信号生成部１２０から各出力回路
１０８への内部クロック信号の配線の長さが異なると内
部クロック信号の伝搬遅延時間の相違により正しくデー
タを読み出し、出力する事ができない場合がある。
【００１１】そのため、内部クロック信号の配線は、伝
搬遅延時間の相違を解消するように、クロック信号生成
部１２０から出力回路１０８の各々までの配線長が等し
くなるように設計されるのが一般的である。しかしなが
ら、従来のＤＤＲ−ＳＤＲＡＭでは、図１２に示される
ように、２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ
２に対する配線が等長配置される必要があるので、マス
ク設計が複雑になり、またチップ面積を浪費することに
なる。特に、１６ビット出力のような多ビット出力構成
を採用する場合には、クロック信号配線の配置が非常に
困難になる。
搬遅延時間の相違を解消するように、クロック信号生成
部１２０から出力回路１０８の各々までの配線長が等し
くなるように設計されるのが一般的である。しかしなが
ら、従来のＤＤＲ−ＳＤＲＡＭでは、図１２に示される
ように、２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ
２に対する配線が等長配置される必要があるので、マス
ク設計が複雑になり、またチップ面積を浪費することに
なる。特に、１６ビット出力のような多ビット出力構成
を採用する場合には、クロック信号配線の配置が非常に
困難になる。
【００１２】また、上記のように、外部クロック信号の
立ち上がりと立ち下がりを使用して内部クロック信号が
生成される場合、内部クロック信号のデューティが５０
％である保証はない。デューティが５０％でない場合に
は、内部クロック信号ＩＣＬＫ１とＩＣＬＫ２のハイレ
ベルの期間が異なり、動作マージンを確保できない場合
がある。また、読み出しサイクルの周期が短いので、セ
ットアップ等のためのマージンが低下している。このた
め、読み出しサイクルより前に、読み出しに使用される
内部クロック信号が供給されることが望ましい。しかし
ながら、あまり早く内部クロック信号が供給されると、
前のサイクルが終了する前に内部クロック信号が供給さ
れ、誤動作することがある。
立ち上がりと立ち下がりを使用して内部クロック信号が
生成される場合、内部クロック信号のデューティが５０
％である保証はない。デューティが５０％でない場合に
は、内部クロック信号ＩＣＬＫ１とＩＣＬＫ２のハイレ
ベルの期間が異なり、動作マージンを確保できない場合
がある。また、読み出しサイクルの周期が短いので、セ
ットアップ等のためのマージンが低下している。このた
め、読み出しサイクルより前に、読み出しに使用される
内部クロック信号が供給されることが望ましい。しかし
ながら、あまり早く内部クロック信号が供給されると、
前のサイクルが終了する前に内部クロック信号が供給さ
れ、誤動作することがある。
【００１３】上記の記載と関連して、米国特許番号６，
１５７，２３８には周波数逓倍器を使用する半導体記憶
装置のクロックシステムが開示されている。この引例で
は、外部クロック信号源は外部クロック信号を生成す
る。コントローラは、マスタ周波数逓倍器とマスタＤＬ
Ｌ回路を有する。複数のＤＲＡＭの各々は、周波数逓倍
器とＤＬＬ回路を有する。周波数逓倍器は、外部クロッ
ク信号から外部クロック信号の周波数の２倍の周波数を
有する内部クロック信号を生成する。周波数逓倍器は、
遅延回路と、論理装置と、バッファを有する。遅延回路
は、外部クロック信号に基づいて位相遅延クロック信号
を生成する。論理装置は、外部クロック信号と位相遅延
クロック信号とに基づいて内部クロック信号を生成す
る。バッファは、内部クロック信号をバッファし、それ
を提供している。
１５７，２３８には周波数逓倍器を使用する半導体記憶
装置のクロックシステムが開示されている。この引例で
は、外部クロック信号源は外部クロック信号を生成す
る。コントローラは、マスタ周波数逓倍器とマスタＤＬ
Ｌ回路を有する。複数のＤＲＡＭの各々は、周波数逓倍
器とＤＬＬ回路を有する。周波数逓倍器は、外部クロッ
ク信号から外部クロック信号の周波数の２倍の周波数を
有する内部クロック信号を生成する。周波数逓倍器は、
遅延回路と、論理装置と、バッファを有する。遅延回路
は、外部クロック信号に基づいて位相遅延クロック信号
を生成する。論理装置は、外部クロック信号と位相遅延
クロック信号とに基づいて内部クロック信号を生成す
る。バッファは、内部クロック信号をバッファし、それ
を提供している。
【００１４】また、半導体記憶装置が特開２０００−２
９８９８３号公報に記載されている。この引例では、半
導体記憶装置は、第１と第２の記憶部と、出力部とを有
する。第１の記憶部は、クロック信号の立ち上がり時の
データを記憶して出力し、第２の記憶部は、クロック信
号の立ち下がり時のデータを記憶して出力する。出力部
は、クロック信号の立ち上がりと立ち下がりに応答して
第１と第２の記憶部からデータを出力する。第１と第２
の記憶部のうち最初にデータが出力される記憶部が出力
部の近くに配置されている。
９８９８３号公報に記載されている。この引例では、半
導体記憶装置は、第１と第２の記憶部と、出力部とを有
する。第１の記憶部は、クロック信号の立ち上がり時の
データを記憶して出力し、第２の記憶部は、クロック信
号の立ち下がり時のデータを記憶して出力する。出力部
は、クロック信号の立ち上がりと立ち下がりに応答して
第１と第２の記憶部からデータを出力する。第１と第２
の記憶部のうち最初にデータが出力される記憶部が出力
部の近くに配置されている。
【００１５】また、クロック逓倍回路が特開平１１−１
６３６８９号公報に記載されている。この引例では、遅
延回路は複数の遅延素子を有し、任意のデューティ比を
持つクロック信号から多相クロック信号を生成する。周
期検出部は、入力クロック信号が１周期分遅延されるの
に必要な遅延素子の数を検出する。選択部は、遅延素子
の数に基づいて遅延クロック信号から選択信号を出力す
る。逓倍クロック生成部は、選択信号の立ち上がりにお
ける論理反転により入力クロック信号から５０％のデュ
ーティ比を持つクロック信号を生成する。
６３６８９号公報に記載されている。この引例では、遅
延回路は複数の遅延素子を有し、任意のデューティ比を
持つクロック信号から多相クロック信号を生成する。周
期検出部は、入力クロック信号が１周期分遅延されるの
に必要な遅延素子の数を検出する。選択部は、遅延素子
の数に基づいて遅延クロック信号から選択信号を出力す
る。逓倍クロック生成部は、選択信号の立ち上がりにお
ける論理反転により入力クロック信号から５０％のデュ
ーティ比を持つクロック信号を生成する。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、単一のクロック信号が、メモリセルアレイに対応す
る出力回路に供給される半導体記憶装置を提供すること
である。
は、単一のクロック信号が、メモリセルアレイに対応す
る出力回路に供給される半導体記憶装置を提供すること
である。
【００１７】また、本発明の他の目的は、動作マージン
を広くとることができる半導体記憶装置を提供すること
である。
を広くとることができる半導体記憶装置を提供すること
である。
【００１８】また、本発明の他の目的は、チップ領域を
有効に利用することができる半導体記憶装置を提供する
ことである。
有効に利用することができる半導体記憶装置を提供する
ことである。
【００１９】また、本発明の他の目的は、４データが倍
速で読み出されることができる半導体記憶装置を提供す
ることである。
速で読み出されることができる半導体記憶装置を提供す
ることである。
【００２０】また、本発明の他の目的は、外部クロック
信号から生成される２倍の周波数を持つ内部クロック信
号の隣り合う周期が等しい半導体記憶装置を提供するこ
とである。
信号から生成される２倍の周波数を持つ内部クロック信
号の隣り合う周期が等しい半導体記憶装置を提供するこ
とである。
【００２１】
【課題を解決するための手段】以下に、本発明による半
導体記憶装置を説明するが、それに（）付きで使用され
る番号・符号は以下の発明の実施の形態での説明で使用
されるものである。しかしながら、それらの番号・符号
は、以下の発明の実施の形態との対応を明確にするため
にのみ使用されるもので、特許請求の範囲の解釈に用い
てはならない。
導体記憶装置を説明するが、それに（）付きで使用され
る番号・符号は以下の発明の実施の形態での説明で使用
されるものである。しかしながら、それらの番号・符号
は、以下の発明の実施の形態との対応を明確にするため
にのみ使用されるもので、特許請求の範囲の解釈に用い
てはならない。
【００２２】本発明のある観点で、半導体記憶装置は、
２つのメモリ部（２−１，２−２）と、クロック信号生
成部（２０）と、マルチプレクサ部（３８）とを具備す
る。前記クロック信号生成部（２０）は、外部から供給
される第１クロック信号の立ち上がりまたは立ち下がり
のいずれか一方のみに基づいて単一の第２クロック信号
を生成する。前記第２クロック信号は、前記第１クロッ
ク信号の２倍の周波数を有している。前記マルチプレク
サ部（３８）は、前記第２クロック信号に応答して、前
記第１クロック信号の１周期の間に、前記２つのメモリ
部からそれぞれ読み出された第１データと第２データを
順番に出力する。
２つのメモリ部（２−１，２−２）と、クロック信号生
成部（２０）と、マルチプレクサ部（３８）とを具備す
る。前記クロック信号生成部（２０）は、外部から供給
される第１クロック信号の立ち上がりまたは立ち下がり
のいずれか一方のみに基づいて単一の第２クロック信号
を生成する。前記第２クロック信号は、前記第１クロッ
ク信号の２倍の周波数を有している。前記マルチプレク
サ部（３８）は、前記第２クロック信号に応答して、前
記第１クロック信号の１周期の間に、前記２つのメモリ
部からそれぞれ読み出された第１データと第２データを
順番に出力する。
【００２３】前記クロック信号生成部（２０）は、予め
決められた範囲内で前記第１クロック信号より進んだ位
相を持つように前記第２クロック信号を生成することが
望ましい。
決められた範囲内で前記第１クロック信号より進んだ位
相を持つように前記第２クロック信号を生成することが
望ましい。
【００２４】本発明の他の観点では、半導体記憶装置
は、第１データを転送するための第１データバス（１Ｏ
Ｌ）と、第２データを転送するための第２データバス
（２ＯＬ）と、第３データバス（Ｍｏｕｔ）と、クロッ
ク信号生成部（２０）と、マルチプレクサ部（３８）を
具備する。クロック信号生成部（２０）は、第１クロッ
ク信号から単一の第２クロック信号を生成する。前記第
２クロック信号は、前記第１クロック信号の２倍の周波
数を有する。マルチプレクサ部（３８）は、前記第１ク
ロック信号の１周期に前記第１データバスと前記第２デ
ータバスとから前記第１データと前記第２データをそれ
ぞれ受信し、前記第２クロック信号に応答して前記第１
クロック信号の１周期に前記第１データと前記第２デー
タを順番に前記第３データバスに出力する。
は、第１データを転送するための第１データバス（１Ｏ
Ｌ）と、第２データを転送するための第２データバス
（２ＯＬ）と、第３データバス（Ｍｏｕｔ）と、クロッ
ク信号生成部（２０）と、マルチプレクサ部（３８）を
具備する。クロック信号生成部（２０）は、第１クロッ
ク信号から単一の第２クロック信号を生成する。前記第
２クロック信号は、前記第１クロック信号の２倍の周波
数を有する。マルチプレクサ部（３８）は、前記第１ク
ロック信号の１周期に前記第１データバスと前記第２デ
ータバスとから前記第１データと前記第２データをそれ
ぞれ受信し、前記第２クロック信号に応答して前記第１
クロック信号の１周期に前記第１データと前記第２デー
タを順番に前記第３データバスに出力する。
【００２５】半導体記憶装置は、複数のメモリセルアレ
イ（２ａ、２ｂ・・・）を更に具備してもよい。この場
合、前記複数のメモリセルアレイの各々に対して前記マ
ルチプレクサ部（３８）が提供され、前記複数のメモリ
セルアレイの各々は第１メモリセルセルアレイ部（２−
１）と第２メモリセルアレイ部（２−２）を具備する。
前記第１データと前記第２のデータは、前記複数のメモ
リセルアレイのうちの１つの前記第１メモリセルアレイ
部と前記第２のメモリセルアレイ部から読み出され、前
記第１データバスと前記第２データバスを介して対応す
る前記マルチプレクサ部（３８）に供給される。
イ（２ａ、２ｂ・・・）を更に具備してもよい。この場
合、前記複数のメモリセルアレイの各々に対して前記マ
ルチプレクサ部（３８）が提供され、前記複数のメモリ
セルアレイの各々は第１メモリセルセルアレイ部（２−
１）と第２メモリセルアレイ部（２−２）を具備する。
前記第１データと前記第２のデータは、前記複数のメモ
リセルアレイのうちの１つの前記第１メモリセルアレイ
部と前記第２のメモリセルアレイ部から読み出され、前
記第１データバスと前記第２データバスを介して対応す
る前記マルチプレクサ部（３８）に供給される。
【００２６】また、前記クロック信号生成部（２０）
は、前記複数のメモリセルアレイに対して１つ設けら
れ、前記クロック信号生成部（２０）は、前記第２クロ
ック信号を複数の前記マルチプレクサ部（３８）に等し
い遅延時間で共通に供給することが望ましい。
は、前記複数のメモリセルアレイに対して１つ設けら
れ、前記クロック信号生成部（２０）は、前記第２クロ
ック信号を複数の前記マルチプレクサ部（３８）に等し
い遅延時間で共通に供給することが望ましい。
【００２７】また、前記マルチプレクサ部（３８）は、
選択部（１０）と制御クロック信号生成部（１６）を具
備してもよい。前記選択部（１０）は、制御クロック信
号に応答して前記第１データを前記第３データバスに転
送し、前記制御クロック信号の反転信号に応答して前記
第２データを前記第３データバスに転送する。前記制御
クロック信号生成部（１６）は、前記第２クロック信号
に応答して、前記第１クロック信号の１周期に前記制御
クロック信号を生成する。ここで、前記選択部（１０）
は、前記第１データバスと前記第３データバスに接続さ
れ、前記制御クロック信号に応答して前記第１データを
前記第３データバスに転送する第１トランスファーゲー
トと、前記第２データバスと前記第３データバスに接続
され、前記制御クロック信号の前記反転信号に応答して
前記第２データを前記第３データバスに転送する第２ト
ランスファーゲートとを具備してもよい。また、前記制
御クロック信号生成部は、リセット端子を有し、反転出
力端子がデータ入力端子に接続されたＤ型フリップフロ
ップを具備してもよい。前記制御クロック信号は、前記
第２クロック信号に応答して前記反転出力端子から出力
され、前記Ｄ型フリップフロップは、前記リセット端子
に供給されるリセット信号に応答してリセットされるこ
とが好ましい。
選択部（１０）と制御クロック信号生成部（１６）を具
備してもよい。前記選択部（１０）は、制御クロック信
号に応答して前記第１データを前記第３データバスに転
送し、前記制御クロック信号の反転信号に応答して前記
第２データを前記第３データバスに転送する。前記制御
クロック信号生成部（１６）は、前記第２クロック信号
に応答して、前記第１クロック信号の１周期に前記制御
クロック信号を生成する。ここで、前記選択部（１０）
は、前記第１データバスと前記第３データバスに接続さ
れ、前記制御クロック信号に応答して前記第１データを
前記第３データバスに転送する第１トランスファーゲー
トと、前記第２データバスと前記第３データバスに接続
され、前記制御クロック信号の前記反転信号に応答して
前記第２データを前記第３データバスに転送する第２ト
ランスファーゲートとを具備してもよい。また、前記制
御クロック信号生成部は、リセット端子を有し、反転出
力端子がデータ入力端子に接続されたＤ型フリップフロ
ップを具備してもよい。前記制御クロック信号は、前記
第２クロック信号に応答して前記反転出力端子から出力
され、前記Ｄ型フリップフロップは、前記リセット端子
に供給されるリセット信号に応答してリセットされるこ
とが好ましい。
【００２８】また、前記第１クロック信号の１周期に対
応する前記第２クロック信号の隣り合う周期は、長さが
互いに等しいことが望ましく、前記クロック信号生成部
は、予め決められた範囲内で前記第１クロック信号より
進んだ位相を持つように前記第２クロック信号を生成す
ることが望ましい。更に、前記クロック信号生成部は、
前記クロック信号の立ち上がりまたはたち下がりのいず
れか一方のみに基づいて前記第２クロック信号を生成す
ることが望ましい。
応する前記第２クロック信号の隣り合う周期は、長さが
互いに等しいことが望ましく、前記クロック信号生成部
は、予め決められた範囲内で前記第１クロック信号より
進んだ位相を持つように前記第２クロック信号を生成す
ることが望ましい。更に、前記クロック信号生成部は、
前記クロック信号の立ち上がりまたはたち下がりのいず
れか一方のみに基づいて前記第２クロック信号を生成す
ることが望ましい。
【００２９】また、本発明の他の観点で、半導体記憶装
置は、第１データを転送するための第１データバス（１
ＯＬ）と、第２データを転送するための第２データバス
（２ＯＬ）と、第３データを転送するための第３データ
バス（３ＯＬ）と、第４データを転送するための第４デ
ータバス（４ＯＬ）と、第５データバス（Ｍｏｕｔ）
と、クロック信号生成部（２０）と、マルチプレクサ部
（３８）とを具備する。前記クロック信号生成部は、第
１クロック信号から単一の第２クロック信号を生成し、
前記第２クロック信号は、前記第１クロック信号の２倍
の周波数を有する。前記マルチプレクサ部（３８）は、
前記第１クロック信号の２周期に前記第１から第４デー
タバスから前記第１から第４データをそれぞれ受信し、
前記第２クロック信号に応答して前記第１クロック信号
の第１周期に前記第１データと前記第２データを順番に
前記第５データバスに出力し、前記第１周期に続く前記
第１クロック信号の第２周期に前記第３データと前記第
４データを順番に前記第５データバスに出力する。
置は、第１データを転送するための第１データバス（１
ＯＬ）と、第２データを転送するための第２データバス
（２ＯＬ）と、第３データを転送するための第３データ
バス（３ＯＬ）と、第４データを転送するための第４デ
ータバス（４ＯＬ）と、第５データバス（Ｍｏｕｔ）
と、クロック信号生成部（２０）と、マルチプレクサ部
（３８）とを具備する。前記クロック信号生成部は、第
１クロック信号から単一の第２クロック信号を生成し、
前記第２クロック信号は、前記第１クロック信号の２倍
の周波数を有する。前記マルチプレクサ部（３８）は、
前記第１クロック信号の２周期に前記第１から第４デー
タバスから前記第１から第４データをそれぞれ受信し、
前記第２クロック信号に応答して前記第１クロック信号
の第１周期に前記第１データと前記第２データを順番に
前記第５データバスに出力し、前記第１周期に続く前記
第１クロック信号の第２周期に前記第３データと前記第
４データを順番に前記第５データバスに出力する。
【００３０】本発明の半導体記憶装置は、複数のメモリ
セルアレイを更に具備してもよい。この場合、前記複数
のメモリセルアレイの各々に対して前記マルチプレクサ
部（３８）が提供され、前記複数のメモリセルアレイの
各々は第１から第４メモリセルセルアレイ部を具備す
る。前記第１から第４データは、それぞれ前記第１から
第４メモリセルアレイ部から読み出され、対応する前記
マルチプレクサ部（３８）に供給される。また、前記第
１から第４データを前記第１クロック信号の１周期内に
前記マルチプレクサ部にそれぞれ供給される。また、半
導体記憶装置では、前記クロック信号生成部は、前記複
数のメモリセルアレイに対して１つ設けられ、前記クロ
ック信号生成部は、前記第２クロック信号は前記複数の
メモリセルアレイに等しい遅延時間で共通に供給するこ
とが望ましい。
セルアレイを更に具備してもよい。この場合、前記複数
のメモリセルアレイの各々に対して前記マルチプレクサ
部（３８）が提供され、前記複数のメモリセルアレイの
各々は第１から第４メモリセルセルアレイ部を具備す
る。前記第１から第４データは、それぞれ前記第１から
第４メモリセルアレイ部から読み出され、対応する前記
マルチプレクサ部（３８）に供給される。また、前記第
１から第４データを前記第１クロック信号の１周期内に
前記マルチプレクサ部にそれぞれ供給される。また、半
導体記憶装置では、前記クロック信号生成部は、前記複
数のメモリセルアレイに対して１つ設けられ、前記クロ
ック信号生成部は、前記第２クロック信号は前記複数の
メモリセルアレイに等しい遅延時間で共通に供給するこ
とが望ましい。
【００３１】また、前記マルチプレクサ部は、第１から
第４の制御クロック信号に応答して前記第１から第４デ
ータを前記第５データバスにそれぞれ転送する選択部
（１０）と、前記第２クロック信号に応答して、前記第
１クロック信号の前記第１周期に前記第１と第２の制御
クロック信号を生成し、前記第１クロック信号の前記第
２周期に前記第３と第４の制御クロック信号を生成する
制御クロック信号生成部（１６）とを具備してもよい。
この場合、前記選択部は、前記第１データバスと前記第
５データバスに接続され、前記第１制御クロック信号に
応答して前記第１データを前記第５データバスに転送す
る第１トランスファーゲート（１０Ａ−１）と、前記第
２データバスと前記第５データバスに接続され、前記第
２制御クロック信号に応答して前記第２データを前記第
５データバスに転送する第２トランスファーゲート（１
０Ａ−２）と、前記第３データバスと前記第５データバ
スに接続され、前記第３制御クロック信号に応答して前
記第３データを前記第５データバスに転送する第３トラ
ンスファーゲート（１０Ａ−３）と、前記第４データバ
スと前記第５データバスに接続され、前記第４制御クロ
ック信号に応答して前記第４データを前記第５データバ
スに転送する第４トランスファーゲート（１０Ａ−４）
とを具備する。また、前記制御クロック信号生成部は、
リセット端子を有し、前記第２クロック信号をカウント
して前記第１から第４の制御クロック信号を出力するカ
ウンタを具備してもよい。前記カウンタは、前記リセッ
ト端子に供給されるリセット信号に応答してリセットさ
れる。
第４の制御クロック信号に応答して前記第１から第４デ
ータを前記第５データバスにそれぞれ転送する選択部
（１０）と、前記第２クロック信号に応答して、前記第
１クロック信号の前記第１周期に前記第１と第２の制御
クロック信号を生成し、前記第１クロック信号の前記第
２周期に前記第３と第４の制御クロック信号を生成する
制御クロック信号生成部（１６）とを具備してもよい。
この場合、前記選択部は、前記第１データバスと前記第
５データバスに接続され、前記第１制御クロック信号に
応答して前記第１データを前記第５データバスに転送す
る第１トランスファーゲート（１０Ａ−１）と、前記第
２データバスと前記第５データバスに接続され、前記第
２制御クロック信号に応答して前記第２データを前記第
５データバスに転送する第２トランスファーゲート（１
０Ａ−２）と、前記第３データバスと前記第５データバ
スに接続され、前記第３制御クロック信号に応答して前
記第３データを前記第５データバスに転送する第３トラ
ンスファーゲート（１０Ａ−３）と、前記第４データバ
スと前記第５データバスに接続され、前記第４制御クロ
ック信号に応答して前記第４データを前記第５データバ
スに転送する第４トランスファーゲート（１０Ａ−４）
とを具備する。また、前記制御クロック信号生成部は、
リセット端子を有し、前記第２クロック信号をカウント
して前記第１から第４の制御クロック信号を出力するカ
ウンタを具備してもよい。前記カウンタは、前記リセッ
ト端子に供給されるリセット信号に応答してリセットさ
れる。
【００３２】前記第１クロック信号の１周期に対応する
前記第２クロック信号の隣り合う周期は、長さが互いに
等しいことが望ましく、前記クロック信号生成部は、予
め決められた範囲内で前記第１クロック信号より進んだ
位相を持つように前記第２クロック信号を生成すること
が望ましい。前記クロック信号生成部は、前記クロック
信号の立ち上がりまたはたち下がりのいずれか一方のみ
に基づいて前記第２クロック信号を生成することが望ま
しい。
前記第２クロック信号の隣り合う周期は、長さが互いに
等しいことが望ましく、前記クロック信号生成部は、予
め決められた範囲内で前記第１クロック信号より進んだ
位相を持つように前記第２クロック信号を生成すること
が望ましい。前記クロック信号生成部は、前記クロック
信号の立ち上がりまたはたち下がりのいずれか一方のみ
に基づいて前記第２クロック信号を生成することが望ま
しい。
【００３３】また、本発明の他の観点では、半導体記憶
装置は、クロック信号生成部と出力回路を具備する。ク
ロック信号生成部は、外部クロック信号の立ち上がりま
たはたち下がりのいずれか一方のみに基づいて単一の第
２クロック信号を生成する。前記第２クロック信号は、
前記第１クロック信号の２倍の周波数を有する。出力回
路は、前記第２クロック信号に応答して、前記第１クロ
ック信号の１周期に、別々に読み出された第１データと
第２データを順番に出力する。この場合、前記クロック
信号生成部は、予め決められた範囲内で前記第１クロッ
ク信号より進んだ位相を持つように前記第２クロック信
号を生成することが望ましい。
装置は、クロック信号生成部と出力回路を具備する。ク
ロック信号生成部は、外部クロック信号の立ち上がりま
たはたち下がりのいずれか一方のみに基づいて単一の第
２クロック信号を生成する。前記第２クロック信号は、
前記第１クロック信号の２倍の周波数を有する。出力回
路は、前記第２クロック信号に応答して、前記第１クロ
ック信号の１周期に、別々に読み出された第１データと
第２データを順番に出力する。この場合、前記クロック
信号生成部は、予め決められた範囲内で前記第１クロッ
ク信号より進んだ位相を持つように前記第２クロック信
号を生成することが望ましい。
【００３４】
【発明の実施の形態】以下に、添付図面を参照して、本
発明の半導体記憶装置を詳細に説明する。
発明の半導体記憶装置を詳細に説明する。
【００３５】最初に図１を参照して、本発明の第１実施
の形態による半導体記憶装置の構成を説明する。半導体
記憶装置は、クロック信号生成部２０、ローアドレスバ
ッファ＆リフレッシュカウンタ部２２、コマンドデコー
ダ３２、コントロールロジック部３４、カラムアドレス
バッファ＆バーストカウンタ部３６、メモリセルアレイ
２６、ローデコーダ２４、センスアンプ２８、カラムデ
コーダ３０、マルチプレクサ部（ＭＵＸ）３８、出力ラ
ッチバッファ４０、ライトアンプ４２、入力ラッチバッ
ファ４４を有している。マルチプレクサ部（ＭＵＸ）３
８と出力ラッチバッファ４０は、出力回路５０を構成す
る。尚、本発明の説明では、デコーダ、センスアンプな
どを特定して説明する場合を除き、メモリセルアレイ
は、デコーダ、センスアンプ等を含んでいるものとす
る。
の形態による半導体記憶装置の構成を説明する。半導体
記憶装置は、クロック信号生成部２０、ローアドレスバ
ッファ＆リフレッシュカウンタ部２２、コマンドデコー
ダ３２、コントロールロジック部３４、カラムアドレス
バッファ＆バーストカウンタ部３６、メモリセルアレイ
２６、ローデコーダ２４、センスアンプ２８、カラムデ
コーダ３０、マルチプレクサ部（ＭＵＸ）３８、出力ラ
ッチバッファ４０、ライトアンプ４２、入力ラッチバッ
ファ４４を有している。マルチプレクサ部（ＭＵＸ）３
８と出力ラッチバッファ４０は、出力回路５０を構成す
る。尚、本発明の説明では、デコーダ、センスアンプな
どを特定して説明する場合を除き、メモリセルアレイ
は、デコーダ、センスアンプ等を含んでいるものとす
る。
【００３６】クロック信号生成部２０は、外部クロック
信号ＥＣＬＫ、その反転信号ＥＣＬＫＢ、及びイネーブ
ル信号ＣＫＥを受信して、内部クロック信号ＤＣＬＫ、
ＩＣＬＫを生成する。内部クロック信号ＤＣＬＫは、外
部クロック信号の２倍の周波数を有し、倍速のリード・
ライト動作を行うために使用される。内部クロック信号
ＤＣＬＫは、出力回路５０のマルチプレクサ部（ＭＵ
Ｘ）３８と出力ラッチバッファ４０に供給されている。
内部クロック信号ＩＣＬＫは、外部クロック信号ＥＣＬ
Ｋと同じ周波数を有し、コマンドデコーダ３２、コント
ロールロジック部３４、カラムアドレスバッファ＆バー
ストカウンタ部３６に供給されている。
信号ＥＣＬＫ、その反転信号ＥＣＬＫＢ、及びイネーブ
ル信号ＣＫＥを受信して、内部クロック信号ＤＣＬＫ、
ＩＣＬＫを生成する。内部クロック信号ＤＣＬＫは、外
部クロック信号の２倍の周波数を有し、倍速のリード・
ライト動作を行うために使用される。内部クロック信号
ＤＣＬＫは、出力回路５０のマルチプレクサ部（ＭＵ
Ｘ）３８と出力ラッチバッファ４０に供給されている。
内部クロック信号ＩＣＬＫは、外部クロック信号ＥＣＬ
Ｋと同じ周波数を有し、コマンドデコーダ３２、コント
ロールロジック部３４、カラムアドレスバッファ＆バー
ストカウンタ部３６に供給されている。
【００３７】コマンドデコーダ３２は、内部クロック信
号ＩＣＬＫに応答してチップセレクト信号ＣＳＢ、ロー
アドレスストローブ信号ＲＡＳＢ、カラムアドレススト
ローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢを受
信してコマンド信号をコントロールロジック３４に出力
する。コントロールロジック部３４は、クロック信号Ｉ
ＣＬＫに応答してコマンド信号に基づいて制御信号をロ
ーアドレスバッファ＆リフレッシュカウンタ部２２、カ
ラムアドレス＆バーストカウンタ部３６、ローデコーダ
２４、センスアンプ２８、カラムデコーダ３０、マルチ
プレクサ部（ＭＵＸ）３８、出力ラッチバッファ４０、
ライトアンプ４２、入力ラッチバッファ４４に出力す
る。マルチプレクサ部（ＭＵＸ）３８に供給される制御
信号にはリセット信号Ｒｅｓｅｔが含まれている。
号ＩＣＬＫに応答してチップセレクト信号ＣＳＢ、ロー
アドレスストローブ信号ＲＡＳＢ、カラムアドレススト
ローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢを受
信してコマンド信号をコントロールロジック３４に出力
する。コントロールロジック部３４は、クロック信号Ｉ
ＣＬＫに応答してコマンド信号に基づいて制御信号をロ
ーアドレスバッファ＆リフレッシュカウンタ部２２、カ
ラムアドレス＆バーストカウンタ部３６、ローデコーダ
２４、センスアンプ２８、カラムデコーダ３０、マルチ
プレクサ部（ＭＵＸ）３８、出力ラッチバッファ４０、
ライトアンプ４２、入力ラッチバッファ４４に出力す
る。マルチプレクサ部（ＭＵＸ）３８に供給される制御
信号にはリセット信号Ｒｅｓｅｔが含まれている。
【００３８】ローアドレスバッファ＆リフレッシュカウ
ンタ部２２は、アドレス信号ＡＤＤＲＥＳＳを受信し、
ロジック部３４からの制御信号に基づいてリード／ライ
トローアドレスとリフレッシュ動作のためのローアドレ
スの一方をローデコーダ２４に出力する。ローデコーダ
２４は、ローアドレスバッファ＆リフレッシュカウンタ
部２２からのアドレスをデコードしてメモリセルアレイ
２６に出力する。カラムアドレスバッファ＆バーストカ
ウンタ部３６は、アドレス信号ＡＤＤＲＥＳＳを受信
し、ロジック部３４からの制御信号に基づいてリード／
ライトカラムアドレスをカラムデコーダ３０に出力す
る。カラムデコーダ３０は、カラムアドレスバッファ＆
バーストカウンタ部３６からのカラムアドレスをデコー
ドしてメモリセルアレイ２６に出力する。
ンタ部２２は、アドレス信号ＡＤＤＲＥＳＳを受信し、
ロジック部３４からの制御信号に基づいてリード／ライ
トローアドレスとリフレッシュ動作のためのローアドレ
スの一方をローデコーダ２４に出力する。ローデコーダ
２４は、ローアドレスバッファ＆リフレッシュカウンタ
部２２からのアドレスをデコードしてメモリセルアレイ
２６に出力する。カラムアドレスバッファ＆バーストカ
ウンタ部３６は、アドレス信号ＡＤＤＲＥＳＳを受信
し、ロジック部３４からの制御信号に基づいてリード／
ライトカラムアドレスをカラムデコーダ３０に出力す
る。カラムデコーダ３０は、カラムアドレスバッファ＆
バーストカウンタ部３６からのカラムアドレスをデコー
ドしてメモリセルアレイ２６に出力する。
【００３９】入力ラッチバッファ４４は、コントロール
ロジック部３４からの制御信号に基づいて外部データバ
スＤＱ４６からライトデータをラッチし、ライトアンプ
４２に出力する。ライトアンプ４２は、ライトデータを
増幅して、ローデコーダ２４により決定されたローアド
レスとカラムデコーダ３０により決定されたカラムアド
レスにより特定されるメモリセルアレイ２６の領域にラ
イトデータを書き込む。
ロジック部３４からの制御信号に基づいて外部データバ
スＤＱ４６からライトデータをラッチし、ライトアンプ
４２に出力する。ライトアンプ４２は、ライトデータを
増幅して、ローデコーダ２４により決定されたローアド
レスとカラムデコーダ３０により決定されたカラムアド
レスにより特定されるメモリセルアレイ２６の領域にラ
イトデータを書き込む。
【００４０】また、ローデコーダ２４により決定された
ローアドレスとカラムデコーダ３０により決定されたカ
ラムアドレスとにより特定されるメモリセルアレイ２６
の領域から読み出されたリードデータは、センスアンプ
２８によりセンスされてマルチプレクサ部（ＭＵＸ）３
８に出力される。マルチプレクサ部（ＭＵＸ）３８は、
ロジック部３４からの制御信号に基づいて、内部クロッ
ク信号ＤＣＬＫに応答してリードデータを選択して出力
ラッチバッファ４０に出力する。出力ラッチバッファ４
０は、ロジック部３４からの制御信号に基づいて、内部
クロック信号ＤＣＬＫに応答してマルチプレクサ部（Ｍ
ＵＸ）３８からのリードデータをラッチし、外部クロッ
ク信号ＥＣＬＫに応答して外部データバス４６に出力す
る。
ローアドレスとカラムデコーダ３０により決定されたカ
ラムアドレスとにより特定されるメモリセルアレイ２６
の領域から読み出されたリードデータは、センスアンプ
２８によりセンスされてマルチプレクサ部（ＭＵＸ）３
８に出力される。マルチプレクサ部（ＭＵＸ）３８は、
ロジック部３４からの制御信号に基づいて、内部クロッ
ク信号ＤＣＬＫに応答してリードデータを選択して出力
ラッチバッファ４０に出力する。出力ラッチバッファ４
０は、ロジック部３４からの制御信号に基づいて、内部
クロック信号ＤＣＬＫに応答してマルチプレクサ部（Ｍ
ＵＸ）３８からのリードデータをラッチし、外部クロッ
ク信号ＥＣＬＫに応答して外部データバス４６に出力す
る。
【００４１】このとき、メモリセルアレイ２６の内部
は、例えば、４つのバンクに分けられている。各バンク
は複数のメモリセルアレイ部からなり、各メモリセル部
はメモリセルアレイ１とメモリセルアレイ２に分かれて
いる。メモリセルアレイ１とメモリセルアレイ２の一方
が奇数側となり他方が偶数側となる。この実施の形態で
は、奇数側メモリセルアレイから読み出されたデータ
は、データバス１ＯＬ上に出力され、同時に偶数側メモ
リセルアレイから読み出されたデータは、データバス２
ＯＬ上に出力される。
は、例えば、４つのバンクに分けられている。各バンク
は複数のメモリセルアレイ部からなり、各メモリセル部
はメモリセルアレイ１とメモリセルアレイ２に分かれて
いる。メモリセルアレイ１とメモリセルアレイ２の一方
が奇数側となり他方が偶数側となる。この実施の形態で
は、奇数側メモリセルアレイから読み出されたデータ
は、データバス１ＯＬ上に出力され、同時に偶数側メモ
リセルアレイから読み出されたデータは、データバス２
ＯＬ上に出力される。
【００４２】マルチプレクサ部（ＭＵＸ）３８は、内部
クロック信号ＤＣＬＫに応答して、外部クロック信号Ｅ
ＣＬＫの１周期に対応する時間内に、最初にデータバス
１ＯＬ上のデータを出力バスＭｏｕｔ上に出力し、次に
データバス２ＯＬ上のデータを出力バスＭｏｕｔ上に出
力する。出力ラッチバッファ４０は、データバスＭｏｕ
ｔ上のデータをラッチして外部データバス４６上に出力
する。
クロック信号ＤＣＬＫに応答して、外部クロック信号Ｅ
ＣＬＫの１周期に対応する時間内に、最初にデータバス
１ＯＬ上のデータを出力バスＭｏｕｔ上に出力し、次に
データバス２ＯＬ上のデータを出力バスＭｏｕｔ上に出
力する。出力ラッチバッファ４０は、データバスＭｏｕ
ｔ上のデータをラッチして外部データバス４６上に出力
する。
【００４３】マルチプレクサ部（ＭＵＸ）３８は、対応
するメモリセルアレイ部の近傍に形成されている。従っ
て、マルチプレクサ部（ＭＵＸ）３８は、クロック信号
生成部２０よりも、対応するメモリセルアレイ部に物理
的に近い位置に配置されていることが望ましい。
するメモリセルアレイ部の近傍に形成されている。従っ
て、マルチプレクサ部（ＭＵＸ）３８は、クロック信号
生成部２０よりも、対応するメモリセルアレイ部に物理
的に近い位置に配置されていることが望ましい。
【００４４】次に、本発明の第１実施の形態による半導
体記憶装置について、より具体的に説明する。
体記憶装置について、より具体的に説明する。
【００４５】図２を参照して、第１実施の形態による半
導体記憶装置は、クロック信号生成部２０、メモリセル
アレイ１ ２−１、メモリセルアレイ２ ２−２、デー
タ増幅器６−１と６−２、マルチプレクサ部（ＭＵＸ）
３８、出力ラッチバッファ４０とを有している。マルチ
プレクサ部（ＭＵＸ）３８は、マルチプレクサ回路１０
と制御クロック信号生成部１６とを有している。図３は
クロック信号生成部２０の構成を示すブロック図であ
る。図３を参照して、クロック信号生成部２０は、等速
用ＢＤＤ（１：１ＢＤＤ； Ｂｉ−Ｄｉｒｅｃｔｉｏｎ
ａｌ Ｄｅｌａｙ）回路２０−１、２倍速用ＢＤＤ
（２：１ＢＤＤ）回路２０−２、ＯＲゲート２０−３、
及びバッファ２０−４とを有する。
導体記憶装置は、クロック信号生成部２０、メモリセル
アレイ１ ２−１、メモリセルアレイ２ ２−２、デー
タ増幅器６−１と６−２、マルチプレクサ部（ＭＵＸ）
３８、出力ラッチバッファ４０とを有している。マルチ
プレクサ部（ＭＵＸ）３８は、マルチプレクサ回路１０
と制御クロック信号生成部１６とを有している。図３は
クロック信号生成部２０の構成を示すブロック図であ
る。図３を参照して、クロック信号生成部２０は、等速
用ＢＤＤ（１：１ＢＤＤ； Ｂｉ−Ｄｉｒｅｃｔｉｏｎ
ａｌ Ｄｅｌａｙ）回路２０−１、２倍速用ＢＤＤ
（２：１ＢＤＤ）回路２０−２、ＯＲゲート２０−３、
及びバッファ２０−４とを有する。
【００４６】外部クロック信号ＥＣＬＫは、（また、必
要により、外部クロック信号ＥＣＬＫＢも、）バッファ
２０−４を介して等速ＢＤＤ回路２０−１と倍速ＢＤＤ
回路２０−２に供給される。等速用ＢＤＤ回路２０−１
は、外部クロック信号ＥＣＬＫを第１の所定時間遅延し
て、外部クロック信号ＥＣＬＫの立ち上がりに同期して
立ち上がるパルスを有する内部クロック信号ＩＣＬＫ１
を生成する。従って、内部クロック信号ＩＣＬＫ１は、
外部クロック信号ＥＣＬＫと同じ周波数を有するが、内
部クロック信号ＩＣＬＫ１のデューティは５０％未満で
ある。また、倍速用ＢＤＤ回路２０−２は、外部クロッ
ク信号ＥＣＬＫを第２の所定時間遅延して、外部クロッ
ク信号ＥＣＬＫの立ち下がりに同期して立ち上がるパル
スを有する内部クロック信号ＩＣＬＫ２を生成する。第
２の所定時間は、上記の第１の所定時間と外部クロック
信号ＥＣＬＫの半周期の時間との和に等しい。従って、
内部クロック信号ＩＣＬＫ２は、外部クロック信号ＥＣ
ＬＫと同じ周波数を有するが、内部クロック信号ＩＣＬ
Ｋ２のデューティは５０％未満である。ここで、図１の
内部クロック信号ＩＣＬＫは、内部クロック信号ＩＣＬ
Ｋ１またはＩＣＬＫ２である。
要により、外部クロック信号ＥＣＬＫＢも、）バッファ
２０−４を介して等速ＢＤＤ回路２０−１と倍速ＢＤＤ
回路２０−２に供給される。等速用ＢＤＤ回路２０−１
は、外部クロック信号ＥＣＬＫを第１の所定時間遅延し
て、外部クロック信号ＥＣＬＫの立ち上がりに同期して
立ち上がるパルスを有する内部クロック信号ＩＣＬＫ１
を生成する。従って、内部クロック信号ＩＣＬＫ１は、
外部クロック信号ＥＣＬＫと同じ周波数を有するが、内
部クロック信号ＩＣＬＫ１のデューティは５０％未満で
ある。また、倍速用ＢＤＤ回路２０−２は、外部クロッ
ク信号ＥＣＬＫを第２の所定時間遅延して、外部クロッ
ク信号ＥＣＬＫの立ち下がりに同期して立ち上がるパル
スを有する内部クロック信号ＩＣＬＫ２を生成する。第
２の所定時間は、上記の第１の所定時間と外部クロック
信号ＥＣＬＫの半周期の時間との和に等しい。従って、
内部クロック信号ＩＣＬＫ２は、外部クロック信号ＥＣ
ＬＫと同じ周波数を有するが、内部クロック信号ＩＣＬ
Ｋ２のデューティは５０％未満である。ここで、図１の
内部クロック信号ＩＣＬＫは、内部クロック信号ＩＣＬ
Ｋ１またはＩＣＬＫ２である。
【００４７】ＯＲゲート２０−３は、内部クロック信号
ＩＣＬＫ１とＩＣＬＫ２の論理和を計算し内部クロック
信号ＤＣＬＫとして出力する。従って、内部クロック信
号ＤＣＬＫは、外部クロック信号ＥＣＬＫの半周期に対
応する期間ごとにパルスを有し、外部クロック信号ＥＣ
ＬＫの周波数の２倍の周波数を有する単一の信号として
生成される。
ＩＣＬＫ１とＩＣＬＫ２の論理和を計算し内部クロック
信号ＤＣＬＫとして出力する。従って、内部クロック信
号ＤＣＬＫは、外部クロック信号ＥＣＬＫの半周期に対
応する期間ごとにパルスを有し、外部クロック信号ＥＣ
ＬＫの周波数の２倍の周波数を有する単一の信号として
生成される。
【００４８】内部クロック信号ＤＣＬＫは、外部クロッ
ク信号ＥＣＬＫの立ち上がりのみを使用して生成されて
いるので、外部クロック信号のデューティが変動したと
しても、外部クロック信号ＥＣＬＫの１周期に対応する
内部クロック信号ＤＣＬＫの隣接する２つの周期は等し
くなる。換言すれば、内部クロック信号ＤＣＬＫは、固
定の遅延時間を用いて外部クロック信号ＥＣＬＫの２倍
の周波数を持つように生成されているので、外部クロッ
ク信号ＥＣＬＫのデューティの変動の影響を受けない。
ク信号ＥＣＬＫの立ち上がりのみを使用して生成されて
いるので、外部クロック信号のデューティが変動したと
しても、外部クロック信号ＥＣＬＫの１周期に対応する
内部クロック信号ＤＣＬＫの隣接する２つの周期は等し
くなる。換言すれば、内部クロック信号ＤＣＬＫは、固
定の遅延時間を用いて外部クロック信号ＥＣＬＫの２倍
の周波数を持つように生成されているので、外部クロッ
ク信号ＥＣＬＫのデューティの変動の影響を受けない。
【００４９】このとき、第１の遅延時間が、外部クロッ
ク信号ＥＣＬＫの１周期の整数倍より所定の位相差分だ
け小さく設定されることが望ましい。この所定の位相差
は十分に小さい値である。こうすることにより、内部ク
ロック信号ＤＣＬＫは、外部クロック信号ＥＣＬＫより
早い位相を持つことができる。この位相差が所定の基準
内、例えば０．６ｎｓ未満の時間であれば、外部クロッ
ク信号ＥＣＬＫよりも内部クロック信号ＤＣＬＫの位相
を早めることで出力データが早めにセットアップされ、
外部クロック信号ＥＣＬＫに同期させることが可能とな
る。こうして、セットアップ時間などのメモリセルアレ
イへのアクセスのためのマージンを広げることができ
る。
ク信号ＥＣＬＫの１周期の整数倍より所定の位相差分だ
け小さく設定されることが望ましい。この所定の位相差
は十分に小さい値である。こうすることにより、内部ク
ロック信号ＤＣＬＫは、外部クロック信号ＥＣＬＫより
早い位相を持つことができる。この位相差が所定の基準
内、例えば０．６ｎｓ未満の時間であれば、外部クロッ
ク信号ＥＣＬＫよりも内部クロック信号ＤＣＬＫの位相
を早めることで出力データが早めにセットアップされ、
外部クロック信号ＥＣＬＫに同期させることが可能とな
る。こうして、セットアップ時間などのメモリセルアレ
イへのアクセスのためのマージンを広げることができ
る。
【００５０】クロック信号生成部２０により生成された
単一で倍速の内部クロック信号ＤＣＬＫがマルチプレク
サ部（ＭＵＸ）３８と出力ラッチバッファ４０に供給さ
れる。この結果、図４に示されるように、単一の内部ク
ロック信号ＤＣＬＫが実際のチップ上で、マルチプレク
サ部（ＭＵＸ）３８に等長配線により供給されている。
従って、すべてのマルチプレクサ部（ＭＵＸ）３８に対
する遅延時間を容易に等しくすることができる。従来例
では、２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ２
が各マルチプレクサ部（ＭＵＸ）に等長配線により供給
される必要があり、配線設計が複雑となり、チップ面積
を浪費していた。しかしながら、本発明の半導体記憶装
置では、従来例と比べて、配線設計が容易になり、また
使われるチップ面積を減らすことができる。
単一で倍速の内部クロック信号ＤＣＬＫがマルチプレク
サ部（ＭＵＸ）３８と出力ラッチバッファ４０に供給さ
れる。この結果、図４に示されるように、単一の内部ク
ロック信号ＤＣＬＫが実際のチップ上で、マルチプレク
サ部（ＭＵＸ）３８に等長配線により供給されている。
従って、すべてのマルチプレクサ部（ＭＵＸ）３８に対
する遅延時間を容易に等しくすることができる。従来例
では、２つの内部クロック信号ＩＣＬＫ１とＩＣＬＫ２
が各マルチプレクサ部（ＭＵＸ）に等長配線により供給
される必要があり、配線設計が複雑となり、チップ面積
を浪費していた。しかしながら、本発明の半導体記憶装
置では、従来例と比べて、配線設計が容易になり、また
使われるチップ面積を減らすことができる。
【００５１】次に、出力回路５０のマルチプレクサ部
（ＭＵＸ）３８と出力ラッチバッファ４０の回路構成を
説明する。図５を参照して、マルチプレクサ部（ＭＵ
Ｘ）３８は、選択部１０と制御クロック信号生成部１６
を有している。
（ＭＵＸ）３８と出力ラッチバッファ４０の回路構成を
説明する。図５を参照して、マルチプレクサ部（ＭＵ
Ｘ）３８は、選択部１０と制御クロック信号生成部１６
を有している。
【００５２】選択部１０は、トランスファーゲート１０
−１、１０−２とインバータ１０−３を有する。トラン
スファーゲート１０−１は、データバス１ＯＬとデータ
バスＭｏｕｔに接続されていて、トランスファーゲート
１０−２は、データバス２ＯＬとデータバスＭｏｕｔに
接続されている。トランスファーゲート１０−１のｐチ
ャンネル側のゲート、トランスファーゲート１０−２の
ｎチャンネル側ゲート、及びインバータ１０−３の入力
は共通に接続されている。また、インバータ１０−３の
出力、トランスファーゲート１０−１のｎチャンネル側
のゲート、トランスファーゲート１０−２のｐチャンネ
ル側ゲートは共通に接続されている。
−１、１０−２とインバータ１０−３を有する。トラン
スファーゲート１０−１は、データバス１ＯＬとデータ
バスＭｏｕｔに接続されていて、トランスファーゲート
１０−２は、データバス２ＯＬとデータバスＭｏｕｔに
接続されている。トランスファーゲート１０−１のｐチ
ャンネル側のゲート、トランスファーゲート１０−２の
ｎチャンネル側ゲート、及びインバータ１０−３の入力
は共通に接続されている。また、インバータ１０−３の
出力、トランスファーゲート１０−１のｎチャンネル側
のゲート、トランスファーゲート１０−２のｐチャンネ
ル側ゲートは共通に接続されている。
【００５３】制御クロック信号生成部１６は、Ｄ型カウ
ンタ（Ｄ型フリップフロップ）を有している。Ｄ型カウ
ンタの反転出力／Ｑは、クロック信号ＣＮＴＡとしてＤ
型カウンタのＤ入力端子とインバータ１０−３の入力に
接続されている。Ｄ型カウンタのクロック入力端子ＣＫ
には、内部クロック信号ＤＣＬＫが供給されている。ま
た、Ｄ型カウンタのリセット端子Ｒにはコントロールロ
ジック部３４からリセット信号Ｒｅｓｅｔが供給されて
いる。
ンタ（Ｄ型フリップフロップ）を有している。Ｄ型カウ
ンタの反転出力／Ｑは、クロック信号ＣＮＴＡとしてＤ
型カウンタのＤ入力端子とインバータ１０−３の入力に
接続されている。Ｄ型カウンタのクロック入力端子ＣＫ
には、内部クロック信号ＤＣＬＫが供給されている。ま
た、Ｄ型カウンタのリセット端子Ｒにはコントロールロ
ジック部３４からリセット信号Ｒｅｓｅｔが供給されて
いる。
【００５４】また、出力ラッチバッファ４０は、データ
バスＭｏｕｔと出力データバス４６とに接続されてい
る。内部クロック信号ＤＣＬＫは、出力ラッチバッファ
４０に供給されている。
バスＭｏｕｔと出力データバス４６とに接続されてい
る。内部クロック信号ＤＣＬＫは、出力ラッチバッファ
４０に供給されている。
【００５５】次に、本発明の第１実施の形態による半導
体記憶装置の動作を図６を参照して説明する。制御クロ
ック信号生成部１６は、ロジック部３４からのリセット
信号Ｒｅｓｅｔに応答してリセットされる。従って、制
御クロック信号生成部１６のＤ−型カウンタの反転出力
／Ｑはローレベルになる。クロック信号生成部２０は、
図６（Ａ）に示されるように、外部クロック信号ＥＣＬ
Ｋとその反転信号ＥＣＬＫＢに応答して図６（Ｂ）に示
される単一の内部クロック信号ＤＣＬＫを生成する。内
部クロック信号ＤＣＬＫは、上記のように、外部クロッ
ク信号ＥＣＬＫの２倍の周波数を有する。内部クロック
信号ＤＣＬＫは、制御クロック信号生成部１６のＤ−型
カウンタのクロック入力端子に供給される。
体記憶装置の動作を図６を参照して説明する。制御クロ
ック信号生成部１６は、ロジック部３４からのリセット
信号Ｒｅｓｅｔに応答してリセットされる。従って、制
御クロック信号生成部１６のＤ−型カウンタの反転出力
／Ｑはローレベルになる。クロック信号生成部２０は、
図６（Ａ）に示されるように、外部クロック信号ＥＣＬ
Ｋとその反転信号ＥＣＬＫＢに応答して図６（Ｂ）に示
される単一の内部クロック信号ＤＣＬＫを生成する。内
部クロック信号ＤＣＬＫは、上記のように、外部クロッ
ク信号ＥＣＬＫの２倍の周波数を有する。内部クロック
信号ＤＣＬＫは、制御クロック信号生成部１６のＤ−型
カウンタのクロック入力端子に供給される。
【００５６】メモリセルアレイ１ ２−１から読み出さ
れたパラレルデータは、データ増幅器６−１により増幅
されてデータバス１ＯＬ上に出力される。また、メモリ
セルアレイ２ ２−２から読み出されたパラレルデータ
は、データ増幅器６−２により増幅されてデータバス２
ＯＬ上に出力される。データバス１ＯＬ上のデータが奇
数側であれば、データバス２ＯＬ上のデータは偶数側で
あり、データバス１ＯＬ上のデータが偶数側であれば、
データバス２ＯＬ上のデータは奇数側である。
れたパラレルデータは、データ増幅器６−１により増幅
されてデータバス１ＯＬ上に出力される。また、メモリ
セルアレイ２ ２−２から読み出されたパラレルデータ
は、データ増幅器６−２により増幅されてデータバス２
ＯＬ上に出力される。データバス１ＯＬ上のデータが奇
数側であれば、データバス２ＯＬ上のデータは偶数側で
あり、データバス１ＯＬ上のデータが偶数側であれば、
データバス２ＯＬ上のデータは奇数側である。
【００５７】制御クロック信号生成部１６は、図６
（Ｃ）に示されるように、内部クロック信号ＤＣＬＫに
応答して制御クロック信号ＣＮＴＡを選択部１０に出力
する。選択部１０は、図６（Ｆ）に示されるように、制
御クロック信号ＣＮＴＡに応答して、内部クロック信号
ＤＣＬＫの２周期内に、すなわち外部クロック信号ＥＣ
ＬＫの１周期内に、最初にデータバス１ＯＬのデータを
データバスＭｏｕｔ上に出力し、次の周期でデータバス
２ＯＬ上のデータをデータバスＭｏｕｔ上に出力する。
（Ｃ）に示されるように、内部クロック信号ＤＣＬＫに
応答して制御クロック信号ＣＮＴＡを選択部１０に出力
する。選択部１０は、図６（Ｆ）に示されるように、制
御クロック信号ＣＮＴＡに応答して、内部クロック信号
ＤＣＬＫの２周期内に、すなわち外部クロック信号ＥＣ
ＬＫの１周期内に、最初にデータバス１ＯＬのデータを
データバスＭｏｕｔ上に出力し、次の周期でデータバス
２ＯＬ上のデータをデータバスＭｏｕｔ上に出力する。
【００５８】すなわち、コントロールロジック３４から
のリセット信号Ｒｅｓｅｔに応答して、制御クロック信
号生成部１６は、リセットされる。リセットされたと
き、Ｄ型カウンタを有する制御クロック信号生成部１６
は、内部クロック信号ＤＣＬＫをカウントする。この結
果、図６（Ｃ）に示されるように、制御クロック信号Ｃ
ＮＴＡが生成され、反転出力端子／Ｑから選択部に出力
される。制御クロック信号ＣＮＴＡは、外部クロック信
号ＥＣＬＫと同じ周波数を持ち、デューティは５０％で
ある。
のリセット信号Ｒｅｓｅｔに応答して、制御クロック信
号生成部１６は、リセットされる。リセットされたと
き、Ｄ型カウンタを有する制御クロック信号生成部１６
は、内部クロック信号ＤＣＬＫをカウントする。この結
果、図６（Ｃ）に示されるように、制御クロック信号Ｃ
ＮＴＡが生成され、反転出力端子／Ｑから選択部に出力
される。制御クロック信号ＣＮＴＡは、外部クロック信
号ＥＣＬＫと同じ周波数を持ち、デューティは５０％で
ある。
【００５９】制御クロック信号ＣＮＴＡがローレベルに
あるとき、トランスファーゲート１０−１は導通状態と
なり、トランスファーゲート１０−２は非導通状態にあ
る。こうして、図６（Ｆ）に示されるように、データバ
ス１ＯＬ上のデータＤＡＴＡ１は出力データバスＭｏｕ
ｔ上に転送される。続いて、出力ラッチバッファ４０
は、内部クロック信号ＤＣＬＫに応答してデータバスＭ
ｏｕｔ上のデータをラッチし、ラッチされているデータ
を出力データバスＤｏｕｔに出力する。
あるとき、トランスファーゲート１０−１は導通状態と
なり、トランスファーゲート１０−２は非導通状態にあ
る。こうして、図６（Ｆ）に示されるように、データバ
ス１ＯＬ上のデータＤＡＴＡ１は出力データバスＭｏｕ
ｔ上に転送される。続いて、出力ラッチバッファ４０
は、内部クロック信号ＤＣＬＫに応答してデータバスＭ
ｏｕｔ上のデータをラッチし、ラッチされているデータ
を出力データバスＤｏｕｔに出力する。
【００６０】その後、次の半周期で制御クロック信号Ｃ
ＮＴＡがハイレベルに変わると、トランスファーゲート
１０−１は非導通状態となり、トランスファーゲート１
０−２は導通状態になる。こうして、図６（Ｆ）に示さ
れるように、データバス２ＯＬ上のデータＤＡＴＡ２は
出力データバスＭｏｕｔ上に転送される。出力ラッチバ
ッファ４０は、内部クロック信号ＤＣＬＫに応答してデ
ータバスＭｏｕｔ上のデータをラッチし、ラッチされて
いるデータを出力データバスＤｏｕｔに出力する。こう
して、奇数側データと偶数側データが外部クロック信号
ＥＣＬＫの１周期の間に出力される。
ＮＴＡがハイレベルに変わると、トランスファーゲート
１０−１は非導通状態となり、トランスファーゲート１
０−２は導通状態になる。こうして、図６（Ｆ）に示さ
れるように、データバス２ＯＬ上のデータＤＡＴＡ２は
出力データバスＭｏｕｔ上に転送される。出力ラッチバ
ッファ４０は、内部クロック信号ＤＣＬＫに応答してデ
ータバスＭｏｕｔ上のデータをラッチし、ラッチされて
いるデータを出力データバスＤｏｕｔに出力する。こう
して、奇数側データと偶数側データが外部クロック信号
ＥＣＬＫの１周期の間に出力される。
【００６１】このとき、内部クロック信号ＤＣＬＫは外
部クロック信号ＥＣＬＫの２倍の周波数を持っているの
で、制御クロック信号ＣＮＴＡは外部クロック信号ＥＣ
ＬＫと同じ周波数を持っている。こうして、データＤＡ
ＴＡ１とＤＡＴＡ２は２倍速で半導体記憶装置から読み
出されることができる。
部クロック信号ＥＣＬＫの２倍の周波数を持っているの
で、制御クロック信号ＣＮＴＡは外部クロック信号ＥＣ
ＬＫと同じ周波数を持っている。こうして、データＤＡ
ＴＡ１とＤＡＴＡ２は２倍速で半導体記憶装置から読み
出されることができる。
【００６２】次に、本発明の第２実施の形態による半導
体記憶装置を説明する。図７は、第２の実施の形態によ
る半導体記憶装置における出力回路５０の回路構成を示
している。第２の実施の形態では、４つのデータが、外
部クロック信号ＥＣＬＫの２周期に渡り、倍速で読み出
されることができる。ここで、図示しないが、メモリセ
ルアレイは、複数のバンクからなり、各バンクは複数の
メモリセルアレイ部からなり、各メモリセルアレイ部は
４つのメモリセルアレイ１−４からなる。第１の実施の
形態と同様に、４つのメモリセルアレイ１−４の各々に
対してデータ増幅器１−４がそれぞれ設けられている。
４つのメモリセルアレイ１−４から読み出されたデータ
は、データ増幅器１−４により増幅された後、データバ
ス１ＯＬ、２ＯＬ、３ＯＬ及び４ＯＬ上に出力される。
体記憶装置を説明する。図７は、第２の実施の形態によ
る半導体記憶装置における出力回路５０の回路構成を示
している。第２の実施の形態では、４つのデータが、外
部クロック信号ＥＣＬＫの２周期に渡り、倍速で読み出
されることができる。ここで、図示しないが、メモリセ
ルアレイは、複数のバンクからなり、各バンクは複数の
メモリセルアレイ部からなり、各メモリセルアレイ部は
４つのメモリセルアレイ１−４からなる。第１の実施の
形態と同様に、４つのメモリセルアレイ１−４の各々に
対してデータ増幅器１−４がそれぞれ設けられている。
４つのメモリセルアレイ１−４から読み出されたデータ
は、データ増幅器１−４により増幅された後、データバ
ス１ＯＬ、２ＯＬ、３ＯＬ及び４ＯＬ上に出力される。
【００６３】図７を参照して、出力回路５０は、マルチ
プレクサ部（ＭＵＸ）３８と出力ラッチバッファ４０を
有し、マルチプレクサ部（ＭＵＸ）３８は選択部１０と
制御クロック信号生成部１６を有している。選択部１０
は、トランスファーゲート１０Ａ−１、１０Ａ−２、１
０Ａ−３、１０Ａ−４とインバータ１０Ａ−１１、１０
Ａ−１２、１０Ａ−１３、１０Ａ−１４を有する。トラ
ンスファーゲート１０Ａ−１は、データバス１ＯＬとデ
ータバスＭｏｕｔに接続されていて、トランスファーゲ
ート１０Ａ−２は、データバス２ＯＬとデータバスＭｏ
ｕｔに接続されている。トランスファーゲート１０Ａ―
３は、データバス３ＯＬとデータバスＭｏｕｔに接続さ
れていて、トランスファーゲート１０Ａ−４は、データ
バス４ＯＬとデータバスＭｏｕｔに接続されている。イ
ンバータ１０Ａ−１１、１０Ａ−１２、１０Ａ−１３、
１０Ａ−１４の各々は、対応するトランスファーゲート
のｐチャンネル側のゲートに入力端子が接続され、ｎチ
ャンネル側ゲートに出力端子が接続されている。
プレクサ部（ＭＵＸ）３８と出力ラッチバッファ４０を
有し、マルチプレクサ部（ＭＵＸ）３８は選択部１０と
制御クロック信号生成部１６を有している。選択部１０
は、トランスファーゲート１０Ａ−１、１０Ａ−２、１
０Ａ−３、１０Ａ−４とインバータ１０Ａ−１１、１０
Ａ−１２、１０Ａ−１３、１０Ａ−１４を有する。トラ
ンスファーゲート１０Ａ−１は、データバス１ＯＬとデ
ータバスＭｏｕｔに接続されていて、トランスファーゲ
ート１０Ａ−２は、データバス２ＯＬとデータバスＭｏ
ｕｔに接続されている。トランスファーゲート１０Ａ―
３は、データバス３ＯＬとデータバスＭｏｕｔに接続さ
れていて、トランスファーゲート１０Ａ−４は、データ
バス４ＯＬとデータバスＭｏｕｔに接続されている。イ
ンバータ１０Ａ−１１、１０Ａ−１２、１０Ａ−１３、
１０Ａ−１４の各々は、対応するトランスファーゲート
のｐチャンネル側のゲートに入力端子が接続され、ｎチ
ャンネル側ゲートに出力端子が接続されている。
【００６４】制御クロック信号生成部１６は、カウンタ
を有している。カウンタの出力としての制御クロック信
号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４は、それぞ
れトランスファーゲート１０Ａ−１、１０−Ａ２、１０
Ａ−３、１０Ａ−４のｐチェンネル側ゲートに接続され
ている。カウンタのクロック入力端子ＣＫには、内部ク
ロック信号ＤＣＬＫが供給されている。また、カウンタ
のリセット端子Ｒにはコントロールロジック３４からリ
セット信号Ｒｅｓｅｔが供給されている。
を有している。カウンタの出力としての制御クロック信
号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４は、それぞ
れトランスファーゲート１０Ａ−１、１０−Ａ２、１０
Ａ−３、１０Ａ−４のｐチェンネル側ゲートに接続され
ている。カウンタのクロック入力端子ＣＫには、内部ク
ロック信号ＤＣＬＫが供給されている。また、カウンタ
のリセット端子Ｒにはコントロールロジック３４からリ
セット信号Ｒｅｓｅｔが供給されている。
【００６５】また、出力ラッチバッファ４０は、データ
バスＭｏｕｔと出力データバス４６とに接続されてい
る。出力ラッチバッファ４０は、内部クロック信号ＤＣ
ＬＫに応答してデータバスＭｏｕｔ上のデータを出力デ
ータバスＤａｔａＯｕｔ４６に出力する。
バスＭｏｕｔと出力データバス４６とに接続されてい
る。出力ラッチバッファ４０は、内部クロック信号ＤＣ
ＬＫに応答してデータバスＭｏｕｔ上のデータを出力デ
ータバスＤａｔａＯｕｔ４６に出力する。
【００６６】次に、本発明の第２実施の形態による半導
体記憶装置の動作を図８を参照して説明する。最初に、
図１の第１実施の形態と同様に、外部クロック信号ＥＣ
ＬＫが半導体記憶装置に供給されている。クロック信号
生成部２０は、外部クロック信号ＥＣＬＫの立ち上がり
または立ち下がりの一方のみを用いて、内部クロック信
号ＤＣＬＫを生成する。内部クロック信号ＤＣＬＫは、
図８（Ｂ）に示されるように、外部クロック信号ＥＣＬ
Ｋの２倍の周波数を有している。
体記憶装置の動作を図８を参照して説明する。最初に、
図１の第１実施の形態と同様に、外部クロック信号ＥＣ
ＬＫが半導体記憶装置に供給されている。クロック信号
生成部２０は、外部クロック信号ＥＣＬＫの立ち上がり
または立ち下がりの一方のみを用いて、内部クロック信
号ＤＣＬＫを生成する。内部クロック信号ＤＣＬＫは、
図８（Ｂ）に示されるように、外部クロック信号ＥＣＬ
Ｋの２倍の周波数を有している。
【００６７】次に、コントロールロジック３４からのリ
セット信号Ｒｅｓｅｔに応答して制御クロック信号生成
部１６のカウンタはリセットされ、内部クロック信号Ｄ
ＣＬＫが制御クロック信号生成部１６に供給されること
により制御クロック信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ
３、ＣＮＴ４が、図８（Ｃ）から図８（Ｆ）に示される
ように、生成される。
セット信号Ｒｅｓｅｔに応答して制御クロック信号生成
部１６のカウンタはリセットされ、内部クロック信号Ｄ
ＣＬＫが制御クロック信号生成部１６に供給されること
により制御クロック信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ
３、ＣＮＴ４が、図８（Ｃ）から図８（Ｆ）に示される
ように、生成される。
【００６８】このとき、図２に示される例と同様にし
て、メモリセルアレイ２６のメモリセルアレイ１からメ
モリセルアレイ４から読み出されたデータが、図８
（Ｇ）と図８（Ｊ）に示されるように、マルチプレクサ
部３８に供給されている。
て、メモリセルアレイ２６のメモリセルアレイ１からメ
モリセルアレイ４から読み出されたデータが、図８
（Ｇ）と図８（Ｊ）に示されるように、マルチプレクサ
部３８に供給されている。
【００６９】制御クロック信号ＣＮＴ１に応答してトラ
ンスファーゲート１０Ａ−１は導通状態となり、図８
（Ｋ）に示されるように、内部クロック信号ＤＣＬＫの
１周期内にデータバス１ＯＬ上のデータＤＡＴＡ１は出
力データバスＭｏｕｔ上に転送され、続いて、制御クロ
ック信号ＣＮＴ２に応答してトランスファーゲート１０
Ａ−２は導通状態となり、図８（Ｋ）に示されるよう
に、データバス２ＯＬ上のデータＤＡＴＡ２は出力デー
タバスＭｏｕｔ上に転送される。続いて、内部クロック
信号ＤＣＬＫの次の１周期内に、制御クロック信号ＣＮ
Ｔ３に応答してトランスファーゲート１０Ａ−３は導通
状態となり、図８（Ｋ）に示されるように、データバス
３ＯＬ上のデータＤＡＴＡ３は出力データバスＭｏｕｔ
上に転送され、続いて、制御クロック信号ＣＮＴ４に応
答してトランスファーゲート１０Ａ−４は導通状態とな
り、図８（Ｋ）に示されるように、データバス４ＯＬ上
のデータＤＡＴＡ４は出力データバスＭｏｕｔ上に転送
される。こうして、出力データバスＭｏｕｔ上のデータ
は外部データバス４６に出力される。
ンスファーゲート１０Ａ−１は導通状態となり、図８
（Ｋ）に示されるように、内部クロック信号ＤＣＬＫの
１周期内にデータバス１ＯＬ上のデータＤＡＴＡ１は出
力データバスＭｏｕｔ上に転送され、続いて、制御クロ
ック信号ＣＮＴ２に応答してトランスファーゲート１０
Ａ−２は導通状態となり、図８（Ｋ）に示されるよう
に、データバス２ＯＬ上のデータＤＡＴＡ２は出力デー
タバスＭｏｕｔ上に転送される。続いて、内部クロック
信号ＤＣＬＫの次の１周期内に、制御クロック信号ＣＮ
Ｔ３に応答してトランスファーゲート１０Ａ−３は導通
状態となり、図８（Ｋ）に示されるように、データバス
３ＯＬ上のデータＤＡＴＡ３は出力データバスＭｏｕｔ
上に転送され、続いて、制御クロック信号ＣＮＴ４に応
答してトランスファーゲート１０Ａ−４は導通状態とな
り、図８（Ｋ）に示されるように、データバス４ＯＬ上
のデータＤＡＴＡ４は出力データバスＭｏｕｔ上に転送
される。こうして、出力データバスＭｏｕｔ上のデータ
は外部データバス４６に出力される。
【００７０】このとき、内部クロック信号ＤＣＬＫは外
部クロック信号ＥＣＬＫの２倍の周波数を持っている。
こうして、２倍速で、即ち外部クロック信号の２周期で
４つのデータが半導体記憶装置から読み出されることが
できる。
部クロック信号ＥＣＬＫの２倍の周波数を持っている。
こうして、２倍速で、即ち外部クロック信号の２周期で
４つのデータが半導体記憶装置から読み出されることが
できる。
【００７１】以上説明したように、外部クロック信号の
ｎ周期（ｎは自然数）で２ｎ個のデータを読み出すこと
ができるので、ｎ＝１，２，・・・，ｎと拡大すること
で２ｎ個のデータを連続して読み出せることは言うまで
もない。
ｎ周期（ｎは自然数）で２ｎ個のデータを読み出すこと
ができるので、ｎ＝１，２，・・・，ｎと拡大すること
で２ｎ個のデータを連続して読み出せることは言うまで
もない。
【００７２】
【発明の効果】以上述べたように、本発明の半導体記憶
装置によれば、単一の内部クロック信号が各メモリセル
アレイに対応する出力回路に供給されている。従って、
内部クロック信号のための配線が１本のため等長配線設
計が容易となる。また、供給される内部クロック信号は
単一なので、チップ領域を有効に利用することができ
る。
装置によれば、単一の内部クロック信号が各メモリセル
アレイに対応する出力回路に供給されている。従って、
内部クロック信号のための配線が１本のため等長配線設
計が容易となる。また、供給される内部クロック信号は
単一なので、チップ領域を有効に利用することができ
る。
【００７３】また、本発明の半導体記憶装置によれば、
外部クロック信号の立ち上がり又は立ち下がりの一方か
ら生成される２倍の周波数を持つため、外部クロック信
号のデューティの影響を受けなることなく内部クロック
信号の隣り合う周期が等しい。この結果、動作マージン
を広くとることができる。
外部クロック信号の立ち上がり又は立ち下がりの一方か
ら生成される２倍の周波数を持つため、外部クロック信
号のデューティの影響を受けなることなく内部クロック
信号の隣り合う周期が等しい。この結果、動作マージン
を広くとることができる。
【００７４】また、本発明の半導体記憶装置によれば、
２データのみならず、４データが倍速で読み出されるこ
とができる。
２データのみならず、４データが倍速で読み出されるこ
とができる。
【００７５】更に、本発明の半導体記憶装置によれば、
従来例と異なり、２つの内部クロック信号が本発明の内
部クロック信号ＤＣＬＫに多重化され、必要なときに分
離されている。こうして、配線エリアを削減することが
できる。
従来例と異なり、２つの内部クロック信号が本発明の内
部クロック信号ＤＣＬＫに多重化され、必要なときに分
離されている。こうして、配線エリアを削減することが
できる。
【図１】図１は、本発明の半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図２】図２は、本発明の第１の実施の形態による半導
体記憶装置の概略ブロック図である。
体記憶装置の概略ブロック図である。
【図３】図３は、本発明の第１の実施の形態による半導
体記憶装置におけるクロック信号生成部の構成を示すブ
ロック図である。
体記憶装置におけるクロック信号生成部の構成を示すブ
ロック図である。
【図４】図４は、本発明の第１の実施の形態による半導
体記憶装置における内部クロック信号の等長配線を示す
図である。
体記憶装置における内部クロック信号の等長配線を示す
図である。
【図５】図５は、本発明の第１の実施の形態による半導
体記憶装置のマルチプレクサ部の構成を示すブロック図
である。
体記憶装置のマルチプレクサ部の構成を示すブロック図
である。
【図６】図６は、本発明の第１の実施の形態による半導
体記憶装置の動作を説明するためのタイミングチャート
である。
体記憶装置の動作を説明するためのタイミングチャート
である。
【図７】図７は、本発明の第２の実施の形態による半導
体記憶装置のマルチプレクサ部の構成を示すブロック図
である。
体記憶装置のマルチプレクサ部の構成を示すブロック図
である。
【図８】本発明の第２の実施の形態による半導体記憶装
置の動作を説明するためのタイミングチャートである。
置の動作を説明するためのタイミングチャートである。
【図９】本発明の効果を説明するための図である。
【図１０】図１０は、従来の半導体記憶装置の概略構成
を示すブロック図である。
を示すブロック図である。
【図１１】従来の半導体記憶装置の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図１２】図１２は、従来例における２つのクロック信
号を供給するための等長配線の様子を示す図である。
号を供給するための等長配線の様子を示す図である。
２−１： メモリセルアレイ１ ２−２： メモリセルアレイ２ ６−１、６−２： データ増幅器 １０： 選択部 １０−１、１０−２、１０Ａ−１〜１０Ａ−４： トラ
ンスファーゲート １０−３、１０Ａ−１１〜１０Ａ−１４： インバータ ２０： クロック信号生成部 ２２： ローアドレスバッファ＆リフレッシュカウンタ
部 ２４： ローデコーダ ２６： メモリセルアレイ ２８： センスアンプ ３０： カラムデコーダ ３２： コマンドデコーダ ３４： コントロールロジック部 ３６： カラムアドレスバッファ＆バーストカウンタ部 ３８： マルチプレクサ部（ＭＵＸ） ４０： 出力ラッチバッファ ４２： ライトアンプ ４４： 入力ラッチバッファ ５０： 出力回路 １０２−１： メモリセルアレイ１ １０２−２： メモリセルアレイ２ １０６−１、１０６−２： データ増幅器 １１０： マルチプレクサ部（ＭＵＸ） １１４： 出力ラッチバッファ １ＯＬ〜４ＯＬ： データバス
ンスファーゲート １０−３、１０Ａ−１１〜１０Ａ−１４： インバータ ２０： クロック信号生成部 ２２： ローアドレスバッファ＆リフレッシュカウンタ
部 ２４： ローデコーダ ２６： メモリセルアレイ ２８： センスアンプ ３０： カラムデコーダ ３２： コマンドデコーダ ３４： コントロールロジック部 ３６： カラムアドレスバッファ＆バーストカウンタ部 ３８： マルチプレクサ部（ＭＵＸ） ４０： 出力ラッチバッファ ４２： ライトアンプ ４４： 入力ラッチバッファ ５０： 出力回路 １０２−１： メモリセルアレイ１ １０２−２： メモリセルアレイ２ １０６−１、１０６−２： データ増幅器 １１０： マルチプレクサ部（ＭＵＸ） １１４： 出力ラッチバッファ １ＯＬ〜４ＯＬ： データバス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３５４Ｒ Ｆターム(参考） 5J055 AX11 AX44 AX67 BX03 CX26 DX13 DX14 DX73 EZ29 EZ34 GX01 GX02 GX04 5M024 AA44 AA49 AA53 BB27 BB33 DD09 DD83 JJ03 JJ20 JJ35 JJ36 LL01 PP01 PP03 PP07
Claims (20)
- 【請求項１】２つのメモリセルアレイと、 外部から供給される第１クロック信号の立ち上がりまた
は立ち下がりのいずれか一方のみに基づいて単一の第２
クロック信号を生成するクロック信号生成部と、前記第
２クロック信号は、前記第１クロック信号の２倍の周波
数を有し、 前記第２クロック信号に応答して、前記第１クロック信
号の１周期の間に、前記２つのメモリ部からそれぞれ読
み出された第１データと第２データを順番に出力するマ
ルチプレクサ部とを具備する半導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 前記クロック信号生成部は、予め決められた範囲内で前
記第１クロック信号より進んだ位相を持つように前記第
２クロック信号を生成する半導体記憶装置。 - 【請求項３】第１データを転送するための第１データバ
スと、 第２データを転送するための第２データバスと、 第３データバスと、 外部から供給される第１クロック信号から単一の第２ク
ロック信号を生成するためのクロック信号生成部と、前
記第２クロック信号は、前記第１クロック信号の２倍の
周波数を有し、 前記第１クロック信号の１周期に前記第１データバスと
前記第２データバスとから前記第１データと前記第２デ
ータをそれぞれ受信し、前記第２クロック信号に応答し
て前記第１クロック信号の１周期内に前記第１データと
前記第２データを順番に前記第３データバスに出力する
マルチプレクサ部とを具備する半導体記憶装置。 - 【請求項４】請求項３に記載の半導体記憶装置におい
て、 複数のメモリセルアレイを更に具備し、 前記複数のメモリセルアレイの各々に対して前記マルチ
プレクサ部が提供され、 前記複数のメモリセルアレイの各々は第１メモリセルセ
ルアレイ部と第２メモリセルアレイ部を具備し、 前記第１データと前記第２のデータは、前記複数のメモ
リセルアレイのうちの１つの前記第１メモリセルアレイ
部と前記第２のメモリセルアレイ部から読み出され、前
記第１データバスと前記第２データバスを介して対応す
る前記マルチプレクサ部にそれぞれ供給される半導体記
憶装置。 - 【請求項５】請求項４に記載の半導体記憶装置におい
て、 前記クロック信号生成部は、前記複数のメモリセルアレ
イに対して１つ設けられ、 前記クロック信号生成部は、前記第２クロック信号を複
数の前記マルチプレクサ部に等しい遅延時間で共通に供
給する半導体記憶装置。 - 【請求項６】請求項４または５に記載の半導体記憶装置
において、 前記マルチプレクサ部は、 制御クロック信号に応答して前記第１データを前記第３
データバスに転送し、前記制御クロック信号の反転信号
に応答して前記第２データを前記第３データバスに転送
する選択部と、 前記第２クロック信号に応答して、前記第１クロック信
号の１周期に前記制御クロック信号を生成する制御クロ
ック信号生成部とを具備する半導体記憶装置。 - 【請求項７】請求項６に記載の半導体記憶装置におい
て、 前記選択部は、 前記第１データバスと前記第３データバスに接続され、
前記制御クロック信号に応答して前記第１データを前記
第３データバスに転送する第１トランスファーゲート
と、 前記第２データバスと前記第３データバスに接続され、
前記制御クロック信号の前記反転信号に応答して前記第
２データを前記第３データバスに転送する第２トランス
ファーゲートとを具備する半導体記憶装置。 - 【請求項８】請求項６又は７に記載の半導体記憶装置に
おいて、 前記制御クロック信号生成部は、リセット端子を有する
Ｄ型フリップフロップを有し、前記Ｄ型フリップフロッ
プの反転出力端子がデータ入力端子に接続され、 前記制御クロック信号は、前記第２クロック信号に応答
して前記反転出力端子から出力され、 前記Ｄ型フリップフロップは、前記リセット端子に供給
されるリセット信号に応答してリセットされる半導体記
憶装置。 - 【請求項９】請求項３乃至８のいずれかに記載の半導体
記憶装置において、 前記第１クロック信号の１周期に対応する前記第２クロ
ック信号の隣り合う周期は、長さが互いに等しい半導体
記憶装置。 - 【請求項１０】請求項３乃至９のいずれかに記載の半導
体記憶装置において、 前記クロック信号生成部は、予め決められた範囲内で前
記第１クロック信号より進んだ位相を持つように前記第
２クロック信号を生成する半導体記憶装置。 - 【請求項１１】請求項３乃至１０のいずれかに記載の半
導体記憶装置において、 前記クロック信号生成部は、前記クロック信号の立ち上
がりまたは立ち下がりのいずれか一方のみに基づいて前
記第２クロック信号を生成する半導体記憶装置。 - 【請求項１２】第１データを転送するための第１データ
バスと、 第２データを転送するための第２データバスと、 第３データを転送するための第３データバスと、 第４データを転送するための第４データバスと、 第５データバスと、 第１クロック信号から単一の第２クロック信号を生成す
るためのクロック信号生成部と、前記第２クロック信号
は、前記第１クロック信号の２倍の周波数を有し、 前記第２クロック信号の２周期内に前記第１から第４デ
ータバスから前記第１から第４データをそれぞれ受信
し、前記第２クロック信号に応答して前記第１クロック
信号の第１周期内に前記第１データと前記第２データを
順番に前記第５データバスに出力し、前記第１周期に続
く前記第１クロック信号の第２周期に前記第３データと
前記第４データを順番に前記第５データバスに出力する
マルチプレクサ部とを具備する半導体記憶装置。 - 【請求項１３】請求項１２に記載の半導体記憶装置にお
いて、 複数のメモリセルアレイを更に具備し、 前記複数のメモリセルアレイの各々に対して前記マルチ
プレクサ部が提供され、 前記複数のメモリセルアレイの各々は第１から第４メモ
リセルセルアレイ部を具備し、 前記第１から第４データは、前記複数のメモリセルアレ
イのうちの１つの前記第１から第４メモリセルアレイ部
から読み出され、前記第１から第４のデータバスを介し
て、対応する前記マルチプレクサ部に供給される半導体
記憶装置。 - 【請求項１４】請求項１３に記載の半導体記憶装置にお
いて、 前記クロック信号生成部は、前記複数のメモリセルアレ
イに対して１つ設けられ、 前記クロック信号生成部は、前記第２クロック信号を複
数の前記マルチプレクサ部に等しい遅延時間で共通に供
給する半導体記憶装置。 - 【請求項１５】請求項１２乃至１４のいずれかに記載の
半導体記憶装置において、 前記マルチプレクサ部は、 第１から第４の制御クロック信号に応答して前記第１か
ら第４データを前記第５データバスにそれぞれ転送する
選択部と、 前記第２クロック信号に応答して、前記第１クロック信
号の前記第１周期に前記第１と第２の制御クロック信号
を生成し、前記第１クロック信号の前記第２周期に前記
第３と第４の制御クロック信号を生成する制御クロック
信号生成部とを具備する半導体記憶装置。 - 【請求項１６】請求項１５に記載の半導体記憶装置にお
いて、 前記選択部は、 前記第１データバスと前記第５データバスに接続され、
前記第１制御クロック信号に応答して前記第１データを
前記第５データバスに転送する第１トランスファーゲー
トと、 前記第２データバスと前記第５データバスに接続され、
前記第２制御クロック信号に応答して前記第２データを
前記第５データバスに転送する第２トランスファーゲー
トと前記第３データバスと前記第５データバスに接続さ
れ、前記第３制御クロック信号に応答して前記第３デー
タを前記第５データバスに転送する第３トランスファー
ゲートと、 前記第４データバスと前記第５データバスに接続され、
前記第４制御クロック信号に応答して前記第４データを
前記第５データバスに転送する第４トランスファーゲー
トとを具備する半導体記憶装置。 - 【請求項１７】請求項１５又は１６に記載の半導体記憶
装置において、 前記制御クロック信号生成部は、リセット端子を有する
カウンタを有し、前記カウンタは、前記第２クロック信
号をカウントして前記第１から第４の制御クロック信号
を出力し、 前記カウンタは、前記リセット端子に供給されるリセッ
ト信号に応答してリセットされる半導体記憶装置。 - 【請求項１８】請求項１２乃至１７のいずれかに記載の
半導体記憶装置において、 前記第１クロック信号の１周期に対応する前記第２クロ
ック信号の隣り合う周期は、長さが互いに等しい半導体
記憶装置。 - 【請求項１９】請求項１２乃至１８のいずれかに記載の
半導体記憶装置において、 前記クロック信号生成部は、予め決められた範囲内で前
記第１クロック信号より進んだ位相を持つように前記第
２クロック信号を生成する半導体記憶装置。 - 【請求項２０】請求項１２乃至１９のいずれかに記載の
半導体記憶装置において、 前記クロック信号生成部は、前記クロック信号の立ち上
がりまたは立ち下がりのいずれか一方のみに基づいて前
記第２クロック信号を生成する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001108355A JP2002304886A (ja) | 2001-04-06 | 2001-04-06 | 半導体記憶装置 |
| TW091105182A TW588379B (en) | 2001-04-06 | 2002-03-19 | Semiconductor memory device with single clock signal line |
| US10/113,562 US6574163B2 (en) | 2001-04-06 | 2002-04-02 | Semiconductor memory device with single clock signal line |
| KR10-2002-0018807A KR100432451B1 (ko) | 2001-04-06 | 2002-04-06 | 단일의 클럭 신호선을 갖는 반도체 메모리 장치 |
| CNB021061858A CN1181614C (zh) | 2001-04-06 | 2002-04-08 | 具有单个时钟信号线的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001108355A JP2002304886A (ja) | 2001-04-06 | 2001-04-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304886A true JP2002304886A (ja) | 2002-10-18 |
Family
ID=18960509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001108355A Pending JP2002304886A (ja) | 2001-04-06 | 2001-04-06 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6574163B2 (ja) |
| JP (1) | JP2002304886A (ja) |
| KR (1) | KR100432451B1 (ja) |
| CN (1) | CN1181614C (ja) |
| TW (1) | TW588379B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006067852A1 (ja) * | 2004-12-24 | 2006-06-29 | Spansion Llc | 同期型記憶装置、およびその制御方法 |
| KR100870753B1 (ko) * | 2007-06-20 | 2008-11-26 | 스펜션 엘엘씨 | 동기형 기억 장치 및 그 제어 방법 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
| JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928026B2 (en) | 2002-03-19 | 2005-08-09 | Broadcom Corporation | Synchronous global controller for enhanced pipelining |
| JP3776847B2 (ja) * | 2002-07-24 | 2006-05-17 | エルピーダメモリ株式会社 | クロック同期回路及び半導体装置 |
| KR100498448B1 (ko) * | 2002-09-30 | 2005-07-01 | 삼성전자주식회사 | 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법 |
| JP4236439B2 (ja) * | 2002-10-03 | 2009-03-11 | 株式会社ルネサステクノロジ | マルチポートメモリ回路 |
| US7404116B2 (en) * | 2002-11-13 | 2008-07-22 | Etron Technology, Inc. | Semiconductor integrated circuit with full-speed data transition scheme for DDR SDRAM at internally doubled clock testing application |
| KR100455398B1 (ko) * | 2002-12-13 | 2004-11-06 | 삼성전자주식회사 | 동작 속도가 향상된 데이터 래치 회로. |
| KR100670682B1 (ko) | 2005-02-04 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 |
| US7403417B2 (en) * | 2005-11-23 | 2008-07-22 | Infineon Technologies Flash Gmbh & Co. Kg | Non-volatile semiconductor memory device and method for operating a non-volatile memory device |
| US7385855B2 (en) * | 2005-12-26 | 2008-06-10 | Ememory Technology Inc. | Nonvolatile memory device having self reprogramming function |
| KR100945929B1 (ko) | 2008-03-17 | 2010-03-05 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
| TWI507877B (zh) * | 2013-04-15 | 2015-11-11 | Winbond Electronics Corp | 介面電路及串列介面記憶體的存取模式選擇方法 |
| CN105204600B (zh) * | 2015-09-16 | 2018-10-12 | 上海斐讯数据通信技术有限公司 | 一种i2c总线复用实现集成芯片复位方法、***及电子设备 |
| CN105575433B (zh) * | 2015-12-10 | 2019-11-22 | 北京兆易创新科技股份有限公司 | Nand存储器及其平衡wl电压建立时间的装置 |
| GB201603589D0 (en) * | 2016-03-01 | 2016-04-13 | Surecore Ltd | Memory unit |
| KR102641515B1 (ko) * | 2016-09-19 | 2024-02-28 | 삼성전자주식회사 | 메모리 장치 및 그것의 클록 분배 방법 |
| US10269420B2 (en) | 2016-12-13 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with symmetric read current profile and read method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150823A (ja) * | 1998-11-12 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置とその形成方法及びその方法を記録した記録媒体 |
| JP2000251468A (ja) * | 1999-02-11 | 2000-09-14 | Infineon Technol North America Corp | 半導体メモリ |
| JP2001023371A (ja) * | 1999-07-12 | 2001-01-26 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450538A (en) * | 1978-12-23 | 1984-05-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Address accessed memory device having parallel to serial conversion |
| US5093805A (en) * | 1990-06-20 | 1992-03-03 | Cypress Semiconductor Corporation | Non-binary memory array |
| US5506810A (en) * | 1994-08-16 | 1996-04-09 | Cirrus Logic, Inc. | Dual bank memory and systems using the same |
| JP3577119B2 (ja) * | 1994-11-01 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| FR2726934B1 (fr) * | 1994-11-10 | 1997-01-17 | Sgs Thomson Microelectronics | Procede de lecture anticipee de memoire a acces serie et memoire s'y rapportant |
| JP3309782B2 (ja) | 1997-06-10 | 2002-07-29 | 日本電気株式会社 | 半導体集積回路 |
| KR19990005986A (ko) | 1997-06-30 | 1999-01-25 | 김영환 | 주파수 증폭기를 이용한 고속 클럭 시스템 |
| US5856947A (en) * | 1997-08-27 | 1999-01-05 | S3 Incorporated | Integrated DRAM with high speed interleaving |
| JPH11163689A (ja) | 1997-11-27 | 1999-06-18 | Nec Ic Microcomput Syst Ltd | クロック逓倍回路 |
| KR100278653B1 (ko) * | 1998-01-23 | 2001-02-01 | 윤종용 | 이중 데이터율 모드 반도체 메모리 장치 |
| JP3289701B2 (ja) | 1999-04-12 | 2002-06-10 | 日本電気株式会社 | 半導体記憶装置 |
| US6400631B1 (en) * | 2000-09-15 | 2002-06-04 | Intel Corporation | Circuit, system and method for executing a refresh in an active memory bank |
-
2001
- 2001-04-06 JP JP2001108355A patent/JP2002304886A/ja active Pending
-
2002
- 2002-03-19 TW TW091105182A patent/TW588379B/zh not_active IP Right Cessation
- 2002-04-02 US US10/113,562 patent/US6574163B2/en not_active Expired - Lifetime
- 2002-04-06 KR KR10-2002-0018807A patent/KR100432451B1/ko active IP Right Grant
- 2002-04-08 CN CNB021061858A patent/CN1181614C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150823A (ja) * | 1998-11-12 | 2000-05-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置とその形成方法及びその方法を記録した記録媒体 |
| JP2000251468A (ja) * | 1999-02-11 | 2000-09-14 | Infineon Technol North America Corp | 半導体メモリ |
| JP2001023371A (ja) * | 1999-07-12 | 2001-01-26 | Fujitsu Ltd | 半導体集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006067852A1 (ja) * | 2004-12-24 | 2006-06-29 | Spansion Llc | 同期型記憶装置、およびその制御方法 |
| US7239574B2 (en) | 2004-12-24 | 2007-07-03 | Spansion Llc | Synchronous storage device and control method therefor |
| JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
| KR100870753B1 (ko) * | 2007-06-20 | 2008-11-26 | 스펜션 엘엘씨 | 동기형 기억 장치 및 그 제어 방법 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020145936A1 (en) | 2002-10-10 |
| CN1380746A (zh) | 2002-11-20 |
| KR20020079502A (ko) | 2002-10-19 |
| TW588379B (en) | 2004-05-21 |
| KR100432451B1 (ko) | 2004-05-22 |
| US6574163B2 (en) | 2003-06-03 |
| CN1181614C (zh) | 2004-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002304886A (ja) | 半導体記憶装置 | |
| JP4787988B2 (ja) | ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、及びダブルデータレートダイナミックランダムアクセスメモリ | |
| KR100256004B1 (ko) | 반도체 기억 장치 시스템 및 반도체 기억 장치 | |
| EP1068619B1 (en) | Semiconductor memory asynchronous pipeline | |
| JP4070051B2 (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
| JP2004110906A (ja) | 半導体記憶装置 | |
| JP3259696B2 (ja) | 同期型半導体記憶装置 | |
| CN110366755B (zh) | 在半导体存储器中提供内部存储器命令及控制信号的设备及方法 | |
| JP2001060392A (ja) | 半導体装置 | |
| US20110298512A1 (en) | Circuit, system and method for controlling read latency | |
| JP2000182399A (ja) | 半導体記憶装置及びその制御方法 | |
| US6539454B2 (en) | Semiconductor memory asynchronous pipeline | |
| JP2009140322A (ja) | タイミング制御回路および半導体記憶装置 | |
| JP2011108300A (ja) | 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム | |
| TW565856B (en) | Switch circuit able to improve the memory write timing and the operating method thereof | |
| JP2003272379A (ja) | 半導体記憶装置 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| JPH1021684A (ja) | 同期型半導体記憶装置 | |
| US7791963B2 (en) | Semiconductor memory device and operation method thereof | |
| US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same | |
| KR100197570B1 (ko) | 고성능 동기 반도체 메모리 장치의 클럭 패드 배치 구조 | |
| JP4221423B2 (ja) | コマンド制御回路 | |
| JP2001236782A (ja) | 同期型ｄｒａｍ | |
| US6970395B2 (en) | Memory device and method of reading data from a memory device | |
| JPH1125671A (ja) | Ｓｄｒａｍ及びデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060822 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101214 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110214 |