JP3284068B2 - 強化駆動能力を持つアンプ出力段 - Google Patents
強化駆動能力を持つアンプ出力段Info
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- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、アンプ回路に関
し、特に高電圧演算増幅器を含むアンプの出力段の設計
に関する。
し、特に高電圧演算増幅器を含むアンプの出力段の設計
に関する。
【０００２】
【従来の技術】高電圧モノリシック演算増幅器および他
の高電圧アンプの出力段の出力ドライバとして、高電圧
Ｎチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）トラ
ンジスタ、またはラテラル二重拡散金属酸化物半導体
（ＬＤＭＯＳ）トランジスタを使用することは周知であ
る。さらに、ある種のアンプの用途に従い安定性を考慮
して、ソース出力構成に上記トランジスタを使用するこ
とも周知である。ソース出力構成は、各装置のソース・
ターミナルがアンプの出力ターミナルに接続するよう
に、ＭＯＳ Ｐチャネル出力駆動トランジスタおよびＭ
ＯＳ Ｎチャネル出力駆動トランジスタを組み合わせる
ことによって形成される。
の高電圧アンプの出力段の出力ドライバとして、高電圧
Ｎチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）トラ
ンジスタ、またはラテラル二重拡散金属酸化物半導体
（ＬＤＭＯＳ）トランジスタを使用することは周知であ
る。さらに、ある種のアンプの用途に従い安定性を考慮
して、ソース出力構成に上記トランジスタを使用するこ
とも周知である。ソース出力構成は、各装置のソース・
ターミナルがアンプの出力ターミナルに接続するよう
に、ＭＯＳ Ｐチャネル出力駆動トランジスタおよびＭ
ＯＳ Ｎチャネル出力駆動トランジスタを組み合わせる
ことによって形成される。
【０００３】ソース出力構成は、複雑な負荷インピーダ
ンスを駆動しなければならないような用途の場合非常に
有利である。ソース出力構成は、ほとんどが抵抗性の固
有の低い出力インピーダンスを持つ。このため、電話線
回路のような負荷が複雑であるために、有意の位相シフ
トが起こる場合には、周波数が演算増幅器の単位利得周
波数より高くなり、その結果安定性が維持される。さら
に、上記用途の出力段の特性は、高い周波数レスポンス
と適度な供給負荷電流を含む。
ンスを駆動しなければならないような用途の場合非常に
有利である。ソース出力構成は、ほとんどが抵抗性の固
有の低い出力インピーダンスを持つ。このため、電話線
回路のような負荷が複雑であるために、有意の位相シフ
トが起こる場合には、周波数が演算増幅器の単位利得周
波数より高くなり、その結果安定性が維持される。さら
に、上記用途の出力段の特性は、高い周波数レスポンス
と適度な供給負荷電流を含む。
【０００４】例えば、電話線のバッテリ給電回路で使用
する場合には、すべての動作条件の下で適当な安定性の
余裕を確保するには、ソース出力構成が必要になる。し
かし、演算増幅器の負の電源電圧に近い全定格電流で出
力を駆動する能力も、同様に重要である。通常の電話線
回路の要件は、約１．５ボルトの負の電源電圧までの間
で、電話線に約４０ミリアンペアまでの電流を駆動する
能力である。
する場合には、すべての動作条件の下で適当な安定性の
余裕を確保するには、ソース出力構成が必要になる。し
かし、演算増幅器の負の電源電圧に近い全定格電流で出
力を駆動する能力も、同様に重要である。通常の電話線
回路の要件は、約１．５ボルトの負の電源電圧までの間
で、電話線に約４０ミリアンペアまでの電流を駆動する
能力である。
【０００５】図１は、従来の演算増幅器の出力段の略図
である。本明細書のすべての図面おいては、ＤＭＯＳト
ランジスタおよび絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）はＭで示し、抵抗はＲで示す。
である。本明細書のすべての図面おいては、ＤＭＯＳト
ランジスタおよび絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）はＭで示し、抵抗はＲで示す。
【０００６】同様に、本明細書に図示し、記載する同じ
チャネルの長さを持つすべてのＩＧＦＥＴの場合には、
（ミクロン単位の）それぞれのチャネル幅の乗算係数は
比較のためのものであって、類似の装置を正しく選択す
るのを助けるためのものである。例えば、ＰチャネルＩ
ＧＦＥＴ Ｍ２（ｘ１００）は、１００のチャネル幅係
数を持ち、両方が同じチャネル長を持つと仮定した場
合、その性能特性は、並列に接続した１００のＰチャネ
ルＩＧＦＥＴ Ｍ４（ｘ１）に等しくなる。この装置
は、また本明細書に図示し、記載するすべてのＤＭＯＳ
に使用されている。一般的にいって、より広いチャネル
幅を持つ装置は、通常、物理的により大型になるが、こ
の関係は必ずしも比例関係にあるわけではない。
チャネルの長さを持つすべてのＩＧＦＥＴの場合には、
（ミクロン単位の）それぞれのチャネル幅の乗算係数は
比較のためのものであって、類似の装置を正しく選択す
るのを助けるためのものである。例えば、ＰチャネルＩ
ＧＦＥＴ Ｍ２（ｘ１００）は、１００のチャネル幅係
数を持ち、両方が同じチャネル長を持つと仮定した場
合、その性能特性は、並列に接続した１００のＰチャネ
ルＩＧＦＥＴ Ｍ４（ｘ１）に等しくなる。この装置
は、また本明細書に図示し、記載するすべてのＤＭＯＳ
に使用されている。一般的にいって、より広いチャネル
幅を持つ装置は、通常、物理的により大型になるが、こ
の関係は必ずしも比例関係にあるわけではない。
【０００７】従来の高電圧演算増幅器の場合には、出力
段は通常バイポーラＮＰＮまたはＭＯＳ Ｎチャネルト
ランジスタを使用する正の駆動トランジスタを含む準相
補構成、およびバイポーラＰＮＰまたはＭＯＳ Ｐチャ
ネル・トランジスタのどちらかを持つ合成装置を使用す
る負の駆動構成である。相補出力構成は、出力駆動トラ
ンジスタの内の少なくとも一つの代わりに、全体で上記
の単一の出力駆動トランジスタとして動作する合成回路
を使用すると、準相補構成となる。通常、性能が優れ、
製造が容易なので、ＰＮＰまたはＭＯＳ Ｐチャネル駆
動トランジスタの代わりに合成回路が使用される。
段は通常バイポーラＮＰＮまたはＭＯＳ Ｎチャネルト
ランジスタを使用する正の駆動トランジスタを含む準相
補構成、およびバイポーラＰＮＰまたはＭＯＳ Ｐチャ
ネル・トランジスタのどちらかを持つ合成装置を使用す
る負の駆動構成である。相補出力構成は、出力駆動トラ
ンジスタの内の少なくとも一つの代わりに、全体で上記
の単一の出力駆動トランジスタとして動作する合成回路
を使用すると、準相補構成となる。通常、性能が優れ、
製造が容易なので、ＰＮＰまたはＭＯＳ Ｐチャネル駆
動トランジスタの代わりに合成回路が使用される。
【０００８】図１について説明すると、この図は準相補
出力段１２を持つ、従来の演算増幅器１０である。演算
増幅器１０は、反転入力ターミナル１６、非反転入力タ
ーミナル１８および出力ターミナル２２を含む（全体が
参照番号１４で表される）第一段を持つ。同様に、第一
段１４は正の電源またはレール２４および負の電源レー
ル２６に接続している。説明の便宜上、第一段１４は、
通常、図１に図示していない従来の演算増幅器のすべて
の段を表す。すなわち、第一段１４は、従来の演算増幅
器の入力段、バイアス段等を表す。
出力段１２を持つ、従来の演算増幅器１０である。演算
増幅器１０は、反転入力ターミナル１６、非反転入力タ
ーミナル１８および出力ターミナル２２を含む（全体が
参照番号１４で表される）第一段を持つ。同様に、第一
段１４は正の電源またはレール２４および負の電源レー
ル２６に接続している。説明の便宜上、第一段１４は、
通常、図１に図示していない従来の演算増幅器のすべて
の段を表す。すなわち、第一段１４は、従来の演算増幅
器の入力段、バイアス段等を表す。
【０００９】定電流源３２は、正の電源電圧２４および
ノード９１との間に接続している。ＮチャネルＤＭＯＳ
トランジスタＭ３は、図に示すように、負の電源電圧２
６と第一段１４およびノード９２からの出力ターミナル
２２との間に接続している。電流源３２もＤＭＯＳトラ
ンジスタＭ３も、従来通り、演算増幅器の入力段および
出力段の間の第二段の一部と見なされる。それ故、説明
の便宜上、第一段１４または出力段１２の一部とは見な
さない。
ノード９１との間に接続している。ＮチャネルＤＭＯＳ
トランジスタＭ３は、図に示すように、負の電源電圧２
６と第一段１４およびノード９２からの出力ターミナル
２２との間に接続している。電流源３２もＤＭＯＳトラ
ンジスタＭ３も、従来通り、演算増幅器の入力段および
出力段の間の第二段の一部と見なされる。それ故、説明
の便宜上、第一段１４または出力段１２の一部とは見な
さない。
【００１０】演算増幅器１０の出力段１２においては、
ＰチャネルＩＧＦＥＴ Ｍ２（ｘ１００）に接続してい
るダイオードおよびＮチャネルＤＭＯＳトランジスタＭ
１（Ｘ１００）のような、静電流制御トランジスタは、
図に示すように、ノード９１および９２の間に接続して
いるダイオードである。例えば、ＤＭＯＳトランジスタ
Ｍ１のゲートおよびドレインは、ノード９１に接続し、
電源はＰチャネルＩＧＦＥＴ Ｍ２の電源に接続してい
る。ＰチャネルＩＧＦＥＴ Ｍ２のゲートおよびドレイ
ンは、ノード９２に接続し、それ故、従来第二段アンプ
・トランジスタと呼ばれるＤＭＯＳトランジスタＭ３の
ドレインに接続している。
ＰチャネルＩＧＦＥＴ Ｍ２（ｘ１００）に接続してい
るダイオードおよびＮチャネルＤＭＯＳトランジスタＭ
１（Ｘ１００）のような、静電流制御トランジスタは、
図に示すように、ノード９１および９２の間に接続して
いるダイオードである。例えば、ＤＭＯＳトランジスタ
Ｍ１のゲートおよびドレインは、ノード９１に接続し、
電源はＰチャネルＩＧＦＥＴ Ｍ２の電源に接続してい
る。ＰチャネルＩＧＦＥＴ Ｍ２のゲートおよびドレイ
ンは、ノード９２に接続し、それ故、従来第二段アンプ
・トランジスタと呼ばれるＤＭＯＳトランジスタＭ３の
ドレインに接続している。
【００１１】また、そのソースがノード９３を通して、
演算増幅器１０の出力ターミナル３６に直接接続してい
る、高電圧ＰチャネルＩＧＦＥＴ Ｍ４（ｘ１）ゲート
は、ノード９２に接続している。Ｍ４のゲートは、抵抗
Ｒ１（通常、１０キロオーム）の一方の端部および、後
で説明するＮチャネルＤＭＯＳトランジスタＭ７のゲー
トに接続している。抵抗Ｒ１の他方の端部は、Ｎチャネ
ルＤＭＯＳトランジスタＭ５（ｘ５）に接続している、
ダイオードのドレインおよびゲートに接続している。Ｄ
ＭＯＳトランジスタＭ５のソースは、負の電源電圧２６
に接続している。
演算増幅器１０の出力ターミナル３６に直接接続してい
る、高電圧ＰチャネルＩＧＦＥＴ Ｍ４（ｘ１）ゲート
は、ノード９２に接続している。Ｍ４のゲートは、抵抗
Ｒ１（通常、１０キロオーム）の一方の端部および、後
で説明するＮチャネルＤＭＯＳトランジスタＭ７のゲー
トに接続している。抵抗Ｒ１の他方の端部は、Ｎチャネ
ルＤＭＯＳトランジスタＭ５（ｘ５）に接続している、
ダイオードのドレインおよびゲートに接続している。Ｄ
ＭＯＳトランジスタＭ５のソースは、負の電源電圧２６
に接続している。
【００１２】ＮチャネルＤＭＯＳトランジスタＭ６（ｘ
１００）のドレインは、正の電源電圧２４に接続してい
る。ＤＭＯＳトランジスタＭ６（ｘ１００）のゲートは
ノード９１に接続し、すでに説明したように、定電流源
３２およびＤＭＯＳトランジスタＭ１に接続しているダ
イオードのゲートおよびドレインに接続している。ＤＭ
ＯＳトランジスタＭ６のソースは、ノード９３を通し
て、出力ターミナル３６に直結している。
１００）のドレインは、正の電源電圧２４に接続してい
る。ＤＭＯＳトランジスタＭ６（ｘ１００）のゲートは
ノード９１に接続し、すでに説明したように、定電流源
３２およびＤＭＯＳトランジスタＭ１に接続しているダ
イオードのゲートおよびドレインに接続している。ＤＭ
ＯＳトランジスタＭ６のソースは、ノード９３を通し
て、出力ターミナル３６に直結している。
【００１３】通常、演算増幅器１０で使用されている最
終構成素子は、ＮチャネルＤＭＯＳトランジスタＭ７
（ｘ１００）であり、そのドレインはノード９３を通し
て、出力ターミナル３６に接続している。すでに説明し
たように、ゲートＭ７は、図に示すように、抵抗Ｒ１の
一方の端部と共に、Ｍ４のドレインに接続している。Ｍ
７のソースは、負の電源電圧２６に接続している。
終構成素子は、ＮチャネルＤＭＯＳトランジスタＭ７
（ｘ１００）であり、そのドレインはノード９３を通し
て、出力ターミナル３６に接続している。すでに説明し
たように、ゲートＭ７は、図に示すように、抵抗Ｒ１の
一方の端部と共に、Ｍ４のドレインに接続している。Ｍ
７のソースは、負の電源電圧２６に接続している。
【００１４】この構成の場合には、Ｍ４、Ｍ５、Ｒ１お
よびＭ７は、全体で、そのソースが出力ターミナル３６
に直結し、そのドレインが負の電源電圧２６に接続し、
そのゲートがノード９２に接続しているＰチャネルＤＭ
ＯＳとして機能する合成駆動回路（参照番号３８で示
す）を形成している。このようにして、合成回路３８は
ＤＭＯＳトランジスタＭ６と結合し、すでに説明したよ
うに、安定性に関するソース出力要件を満足する。
よびＭ７は、全体で、そのソースが出力ターミナル３６
に直結し、そのドレインが負の電源電圧２６に接続し、
そのゲートがノード９２に接続しているＰチャネルＤＭ
ＯＳとして機能する合成駆動回路（参照番号３８で示
す）を形成している。このようにして、合成回路３８は
ＤＭＯＳトランジスタＭ６と結合し、すでに説明したよ
うに、安定性に関するソース出力要件を満足する。
【００１５】一般的に、ＤＭＯＳトランジスタＭ１、Ｉ
ＧＦＥＴ Ｍ２およびＩＧＦＥＴＭ４およびＤＭＯＳト
ランジスタ Ｍ６のゲートは、全体で演算増幅器１０の
出力段１２の制御側の入力側または出力側を構成してい
る。同様に、ＤＭＯＳトランジスタＭ６のドレインおよ
びソース、およびＩＧＦＥＴ Ｍ４のドレインおよびソ
ース、および合成駆動回路３８の残りの部分は、全体
で、出力段１２の出力側を構成している。
ＧＦＥＴ Ｍ２およびＩＧＦＥＴＭ４およびＤＭＯＳト
ランジスタ Ｍ６のゲートは、全体で演算増幅器１０の
出力段１２の制御側の入力側または出力側を構成してい
る。同様に、ＤＭＯＳトランジスタＭ６のドレインおよ
びソース、およびＩＧＦＥＴ Ｍ４のドレインおよびソ
ース、および合成駆動回路３８の残りの部分は、全体
で、出力段１２の出力側を構成している。
【００１６】動作中、（例えば、反転入力ターミナル１
６での電圧上昇に応じて、また非反転入力ターミナル１
８のところの電圧降下に応じて）ノード９２の電圧が負
の電源電圧２６に近づくと、Ｍ４のソース−ゲート間電
流が増大し、Ｍ７のゲートードレイン間電圧が増大す
る。これにより、Ｍ７のドレイン−ソース間電流が増大
し、それにより、演算増幅器１０の出力電圧の数値が負
の電源電圧２６に向かって、負の方向に変化する。出力
電圧（例えば、ノード９３電圧）が負の方向に変化し、
Ｍ７のゲート電圧が正の方向に変化すると、Ｍ４のソー
スードレイン間電圧がゼロに向かって下降する。
６での電圧上昇に応じて、また非反転入力ターミナル１
８のところの電圧降下に応じて）ノード９２の電圧が負
の電源電圧２６に近づくと、Ｍ４のソース−ゲート間電
流が増大し、Ｍ７のゲートードレイン間電圧が増大す
る。これにより、Ｍ７のドレイン−ソース間電流が増大
し、それにより、演算増幅器１０の出力電圧の数値が負
の電源電圧２６に向かって、負の方向に変化する。出力
電圧（例えば、ノード９３電圧）が負の方向に変化し、
Ｍ７のゲート電圧が正の方向に変化すると、Ｍ４のソー
スードレイン間電圧がゼロに向かって下降する。
【００１７】この電圧がＩＧＦＥＴ Ｍ４の「三極管」
領域に達すると、すなわち、ノード９２の電圧がそれ以
上に降下しても、Ｍ４のドレイン電流がもはや増大しな
くなると、演算増幅器は負制限駆動条件に達する。通
常、「三極管」領域電圧は、Ｍ４のドレイン−ソース間
で約０．５ボルトであり、この電圧になると、負電源電
圧２６から約３．５ボルトのこの回路に対する（出力タ
ーミナル３６における）出力電圧は最低になる。それ
故、この回路は負の電源電圧２６から約１．５ボルト以
内で駆動しなければならない。例えば、電話線回路等に
出力を送ることはできない。
領域に達すると、すなわち、ノード９２の電圧がそれ以
上に降下しても、Ｍ４のドレイン電流がもはや増大しな
くなると、演算増幅器は負制限駆動条件に達する。通
常、「三極管」領域電圧は、Ｍ４のドレイン−ソース間
で約０．５ボルトであり、この電圧になると、負電源電
圧２６から約３．５ボルトのこの回路に対する（出力タ
ーミナル３６における）出力電圧は最低になる。それ
故、この回路は負の電源電圧２６から約１．５ボルト以
内で駆動しなければならない。例えば、電話線回路等に
出力を送ることはできない。
【００１８】この電話線バッテリ給電回路は、その内部
で演算増幅器が出力ドライバの負の駆動部分に対して、
電力ＰＮＰトランジスタを使用している相補バイポーラ
集積回路（ＣＢＩＣ）技術を使用している。しかし、こ
のような構成は、モノリシックの場合には、本発明の高
電圧ＭＯＳスイッチおよび論理回路と互換性を持たな
い。さらに、現在使用されているＭＯＳ技術、特に高電
圧ＭＯＳ技術は、ＰＮＰトランジスタの高性能をサポー
トしない。
で演算増幅器が出力ドライバの負の駆動部分に対して、
電力ＰＮＰトランジスタを使用している相補バイポーラ
集積回路（ＣＢＩＣ）技術を使用している。しかし、こ
のような構成は、モノリシックの場合には、本発明の高
電圧ＭＯＳスイッチおよび論理回路と互換性を持たな
い。さらに、現在使用されているＭＯＳ技術、特に高電
圧ＭＯＳ技術は、ＰＮＰトランジスタの高性能をサポー
トしない。
【００１９】上記駆動要件を満足し、安定性を維持する
ために必要なソース出力構成または他の適当な構成を保
持している、入手可能な高電圧アンプの出力段回路構成
を使用することが望ましい。
ために必要なソース出力構成または他の適当な構成を保
持している、入手可能な高電圧アンプの出力段回路構成
を使用することが望ましい。
【００２０】
【課題を解決するための手段】本発明は特許請求の範囲
に定義してある。本発明の種々の実施例は、改良型出力
段を持つアンプを含む。特に、本発明の種々の実施例
は、負の電源電圧付近で、強化出力ドライバ能力を持つ
出力段を備えたアンプを含む。本発明の出力段は、電流
転送器または転送装置と共に、電圧検出装置を含む。電
圧検出装置は、アンプ出力の出力段への入力との間の電
位差を、正の電源電圧に転送し、負の出力ドライバに加
えられる制御電流に変換する。電圧検出装置に接続して
いる電流転送器により、出力構成を適当に安定に維持し
ながら、アンプ出力を、負の電源電圧（例えば、約１．
５ボルト以内）に非常に近い全定格電流（例えば、約４
０ミリアンペア）で、駆動することができる。
に定義してある。本発明の種々の実施例は、改良型出力
段を持つアンプを含む。特に、本発明の種々の実施例
は、負の電源電圧付近で、強化出力ドライバ能力を持つ
出力段を備えたアンプを含む。本発明の出力段は、電流
転送器または転送装置と共に、電圧検出装置を含む。電
圧検出装置は、アンプ出力の出力段への入力との間の電
位差を、正の電源電圧に転送し、負の出力ドライバに加
えられる制御電流に変換する。電圧検出装置に接続して
いる電流転送器により、出力構成を適当に安定に維持し
ながら、アンプ出力を、負の電源電圧（例えば、約１．
５ボルト以内）に非常に近い全定格電流（例えば、約４
０ミリアンペア）で、駆動することができる。
【００２１】
【発明の実施の形態】以下に詳細に説明する回路の発明
に関する部分は、一般的に正の電源電圧付近の出力段の
制御側から電流を回送または転送し、それを負の駆動合
成回路に加えることにより、従来の演算増幅器のいろい
ろな問題を解決する。特に、電流転送器または電流転送
装置は、転送された電流が負の出力ドライバに供給され
るように、通常出力段の制御側と出力側との間に接続さ
れている。
に関する部分は、一般的に正の電源電圧付近の出力段の
制御側から電流を回送または転送し、それを負の駆動合
成回路に加えることにより、従来の演算増幅器のいろい
ろな問題を解決する。特に、電流転送器または電流転送
装置は、転送された電流が負の出力ドライバに供給され
るように、通常出力段の制御側と出力側との間に接続さ
れている。
【００２２】説明の便宜上、「電流転送器」という用語
は、例えば、負の電源電圧の約１．５ボルトの範囲内
で、約４０ミリアンペアまでの電流を駆動することがで
きるように、電流を転送することによって、負の出力ド
ライバの駆動能力を改善する任意の適当な装置または装
置の配列であると理解されたい。同様に、説明の便宜
上、「電圧検出装置」または「電位差検出装置」という
用語は、電流を制御するために、二つの電圧の間の差を
変換する装置または装置の配列であると理解されたい。
以下に説明するように、電流を電流転送器により転送す
るのは、電圧検出装置からのこの制御電流である。
は、例えば、負の電源電圧の約１．５ボルトの範囲内
で、約４０ミリアンペアまでの電流を駆動することがで
きるように、電流を転送することによって、負の出力ド
ライバの駆動能力を改善する任意の適当な装置または装
置の配列であると理解されたい。同様に、説明の便宜
上、「電圧検出装置」または「電位差検出装置」という
用語は、電流を制御するために、二つの電圧の間の差を
変換する装置または装置の配列であると理解されたい。
以下に説明するように、電流を電流転送器により転送す
るのは、電圧検出装置からのこの制御電流である。
【００２３】例えば、図２においては、本発明の実施例
は、演算増幅器を含む現在の信号源の出力に動作できる
ように接続することができる。この実施例においては、
電圧検出器１０２は、現在のアンプまたは他の信号源
（図示せず）の出力に動作できるように接続している入
力ターミナル１０４と、配列の出力ターミナル１０６と
の間に動作できるように接続されている。電流転送器１
１０は、正の電源電圧１１２および電圧検出装置１０２
に動作できるように接続されている。電流転送器１１０
は、出力ターミナル１０６と負の電源電圧１１６との間
に接続している負の電源電圧１１４に動作できるように
接続している。
は、演算増幅器を含む現在の信号源の出力に動作できる
ように接続することができる。この実施例においては、
電圧検出器１０２は、現在のアンプまたは他の信号源
（図示せず）の出力に動作できるように接続している入
力ターミナル１０４と、配列の出力ターミナル１０６と
の間に動作できるように接続されている。電流転送器１
１０は、正の電源電圧１１２および電圧検出装置１０２
に動作できるように接続されている。電流転送器１１０
は、出力ターミナル１０６と負の電源電圧１１６との間
に接続している負の電源電圧１１４に動作できるように
接続している。
【００２４】電流転送器１１０は、電流ミラー配置のよ
うな、任意の適当な電流転送配列を含む。同様に、負の
出力ドライバ１１４は、例えば、図１に示し、すでに説
明したように、負のドライバにような負の出力ドライバ
として機能する任意の配列である。同様に、電圧検出装
置１０２は、二つの電圧の差を制御電流に変換する任意
の周知の装置または装置の配列である。
うな、任意の適当な電流転送配列を含む。同様に、負の
出力ドライバ１１４は、例えば、図１に示し、すでに説
明したように、負のドライバにような負の出力ドライバ
として機能する任意の配列である。同様に、電圧検出装
置１０２は、二つの電圧の差を制御電流に変換する任意
の周知の装置または装置の配列である。
【００２５】本発明による電圧検出装置および電流転送
器配列は、アンプ回路のような任意の信号源と一緒に使
用するのに適していて、演算増幅器回路を含む。また、
本発明による配列は、現在のアンプに動作できるように
接続するのに適している。（例えば、上記配列は、回路
パッケージに収容する必要はない。）
器配列は、アンプ回路のような任意の信号源と一緒に使
用するのに適していて、演算増幅器回路を含む。また、
本発明による配列は、現在のアンプに動作できるように
接続するのに適している。（例えば、上記配列は、回路
パッケージに収容する必要はない。）
【００２６】図３について説明すると、この図は、本発
明の実施例による（全体を参照番号５２で示す）準相補
出力段を持つ演算増幅器５０である。演算増幅器５０
は、反転ターミナル５６、非反転ターミナル５８および
出力ターミナル６２を持つ（全体を参照番号５４で示
す）第一段を持つ。また、第一段５４は、正の電源電圧
またはレール６４および負の電源電圧またはレール６６
に接続している。説明の便宜上、第一段５４は、全体的
に、図３に示してない、例えば、入力段およびバイアス
段のような、従来の演算増幅器のすべての段を表す。さ
らに、演算増幅器５０の新規な出力段５２を除けば、本
発明の演算増幅器は、従来の構造のものでよい。
明の実施例による（全体を参照番号５２で示す）準相補
出力段を持つ演算増幅器５０である。演算増幅器５０
は、反転ターミナル５６、非反転ターミナル５８および
出力ターミナル６２を持つ（全体を参照番号５４で示
す）第一段を持つ。また、第一段５４は、正の電源電圧
またはレール６４および負の電源電圧またはレール６６
に接続している。説明の便宜上、第一段５４は、全体的
に、図３に示してない、例えば、入力段およびバイアス
段のような、従来の演算増幅器のすべての段を表す。さ
らに、演算増幅器５０の新規な出力段５２を除けば、本
発明の演算増幅器は、従来の構造のものでよい。
【００２７】定電流源７２は、正の電源電圧６４とノー
ド９４との間に接続している。ＮチャネルＤＭＯＳトラ
ンジスタＭ１３は、負の電源電圧６６、第一段５４の出
力ターミナル６２とノード９５との間に接続している。
電流源７２もＤＭＯＳトランジスタＭ１３も両方とも、
通常演算増幅器の入力段と出力段との間の第二段の一部
と見なされるので、説明の便宜上、出力段５２または第
一段５４の一部とは見なさない。
ド９４との間に接続している。ＮチャネルＤＭＯＳトラ
ンジスタＭ１３は、負の電源電圧６６、第一段５４の出
力ターミナル６２とノード９５との間に接続している。
電流源７２もＤＭＯＳトランジスタＭ１３も両方とも、
通常演算増幅器の入力段と出力段との間の第二段の一部
と見なされるので、説明の便宜上、出力段５２または第
一段５４の一部とは見なさない。
【００２８】演算増幅器５０の出力段５２においては、
ＮチャネルＤＭＯＳトランジスタＭ１１（ｘ１００）に
接続しているダイオード、およびＮチャネルＩＧＦＥＴ
Ｍ１２（ｘ１００）に接続しているダイオードのよう
な、静電流制御トランジスタは、ノード９４および９５
との間に直列に接続している。ＤＭＯＳトランジスタＭ
１１のゲートおよびドレインは、ノード９４に接続して
いて、（それ故、電流源７２と接続していて）、ＤＭＯ
ＳトランジスタＭ１１のソースは、ＩＧＦＥＴＭ１２の
ゲートおよびドレインに接続している。ＩＧＦＥＴ Ｍ
１２のソースは、ノード９５と接続していて、また低電
圧、ＮチャネルＩＧＦＥＴ Ｍ１４（ｘ１）および第二
段のアンプ・トランジスタＭ１３のドレインに接続して
いる。
ＮチャネルＤＭＯＳトランジスタＭ１１（ｘ１００）に
接続しているダイオード、およびＮチャネルＩＧＦＥＴ
Ｍ１２（ｘ１００）に接続しているダイオードのよう
な、静電流制御トランジスタは、ノード９４および９５
との間に直列に接続している。ＤＭＯＳトランジスタＭ
１１のゲートおよびドレインは、ノード９４に接続して
いて、（それ故、電流源７２と接続していて）、ＤＭＯ
ＳトランジスタＭ１１のソースは、ＩＧＦＥＴＭ１２の
ゲートおよびドレインに接続している。ＩＧＦＥＴ Ｍ
１２のソースは、ノード９５と接続していて、また低電
圧、ＮチャネルＩＧＦＥＴ Ｍ１４（ｘ１）および第二
段のアンプ・トランジスタＭ１３のドレインに接続して
いる。
【００２９】一般的にいって、ＤＭＯＳトランジスタＭ
１１、ＩＧＦＥＴ Ｍ１２，ＤＭＯＳトランジスタＭ１
６およびＩＧＦＥＴ Ｍ１４のソースは、全体で、出力
段５２の入力側または制御側を構成している。出力段５
２の出力側は、正の出力ドライバ（ＮチャネルＤＭＯＳ
トランジスタＭ１６）および（全体を参照番号８４で示
す）負の出力ドライバで形成されている。正の駆動トラ
ンジスタＤＭＯＳトランジスタＭ１６（ｘ１００）のド
レインは、正の電源電圧６４に直結していて、ソースは
ノード９６を通して、演算増幅器５０の出力ターミナル
７６に直結している。
１１、ＩＧＦＥＴ Ｍ１２，ＤＭＯＳトランジスタＭ１
６およびＩＧＦＥＴ Ｍ１４のソースは、全体で、出力
段５２の入力側または制御側を構成している。出力段５
２の出力側は、正の出力ドライバ（ＮチャネルＤＭＯＳ
トランジスタＭ１６）および（全体を参照番号８４で示
す）負の出力ドライバで形成されている。正の駆動トラ
ンジスタＤＭＯＳトランジスタＭ１６（ｘ１００）のド
レインは、正の電源電圧６４に直結していて、ソースは
ノード９６を通して、演算増幅器５０の出力ターミナル
７６に直結している。
【００３０】負の出力ドライバ８４は、ＮチャネルＤＭ
ＯＳトランジスタＭ１５（ｘ２）、抵抗Ｒ１１（通常、
１０キロオーム）およびＮチャネルＤＭＯＳトランジス
タＭ１７（ｘ１００）により形成されている。後で説明
するＰチャネルＩＧＦＥＴＭ１９（ｘ１）のドレイン
は、抵抗Ｒ１１の一方の端部を通して合成回路８４に、
またＤＭＯＳトランジスタＭ１７のゲートに接続してい
る。抵抗Ｒ１１の他方の端部はＮチャネルＤＭＯＳトラ
ンジスタＭ１５に接続しているダイオードのドレインお
よびゲートに接続している。ＤＭＯＳトランジスタＭ１
５のソースは、負の電源電圧６６に接続している。ＤＭ
ＯＳトランジスタＭ１７のドレインは、正の駆動トラン
ジスタＤＭＯＳトランジスタＭ１６のソースおよびノー
ド９６を通して、出力ターミナル７６に直結している。
ＤＭＯＳトランジスタＭ１７のソースは、負の電源電圧
６６に直結している。
ＯＳトランジスタＭ１５（ｘ２）、抵抗Ｒ１１（通常、
１０キロオーム）およびＮチャネルＤＭＯＳトランジス
タＭ１７（ｘ１００）により形成されている。後で説明
するＰチャネルＩＧＦＥＴＭ１９（ｘ１）のドレイン
は、抵抗Ｒ１１の一方の端部を通して合成回路８４に、
またＤＭＯＳトランジスタＭ１７のゲートに接続してい
る。抵抗Ｒ１１の他方の端部はＮチャネルＤＭＯＳトラ
ンジスタＭ１５に接続しているダイオードのドレインお
よびゲートに接続している。ＤＭＯＳトランジスタＭ１
５のソースは、負の電源電圧６６に接続している。ＤＭ
ＯＳトランジスタＭ１７のドレインは、正の駆動トラン
ジスタＤＭＯＳトランジスタＭ１６のソースおよびノー
ド９６を通して、出力ターミナル７６に直結している。
ＤＭＯＳトランジスタＭ１７のソースは、負の電源電圧
６６に直結している。
【００３１】参照番号７８で、本発明の配列の一実施例
の全体を示す。例えば、参照番号８２で示す配列のよう
な電流構成は、出力段５２の制御側と出力側の間に接続
している。共通ベースＮＰＮ電圧緩衝トランジスタＱ１
１は、電位差検出装置として動作するＩＧＦＥＴ Ｍ１
４を持つ電流転送器８２に接続している。ＩＧＦＥＴＭ
１４のソースは、ノード９５に接続し、ゲートはノード
９６を通して、出力ターミナル７６に直結している。回
路の位置およびＤＭＯＳトランジスタＭ１５およびＭ１
７との関係のために、電位差検出装置は、すでに説明し
たように、回路の動作中、安定のために必要なソース出
力構成を直接維持する。
の全体を示す。例えば、参照番号８２で示す配列のよう
な電流構成は、出力段５２の制御側と出力側の間に接続
している。共通ベースＮＰＮ電圧緩衝トランジスタＱ１
１は、電位差検出装置として動作するＩＧＦＥＴ Ｍ１
４を持つ電流転送器８２に接続している。ＩＧＦＥＴＭ
１４のソースは、ノード９５に接続し、ゲートはノード
９６を通して、出力ターミナル７６に直結している。回
路の位置およびＤＭＯＳトランジスタＭ１５およびＭ１
７との関係のために、電位差検出装置は、すでに説明し
たように、回路の動作中、安定のために必要なソース出
力構成を直接維持する。
【００３２】ＩＧＦＥＴ Ｍ１４のドレインは、緩衝ト
ランジスタＱ１１のエミタに接続している。共通ベース
ＮＰＮトランジスタＱ１１のベースは、ＮチャネルＤＭ
ＯＳトランジスタＭ１１に接続しているダイオードのゲ
ートおよびドレイン、およびＮチャネルＤＭＯＳトラン
ジスタＭ１６のゲートに接続している。
ランジスタＱ１１のエミタに接続している。共通ベース
ＮＰＮトランジスタＱ１１のベースは、ＮチャネルＤＭ
ＯＳトランジスタＭ１１に接続しているダイオードのゲ
ートおよびドレイン、およびＮチャネルＤＭＯＳトラン
ジスタＭ１６のゲートに接続している。
【００３３】電流転送器８２としては、図示の高電圧Ｐ
チャネル電流ミラー構成のような任意の適当な配列を使
用することができる。Ｐチャネル ＩＧＦＥＴ Ｍ１８
（ｘ１）およびＭ１９（ｘ１）はそのソースを通して正
の電源電圧６６に接続している。ＩＧＦＥＴ Ｍ１９の
ゲートは、ＩＧＦＥＴ Ｍ１８に接続しているダイオー
ドのゲートおよびドレイン、およびＮＰＮトランジスタ
Ｑ１１のコレクタに接続している。
チャネル電流ミラー構成のような任意の適当な配列を使
用することができる。Ｐチャネル ＩＧＦＥＴ Ｍ１８
（ｘ１）およびＭ１９（ｘ１）はそのソースを通して正
の電源電圧６６に接続している。ＩＧＦＥＴ Ｍ１９の
ゲートは、ＩＧＦＥＴ Ｍ１８に接続しているダイオー
ドのゲートおよびドレイン、およびＮＰＮトランジスタ
Ｑ１１のコレクタに接続している。
【００３４】負の出力ドライバ８４の一部と見なされ
る、低電圧ＮチャネルＩＧＦＥＴ Ｍ１４（ｘ１）は、
出力段５２（ノード９５）の出力電圧（ノード９６）と
入力電圧との電位差検出装置として動作する。（通常、
約１．０ボルト）である域値以下のＮチャネルＩＧＦＥ
Ｔ Ｍ１４のゲート−ソース間の全電圧に対する、ドレ
イン−ソース間電流は０ミリアンペアである。ＩＧＦＥ
ＴＭ１４のゲート−ドレイン間電圧が増大するにつれ
て、そのドレイン−ソース間電流は設計特性に従って急
速に増大する。
る、低電圧ＮチャネルＩＧＦＥＴ Ｍ１４（ｘ１）は、
出力段５２（ノード９５）の出力電圧（ノード９６）と
入力電圧との電位差検出装置として動作する。（通常、
約１．０ボルト）である域値以下のＮチャネルＩＧＦＥ
Ｔ Ｍ１４のゲート−ソース間の全電圧に対する、ドレ
イン−ソース間電流は０ミリアンペアである。ＩＧＦＥ
ＴＭ１４のゲート−ドレイン間電圧が増大するにつれ
て、そのドレイン−ソース間電流は設計特性に従って急
速に増大する。
【００３５】共通ベース接続高電圧ＮＰＮトランジスタ
Ｑ１１は、低電圧ＮチャネルＩＧＦＥＴ Ｍ１４用の電
圧バッファとして機能する。そのコレクタ電流は、効果
的にそのエミッタ電流に等しい。また、Ｍ１４のドレイ
ン−ソース間電圧は、トランジスタＭ１１およびＭ１２
に接続しているダイオードの電圧降下以下に制限され、
Ｑ１１の高電圧能力により、高電圧での正しい回路動作
が保証される。
Ｑ１１は、低電圧ＮチャネルＩＧＦＥＴ Ｍ１４用の電
圧バッファとして機能する。そのコレクタ電流は、効果
的にそのエミッタ電流に等しい。また、Ｍ１４のドレイ
ン−ソース間電圧は、トランジスタＭ１１およびＭ１２
に接続しているダイオードの電圧降下以下に制限され、
Ｑ１１の高電圧能力により、高電圧での正しい回路動作
が保証される。
【００３６】この配列の場合、トランジスタＭ１２およ
びＭ１４は、演算増幅器５０の正しい静電流制御を行う
ことができる同じタイプおよび同じ構造のトランジスタ
でなければならないことに留意されたい。静電流の制御
は間接的なものであるが、全演算増幅器回路で非常に重
要なものであり、当業者にとっては周知の考慮項目であ
る。一般的にいって、静電流は、静条件下、すなわち、
負荷のない条件下の全演算増幅器電流として知られてい
る。ここで、Ｍ１２は、ｘ１００ＩＧＦＥＴであり、Ｍ
１４は、ｘ１ＩＧＦＥＴである。Ｍ１１とＭ１６の特性
は一致していなければならない。すなわち、同じタイ
プ、同じ構造および（チャネル幅が）同じ大きさのもの
でなければならない。本実施例の場合には、Ｍ１１もＭ
１６も、ｘ１００ＮチャネルＤＭＯＳである。
びＭ１４は、演算増幅器５０の正しい静電流制御を行う
ことができる同じタイプおよび同じ構造のトランジスタ
でなければならないことに留意されたい。静電流の制御
は間接的なものであるが、全演算増幅器回路で非常に重
要なものであり、当業者にとっては周知の考慮項目であ
る。一般的にいって、静電流は、静条件下、すなわち、
負荷のない条件下の全演算増幅器電流として知られてい
る。ここで、Ｍ１２は、ｘ１００ＩＧＦＥＴであり、Ｍ
１４は、ｘ１ＩＧＦＥＴである。Ｍ１１とＭ１６の特性
は一致していなければならない。すなわち、同じタイ
プ、同じ構造および（チャネル幅が）同じ大きさのもの
でなければならない。本実施例の場合には、Ｍ１１もＭ
１６も、ｘ１００ＮチャネルＤＭＯＳである。
【００３７】この配列の場合、静電流制御は、静条件下
のその電流比にほぼ等しいＭ１２およびＭ１４の大きさ
の比によって異なる。また、この比は、静条件下の合成
回路８４の入出力電流比にほぼ等しくなければならな
い。
のその電流比にほぼ等しいＭ１２およびＭ１４の大きさ
の比によって異なる。また、この比は、静条件下の合成
回路８４の入出力電流比にほぼ等しくなければならな
い。
【００３８】動作中、全体を参照番号８２で示す転送配
列は、例えば、正の電源電圧６４の付近のＭ１４のよう
な電位差検出装置からの制御電流を、転送または回送
し、それを負のドライバ（合成回路８４）に加える。コ
ンピュータ・シミュレーションにより、ノード９５の電
圧が下がるにつれて、ノード９６の出力電圧は、負の制
限条件に達する前に、約１．２ボルトに下がる。また、
ノード９５の電圧が下がるにつれて、Ｍ１７は動作の
「三極管」領域に入り、この領域内においては、ドレイ
ン−ソース間電圧は、ドレイン電流の変化に従って直線
的に変化し、そのゲート電圧が変化しても全然影響を受
けない。（すなわち、ドレイン−ソース特性は抵抗の特
性と同じである。）
列は、例えば、正の電源電圧６４の付近のＭ１４のよう
な電位差検出装置からの制御電流を、転送または回送
し、それを負のドライバ（合成回路８４）に加える。コ
ンピュータ・シミュレーションにより、ノード９５の電
圧が下がるにつれて、ノード９６の出力電圧は、負の制
限条件に達する前に、約１．２ボルトに下がる。また、
ノード９５の電圧が下がるにつれて、Ｍ１７は動作の
「三極管」領域に入り、この領域内においては、ドレイ
ン−ソース間電圧は、ドレイン電流の変化に従って直線
的に変化し、そのゲート電圧が変化しても全然影響を受
けない。（すなわち、ドレイン−ソース特性は抵抗の特
性と同じである。）
【００３９】本明細書に記載した電流転送器配列のＭ１
７ゲートの正の駆動電圧の制限は、あったとしても少し
である。それ故、出力段５２の負の駆動能力は、ＤＭＯ
ＳトランジスタＭ１７の固有の抵抗依存の特性によって
だけ制限される。当業者にとっては抵抗依存の動作特性
は周知であり、この動作特性は、すでに説明したよう
に、トランジスタが動作の「三極管」領域に入ったとき
に現れる。固有の抵抗依存の特性（例えば、抵抗依存の
特性は約１７．５オーム）に基づいてＭ１７を選ぶこと
により、当業者なら負の電源電圧から必要とする電圧
（例えば、１．５ボルト）以下の電圧で、必要とする負
の駆動電流（例えば、４０ミリアンペア）を供給するた
めに、適当な大きさのＭ１７を合理的に決定することが
できる。
７ゲートの正の駆動電圧の制限は、あったとしても少し
である。それ故、出力段５２の負の駆動能力は、ＤＭＯ
ＳトランジスタＭ１７の固有の抵抗依存の特性によって
だけ制限される。当業者にとっては抵抗依存の動作特性
は周知であり、この動作特性は、すでに説明したよう
に、トランジスタが動作の「三極管」領域に入ったとき
に現れる。固有の抵抗依存の特性（例えば、抵抗依存の
特性は約１７．５オーム）に基づいてＭ１７を選ぶこと
により、当業者なら負の電源電圧から必要とする電圧
（例えば、１．５ボルト）以下の電圧で、必要とする負
の駆動電流（例えば、４０ミリアンペア）を供給するた
めに、適当な大きさのＭ１７を合理的に決定することが
できる。
【００４０】また、出力の負の駆動は、ＭＯＳトランジ
スタ（例えば、Ｍ１４）のゲート−ソース電流転送器１
１０として機能するものによって制御されるので、安定
動作に必要な非常に重要なソース出力構成が保持され
る。
スタ（例えば、Ｍ１４）のゲート−ソース電流転送器１
１０として機能するものによって制御されるので、安定
動作に必要な非常に重要なソース出力構成が保持され
る。
【００４１】図４に示す他の実施例の場合には、高電圧
ＮＰＮトランジスタＱ１１（ｘ１）が、電位差検出装置
として機能し、高電圧ＮＰＮトランジスタＱ１２（ｘ１
００）に接続しているダイオードにより、正しい静電流
制御が保証される。電圧バッファトランジスタを必要と
しないという点を除けば、すべての点で、動作は図３の
実施例と同じである。
ＮＰＮトランジスタＱ１１（ｘ１）が、電位差検出装置
として機能し、高電圧ＮＰＮトランジスタＱ１２（ｘ１
００）に接続しているダイオードにより、正しい静電流
制御が保証される。電圧バッファトランジスタを必要と
しないという点を除けば、すべての点で、動作は図３の
実施例と同じである。
【００４２】すでに説明したように、（図２に示す）電
圧検出装置１０２は、二つの電圧の差を制御電流に変換
する任意の周知の装置または装置の配列を含む。例え
ば、一つのＮチャネルＭＯＳトランジスタ（図３のＭ１
４）および一つのＮＰＮバイポーラ・トランジスタ（図
４のＱ１１）の他に、適当な電圧検出装置は、図５ａに
示すように接続している演算増幅器と抵抗との組み合わ
せと、図５ｂに示すように接続している演算増幅器と抵
抗との組み合わせを含む。
圧検出装置１０２は、二つの電圧の差を制御電流に変換
する任意の周知の装置または装置の配列を含む。例え
ば、一つのＮチャネルＭＯＳトランジスタ（図３のＭ１
４）および一つのＮＰＮバイポーラ・トランジスタ（図
４のＱ１１）の他に、適当な電圧検出装置は、図５ａに
示すように接続している演算増幅器と抵抗との組み合わ
せと、図５ｂに示すように接続している演算増幅器と抵
抗との組み合わせを含む。
【００４３】図６においては、本発明の他の実施例は、
比較的に低い周波数回路、すなわち、電圧検出装置Ｍ１
４および電流転送器８２の付近の信号転送の一部分を送
るための広い帯域幅のパスを供給することにより、回路
の全周波数レスポンスを改善するために、（全体を参照
番号９７で示す）フィードフォワード配列を含む。フィ
ードフォワード配列は、その内部で、プロセス入力の近
くで変化が検出され、プロセス出力が影響を受ける前
に、予測修正信号が加えられる周知のプロセス制御配列
である。多くのフィードフォワード配列がこの実施例で
の使用に適していて、そのような配列は当業者とってに
周知であることを理解されたい。
比較的に低い周波数回路、すなわち、電圧検出装置Ｍ１
４および電流転送器８２の付近の信号転送の一部分を送
るための広い帯域幅のパスを供給することにより、回路
の全周波数レスポンスを改善するために、（全体を参照
番号９７で示す）フィードフォワード配列を含む。フィ
ードフォワード配列は、その内部で、プロセス入力の近
くで変化が検出され、プロセス出力が影響を受ける前
に、予測修正信号が加えられる周知のプロセス制御配列
である。多くのフィードフォワード配列がこの実施例で
の使用に適していて、そのような配列は当業者とってに
周知であることを理解されたい。
【００４４】当業者にとっては、添付の特許請求の範囲
に記載した本発明の精神および範囲から逸脱しないで、
本明細書に記載した演算増幅器の出力回路に種々の変更
および交換を行うことができることは明らかであろう。
に記載した本発明の精神および範囲から逸脱しないで、
本明細書に記載した演算増幅器の出力回路に種々の変更
および交換を行うことができることは明らかであろう。
【図１】必要とする電圧駆動基準を満足しない演算増幅
器の出力段の略図である。
器の出力段の略図である。
【図２】本発明の実施例のアンプの出力段の略図であ
る。
る。
【図３】本発明の実施例のアンプの演算増幅器の出力段
の略図である。
の略図である。
【図４】本発明の他の実施例のアンプの演算増幅器の出
力段の略図である。
力段の略図である。
【図５ａ】図２のアンプの出力段で使用される電圧検出
装置の略図である。
装置の略図である。
【図５ｂ】図２のアンプの出力段で使用される他の電圧
検出装置の略図である。
検出装置の略図である。
【図６】フィードフォワード装置を持つ他の実施例の演
算増幅器の出力段の略図である。
算増幅器の出力段の略図である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30
Claims (7)
- 【請求項１】 非反転入力ターミナル（５８）、反転
入力ターミナル（５６）および出力ターミナル（６２）
を持つとともに、正の電源電圧（Ｖ＋）と負の電源電圧
（Ｖ−）に電気的に接続している第一段（５４）と、 上記第一段の上記出力ターミナルと、出力ターミナル
（７６）を備える出力側とに動作可能に接続された制御
側を有するとともに、上記出力側は上記出力段出力ター
ミナルと上記負の電源電圧との間に動作可能に接続され
た負の出力ドライバ（８４）を備える出力段（５２）
と、 上記制御側と上記出力側との間に動作可能に接続された
転送器（１１０、８２）と、 上記制御側および上記出力側の間と上記転送器とに動作
可能に接続されるとともに、上記転送器に上記負の出力
ドライバへの電流の流れを変更させる制御電流を生成す
る電圧検出器（１０２、Ｍ１４）とを備えるアンプ（５
０）を有する集積回路。 - 【請求項２】 上記転送器が、上記の正の電源電圧と上
記負の出力ドライバとの間に動作できるように接続され
た電流ミラー配列を含む請求項１記載の回路。 - 【請求項３】 上記電圧検出器は、上記第一段出力ター
ミナルおよび上記出力段出力ターミナルの間と上記転送
器とに動作可能に接続されたＭＯＳトランジスタ電圧検
出器をさらに備え、上記電圧検出器のソースが上記第一
段出力ターミナルに動作可能に接続され、上記電圧検出
器のドレインが上記転送器に動作可能に接続され、上記
電圧検出器のゲートが上記出力段の出力ターミナルに動
作可能に接続された請求項１記載の回路。 - 【請求項４】 上記電圧検出器は、上記第一段出力ター
ミナルおよび上記出力段の間と上記転送器とに動作可能
に接続された演算増幅器をさらに備え、上記演算増幅器
は、上記第一段出力ターミナルに動作可能に接続された
非反転入力と、上記出力段出力ターミナルに動作可能に
接続された反転入力と、上記転送器に動作可能に接続さ
れた出力とを備える請求項１記載の回路。 - 【請求項５】 上記増幅器は、上記第一段の出力ターミ
ナルと上記の負の出力ドライバとの間に動作できるよう
に接続しているフィードフォワード配列をさらに備えた
請求項１記載の回路。 - 【請求項６】 上記の増幅器が、上記転送器と上記の電
圧検出装置との間に動作できるように接続している電圧
バッファをさらに備えた請求項１記載の回路。 - 【請求項７】 上記出力段制御側が、一組のＮチャネル
と、上記の正の電源電圧に接続している電流源と、上記
の負の電源電圧に接続された第二段の増幅器トランジス
タ−との間に直列に接続されたＭＯＳ制御トランジスタ
に接続されたダイオードと、をさらに備えてた請求項１
記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/578819 | 1995-12-26 | ||
| US08/578,819 US5684432A (en) | 1995-12-26 | 1995-12-26 | Amplifier output stage having enhanced drive capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186534A JPH09186534A (ja) | 1997-07-15 |
| JP3284068B2 true JP3284068B2 (ja) | 2002-05-20 |
Family
ID=24314449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34502896A Expired - Fee Related JP3284068B2 (ja) | 1995-12-26 | 1996-12-25 | 強化駆動能力を持つアンプ出力段 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5684432A (ja) |
| EP (1) | EP0782252B1 (ja) |
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