JP3284068B2 - 強化駆動能力を持つアンプ出力段 - Google Patents
強化駆動能力を持つアンプ出力段Info
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Description
し、特に高電圧演算増幅器を含むアンプの出力段の設計
に関する。
の高電圧アンプの出力段の出力ドライバとして、高電圧
Nチャネル二重拡散金属酸化物半導体(DMOS)トラ
ンジスタ、またはラテラル二重拡散金属酸化物半導体
(LDMOS)トランジスタを使用することは周知であ
る。さらに、ある種のアンプの用途に従い安定性を考慮
して、ソース出力構成に上記トランジスタを使用するこ
とも周知である。ソース出力構成は、各装置のソース・
ターミナルがアンプの出力ターミナルに接続するよう
に、MOS Pチャネル出力駆動トランジスタおよびM
OS Nチャネル出力駆動トランジスタを組み合わせる
ことによって形成される。
ンスを駆動しなければならないような用途の場合非常に
有利である。ソース出力構成は、ほとんどが抵抗性の固
有の低い出力インピーダンスを持つ。このため、電話線
回路のような負荷が複雑であるために、有意の位相シフ
トが起こる場合には、周波数が演算増幅器の単位利得周
波数より高くなり、その結果安定性が維持される。さら
に、上記用途の出力段の特性は、高い周波数レスポンス
と適度な供給負荷電流を含む。
する場合には、すべての動作条件の下で適当な安定性の
余裕を確保するには、ソース出力構成が必要になる。し
かし、演算増幅器の負の電源電圧に近い全定格電流で出
力を駆動する能力も、同様に重要である。通常の電話線
回路の要件は、約1.5ボルトの負の電源電圧までの間
で、電話線に約40ミリアンペアまでの電流を駆動する
能力である。
である。本明細書のすべての図面おいては、DMOSト
ランジスタおよび絶縁ゲート電界効果トランジスタ(I
GFET)はMで示し、抵抗はRで示す。
チャネルの長さを持つすべてのIGFETの場合には、
(ミクロン単位の)それぞれのチャネル幅の乗算係数は
比較のためのものであって、類似の装置を正しく選択す
るのを助けるためのものである。例えば、PチャネルI
GFET M2(x100)は、100のチャネル幅係
数を持ち、両方が同じチャネル長を持つと仮定した場
合、その性能特性は、並列に接続した100のPチャネ
ルIGFET M4(x1)に等しくなる。この装置
は、また本明細書に図示し、記載するすべてのDMOS
に使用されている。一般的にいって、より広いチャネル
幅を持つ装置は、通常、物理的により大型になるが、こ
の関係は必ずしも比例関係にあるわけではない。
段は通常バイポーラNPNまたはMOS Nチャネルト
ランジスタを使用する正の駆動トランジスタを含む準相
補構成、およびバイポーラPNPまたはMOS Pチャ
ネル・トランジスタのどちらかを持つ合成装置を使用す
る負の駆動構成である。相補出力構成は、出力駆動トラ
ンジスタの内の少なくとも一つの代わりに、全体で上記
の単一の出力駆動トランジスタとして動作する合成回路
を使用すると、準相補構成となる。通常、性能が優れ、
製造が容易なので、PNPまたはMOS Pチャネル駆
動トランジスタの代わりに合成回路が使用される。
出力段12を持つ、従来の演算増幅器10である。演算
増幅器10は、反転入力ターミナル16、非反転入力タ
ーミナル18および出力ターミナル22を含む(全体が
参照番号14で表される)第一段を持つ。同様に、第一
段14は正の電源またはレール24および負の電源レー
ル26に接続している。説明の便宜上、第一段14は、
通常、図1に図示していない従来の演算増幅器のすべて
の段を表す。すなわち、第一段14は、従来の演算増幅
器の入力段、バイアス段等を表す。
ノード91との間に接続している。NチャネルDMOS
トランジスタM3は、図に示すように、負の電源電圧2
6と第一段14およびノード92からの出力ターミナル
22との間に接続している。電流源32もDMOSトラ
ンジスタM3も、従来通り、演算増幅器の入力段および
出力段の間の第二段の一部と見なされる。それ故、説明
の便宜上、第一段14または出力段12の一部とは見な
さない。
PチャネルIGFET M2(x100)に接続してい
るダイオードおよびNチャネルDMOSトランジスタM
1(X100)のような、静電流制御トランジスタは、
図に示すように、ノード91および92の間に接続して
いるダイオードである。例えば、DMOSトランジスタ
M1のゲートおよびドレインは、ノード91に接続し、
電源はPチャネルIGFET M2の電源に接続してい
る。PチャネルIGFET M2のゲートおよびドレイ
ンは、ノード92に接続し、それ故、従来第二段アンプ
・トランジスタと呼ばれるDMOSトランジスタM3の
ドレインに接続している。
演算増幅器10の出力ターミナル36に直接接続してい
る、高電圧PチャネルIGFET M4(x1)ゲート
は、ノード92に接続している。M4のゲートは、抵抗
R1(通常、10キロオーム)の一方の端部および、後
で説明するNチャネルDMOSトランジスタM7のゲー
トに接続している。抵抗R1の他方の端部は、Nチャネ
ルDMOSトランジスタM5(x5)に接続している、
ダイオードのドレインおよびゲートに接続している。D
MOSトランジスタM5のソースは、負の電源電圧26
に接続している。
100)のドレインは、正の電源電圧24に接続してい
る。DMOSトランジスタM6(x100)のゲートは
ノード91に接続し、すでに説明したように、定電流源
32およびDMOSトランジスタM1に接続しているダ
イオードのゲートおよびドレインに接続している。DM
OSトランジスタM6のソースは、ノード93を通し
て、出力ターミナル36に直結している。
終構成素子は、NチャネルDMOSトランジスタM7
(x100)であり、そのドレインはノード93を通し
て、出力ターミナル36に接続している。すでに説明し
たように、ゲートM7は、図に示すように、抵抗R1の
一方の端部と共に、M4のドレインに接続している。M
7のソースは、負の電源電圧26に接続している。
よびM7は、全体で、そのソースが出力ターミナル36
に直結し、そのドレインが負の電源電圧26に接続し、
そのゲートがノード92に接続しているPチャネルDM
OSとして機能する合成駆動回路(参照番号38で示
す)を形成している。このようにして、合成回路38は
DMOSトランジスタM6と結合し、すでに説明したよ
うに、安定性に関するソース出力要件を満足する。
GFET M2およびIGFETM4およびDMOSト
ランジスタ M6のゲートは、全体で演算増幅器10の
出力段12の制御側の入力側または出力側を構成してい
る。同様に、DMOSトランジスタM6のドレインおよ
びソース、およびIGFET M4のドレインおよびソ
ース、および合成駆動回路38の残りの部分は、全体
で、出力段12の出力側を構成している。
6での電圧上昇に応じて、また非反転入力ターミナル1
8のところの電圧降下に応じて)ノード92の電圧が負
の電源電圧26に近づくと、M4のソース−ゲート間電
流が増大し、M7のゲートードレイン間電圧が増大す
る。これにより、M7のドレイン−ソース間電流が増大
し、それにより、演算増幅器10の出力電圧の数値が負
の電源電圧26に向かって、負の方向に変化する。出力
電圧(例えば、ノード93電圧)が負の方向に変化し、
M7のゲート電圧が正の方向に変化すると、M4のソー
スードレイン間電圧がゼロに向かって下降する。
領域に達すると、すなわち、ノード92の電圧がそれ以
上に降下しても、M4のドレイン電流がもはや増大しな
くなると、演算増幅器は負制限駆動条件に達する。通
常、「三極管」領域電圧は、M4のドレイン−ソース間
で約0.5ボルトであり、この電圧になると、負電源電
圧26から約3.5ボルトのこの回路に対する(出力タ
ーミナル36における)出力電圧は最低になる。それ
故、この回路は負の電源電圧26から約1.5ボルト以
内で駆動しなければならない。例えば、電話線回路等に
出力を送ることはできない。
で演算増幅器が出力ドライバの負の駆動部分に対して、
電力PNPトランジスタを使用している相補バイポーラ
集積回路(CBIC)技術を使用している。しかし、こ
のような構成は、モノリシックの場合には、本発明の高
電圧MOSスイッチおよび論理回路と互換性を持たな
い。さらに、現在使用されているMOS技術、特に高電
圧MOS技術は、PNPトランジスタの高性能をサポー
トしない。
ために必要なソース出力構成または他の適当な構成を保
持している、入手可能な高電圧アンプの出力段回路構成
を使用することが望ましい。
に定義してある。本発明の種々の実施例は、改良型出力
段を持つアンプを含む。特に、本発明の種々の実施例
は、負の電源電圧付近で、強化出力ドライバ能力を持つ
出力段を備えたアンプを含む。本発明の出力段は、電流
転送器または転送装置と共に、電圧検出装置を含む。電
圧検出装置は、アンプ出力の出力段への入力との間の電
位差を、正の電源電圧に転送し、負の出力ドライバに加
えられる制御電流に変換する。電圧検出装置に接続して
いる電流転送器により、出力構成を適当に安定に維持し
ながら、アンプ出力を、負の電源電圧(例えば、約1.
5ボルト以内)に非常に近い全定格電流(例えば、約4
0ミリアンペア)で、駆動することができる。
に関する部分は、一般的に正の電源電圧付近の出力段の
制御側から電流を回送または転送し、それを負の駆動合
成回路に加えることにより、従来の演算増幅器のいろい
ろな問題を解決する。特に、電流転送器または電流転送
装置は、転送された電流が負の出力ドライバに供給され
るように、通常出力段の制御側と出力側との間に接続さ
れている。
は、例えば、負の電源電圧の約1.5ボルトの範囲内
で、約40ミリアンペアまでの電流を駆動することがで
きるように、電流を転送することによって、負の出力ド
ライバの駆動能力を改善する任意の適当な装置または装
置の配列であると理解されたい。同様に、説明の便宜
上、「電圧検出装置」または「電位差検出装置」という
用語は、電流を制御するために、二つの電圧の間の差を
変換する装置または装置の配列であると理解されたい。
以下に説明するように、電流を電流転送器により転送す
るのは、電圧検出装置からのこの制御電流である。
は、演算増幅器を含む現在の信号源の出力に動作できる
ように接続することができる。この実施例においては、
電圧検出器102は、現在のアンプまたは他の信号源
(図示せず)の出力に動作できるように接続している入
力ターミナル104と、配列の出力ターミナル106と
の間に動作できるように接続されている。電流転送器1
10は、正の電源電圧112および電圧検出装置102
に動作できるように接続されている。電流転送器110
は、出力ターミナル106と負の電源電圧116との間
に接続している負の電源電圧114に動作できるように
接続している。
うな、任意の適当な電流転送配列を含む。同様に、負の
出力ドライバ114は、例えば、図1に示し、すでに説
明したように、負のドライバにような負の出力ドライバ
として機能する任意の配列である。同様に、電圧検出装
置102は、二つの電圧の差を制御電流に変換する任意
の周知の装置または装置の配列である。
器配列は、アンプ回路のような任意の信号源と一緒に使
用するのに適していて、演算増幅器回路を含む。また、
本発明による配列は、現在のアンプに動作できるように
接続するのに適している。(例えば、上記配列は、回路
パッケージに収容する必要はない。)
明の実施例による(全体を参照番号52で示す)準相補
出力段を持つ演算増幅器50である。演算増幅器50
は、反転ターミナル56、非反転ターミナル58および
出力ターミナル62を持つ(全体を参照番号54で示
す)第一段を持つ。また、第一段54は、正の電源電圧
またはレール64および負の電源電圧またはレール66
に接続している。説明の便宜上、第一段54は、全体的
に、図3に示してない、例えば、入力段およびバイアス
段のような、従来の演算増幅器のすべての段を表す。さ
らに、演算増幅器50の新規な出力段52を除けば、本
発明の演算増幅器は、従来の構造のものでよい。
ド94との間に接続している。NチャネルDMOSトラ
ンジスタM13は、負の電源電圧66、第一段54の出
力ターミナル62とノード95との間に接続している。
電流源72もDMOSトランジスタM13も両方とも、
通常演算増幅器の入力段と出力段との間の第二段の一部
と見なされるので、説明の便宜上、出力段52または第
一段54の一部とは見なさない。
NチャネルDMOSトランジスタM11(x100)に
接続しているダイオード、およびNチャネルIGFET
M12(x100)に接続しているダイオードのよう
な、静電流制御トランジスタは、ノード94および95
との間に直列に接続している。DMOSトランジスタM
11のゲートおよびドレインは、ノード94に接続して
いて、(それ故、電流源72と接続していて)、DMO
SトランジスタM11のソースは、IGFETM12の
ゲートおよびドレインに接続している。IGFET M
12のソースは、ノード95と接続していて、また低電
圧、NチャネルIGFET M14(x1)および第二
段のアンプ・トランジスタM13のドレインに接続して
いる。
11、IGFET M12,DMOSトランジスタM1
6およびIGFET M14のソースは、全体で、出力
段52の入力側または制御側を構成している。出力段5
2の出力側は、正の出力ドライバ(NチャネルDMOS
トランジスタM16)および(全体を参照番号84で示
す)負の出力ドライバで形成されている。正の駆動トラ
ンジスタDMOSトランジスタM16(x100)のド
レインは、正の電源電圧64に直結していて、ソースは
ノード96を通して、演算増幅器50の出力ターミナル
76に直結している。
OSトランジスタM15(x2)、抵抗R11(通常、
10キロオーム)およびNチャネルDMOSトランジス
タM17(x100)により形成されている。後で説明
するPチャネルIGFETM19(x1)のドレイン
は、抵抗R11の一方の端部を通して合成回路84に、
またDMOSトランジスタM17のゲートに接続してい
る。抵抗R11の他方の端部はNチャネルDMOSトラ
ンジスタM15に接続しているダイオードのドレインお
よびゲートに接続している。DMOSトランジスタM1
5のソースは、負の電源電圧66に接続している。DM
OSトランジスタM17のドレインは、正の駆動トラン
ジスタDMOSトランジスタM16のソースおよびノー
ド96を通して、出力ターミナル76に直結している。
DMOSトランジスタM17のソースは、負の電源電圧
66に直結している。
の全体を示す。例えば、参照番号82で示す配列のよう
な電流構成は、出力段52の制御側と出力側の間に接続
している。共通ベースNPN電圧緩衝トランジスタQ1
1は、電位差検出装置として動作するIGFET M1
4を持つ電流転送器82に接続している。IGFETM
14のソースは、ノード95に接続し、ゲートはノード
96を通して、出力ターミナル76に直結している。回
路の位置およびDMOSトランジスタM15およびM1
7との関係のために、電位差検出装置は、すでに説明し
たように、回路の動作中、安定のために必要なソース出
力構成を直接維持する。
ランジスタQ11のエミタに接続している。共通ベース
NPNトランジスタQ11のベースは、NチャネルDM
OSトランジスタM11に接続しているダイオードのゲ
ートおよびドレイン、およびNチャネルDMOSトラン
ジスタM16のゲートに接続している。
チャネル電流ミラー構成のような任意の適当な配列を使
用することができる。Pチャネル IGFET M18
(x1)およびM19(x1)はそのソースを通して正
の電源電圧66に接続している。IGFET M19の
ゲートは、IGFET M18に接続しているダイオー
ドのゲートおよびドレイン、およびNPNトランジスタ
Q11のコレクタに接続している。
る、低電圧NチャネルIGFET M14(x1)は、
出力段52(ノード95)の出力電圧(ノード96)と
入力電圧との電位差検出装置として動作する。(通常、
約1.0ボルト)である域値以下のNチャネルIGFE
T M14のゲート−ソース間の全電圧に対する、ドレ
イン−ソース間電流は0ミリアンペアである。IGFE
TM14のゲート−ドレイン間電圧が増大するにつれ
て、そのドレイン−ソース間電流は設計特性に従って急
速に増大する。
Q11は、低電圧NチャネルIGFET M14用の電
圧バッファとして機能する。そのコレクタ電流は、効果
的にそのエミッタ電流に等しい。また、M14のドレイ
ン−ソース間電圧は、トランジスタM11およびM12
に接続しているダイオードの電圧降下以下に制限され、
Q11の高電圧能力により、高電圧での正しい回路動作
が保証される。
びM14は、演算増幅器50の正しい静電流制御を行う
ことができる同じタイプおよび同じ構造のトランジスタ
でなければならないことに留意されたい。静電流の制御
は間接的なものであるが、全演算増幅器回路で非常に重
要なものであり、当業者にとっては周知の考慮項目であ
る。一般的にいって、静電流は、静条件下、すなわち、
負荷のない条件下の全演算増幅器電流として知られてい
る。ここで、M12は、x100IGFETであり、M
14は、x1IGFETである。M11とM16の特性
は一致していなければならない。すなわち、同じタイ
プ、同じ構造および(チャネル幅が)同じ大きさのもの
でなければならない。本実施例の場合には、M11もM
16も、x100NチャネルDMOSである。
のその電流比にほぼ等しいM12およびM14の大きさ
の比によって異なる。また、この比は、静条件下の合成
回路84の入出力電流比にほぼ等しくなければならな
い。
列は、例えば、正の電源電圧64の付近のM14のよう
な電位差検出装置からの制御電流を、転送または回送
し、それを負のドライバ(合成回路84)に加える。コ
ンピュータ・シミュレーションにより、ノード95の電
圧が下がるにつれて、ノード96の出力電圧は、負の制
限条件に達する前に、約1.2ボルトに下がる。また、
ノード95の電圧が下がるにつれて、M17は動作の
「三極管」領域に入り、この領域内においては、ドレイ
ン−ソース間電圧は、ドレイン電流の変化に従って直線
的に変化し、そのゲート電圧が変化しても全然影響を受
けない。(すなわち、ドレイン−ソース特性は抵抗の特
性と同じである。)
7ゲートの正の駆動電圧の制限は、あったとしても少し
である。それ故、出力段52の負の駆動能力は、DMO
SトランジスタM17の固有の抵抗依存の特性によって
だけ制限される。当業者にとっては抵抗依存の動作特性
は周知であり、この動作特性は、すでに説明したよう
に、トランジスタが動作の「三極管」領域に入ったとき
に現れる。固有の抵抗依存の特性(例えば、抵抗依存の
特性は約17.5オーム)に基づいてM17を選ぶこと
により、当業者なら負の電源電圧から必要とする電圧
(例えば、1.5ボルト)以下の電圧で、必要とする負
の駆動電流(例えば、40ミリアンペア)を供給するた
めに、適当な大きさのM17を合理的に決定することが
できる。
スタ(例えば、M14)のゲート−ソース電流転送器1
10として機能するものによって制御されるので、安定
動作に必要な非常に重要なソース出力構成が保持され
る。
NPNトランジスタQ11(x1)が、電位差検出装置
として機能し、高電圧NPNトランジスタQ12(x1
00)に接続しているダイオードにより、正しい静電流
制御が保証される。電圧バッファトランジスタを必要と
しないという点を除けば、すべての点で、動作は図3の
実施例と同じである。
圧検出装置102は、二つの電圧の差を制御電流に変換
する任意の周知の装置または装置の配列を含む。例え
ば、一つのNチャネルMOSトランジスタ(図3のM1
4)および一つのNPNバイポーラ・トランジスタ(図
4のQ11)の他に、適当な電圧検出装置は、図5aに
示すように接続している演算増幅器と抵抗との組み合わ
せと、図5bに示すように接続している演算増幅器と抵
抗との組み合わせを含む。
比較的に低い周波数回路、すなわち、電圧検出装置M1
4および電流転送器82の付近の信号転送の一部分を送
るための広い帯域幅のパスを供給することにより、回路
の全周波数レスポンスを改善するために、(全体を参照
番号97で示す)フィードフォワード配列を含む。フィ
ードフォワード配列は、その内部で、プロセス入力の近
くで変化が検出され、プロセス出力が影響を受ける前
に、予測修正信号が加えられる周知のプロセス制御配列
である。多くのフィードフォワード配列がこの実施例で
の使用に適していて、そのような配列は当業者とってに
周知であることを理解されたい。
に記載した本発明の精神および範囲から逸脱しないで、
本明細書に記載した演算増幅器の出力回路に種々の変更
および交換を行うことができることは明らかであろう。
器の出力段の略図である。
る。
の略図である。
力段の略図である。
装置の略図である。
検出装置の略図である。
算増幅器の出力段の略図である。
Claims (7)
- 【請求項1】 非反転入力ターミナル(58)、反転
入力ターミナル(56)および出力ターミナル(62)
を持つとともに、正の電源電圧(V+)と負の電源電圧
(V−)に電気的に接続している第一段(54)と、 上記第一段の上記出力ターミナルと、出力ターミナル
(76)を備える出力側とに動作可能に接続された制御
側を有するとともに、上記出力側は上記出力段出力ター
ミナルと上記負の電源電圧との間に動作可能に接続され
た負の出力ドライバ(84)を備える出力段(52)
と、 上記制御側と上記出力側との間に動作可能に接続された
転送器(110、82)と、 上記制御側および上記出力側の間と上記転送器とに動作
可能に接続されるとともに、上記転送器に上記負の出力
ドライバへの電流の流れを変更させる制御電流を生成す
る電圧検出器(102、M14)とを備えるアンプ(5
0)を有する集積回路。 - 【請求項2】 上記転送器が、上記の正の電源電圧と上
記負の出力ドライバとの間に動作できるように接続され
た電流ミラー配列を含む請求項1記載の回路。 - 【請求項3】 上記電圧検出器は、上記第一段出力ター
ミナルおよび上記出力段出力ターミナルの間と上記転送
器とに動作可能に接続されたMOSトランジスタ電圧検
出器をさらに備え、上記電圧検出器のソースが上記第一
段出力ターミナルに動作可能に接続され、上記電圧検出
器のドレインが上記転送器に動作可能に接続され、上記
電圧検出器のゲートが上記出力段の出力ターミナルに動
作可能に接続された請求項1記載の回路。 - 【請求項4】 上記電圧検出器は、上記第一段出力ター
ミナルおよび上記出力段の間と上記転送器とに動作可能
に接続された演算増幅器をさらに備え、上記演算増幅器
は、上記第一段出力ターミナルに動作可能に接続された
非反転入力と、上記出力段出力ターミナルに動作可能に
接続された反転入力と、上記転送器に動作可能に接続さ
れた出力とを備える請求項1記載の回路。 - 【請求項5】 上記増幅器は、上記第一段の出力ターミ
ナルと上記の負の出力ドライバとの間に動作できるよう
に接続しているフィードフォワード配列をさらに備えた
請求項1記載の回路。 - 【請求項6】 上記の増幅器が、上記転送器と上記の電
圧検出装置との間に動作できるように接続している電圧
バッファをさらに備えた請求項1記載の回路。 - 【請求項7】 上記出力段制御側が、一組のNチャネル
と、上記の正の電源電圧に接続している電流源と、上記
の負の電源電圧に接続された第二段の増幅器トランジス
タ−との間に直列に接続されたMOS制御トランジスタ
に接続されたダイオードと、をさらに備えてた請求項1
記載の回路。
Applications Claiming Priority (2)
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US08/578819 | 1995-12-26 | ||
US08/578,819 US5684432A (en) | 1995-12-26 | 1995-12-26 | Amplifier output stage having enhanced drive capability |
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