JP4627106B2 - オペアンプ回路、電流出力回路及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はプッシュプル型オペアンプ回路に関するものである。
半導体集積回路装置には、基本動作回路としてオペアンプ回路が広く用いられている。近年、半導体集積回路装置の低電源電圧化により、オペアンプ回路の出力駆動能力の低下と、それに伴う動作速度の低下が問題となっている。そのため、より出力駆動能力が大きく、動作速度の速いオペアンプ回路が求められている。
【0002】
【従来の技術】
図4は、第一従来例のオペアンプ回路10の回路図である。
定電流源11は、カレントミラー回路12に定電流Iaを供給する。カレントミラー回路12は、NチャネルMOSトランジスタQ1,Q2,Q3から構成され、トランジスタQ1のドレインに定電流Iaが供給される。トランジスタQ1のドレインはトランジスタQ1〜Q3のゲートに接続され、各トランジスタQ1〜Q3のソースは低電位電源VSに接続される。トランジスタQ2のドレインはカレントミラー回路13に接続され、トランジスタQ3のドレインは差動入力回路14に接続される。
【0003】
出力側のトランジスタQ2は入力側のトランジスタQ1と同一の素子サイズを有し、定電流源11の定電流Iaと等しいドレイン電流をカレントミラー回路13に供給する。出力側のトランジスタQ3はトランジスタQ1の2倍の素子サイズを有し、定電流源11の定電流Iaの2倍のドレイン電流を差動入力回路14に供給する。
【0004】
カレントミラー回路13はPチャネルMOSトランジスタQ4,Q5から構成され、トランジスタQ4のドレインがトランジスタQ2のドレインに接続される。トランジスタQ4,Q5のソースは高電位電源VDに接続され、両トランジスタQ4,Q5のゲートは互いに接続されるとともに、同トランジスタQ4のドレインに接続される。
【0005】
出力側のトランジスタQ5は入力側のトランジスタQ4の2倍の素子サイズを有し、トランジスタQ5に流れる電流の2倍のドレイン電流を流す。トランジスタQ4には定電流源11の定電流Iaと等しいドレイン電流が流れるため、トランジスタQ5はドレインから定電流Iaの2倍の定電流を流す。
【0006】
差動入力回路14は、一対のNチャネルMOSトランジスタQ6,Q7及び一対のPチャネルMOSトランジスタQ8,Q9から構成され、トランジスタQ6,Q7のソースがトランジスタQ3のドレインに接続される。トランジスタQ6のドレインはトランジスタQ8のドレインとトランジスタQ8,Q9のゲートに接続され、トランジスタQ8のソースは高電位電源VDに接続される。トランジスタQ7のドレインはトランジスタQ9のドレインに接続され、トランジスタQ9のソースは高電位電源VDに接続される。
【0007】
トランジスタQ6,Q7のゲートには入力信号IM,IPがそれぞれ入力される。従って、差動入力回路14は、トランジスタQ3から供給されるバイアス電流に基づいて動作し、入力信号IM,IPの電位差に応じて流す電流によりトランジスタQ7,Q9間のノードN1の電位を設定する。
【0008】
ノードN1は、PチャネルMOSトランジスタQ10のゲート、及び最終出力段のPチャネルMOSトランジスタQ11のゲートに接続される。トランジスタQ10,Q11のソースは高電位電源VDに接続され、トランジスタQ11のドレインは出力端子Toに接続される。トランジスタQ11はトランジスタQ10の10倍の素子サイズを有し、トランジスタQ10のドレイン電流の10倍のドレイン電流を流す。
【0009】
トランジスタQ10のドレインはカレントミラー回路15に接続される。カレントミラー回路15は、NチャネルMOSトランジスタQ12,Q13から構成され、トランジスタQ12のドレインがトランジスタQ10のドレインに接続される。両トランジスタQ12,Q13のソースは低電位電源VSに接続され、トランジスタQ12のドレインはトランジスタQ12,Q13のゲートに接続される。
【0010】
トランジスタQ13はトランジスタQ12と同一の素子サイズを有し、トランジスタQ12のドレイン電流、即ちトランジスタQ10のドレイン電流と等しいドレイン電流を流す。
【0011】
トランジスタQ13のドレインはトランジスタQ5のドレインに接続され、両トランジスタQ13,Q5間のノードN2はカレントミラー回路16に接続される。
【0012】
カレントミラー回路16はNチャネルMOSトランジスタQ14,Q15から構成され、トランジスタQ14のドレインがノードN2に接続される。両トランジスタQ14,Q15のソースは低電位電源VSに接続され、トランジスタQ14のドレインはトランジスタQ14,Q15のゲートに接続される。
【0013】
トランジスタQ15は最終出力段のトランジスタであり、そのドレインは出力端子Toに接続される。トランジスタQ14はトランジスタQ12,Q13と、更にはトランジスタQ1,Q2と同一の素子サイズを有する。トランジスタQ15はトランジスタQ14の10倍の素子サイズを有し、トランジスタQ14に流れる電流の10倍のドレイン電流を流す。
【0014】
このように構成されたオペアンプ回路10は、出力段を構成するPMOSトランジスタQ11及びNMOSトランジスタQ15のゲート電圧を、トランジスタQ11,Q15のオン/オフが常に逆動作となるように制御することで、プッシュプル動作を実現している。
【0015】
即ち、入力信号IPの電圧が入力信号IMの電圧より高い時には、トランジスタQ3のサチレーション電圧(ソース・ドレイン間電圧)をV(Q3)、トランジスタQ7のサチレーション電圧をV(Q7)とすれば、ノードN1すなわちトランジスタQ11のゲート電圧Vg(Q11)は、
Vg(Q11)=VS+V(Q3)+V(Q7)
となる。
【0016】
この時、トランジスタQ15のゲート電圧は、出力段トランジスタQ11と同相で動作するトランジスタQ10によりトランジスタQ5の定電流が全てトランジスタQ14に流れ、その定電流の10倍の電流をトランジスタQ15のドレインから引き込む電圧となる。
【0017】
一方、入力信号IPの電圧が入力信号IMの電圧より低い時には、トランジスタQ9のサチレーション電圧をV(Q9)とすれば、トランジスタQ11のゲート電圧Vg(Q11)は、
Vg(Q11)=VD−V(Q9)
まで上昇する。
【0018】
この時、トランジスタQ15のゲート電圧は、同様に、出力段トランジスタQ11と同相で動作するトランジスタQ10によりトランジスタQ5の定電流が全てトランジスタQ13に流れ、低電位電源VSの電位となる。
【0019】
このように、オペアンプ回路10は、出力段を構成するトランジスタQ11,Q15のゲート電圧を逆相に電源電圧範囲のほぼ全域を上下させ、それに応じた出力駆動能力を得ている。
【0020】
ところで、オペアンプ回路10においては、±入力端子に入力される入力信号IP,IMの電圧が同一電圧であった時に出力上段トランジスタQ11と出力下段トランジスタQ15のドレイン電流は同一でなくてはならない。
【0021】
第一従来例のオペアンプ回路10では、IP=IMの時、トランジスタQ8,Q9に流れる電流は等しい。これにより、出力上段トランジスタQ11のドレイン電流は、それのトランジスタサイズと差動入力回路14のトランジスタQ8,Q9のトランジスタサイズとのサイズ比で設定される。
【0022】
出力下段トランジスタQ15のドレイン電流は、上段のトランジスタQ11と同様に、トランジスタQ8,Q9との素子サイズ比により決まるトランジスタQ10のドレイン電流と、カレントミラー回路15、16のトランジスタサイズ比により設定される。
【0023】
このように、上段トランジスタQ11は、そのゲート電圧がほぼ電源電圧間を上下することができ、トランジスタの持つ電流駆動能力を最大限に発揮することができる。下段トランジスタQ15は、入力信号IP,IMの電圧が同一であったときのトランジスタQ13側の電流を大きくし、トランジスタQ14側の電流を小さくすることで、Q7の持つ電流駆動能力を最大限に発揮させることができる。
【0024】
しかし、出力回路上段では、トランジスタQ8,Q9から見て電圧電流変換を最終段のトランジスタQ11のみで行っているのに対し、出力回路下段では、トランジスタQ10,Q13及び最終段のトランジスタQ15の合計3段が必要となる。これらにより、第一従来例のオペアンプ回路10の構成では、出力駆動能力は大きくすることができるが、動作速度が低下してしまっている。
【0025】
図5は、高速動作を目的とした第二従来例のオペアンプ回路20の回路図である。
このオペアンプ回路20は、ノードN1の電圧変化と逆相の電圧変化を有するトランジスタQ8のドレイン電圧にて最終出力段のトランジスタQ15を駆動するようにしたものである。
【0026】
即ち、トランジスタQ8,Q6間のノードN3はPチャネルMOSトランジスタQ10のゲートに接続され、そのトランジスタQ10のドレイン電流を受けるNチャネルMOSトランジスタQ12のゲートに最終出力段のトランジスタQ15のゲートが接続される。従って、このオペアンプ回路20では、図4においてノードN2に接続されるNチャネルMOSトランジスタQ13,Q14及びそのノードN2に電流を供給するためのトランジスタQ2,Q4,Q5が省略されている。
【0027】
このように構成されたオペアンプ回路20は、差動入力回路14のトランジスタQ8,Q9から見て電圧電流変換をトランジスタQ12,Q15にて行っている。これにより、第一従来例と比較して高速な動作が可能となる。
【0028】
【発明が解決しようとする課題】
しかしながら、第二従来例のオペアンプ回路20では、トランジスタQ10は差動入力回路14のトランジスタQ8のドレイン及びゲートに接続され、カレントミラー回路を構成する。このため、入力信号IP,IMの電圧が非同一電圧であるとき、出力下段トランジスタQ15には両信号IP,IMが同一電圧であったときの2倍の電流までしか流すことがができない。これにより、このオペアンプ回路20では、高速に動作するものの、出力駆動能力の低下を招いてしまっている。
【0029】
本発明は上記問題点を解決するためになされたものであって、その目的は高速に動作し、出力駆動能力の低下を抑えることのできるオペアンプ回路、電流出力回路及び半導体装置を提供することにある。
【0030】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明は、第1のトランジスタと、そのトランジスタのゲート−ソース間に接続された第1の抵抗素子とを有し、該第1の抵抗素子に流れる第1の電流と第1のトランジスタの第1のドレイン電流とを一致させるように制御した定電流源回路と、第1及び第2の入力信号をそれぞれ受ける第1及び第2の入力トランジスタを含む差動入力回路と、前記第1の電流が供給され、該第1の電流に応じたバイアス電流を前記差動入力回路に供給する定電流源とを含む入力段回路とを備え、第1のトランジスタと同極性の第2の出力トランジスタのソース−ゲート間に第1の抵抗素子の抵抗値と比例した抵抗値を有する第2の抵抗素子を接続し、第1の電流の電流値との比が、第1及び第2の抵抗素子の抵抗比の逆数比となる第2の電流を第2の抵抗素子に流し、該第2の抵抗素子の抵抗値と第2の電流の電流値により第2の出力トランジスタのゲート電圧を設定した。これにより、出力駆動能力の低下が抑制される。
【0031】
また、定電流源回路は、第1の抵抗素子にソースが接続され、第1のトランジスタのドレインにゲートが接続された第3のトランジスタと、第3及び第1のトランジスタのドレインにそれぞれドレインが接続された第4及び第5トランジスタからなるカレントミラー回路とを備えた。このカレントミラー回路は、前記第4のトランジスタのソース及び前記第5のトランジスタのソースが電源線に接続され、前記第4のトランジスタの前記ドレインが前記第4のトランジスタのゲート及び前記第5のトランジスタのゲートに接続されたカレントミラー回路である。
さらに、出力段回路は、前記第1の入力トランジスタのドレインがゲートに接続され、前記第2の出力トランジスタのゲートがドレインに接続される第6のトランジスタを含み、前記第2の入力トランジスタのドレインが前記第1の出力トランジスタのゲートに接続される。
【0033】
請求項2に記載の発明によれば、前記入力段回路は、前記第1及び第2の入力トランジスタのドレインにドレインがそれぞれ接続された一対の第7及び第8のトランジスタからなるカレントミラー回路を含む前記差動入力回路と、前記定電流源回路の第4のトランジスタにカレントミラー接続された第9のトランジスタと、前記第9のトランジスタのドレインに接続され、該トランジスタのドレイン電流と比例した電流値の前記バイアス電流を前記差動入力回路に供給する前記電流源とを備え、前記第1の出力トランジスタのゲートは前記第8のトランジスタのドレインに接続され、前記第6のトランジスタは、前記差動入力回路のカレントミラー回路を構成する入力側の第7のトランジスタとカレントミラー接続され、該入力側のトランジスタの素子サイズとの比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第2の抵抗素子に接続された。このように、出力段上段は第1の出力トランジスタにより電圧電流変換し、出力段下段は第6のトランジスタ及び第2の出力トランジスタにより電圧電流変換するため、動作速度が向上する。
請求項3に記載の発明のように、第2の出力トランジスタを第1のトランジスタの素子サイズに比例した素子サイズとし、第2の出力トランジスタのアイドリング電流を、第1の電流との比が第1のトランジスタと第2の出力トランジスタの素子サイズ比となるように設定した。
【0034】
請求項4に記載の発明は、第1のトランジスタと、そのトランジスタのゲート−ソース間に接続された第1の抵抗素子とを有し、該第1の抵抗素子に流れる第1の電流と第1のトランジスタの第1のドレイン電流とを一致させるように制御した定電流源回路と、第1の抵抗素子の抵抗値と比例した抵抗値を有する第2の抵抗素子と、該第2の抵抗素子の両端がゲートとソースに接続された第2のトランジスタを有し、第1の電流の電流値との比が、第1及び第2の抵抗素子の抵抗比の逆数比となる第2の電流を第2の抵抗素子に流し、該第2の抵抗素子の抵抗値と第2の電流の電流値により第2のトランジスタのゲート電圧を設定し、該第2のトランジスタの第2のドレイン電流を出力する出力段回路とを備えた。
【0035】
また、定電流源回路は、第1の抵抗素子にソースが接続され、第1のトランジスタのドレインにゲートが接続された第3のトランジスタと、第3及び第1のトランジスタのドレインにそれぞれドレインが接続された第4及び第5トランジスタからなるカレントミラー回路とを備えた。このカレントミラー回路は、前記第4のトランジスタのソース及び前記第5のトランジスタのソースが電源線に接続され、前記第4のトランジスタのドレインが前記第4のトランジスタのゲート及び前記第5のトランジスタのゲートに接続されたカレントミラー回路である。
さらに、前記出力段回路は、前記カレントミラー回路の入力側の第4のトランジスタとカレントミラー接続され、該第4のトランジスタの素子サイズとの比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第2の抵抗素子に接続された第6のトランジスタを備えた。
【0037】
請求項5に記載の発明のように、第2のトランジスタを第1のトランジスタの素子サイズに比例した素子サイズとし、第1の電流との比が第1及び第2のトランジスタの素子サイズ比となる第2のドレイン電流を出力するようにした。
【0038】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図1〜図3に従って説明する。
図1は、本実施形態のプッシュプル型オペアンプ回路30の回路図である。
【0039】
オペアンプ回路30は、定電流源回路31、入力段回路32及び出力段回路33を含む。
定電流源回路31は、カレントミラー回路41、NチャネルMOSトランジスタQ21,Q22、抵抗素子R1から構成される。
【0040】
カレントミラー回路41はPチャネルMOSトランジスタQ23,Q24から構成され、両トランジスタQ23,Q24のソースは高電位電源VDに接続され、トランジスタQ23のドレインはトランジスタQ23,Q24のゲートに接続される。トランジスタQ23,Q24のドレインはそれぞれトランジスタQ21,Q22のドレインに接続される。
【0041】
トランジスタQ21は、ゲートがトランジスタQ22のドレインに接続され、ソースがトランジスタQ22のゲートに接続される。また、トランジスタQ21のソースは抵抗素子R1を介して低電位電源VSに接続され、トランジスタQ22のソースは低電位電源VSに接続される。
【0042】
トランジスタQ21はゲートがトランジスタQ22のドレインに接続され、ソースが抵抗素子R1を介して低電位電源VSに接続される。トランジスタQ21と抵抗素子R1の間のノードN11はトランジスタQ22のゲートに接続され、トランジスタQ22のソースは低電位電源VSに接続される。
【0043】
入力段回路32は、PMOSトランジスタQ25、定電流源42、差動入力回路43から構成される。
PMOSトランジスタQ25は、ソースが高電位電源VDに接続され、ゲートがカレントミラー回路41のトランジスタQ23のゲートに接続され、ドレインが定電流源42に接続される。トランジスタQ25はカレントミラー回路41を構成するトランジスタQ23,Q24と同一の素子サイズを有し、トランジスタQ23,Q24のドレイン電流、即ちトランジスタQ21のドレイン電流I21と等しいドレイン電流を定電流源42に供給する。
【0044】
定電流源42はNMOSトランジスタQ26,Q27から構成され、トランジスタQ26のドレインがトランジスタQ25のドレインに接続される。トランジスタQ26,Q27はソースが低電位電源VSに接続され、トランジスタQ26のドレインが両トランジスタQ26,Q27のゲートに接続され、トランジスタQ27のドレインが差動入力回路43に接続される。
【0045】
トランジスタQ27は入力側トランジスタQ26の2倍の素子サイズを有する。従って、定電流源42は、トランジスタQ25のドレイン電流、即ち定電流源回路31のトランジスタQ21のドレイン電流I21の2倍のバイアス電流I27を差動入力回路43に供給する。
【0046】
差動入力回路43は、一対のNチャネルMOSトランジスタQ28,Q29及び一対のPチャネルMOSトランジスタQ30,Q31から構成され、トランジスタQ28,Q29のソースがトランジスタQ27のドレインに接続される。トランジスタQ28のドレインはトランジスタQ30のドレインとトランジスタQ30,Q31のゲートに接続され、トランジスタQ30のソースは高電位電源VDに接続される。トランジスタQ29のドレインはトランジスタQ31のドレインに接続され、トランジスタQ31のソースは高電位電源VDに接続される。
【0047】
トランジスタQ30,Q31は同一の素子サイズを有する。従って、入力信号IM,IPが同一電圧の時、トランジスタQ30,Q31は同一値のドレイン電流I30,I31を流し、それらドレイン電流I30,I31はバイアス電流I27の1/2となる。
【0048】
トランジスタQ28,Q29のゲートには入力信号IM,IPが入力される。
従って、差動入力回路43は、トランジスタQ27から供給されるバイアス電流に基づいて動作し、入力信号IM,IPの電位差に応じて流す電流により、トランジスタQ28,Q30間のノードN12の電位と、トランジスタQ29,Q31間のノードN13の電位とを、相補的に変更する。
【0049】
差動入力回路43のノードN12,N13は、出力段回路33に接続される。
出力段回路33は、PMOSトランジスタQ32,Q33、NMOSトランジスタQ34、抵抗素子R2から構成され、トランジスタQ32,Q33のゲートが各ノードN12,N13にそれぞれ接続される。そして、ノードN12は、トランジスタQ30のドレイン及びゲートに接続される。従って、トランジスタQ32は、トランジスタQ30とカレントミラー接続されている。
【0050】
トランジスタQ32はソースが高電位電源VDに接続され、ドレインが抵抗素子R2に接続される。トランジスタQ32は、トランジスタQ30の素子サイズ、即ちトランジスタQ23の素子サイズのn倍(nは整数であり、本実施形態ではn=2)の素子サイズを有し、トランジスタQ30のドレイン電流I30の2倍のドレイン電流I32を抵抗素子R2に流す。
【0051】
トランジスタQ33は最終出力段の上段トランジスタであり、ソースが高電位電源VDに接続され、ドレインが出力端子Toに接続される。トランジスタQ33は差動入力回路43のトランジスタQ30,Q31の10倍の素子サイズを有し、その素子サイズとトランジスタQ30,Q31の素子サイズとのサイズ比により設定されるドレイン電流I33を出力端子Toから出力する。
【0052】
抵抗素子R2は、抵抗素子R1の抵抗値と同じ抵抗値を有するn本(本実施形態では2本)の抵抗を並列に接続した抵抗値を有する。即ち、抵抗素子R2は、抵抗素子R1と同一の抵抗値を有し、並列接続された抵抗素子R2a,R2bから構成される。
【0053】
抵抗素子R2とトランジスタQ32の間のノードN14は、トランジスタQ34のゲートに接続される。トランジスタQ34は最終出力段の下段トランジスタであり、ソースが低電位電源VSに接続され、ドレインが出力端子Toに接続される。
【0054】
トランジスタQ34は、トランジスタQ32のドレイン電流I32と抵抗素子R2の抵抗値により決まるノードN14の電位を持つゲート電圧V34に応じたドレイン電流I34を出力端子Toから引き込む。
【0055】
このように構成されたオペアンプ回路30は、入力信号IP,IMが同一値である時に出力段のトランジスタQ34のアイドリング電流を、それのソース−ゲート間に接続した抵抗素子R2によりトランジスタQ34のゲート電圧を設定し、トランジスタQ34はその設定されたゲート電圧に応じた電流をアイドリング電流として流す。そして、オペアンプ回路30は、最終出力段のトランジスタQ33のドレイン電流I33を出力端子Toから吐出させ、又はトランジスタQ34のドレイン電流I34を出力端子Toから吸引することで、プッシュプル動作する。
【0056】
次に、上記のように構成されたオペアンプ回路30の作用を説明する。
先ず、出力段トランジスタQ34のアイドリング電流の設定を説明する。
図3は、図1の出力段トランジスタQ34のアイドリング電流の設定を説明するための原理図であり、電流出力回路50の回路図である。尚、説明の便宜上、図1と同様の構成については同一の符号を付してその説明を一部省略する。
【0057】
電流出力回路50は、定電流源回路31と出力段回路51から構成される。出力段回路51は、PMOSトランジスタQ35、NMOSトランジスタQ36、抵抗素子R3から構成される。トランジスタQ35は定電流源回路31のトランジスタQ23とカレントミラー回路を構成するように接続され、そのトランジスタQ23のA倍の素子サイズを有する。
【0058】
トランジスタQ35のソースは高電位電源VDに接続され、ドレインは抵抗素子R3を介して低電位電源VSに接続される。抵抗素子R3は抵抗素子R1をA個並列接続させた抵抗値を有する。トランジスタQ35と抵抗素子R3との接続ノードには、トランジスタQ36のゲートが接続される。
【0059】
トランジスタQ36はソースが低電位電源VSに接続され、ドレインが出力端子Toに接続される。トランジスタQ36は、定電流源回路31のトランジスタQ22のB倍の素子サイズを有する。
【0060】
このように構成された定電流源回路31において、トランジスタQ21は抵抗素子R1へ電流を供給することにより、トランジスタQ22のゲート電圧(ノードN11の電位)を設定する。トランジスタQ22はそのドレイン電流により、ドレイン電圧を決定し、トランジスタQ21のゲート電圧を設定する。カレントミラー回路41はトランジスタQ21のドレイン電流を受け、トランジスタQ22へのドレイン電流を制御する。
【0061】
これらにより、トランジスタQ21はトランジスタQ22のドレイン電流がトランジスタQ21のドレイン電流と同一電流になるよう、トランジスタQ22のゲート電圧を制御している。
【0062】
この時のトランジスタQ21のドレイン電流I21とトランジスタQ22のゲート電圧V22は、トランジスタQ22の素子サイズと抵抗素子R1の抵抗値によって決定され、その値は固有である。
【0063】
トランジスタQ35は、トランジスタQ22のドレイン電流I22のA倍のドレイン電流I35を抵抗素子R3に流す。この抵抗素子R3は抵抗素子R1と同一な抵抗値を持つ抵抗素子をA個並列接続させた抵抗値を有する。従って、トランジスタQ35と抵抗素子R2との接続ノードの電位は、ノードN11の電位と等しくなる。即ち、トランジスタQ36のゲート電圧V36は、トランジスタQ22のゲート電圧V22と常に等しく設定される。
【0064】
このトランジスタQ36は、トランジスタQ22のB倍の素子サイズを有する。従って、トランジスタQ36は、トランジスタQ22のドレイン電流I22のB倍のドレイン電流I36を出力する。
【0065】
このように動作する電流出力回路50において、トランジスタQ35の素子サイズをトランジスタQ23の2倍(A=2)に設定したものが図1のトランジスタQ32である。抵抗素子R3の抵抗値を抵抗素子R1と同一な抵抗値を持つ抵抗素子を2個並列接続されたものが図1の抵抗素子R2である。更に、トランジスタQ36の素子サイズをトランジスタQ22の2倍(B=2)に設定したものが図1のトランジスタQ34である。
【0066】
従って、トランジスタQ22のドレイン電流I22と同一値の電流I21が、トランジスタQ25,Q26,Q27を介してバイアス電流I27として差動入力回路43に供給される。このバイアス電流I27は、トランジスタQ27のサイズ設定により、
I27=I21×2=I22×2
となる。
【0067】
入力信号IP,IMが同一電圧であった場合、バイアス電流I27はトランジスタQ28とトランジスタQ29に均一に流れる。これにより、ミラーを構成するトランジスタQ30,Q31のドレイン電流I30,I31も同一電流となる。そして、バイアス電流I27はドレイン電流I22の2倍の電流量であることから、各トランジスタQ30,Q31のドレイン電流I30,I31は、
I30=I31=I22
となる。
【0068】
トランジスタQ30とミラーを構成するトランジスタQ32のドレイン電流I32は、そのトランジスタQ32の素子サイズがトランジスタQ30の素子サイズの2倍であるため、素子サイズ比によって、
I32=I30×2=I22×2
となる。
【0069】
抵抗素子R2は抵抗素子R1と同一の抵抗値を持つ抵抗素子を2個並列接続させた抵抗値を有し、トランジスタQ32のドレイン電流I32を受け、トランジスタQ34のゲート電圧V34を成す。従って、そのゲート電圧V34は、
V34=I32×R2
=(I22×2)×(R1÷2)
=I22×R1
=V22
となる。
【0070】
このように、トランジスタQ34のゲート電圧V34は、定電流源回路31のトランジスタQ22のゲート電圧V22と同一電圧となる。
そして、トランジスタQ34のドレイン電流I34(アイドリング電流)は、トランジスタQ34とトランジスタQ22の素子サイズ比によって決定され、
I34=I22×10
となる。
【0071】
出力上段のトランジスタQ33は、ドレイン電流I30とドレイン電流I31が等しい時、トランジスタQ31のドレイン電圧(ノードN13の電圧)がトランジスタQ30のドレイン電圧(ノードN12の電圧)と同一電圧になることから、ドレイン電流I30に対する素子サイズ比のドレイン電流I33を出力する。そして、ドレイン電流I30は、入力信号IP,IMが等しい電圧の時、ドレイン電流I22と等しい。従って、ドレイン電流I33は、
I33=I22×10
となる。
【0072】
このように、入力信号IP,IMが同一電圧であった場合、出力段上段及び下段のトランジスタQ33,Q34はそれぞれ同一なドレイン電流I33,I34を出力する。
【0073】
そして、出力下段トランジスタQ34は、トランジスタQ30から見て電圧電流変換をトランジスタQ32,Q34の2段で完了しており、図5の第二従来例と同様に、高速に動作する。
【0074】
入力信号IPの電圧が入力信号IMの電圧より高い時には、トランジスタQ27のサチレーション電圧(ソース・ドレイン間電圧)をV(Q27)、トランジスタQ29のサチレーション電圧をV(Q29)とすれば、ノードN13すなわちトランジスタQ33のゲート電圧V33は、
V33=VS+V(Q27)+V(Q29)
となる。
【0075】
一方、入力信号IPの電圧が入力信号IMの電圧より低い時には、トランジスタQ31のサチレーション電圧をV(Q31)とすれば、トランジスタQ33のゲート電圧V33は、
V33=VD−V(Q31)
まで上昇する。
【0076】
このように、出力上段のトランジスタQ33は、図4,図5の従来例と同様に、電源電圧範囲のほぼ全域に上下するゲート電圧V33によりドレイン電流I33を出力する。
【0077】
入力信号IPの電圧が入力信号IMの電圧より低い時、トランジスタQ30のドレイン電流I30は最大バイアス電流I27と等しくなり、
I30=I27=I22×2
となる。
【0078】
これは、入力信号IP,IMが同一電圧であった場合の2倍である。従って、トランジスタQ30とカレントミラー回路を成すトランジスタQ32のドレイン電流も最大で入力信号IP,IMが同一電圧であった場合の2倍になる。これにより、トランジスタQ34のゲート電圧V34(詳しくはソース−ゲート間電圧)は、入力信号IP,IMが同一電圧であった場合の2倍の電圧となる。
【0079】
そして、図2に示すように、MOSトランジスタのゲートソース間電圧(VGS)−ドレイン電流(ID)特性は2次曲線を描く。このため、トランジスタQ32のドレイン電流I32と抵抗素子R2によるトランジスタQ34のゲート電圧V34に対し、トランジスタQ34のドレイン電流I34は2次特性で反応する。尚、図2のソース−ゲート間電圧VGSは、ソース−ドレイン間電圧VDSを100パーセントとした表示であり、ドレイン電流IDは、ソース−ゲート間電圧VGSとソース−ドレイン間電圧VDSが等しい時のドレイン電流を100パーセントとしたときの表示である。
【0080】
例えば、入力信号IP,IMが同一電圧である時のトランジスタQ34のゲート電圧V34(VGS)を50パーセントに設定すると、アイドリング電流は最大ドレイン電流の約17パーセントの電流値となる。これに対し、ゲート電圧V34が2倍(100パーセント)になると、トランジスタQ34のドレイン電流I34は100パーセント、即ち約6倍になる。
【0081】
このように、本実施形態では、図5の第二従来例に比べて多くのドレイン電流I34を出力下段のトランジスタQ34に流すことができる。これにより、出力駆動能力の低下を抑えている。
【0082】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)定電流源回路31は、ゲート−ソース間に抵抗素子R1が接続されたトランジスタQ22を備え、トランジスタQ21,Q23,Q24により、抵抗素子R1に流れる電流I21とトランジスタQ22のドレイン電流I22を一致させる。出力段のトランジスタQ34はトランジスタQ22の10倍の素子サイズを有し、ソース−ゲート間に抵抗素子R1と同じ抵抗値を有する抵抗素子R2a,R2bを並列接続した抵抗素子R2が接続され、その抵抗素子R2にドレイン電流I22の2倍の電流I32が供給され、それにより出力段のトランジスタQ34のゲート電圧V34が設定される。これにより、トランジスタQ34のドレイン電流I34は、ゲート電圧V34に対して2次特性で反応するため、出力駆動能力の低下を抑えることができる。
【0083】
(2)出力段回路33は、抵抗素子R2にドレイン電流I32を流すトランジスタQ32を備え、そのトランジスタQ32のゲートは差動入力回路43のカレントミラー回路を構成するトランジスタQ30のドレインに接続される。従って、トランジスタQ30から見てトランジスタQ32と出力段のトランジスタQ34の2段にて電圧電流変換を行っているため、高速に動作することができる。
【0084】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態において、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを入れ替えて実施してもよい。その際、高電位電源VDと低電位電源VSとを入れ替えて供給することはいうまでもない。
【0085】
【発明の効果】
以上詳述したように、本発明によれば、出力駆動能力の低下を抑制し、高速動作が可能なオペアンプ回路、それに用いられる電流出力回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】 一実施形態のオペアンプ回路の回路図である。
【図2】 MOSトランジスタのVGS−ID特性図である。
【図3】 電流出力回路の回路図である。
【図4】 第一従来例の回路図である。
【図5】 第二従来例の回路図である。
【符号の説明】
31 定電流源回路
32 差動入力回路
33,51 出力段回路
I21 第1の電流
I22 ドレイン電流
I36 第2の電流(ドレイン電流)
Q22 第1のトランジスタ
Q33,Q34 第1及び第2の出力トランジスタ
Q36 第2のトランジスタ
R1 第1の抵抗素子
R2,R3 第2の抵抗素子
Claims (6)
- 出力端子に接続された第1及び第2の出力トランジスタを含む出力段回路を備え、前記第1及び第2の出力トランジスタのゲート電圧を制御してプッシュプル動作するオペアンプ回路において、
第1のトランジスタと、そのトランジスタのゲート−ソース間に接続された第1の抵抗素子とを有し、該第1の抵抗素子に流れる第1の電流と前記第1のトランジスタの第1のドレイン電流とを一致させるように制御した定電流源回路と、
第1及び第2の入力信号をそれぞれ受ける第1及び第2の入力トランジスタを含む差動入力回路と、前記定電流源回路から前記第1の電流に応じた電流が供給され、該第1の電流に応じたバイアス電流を前記差動入力回路に供給する定電流源とを含む入力段回路とを備え、
前記第1のトランジスタと同極性の前記第2の出力トランジスタのソース−ゲート間に前記第1の抵抗素子の抵抗値と比例した抵抗値を有する第2の抵抗素子を接続し、
前記第1の電流の電流値との比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる第2の電流を前記第2の抵抗素子に流し、該第2の抵抗素子の抵抗値と前記第2の電流の電流値により前記第2の出力トランジスタのゲート電圧を設定し、
前記定電流源回路は、
前記第1の抵抗素子にソースが接続され、前記第1のトランジスタのドレインにゲートが接続された第3のトランジスタと、
前記第3及び第1のトランジスタのドレインにそれぞれドレインが接続された第4及び第5のトランジスタからなるカレントミラー回路とを備え、
前記カレントミラー回路は、前記第4のトランジスタのソース及び前記第5のトランジスタのソースが電源線に接続され、前記第4のトランジスタの前記ドレインが前記第4のトランジスタのゲート及び前記第5のトランジスタのゲートに接続されたカレントミラー回路であり、
前記出力段回路は、
前記第1の入力トランジスタのドレインがゲートに接続され、前記第2の出力トランジスタのゲートにドレインが接続される第6のトランジスタを含み、
前記第2の入力トランジスタのドレインが前記第1の出力トランジスタのゲートに接続されることを特徴とするオペアンプ回路。 - 前記入力段回路は、
前記第1及び第2の入力トランジスタのドレインにドレインがそれぞれ接続された一対の第7及び第8のトランジスタからなるカレントミラー回路を含む前記差動入力回路と、
前記定電流源回路の第4のトランジスタにカレントミラー接続された第9のトランジスタと、
前記第9のトランジスタのドレインに接続され、該第9のトランジスタのドレイン電流と比例した電流値の前記バイアス電流を前記差動入力回路に供給する前記電流源とを備え、
前記第1の出力トランジスタのゲートは前記第8のトランジスタのドレインに接続され、
前記第6のトランジスタは、前記差動入力回路のカレントミラー回路を構成する入力側の第7のトランジスタとカレントミラー接続され、該入力側の第7のトランジスタの素子サイズとの比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第2の抵抗素子に接続されたことを特徴とすることを特徴とする請求項1記載のオペアンプ回路。 - 前記第2の出力トランジスタを前記第1のトランジスタの素子サイズに比例した素子サイズとし、前記第2の出力トランジスタのアイドリング電流を、前記第1の電流との比が前記第1のトランジスタと前記第2の出力トランジスタの素子サイズ比となるように設定したことを特徴とする請求項1又は2記載のオペアンプ回路。
- 第1のトランジスタと、そのトランジスタのゲート−ソース間に接続された第1の抵抗素子とを有し、該第1の抵抗素子に流れる第1の電流と前記第1のトランジスタの第1のドレイン電流とを一致させるように制御した定電流源回路と、
前記第1の抵抗素子の抵抗値と比例した抵抗値を有する第2の抵抗素子と、該第2の抵抗素子の両端がゲートとソースに接続された第2のトランジスタを有し、前記第1の電流の電流値との比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる第2の電流を前記第2の抵抗素子に流し、該第2の抵抗素子の抵抗値と前記第2の電流の電流値により前記第2のトランジスタのゲート電圧を設定し、該第2のトランジスタの第2のドレイン電流を出力する出力段回路とを備え、
前記定電流源回路は、
前記第1の抵抗素子にソースが接続され、前記第1のトランジスタのドレインにゲートが接続された第3のトランジスタと、
前記第3及び第1のトランジスタのドレインにそれぞれドレインが接続された第4及び第5のトランジスタからなるカレントミラー回路とを備え、
前記カレントミラー回路は、前記第4のトランジスタのソース及び前記第5のトランジスタのソースが電源線に接続され、前記第4のトランジスタのドレインが前記第4のトランジスタのゲート及び前記第5のトランジスタのゲートに接続されたカレントミラー回路であり、
前記出力段回路は、前記カレントミラー回路の入力側の第4のトランジスタとカレントミラー接続され、該第4のトランジスタの素子サイズとの比が、前記第1及び第2の抵抗素子の抵抗比の逆数比となる素子サイズを有し、ドレインが前記第2の抵抗素子に接続された第6のトランジスタを備えたことを特徴とする電流出力回路。 - 前記第2のトランジスタを前記第1のトランジスタの素子サイズに比例した素子サイズとし、前記第1の電流との比が前記第1及び第2のトランジスタの素子サイズ比となる前記第2のドレイン電流を出力するようにしたことを特徴とする請求項4記載の電流出力回路。
- 請求項1〜3のうちの何れか一項記載のオペアンプ回路、及び請求項4又は5記載の電流出力回路の少なくとも一方を備えた半導体装置。
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