JP2942732B2 - 短絡アノード水平型絶縁ゲートバイポーラトランジスタ - Google Patents
短絡アノード水平型絶縁ゲートバイポーラトランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【0001】
【発明の属する技術分野】本発明は絶縁ゲートバイポー
ラトランジスタ(以下IGBTと称する)に係り、特に
スナップバックを効率よく抑えられる短絡アノード水平
型絶縁ゲートバイポーラトランジスタ(以下SA−LI
GBTと称する)に関する。
ラトランジスタ(以下IGBTと称する)に係り、特に
スナップバックを効率よく抑えられる短絡アノード水平
型絶縁ゲートバイポーラトランジスタ(以下SA−LI
GBTと称する)に関する。
【0002】
【従来の技術】最近、電力制御装置の短小軽薄化の傾向
により、電力素子と制御回路を単一チップに集積化しよ
うとする研究が活発に行われている。特に、RESUR
F(Reduced Surface Field)構
造を採択する場合、高電圧の素子を薄いエピタキシャル
基板を用いて実現できることから電力集積回路用電力素
子に対する研究が盛んになされつつある。そして、この
電力集積回路はスイッチング電源、ディスプレイ駆動回
路、車両用電子装置などに既に用いられており、これか
らその応用分野が電子産業全般に広がる見込みである。
により、電力素子と制御回路を単一チップに集積化しよ
うとする研究が活発に行われている。特に、RESUR
F(Reduced Surface Field)構
造を採択する場合、高電圧の素子を薄いエピタキシャル
基板を用いて実現できることから電力集積回路用電力素
子に対する研究が盛んになされつつある。そして、この
電力集積回路はスイッチング電源、ディスプレイ駆動回
路、車両用電子装置などに既に用いられており、これか
らその応用分野が電子産業全般に広がる見込みである。
【0003】ところで、電力集積回路に応用可能な素子
としてIGBTと電力用MOSFETが多く研究されて
いるが、IGBTは電圧降下が少ない反面、スイッチン
グ速度が遅い欠点を有する。逆に、電力用MOSFET
はスイッチング速度は早いが、定格電圧が高くなるとオ
ン抵抗が急に大きくなる短所がある。この点を補うため
に順方向動作時はIGBTの電気伝導度変調特性を用
い、スイッチング動作時は電力用MOSFETの早い動
作特性を用いるSA−LIGBTが考えられた。
としてIGBTと電力用MOSFETが多く研究されて
いるが、IGBTは電圧降下が少ない反面、スイッチン
グ速度が遅い欠点を有する。逆に、電力用MOSFET
はスイッチング速度は早いが、定格電圧が高くなるとオ
ン抵抗が急に大きくなる短所がある。この点を補うため
に順方向動作時はIGBTの電気伝導度変調特性を用
い、スイッチング動作時は電力用MOSFETの早い動
作特性を用いるSA−LIGBTが考えられた。
【0004】図8は、従来の技術によりSOI基板上に
形成されたSA−LIGBTの断面図である。この図に
おいて、11はSOI基板で、半導体基板12上に酸化
膜13を形成して構成されている。このSOI基板11
の酸化膜13上には、N- 型のエピタキシャル層14が
形成される。このエピタキシャル層14の一端側表面に
は、カソード電極15が形成される。このカソード電極
15から所定距離離れてエピタキシャル層14の他端側
表面には、アノード電極16が形成される。このアノー
ド電極16とカソード電極15間のエピタキシャル層1
4表面には第1絶縁膜17が形成される。この第1絶縁
膜17内には、カソード電極15の近傍において第1ゲ
ート電極18が形成される。
形成されたSA−LIGBTの断面図である。この図に
おいて、11はSOI基板で、半導体基板12上に酸化
膜13を形成して構成されている。このSOI基板11
の酸化膜13上には、N- 型のエピタキシャル層14が
形成される。このエピタキシャル層14の一端側表面に
は、カソード電極15が形成される。このカソード電極
15から所定距離離れてエピタキシャル層14の他端側
表面には、アノード電極16が形成される。このアノー
ド電極16とカソード電極15間のエピタキシャル層1
4表面には第1絶縁膜17が形成される。この第1絶縁
膜17内には、カソード電極15の近傍において第1ゲ
ート電極18が形成される。
【0005】前記カソード電極15の下方のエピタキシ
ャル層14表面部には、P+ ウェル19が形成される。
また、このP+ ウェル19と隣接して、カソード電極1
5と第1ゲート電極18間の第1絶縁膜17の下方と、
第1ゲート電極18の下方にかけたエピタキシャル層1
4の表面部には、P- チャネル領域20が形成される。
さらに、第1ゲート電極18からカソード電極15の一
部にかけた前記P+ ウェル19とP- チャネル領域20
の表面部には、N+ カソード領域21が形成される。他
方、エピタキシャル層14の他端側表面部においては、
第1絶縁膜17の下方からアノード電極16の下方にか
けてNバッファ領域22が形成される。このNバッファ
領域22の、アノード電極16下方の表面部には、P+
アノード領域23とN+ アノード短絡領域24が隣接し
て形成される。
ャル層14表面部には、P+ ウェル19が形成される。
また、このP+ ウェル19と隣接して、カソード電極1
5と第1ゲート電極18間の第1絶縁膜17の下方と、
第1ゲート電極18の下方にかけたエピタキシャル層1
4の表面部には、P- チャネル領域20が形成される。
さらに、第1ゲート電極18からカソード電極15の一
部にかけた前記P+ ウェル19とP- チャネル領域20
の表面部には、N+ カソード領域21が形成される。他
方、エピタキシャル層14の他端側表面部においては、
第1絶縁膜17の下方からアノード電極16の下方にか
けてNバッファ領域22が形成される。このNバッファ
領域22の、アノード電極16下方の表面部には、P+
アノード領域23とN+ アノード短絡領域24が隣接し
て形成される。
【0006】このようなSA−LIGBTは、典型的な
LIGBTの構造と類似しているが、アノード電極16
にN+ アノード短絡領域24が接触し、P+ アノード領
域23はNバッファ領域22内に設けられた特別の構造
を有する。
LIGBTの構造と類似しているが、アノード電極16
にN+ アノード短絡領域24が接触し、P+ アノード領
域23はNバッファ領域22内に設けられた特別の構造
を有する。
【0007】
【発明が解決しようとする課題】しかるに、上記のよう
な従来のSA−LIGBTでは、スナップバックと呼ば
れる現象が発生し、これを抑制できない問題点があっ
た。すなわち、上記SA−LIGBTでは、第1ゲート
電極18にスレッショルド以上のポジティブ電圧が加え
られアノード電極16に印加される電圧が増えると、P
- チャネル領域20を通して電子がN- エピタキシャル
層14に注入され、この電子が電界によるドリフトでN
+ アノード短絡領域24に流れる。この際、この動作領
域では未だN- エピタキシャル層14に伝導度変調が起
こらなくてN- エピタキシャル層14における電圧降下
が大きく電流密度も低い。アノード電極16に印加され
る電圧が増え続けると、P+ アノード領域23の下部の
Nバッファ領域22内で電圧降下が生じ、その値が約
0.7Vを越えるとP+ アノード領域23からホール電
流がNバッファ領域22を経てN- エピタキシャル層1
4に流れ込み、これによりN- エピタキシャル層14に
伝導度変調が起こりN- エピタキシャル層14における
電圧降下が急激に減り、よって素子に流れる電流が増え
るにもかかわらず、かえって電圧が減少する負抵抗現象
が生じ、これをスナップバックと呼ぶ。
な従来のSA−LIGBTでは、スナップバックと呼ば
れる現象が発生し、これを抑制できない問題点があっ
た。すなわち、上記SA−LIGBTでは、第1ゲート
電極18にスレッショルド以上のポジティブ電圧が加え
られアノード電極16に印加される電圧が増えると、P
- チャネル領域20を通して電子がN- エピタキシャル
層14に注入され、この電子が電界によるドリフトでN
+ アノード短絡領域24に流れる。この際、この動作領
域では未だN- エピタキシャル層14に伝導度変調が起
こらなくてN- エピタキシャル層14における電圧降下
が大きく電流密度も低い。アノード電極16に印加され
る電圧が増え続けると、P+ アノード領域23の下部の
Nバッファ領域22内で電圧降下が生じ、その値が約
0.7Vを越えるとP+ アノード領域23からホール電
流がNバッファ領域22を経てN- エピタキシャル層1
4に流れ込み、これによりN- エピタキシャル層14に
伝導度変調が起こりN- エピタキシャル層14における
電圧降下が急激に減り、よって素子に流れる電流が増え
るにもかかわらず、かえって電圧が減少する負抵抗現象
が生じ、これをスナップバックと呼ぶ。
【0008】図9は、従来のSA−LIGBTの電流−
電圧特性を示したもので、前述したスナップバック現象
の発生をよく示している。このスナップバック現象は、
RESURF構造でパッチスルー降伏現象を防ぐために
Nバッファ領域22を使用する際、Nバッファ領域22
の低い比抵抗値により更に深刻に起こる。このスナップ
バック現象の発生は、素子のターンオン時、素子内部に
不均一な電流流れを誘発するので抑制すべきであり、従
来はこのスナップバック現象の抑制のためにP+ アノー
ド領域23の下部における電圧降下を大きくする方法を
用いてきたが、Nバッファ領域22の低い比抵抗値によ
り既存の方法ではスナップバックの抑制が効率よく行わ
れなかった。
電圧特性を示したもので、前述したスナップバック現象
の発生をよく示している。このスナップバック現象は、
RESURF構造でパッチスルー降伏現象を防ぐために
Nバッファ領域22を使用する際、Nバッファ領域22
の低い比抵抗値により更に深刻に起こる。このスナップ
バック現象の発生は、素子のターンオン時、素子内部に
不均一な電流流れを誘発するので抑制すべきであり、従
来はこのスナップバック現象の抑制のためにP+ アノー
ド領域23の下部における電圧降下を大きくする方法を
用いてきたが、Nバッファ領域22の低い比抵抗値によ
り既存の方法ではスナップバックの抑制が効率よく行わ
れなかった。
【0009】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第1導電型の半導体層と、この半導体層
の表面に形成された第1電流電極と、この第1電流電極
と所定距離離れた前記半導体層の表面に形成された第2
電流電極と、前記第1電流電極と第2電流電極との間の
前記半導体層の表面に形成された第1絶縁膜と、前記第
1電流電極の近傍の前記第1絶縁膜内に形成された第1
ゲート電極と、前記第2電流電極の近傍の前記第1絶縁
膜内に形成された第2ゲート電極と、前記第1電流電極
の下方の前記半導体層の表面部に第1の深さで形成され
た第2導電型の第1高濃度不純物領域と、前記第1ゲー
ト電極と前記第1電流電極との間の前記第1絶縁膜の下
方と、前記第1ゲート電極の下方にかけた前記半導体層
の表面部に前記第1の深さより浅い第2の深さで前記第
2導電型の第1高濃度不純物領域に隣接して形成された
第2導電型の低濃度不純物領域と、前記第1ゲート電極
から前記第1電流電極の一部にかけた前記第1高濃度不
純物領域と低濃度不純物領域の表面部に前記第2の深さ
より浅い第3の深さで形成された第1導電型の第2高濃
度不純物領域と、前記第2ゲート電極の下方と、この第
2ゲート電極と第2電流電極との間の前記第1絶縁膜の
下方と、前記第2電流電極の下方にかけた前記半導体層
の表面部に第4の深さに形成された第1導電型の中濃度
不純物領域と、この第1導電型の中濃度不純物領域に隣
接した前記半導体層の表面部に第5の深さに形成された
第2導電型の第3高濃度不純物領域と、前記第2ゲート
電極から第2電流電極の一部にかけた前記中濃度不純物
領域の表面部に前記第5の深さに形成された第2導電型
の第4高濃度不純物領域と、前記第2電流電極の下方に
前記第2導電型の第4高濃度不純物領域に隣接して前記
第3の深さに形成された第1導電型の第5高濃度不純物
領域とを備える短絡アノード水平型絶縁ゲートバイポー
ラトランジスタとする。
決するために、第1導電型の半導体層と、この半導体層
の表面に形成された第1電流電極と、この第1電流電極
と所定距離離れた前記半導体層の表面に形成された第2
電流電極と、前記第1電流電極と第2電流電極との間の
前記半導体層の表面に形成された第1絶縁膜と、前記第
1電流電極の近傍の前記第1絶縁膜内に形成された第1
ゲート電極と、前記第2電流電極の近傍の前記第1絶縁
膜内に形成された第2ゲート電極と、前記第1電流電極
の下方の前記半導体層の表面部に第1の深さで形成され
た第2導電型の第1高濃度不純物領域と、前記第1ゲー
ト電極と前記第1電流電極との間の前記第1絶縁膜の下
方と、前記第1ゲート電極の下方にかけた前記半導体層
の表面部に前記第1の深さより浅い第2の深さで前記第
2導電型の第1高濃度不純物領域に隣接して形成された
第2導電型の低濃度不純物領域と、前記第1ゲート電極
から前記第1電流電極の一部にかけた前記第1高濃度不
純物領域と低濃度不純物領域の表面部に前記第2の深さ
より浅い第3の深さで形成された第1導電型の第2高濃
度不純物領域と、前記第2ゲート電極の下方と、この第
2ゲート電極と第2電流電極との間の前記第1絶縁膜の
下方と、前記第2電流電極の下方にかけた前記半導体層
の表面部に第4の深さに形成された第1導電型の中濃度
不純物領域と、この第1導電型の中濃度不純物領域に隣
接した前記半導体層の表面部に第5の深さに形成された
第2導電型の第3高濃度不純物領域と、前記第2ゲート
電極から第2電流電極の一部にかけた前記中濃度不純物
領域の表面部に前記第5の深さに形成された第2導電型
の第4高濃度不純物領域と、前記第2電流電極の下方に
前記第2導電型の第4高濃度不純物領域に隣接して前記
第3の深さに形成された第1導電型の第5高濃度不純物
領域とを備える短絡アノード水平型絶縁ゲートバイポー
ラトランジスタとする。
【0010】また、本発明は、第1導電型の半導体層
と、この半導体層の表面に形成された第1電流電極と、
この第1電流電極と所定距離離れた前記半導体層の表面
部に埋込んで形成された第2電流電極と、前記第1電流
電極と第2電流電極との間の前記半導体層の表面に形成
された第1絶縁膜と、前記第1電流電極の近傍の前記第
1絶縁膜内に形成された第1ゲート電極と、前記第2電
流電極の近傍の前記第1絶縁膜内に形成された第2ゲー
ト電極と、前記第1電流電極の下方の前記半導体層の表
面部に第1の深さで形成された第2導電型の第1高濃度
不純物領域と、前記第1ゲート電極と前記第1電流電極
との間の前記第1絶縁膜の下方と、前記第1ゲート電極
の下方にかけた前記半導体層の表面部に前記第1の深さ
より浅い第2の深さで前記第2導電型の第1高濃度不純
物領域に隣接して形成された第2導電型の低濃度不純物
領域と、前記第1ゲート電極から前記第1電流電極の一
部にかけた前記第1高濃度不純物領域と低濃度不純物領
域の表面部に前記第2の深さより浅い第3の深さで形成
された第1導電型の第2高濃度不純物領域と、前記第2
ゲート電極の下方と、この第2ゲート電極と第2電流電
極との間の前記第1絶縁膜の下方と、前記第2電流電極
の下方にかけた前記半導体層の表面部に第4の深さに形
成された第1導電型の中濃度不純物領域と、この第1導
電型の中濃度不純物領域に隣接した前記半導体層の表面
部に第5の深さに形成された第2導電型の第3高濃度不
純物領域と、前記第2ゲート電極から前記第2電流電極
までの前記中濃度不純物領域の表面部に前記第5の深さ
に形成され、前記第2電流電極と一側方が接した第2導
電型の第4高濃度不純物領域とを備える短絡アノード水
平型絶縁ゲートバイポーラトランジスタとする。さら
に、本発明は、第2導電型の第3高濃度不純物領域を省
略した上記2つの短絡アノード水平型絶縁ゲートバイポ
ーラトランジスタとする。
と、この半導体層の表面に形成された第1電流電極と、
この第1電流電極と所定距離離れた前記半導体層の表面
部に埋込んで形成された第2電流電極と、前記第1電流
電極と第2電流電極との間の前記半導体層の表面に形成
された第1絶縁膜と、前記第1電流電極の近傍の前記第
1絶縁膜内に形成された第1ゲート電極と、前記第2電
流電極の近傍の前記第1絶縁膜内に形成された第2ゲー
ト電極と、前記第1電流電極の下方の前記半導体層の表
面部に第1の深さで形成された第2導電型の第1高濃度
不純物領域と、前記第1ゲート電極と前記第1電流電極
との間の前記第1絶縁膜の下方と、前記第1ゲート電極
の下方にかけた前記半導体層の表面部に前記第1の深さ
より浅い第2の深さで前記第2導電型の第1高濃度不純
物領域に隣接して形成された第2導電型の低濃度不純物
領域と、前記第1ゲート電極から前記第1電流電極の一
部にかけた前記第1高濃度不純物領域と低濃度不純物領
域の表面部に前記第2の深さより浅い第3の深さで形成
された第1導電型の第2高濃度不純物領域と、前記第2
ゲート電極の下方と、この第2ゲート電極と第2電流電
極との間の前記第1絶縁膜の下方と、前記第2電流電極
の下方にかけた前記半導体層の表面部に第4の深さに形
成された第1導電型の中濃度不純物領域と、この第1導
電型の中濃度不純物領域に隣接した前記半導体層の表面
部に第5の深さに形成された第2導電型の第3高濃度不
純物領域と、前記第2ゲート電極から前記第2電流電極
までの前記中濃度不純物領域の表面部に前記第5の深さ
に形成され、前記第2電流電極と一側方が接した第2導
電型の第4高濃度不純物領域とを備える短絡アノード水
平型絶縁ゲートバイポーラトランジスタとする。さら
に、本発明は、第2導電型の第3高濃度不純物領域を省
略した上記2つの短絡アノード水平型絶縁ゲートバイポ
ーラトランジスタとする。
【0011】
【発明の実施の形態】次に添付図面を参照して本発明に
よる短絡アノード水平型絶縁ゲートバイポーラトランジ
スタの実施の形態を詳細に説明する。図1は実施の形態
を示す断面図である。この図において、31はSOI基
板で、半導体基板32上に絶縁層として酸化膜33を形
成して構成されている。このSOI基板31の酸化膜3
3上には、第1導電型の半導体層としてN- 型のエピタ
キシャル層34が形成される。このエピタキシャル層3
4の一端側表面には、金属で形成される第1電流電極と
してカソード電極35が形成される。このカソード電極
35から所定距離離れてエピタキシャル層34の他端側
表面には、金属でなる第2電流電極としてアノード電極
36が形成される。このアノード電極36とカソード電
極35間のエピタキシャル層34表面には第1絶縁膜3
7が形成される。この第1絶縁膜37内には、カソード
電極35の近傍において第1ゲート電極38が形成され
る。同様に第1絶縁膜37内には、アノード電極36の
近傍において第2ゲート電極としての補助ゲート電極3
9が形成される。
よる短絡アノード水平型絶縁ゲートバイポーラトランジ
スタの実施の形態を詳細に説明する。図1は実施の形態
を示す断面図である。この図において、31はSOI基
板で、半導体基板32上に絶縁層として酸化膜33を形
成して構成されている。このSOI基板31の酸化膜3
3上には、第1導電型の半導体層としてN- 型のエピタ
キシャル層34が形成される。このエピタキシャル層3
4の一端側表面には、金属で形成される第1電流電極と
してカソード電極35が形成される。このカソード電極
35から所定距離離れてエピタキシャル層34の他端側
表面には、金属でなる第2電流電極としてアノード電極
36が形成される。このアノード電極36とカソード電
極35間のエピタキシャル層34表面には第1絶縁膜3
7が形成される。この第1絶縁膜37内には、カソード
電極35の近傍において第1ゲート電極38が形成され
る。同様に第1絶縁膜37内には、アノード電極36の
近傍において第2ゲート電極としての補助ゲート電極3
9が形成される。
【0012】前記カソード電極35の下方のエピタキシ
ャル層34表面部には、第2導電型の第1高濃度不純物
領域としてP+ ウェル40が第1の深さに形成される。
また、このP+ ウェル40と隣接して、カソード電極3
5と第1ゲート電極38間の第1絶縁膜37の下方と、
第1ゲート電極38の下方にかけたエピタキシャル層3
4の表面部には、前記第1の深さより浅い第2の深さで
第2導電型の低濃度不純物領域としてP- チャネル領域
41が形成される。さらに、第1ゲート電極38からカ
ソード電極35の一部にかけた前記P+ ウェル40とP
- チャネル領域41の表面部には、前記第2の深さより
浅い第3の深さで第1導電型の第2高濃度不純物領域と
してN+ カソード領域42が形成される。
ャル層34表面部には、第2導電型の第1高濃度不純物
領域としてP+ ウェル40が第1の深さに形成される。
また、このP+ ウェル40と隣接して、カソード電極3
5と第1ゲート電極38間の第1絶縁膜37の下方と、
第1ゲート電極38の下方にかけたエピタキシャル層3
4の表面部には、前記第1の深さより浅い第2の深さで
第2導電型の低濃度不純物領域としてP- チャネル領域
41が形成される。さらに、第1ゲート電極38からカ
ソード電極35の一部にかけた前記P+ ウェル40とP
- チャネル領域41の表面部には、前記第2の深さより
浅い第3の深さで第1導電型の第2高濃度不純物領域と
してN+ カソード領域42が形成される。
【0013】他方、エピタキシャル層34の他端側表面
部においては、補助ゲート電極39の下方と、この補助
ゲート電極39とアノード電極36との間の第1絶縁膜
37の下方と、アノード電極36の下方にかけて第1導
電型の中濃度不純物領域としてNバッファ領域43が第
4の深さに形成される。さらに、このNバッファ領域4
3に隣接して補助ゲート電極39下のエピタキシャル層
34表面部には第5の深さに第2導電型の第3高濃度不
純物領域としてP+ 補助アノード領域44が形成され
る。また、Nバッファ領域43の表面部には、補助ゲー
ト電極39からアノード電極36の一部にかけた部分
に、第2導電型の第4高濃度不純物領域としてP+ アノ
ード領域45が第5の深さに形成されており、さらにこ
のP+ アノード領域45に隣接してアノード電極36の
下方の部分に第1導電型の第5高濃度不純物領域として
N+ アノード短絡領域46が前記第3の深さに形成され
る。
部においては、補助ゲート電極39の下方と、この補助
ゲート電極39とアノード電極36との間の第1絶縁膜
37の下方と、アノード電極36の下方にかけて第1導
電型の中濃度不純物領域としてNバッファ領域43が第
4の深さに形成される。さらに、このNバッファ領域4
3に隣接して補助ゲート電極39下のエピタキシャル層
34表面部には第5の深さに第2導電型の第3高濃度不
純物領域としてP+ 補助アノード領域44が形成され
る。また、Nバッファ領域43の表面部には、補助ゲー
ト電極39からアノード電極36の一部にかけた部分
に、第2導電型の第4高濃度不純物領域としてP+ アノ
ード領域45が第5の深さに形成されており、さらにこ
のP+ アノード領域45に隣接してアノード電極36の
下方の部分に第1導電型の第5高濃度不純物領域として
N+ アノード短絡領域46が前記第3の深さに形成され
る。
【0014】このように構成されたSA−LIGBT
は、従来の構造に比較すると、P+ 補助アノード領域4
4と補助ゲート電極39が追加された構造であって、素
子の順方向動作時補助ゲート電極39に適宜なネガティ
ブの電圧を加えると、P+ アノード領域45とP+ 補助
アノード領域44をPチャネルを通して接続できる構造
を取っている。こうすることによりSA−LIGBTが
MOSFETモードからIGBTモードに転換する際必
要なP+ アノード領域45の下部の電圧降下を、小さい
比抵抗値を有するNバッファ層43でのみならず、高い
比抵抗値を有するエピタキシャル層34で得ることがで
き、スナップバックを抑制できる。すなわち、アノード
電圧Vsが増える時、図2に示すように、LD−MOS
モードにおける電流によるN- エピタキシャル層34に
おける電圧降下が大きいので、小さいアノード電圧でも
P+ アノード領域45とP+ 補助アノード領域44との
間に形成されたPチャネルの下部でホール注入に必要な
十分な電圧降下を得ることができる。
は、従来の構造に比較すると、P+ 補助アノード領域4
4と補助ゲート電極39が追加された構造であって、素
子の順方向動作時補助ゲート電極39に適宜なネガティ
ブの電圧を加えると、P+ アノード領域45とP+ 補助
アノード領域44をPチャネルを通して接続できる構造
を取っている。こうすることによりSA−LIGBTが
MOSFETモードからIGBTモードに転換する際必
要なP+ アノード領域45の下部の電圧降下を、小さい
比抵抗値を有するNバッファ層43でのみならず、高い
比抵抗値を有するエピタキシャル層34で得ることがで
き、スナップバックを抑制できる。すなわち、アノード
電圧Vsが増える時、図2に示すように、LD−MOS
モードにおける電流によるN- エピタキシャル層34に
おける電圧降下が大きいので、小さいアノード電圧でも
P+ アノード領域45とP+ 補助アノード領域44との
間に形成されたPチャネルの下部でホール注入に必要な
十分な電圧降下を得ることができる。
【0015】一方、素子をターンオフさせる時は、第1
ゲート電極38に加えた電圧を取り除きチャンネル電流
を遮断するとともに、補助ゲート電極39に加えた電圧
を取り除くことによりP+ 補助アノード領域44とP+
アノード領域45とを互いに分離させ、エピタキシャル
層34に蓄積されたホールと電荷中性条件を満たしてい
る電子をN+ アノード短絡領域46を通して取り除くの
で、既存のSA−LIGBTのような早いスイッチング
速度が得られる。
ゲート電極38に加えた電圧を取り除きチャンネル電流
を遮断するとともに、補助ゲート電極39に加えた電圧
を取り除くことによりP+ 補助アノード領域44とP+
アノード領域45とを互いに分離させ、エピタキシャル
層34に蓄積されたホールと電荷中性条件を満たしてい
る電子をN+ アノード短絡領域46を通して取り除くの
で、既存のSA−LIGBTのような早いスイッチング
速度が得られる。
【0016】図3は従来のSA−LIGBT素子と本発
明によるSA−LIGBT素子の電流−電圧特性を比較
したものである。この図3から明らかなように、図8の
既存の構造ではアノード電圧が2.7Vとなった時にP
+ アノード領域23でホール注入が始まり、電流が増え
るにもかかわらずエピタキシャル層14における伝導度
変調により電圧降下が小さくなり、かえって素子の両端
にかかる電圧は小さくなる負抵抗領域が目立って現れる
が、本発明の構造ではアノード電圧が1.3Vとなれば
Pチャネルによるホール注入が起こり負抵抗領域がほぼ
観察されないことが分る。
明によるSA−LIGBT素子の電流−電圧特性を比較
したものである。この図3から明らかなように、図8の
既存の構造ではアノード電圧が2.7Vとなった時にP
+ アノード領域23でホール注入が始まり、電流が増え
るにもかかわらずエピタキシャル層14における伝導度
変調により電圧降下が小さくなり、かえって素子の両端
にかかる電圧は小さくなる負抵抗領域が目立って現れる
が、本発明の構造ではアノード電圧が1.3Vとなれば
Pチャネルによるホール注入が起こり負抵抗領域がほぼ
観察されないことが分る。
【0017】なお、本発明の素子はP+ 補助アノード領
域44の下部のエピタキシャル層34における電圧降下
を用いる素子なので、図4に示すようにエピタキシャル
層34の不純物濃度が変われば、電流が立上がるアノー
ド電圧Vsと、その際の電流Isが変わり、エピタキシ
ャル層14の濃度が増えるほどVsとIsが増えるが、
これは、SA−LIGBTは最初はMOSFETモード
として動作するので、エピタキシャル層34の濃度が高
いほどオン抵抗値が小さくなり電流−電圧曲線の傾きが
増加することによりIsが増加するとともに、エピタキ
シャル層34の濃度増加によりP+ 補助アノード領域4
4の下部における電圧降下が減りホール注入のためには
更に高いアノード電圧が必要になるということである。
第2ゲート電極39に印加する電圧は、エピタキシャル
層34の不純物濃度に比例して増大させる。
域44の下部のエピタキシャル層34における電圧降下
を用いる素子なので、図4に示すようにエピタキシャル
層34の不純物濃度が変われば、電流が立上がるアノー
ド電圧Vsと、その際の電流Isが変わり、エピタキシ
ャル層14の濃度が増えるほどVsとIsが増えるが、
これは、SA−LIGBTは最初はMOSFETモード
として動作するので、エピタキシャル層34の濃度が高
いほどオン抵抗値が小さくなり電流−電圧曲線の傾きが
増加することによりIsが増加するとともに、エピタキ
シャル層34の濃度増加によりP+ 補助アノード領域4
4の下部における電圧降下が減りホール注入のためには
更に高いアノード電圧が必要になるということである。
第2ゲート電極39に印加する電圧は、エピタキシャル
層34の不純物濃度に比例して増大させる。
【0018】図5はNバッファ領域の不純物濃度による
電流−電圧曲線の変化を示す。図8の既存の構造では、
ホール注入のためにNバッファ領域22における電圧降
下を用いるので、Nバッファ領域22の濃度が増えると
アノード電圧Vsが次第に大きくなって負抵抗領域が相
当広くなる。これに対して、本発明による構造は、Nバ
ッファ領域43における電圧降下より主にN- エピタキ
シャル層34における電圧降下を用いる構造なので、N
バッファ領域43の濃度の変化によるVsの変化がほぼ
無いことが分る。アノード電圧Vsが増えるとNバッフ
ァ領域43の濃度が低濃度である素子は電流電圧曲線の
傾きが増えることが見られるが、これはNバッファ領域
43の濃度が低い場合はアノード電圧が増えるとホール
注入がP+ 補助アノード領域44でのみならず、P+ ア
ノード領域45でも始まり更に多くの伝導度変調が起こ
るからである。
電流−電圧曲線の変化を示す。図8の既存の構造では、
ホール注入のためにNバッファ領域22における電圧降
下を用いるので、Nバッファ領域22の濃度が増えると
アノード電圧Vsが次第に大きくなって負抵抗領域が相
当広くなる。これに対して、本発明による構造は、Nバ
ッファ領域43における電圧降下より主にN- エピタキ
シャル層34における電圧降下を用いる構造なので、N
バッファ領域43の濃度の変化によるVsの変化がほぼ
無いことが分る。アノード電圧Vsが増えるとNバッフ
ァ領域43の濃度が低濃度である素子は電流電圧曲線の
傾きが増えることが見られるが、これはNバッファ領域
43の濃度が低い場合はアノード電圧が増えるとホール
注入がP+ 補助アノード領域44でのみならず、P+ ア
ノード領域45でも始まり更に多くの伝導度変調が起こ
るからである。
【0019】また、ドリフト長さはスナップバックに極
めて大事な影響を及ぼす。それは、前述したようにSA
−LIGBTの動作領域がLD−MOSFETモードか
らIGBTモードへ転換される時、それは全エピタキシ
ャル層における電圧降下のうちP+ 補助アノード領域4
4の下部における電圧降下にのみ関連するので、ドリフ
ト長さが増えるとエピタキシャル層34における電圧降
下が増えてVsが急激に増加するからである。しかし、
本発明の場合は、図6に示すように、ドリフト長さが増
えても負抵抗が現れる領域は一般の構造に比べて極く小
さいことが分る。
めて大事な影響を及ぼす。それは、前述したようにSA
−LIGBTの動作領域がLD−MOSFETモードか
らIGBTモードへ転換される時、それは全エピタキシ
ャル層における電圧降下のうちP+ 補助アノード領域4
4の下部における電圧降下にのみ関連するので、ドリフ
ト長さが増えるとエピタキシャル層34における電圧降
下が増えてVsが急激に増加するからである。しかし、
本発明の場合は、図6に示すように、ドリフト長さが増
えても負抵抗が現れる領域は一般の構造に比べて極く小
さいことが分る。
【0020】図7は本発明の他の実施の形態を示す断面
図である。この他の実施の形態は、図1のN+ アノード
短絡領域46を省略する代わりに、アノード電極36を
エピタキシャル層34詳しくはNバッファ領域43に埋
め込んで設け、Nバッファ領域43が直接アノード電極
36に接するようにしたものである。また、アノード電
極36には、補助ゲート電極39からアノード電極36
までのNバッファ領域43の表面部に形成されたP+ ア
ノード領域45の一側方が接する。その他は図1の構造
と同一であり、同一部分の説明は省略する。このような
図7の構造でも、詳細な説明は省略するが、図1と同一
の作用となり、同一の効果を得ることができる。また、
図1および図7の2つの例では、Nバッファ領域43に
隣接してP+ 補助アノード領域44を形成したが、この
P+ 補助アノード領域44を省略してもよい。省略して
も、本発明で達成しようとする作用および効果と類似し
た結果が得られる。
図である。この他の実施の形態は、図1のN+ アノード
短絡領域46を省略する代わりに、アノード電極36を
エピタキシャル層34詳しくはNバッファ領域43に埋
め込んで設け、Nバッファ領域43が直接アノード電極
36に接するようにしたものである。また、アノード電
極36には、補助ゲート電極39からアノード電極36
までのNバッファ領域43の表面部に形成されたP+ ア
ノード領域45の一側方が接する。その他は図1の構造
と同一であり、同一部分の説明は省略する。このような
図7の構造でも、詳細な説明は省略するが、図1と同一
の作用となり、同一の効果を得ることができる。また、
図1および図7の2つの例では、Nバッファ領域43に
隣接してP+ 補助アノード領域44を形成したが、この
P+ 補助アノード領域44を省略してもよい。省略して
も、本発明で達成しようとする作用および効果と類似し
た結果が得られる。
【0021】
【発明の効果】このように本発明の短絡アノード水平型
絶縁ゲートバイポーラトランジスタによれば、中濃度不
純物領域にチャネルを形成可能として、MOSFETモ
ードからIGBTモードに転換する際、電圧降下を半導
体層の高い比抵抗値で得ることができるようにしたの
で、負抵抗領域が生じること、すなわちスナップ現象を
効率よく抑制することができる。
絶縁ゲートバイポーラトランジスタによれば、中濃度不
純物領域にチャネルを形成可能として、MOSFETモ
ードからIGBTモードに転換する際、電圧降下を半導
体層の高い比抵抗値で得ることができるようにしたの
で、負抵抗領域が生じること、すなわちスナップ現象を
効率よく抑制することができる。
【図1】本発明による短絡アノード水平型絶縁ゲートバ
イポーラトランジスタの実施の形態を示す断面図。
イポーラトランジスタの実施の形態を示す断面図。
【図2】図1のSA−LIGBTの電流−電圧特性図。
【図3】従来のSA−LIGBTと図1のSA−LIG
BTとを比較して示す電流−電圧特性図。
BTとを比較して示す電流−電圧特性図。
【図4】図1のSA−LIGBTのエピタキシャル層の
不純物濃度の変化による電流−電圧特性を示す特性図。
不純物濃度の変化による電流−電圧特性を示す特性図。
【図5】図1のSA−LIGBTのNバッファ領域の不
純物濃度の変化による電流−電圧特性を示す特性図。
純物濃度の変化による電流−電圧特性を示す特性図。
【図6】図1のSA−LIGBTのドリフト長さの変化
による電流−電圧特性を示す特性図。
による電流−電圧特性を示す特性図。
【図7】本発明のSA−LIGBTの他の実施の形態を
示す断面図。
示す断面図。
【図8】従来のSA−LIGBTを示す断面図。
【図9】従来のSA−LIGBTの電流−電圧特性図。
32 半導体基板 33 酸化膜 34 N- エピタキシャル層 35 カソード電極 36 アノード電極 37 第1絶縁膜 38 第1ゲート電極 39 補助ゲート電極 40 P+ ウェル 41 P- チャネル領域 42 N+ カソード領域 43 Nバッファ領域 44 P+ 補助アノード領域 45 P+ アノード領域 46 N+ アノード短絡領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崔 然 ▲イック▼ 大韓民国ソウル市瑞草区瑞草洞1665−27 号 (72)発明者 李 源 五 大韓民国慶尚北道龜尾市工團洞255番地 工團住公アパート21棟105号 (72)発明者 朴 重 彦 大韓民国慶尚北道龜尾市仁義洞818番地 仁義市營アパート101棟1017 (56)参考文献 特開 平7−302904(JP,A) 特開 平4−18763(JP,A) 特開 平6−232392(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 29/78
Claims (6)
- 【請求項1】 第1導電型の半導体層と、 前記半導体層の表面に形成された第1電流電極と、 前記第1電流電極と所定距離離れた前記半導体層の表面
に形成された第2電流電極と、 前記第1電流電極と第2電流電極との間の前記半導体層
の表面に形成された第1絶縁膜と、 前記第1電流電極の近傍の前記第1絶縁膜内に形成され
た第1ゲート電極と、 前記第2電流電極の近傍の前記第1絶縁膜内に形成され
た第2ゲート電極と、 前記第1電流電極の下方の前記半導体層の表面部に第1
の深さで形成された第2導電型の第1高濃度不純物領域
と、 前記第1ゲート電極と前記第1電流電極との間の前記第
1絶縁膜の下方と、前記第1ゲート電極の下方にかけた
前記半導体層の表面部に前記第1の深さより浅い第2の
深さで前記第2導電型の第1高濃度不純物領域に隣接し
て形成された第2導電型の低濃度不純物領域と、 前記第1ゲート電極から前記第1電流電極の一部にかけ
た前記第1高濃度不純物領域と低濃度不純物領域の表面
部に前記第2の深さより浅い第3の深さで形成された第
1導電型の第2高濃度不純物領域と、 前記第2ゲート電極の下方と、この第2ゲート電極と第
2電流電極との間の前記第1絶縁膜の下方と、前記第2
電流電極の下方にかけた前記半導体層の表面部に第4の
深さに形成された第1導電型の中濃度不純物領域と、 前記第1導電型の中濃度不純物領域に隣接した前記半導
体層の表面部に第5の深さに形成された第2導電型の第
3高濃度不純物領域と、 前記第2ゲート電極から第2電流電極の一部にかけた前
記中濃度不純物領域の表面部に前記第5の深さに形成さ
れた第2導電型の第4高濃度不純物領域と、 前記第2電流電極の下方に前記第2導電型の第4高濃度
不純物領域に隣接して前記第3の深さに形成された第1
導電型の第5高濃度不純物領域とを備えることを特徴と
する短絡アノード水平型絶縁ゲートバイポーラトランジ
スタ。 - 【請求項2】 請求項1記載の短絡アノード水平型絶縁
ゲートバイポーラトランジスタにおいて、前記半導体層
は、半導体基板上の絶縁層上に形成されたことを特徴と
する短絡アノード水平型絶縁ゲートバイポーラトランジ
スタ。 - 【請求項3】 請求項1記載の短絡アノード水平型絶縁
ゲートバイポーラトランジスタにおいて、前記第1導電
型はN型であり、第2導電型はP型であることを特徴と
する短絡アノード水平型絶縁ゲートバイポーラトランジ
スタ。 - 【請求項4】 第1導電型の半導体層と、 前記半導体層の表面に形成された第1電流電極と、 前記第1電流電極と所定距離離れた前記半導体層の表面
部に埋込んで形成された第2電流電極と、 前記第1電流電極と第2電流電極との間の前記半導体層
の表面に形成された第1絶縁膜と、 前記第1電流電極の近傍の前記第1絶縁膜内に形成され
た第1ゲート電極と、 前記第2電流電極の近傍の前記第1絶縁膜内に形成され
た第2ゲート電極と、 前記第1電流電極の下方の前記半導体層の表面部に第1
の深さで形成された第2導電型の第1高濃度不純物領域
と、 前記第1ゲート電極と前記第1電流電極との間の前記第
1絶縁膜の下方と、前記第1ゲート電極の下方にかけた
前記半導体層の表面部に前記第1の深さより浅い第2の
深さで前記第2導電型の第1高濃度不純物領域に隣接し
て形成された第2導電型の低濃度不純物領域と、 前記第1ゲート電極から前記第1電流電極の一部にかけ
た前記第1高濃度不純物領域と低濃度不純物領域の表面
部に前記第2の深さより浅い第3の深さで形成された第
1導電型の第2高濃度不純物領域と、 前記第2ゲート電極の下方と、この第2ゲート電極と第
2電流電極との間の前記第1絶縁膜の下方と、前記第2
電流電極の下方にかけた前記半導体層の表面部に第4の
深さに形成された第1導電型の中濃度不純物領域と、 前記第1導電型の中濃度不純物領域に隣接した前記半導
体層の表面部に第5の深さに形成された第2導電型の第
3高濃度不純物領域と、 前記第2ゲート電極から前記第2電流電極までの前記中
濃度不純物領域の表面部に前記第5の深さに形成され、
前記第2電流電極と一側方が接した第2導電型の第4高
濃度不純物領域とを備えることを特徴とする短絡アノー
ド水平型絶縁ゲートバイポーラトランジスタ。 - 【請求項5】 請求項4記載の短絡アノード水平型絶縁
ゲートバイポーラトランジスタにおいて、前記半導体層
は、半導体基板上の絶縁層上に形成されたことを特徴と
する短絡アノード水平型絶縁ゲートバイポーラトランジ
スタ。 - 【請求項6】 請求項4記載の短絡アノード水平型絶縁
ゲートバイポーラトランジスタにおいて、前記第1導電
型はN型であり、第2導電型はP型であることを特徴と
する短絡アノード水平型絶縁ゲートバイポーラトランジ
スタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960007510A KR100187635B1 (ko) | 1996-03-20 | 1996-03-20 | 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 |
KR1996P-7510 | 1996-03-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09260665A JPH09260665A (ja) | 1997-10-03 |
JP2942732B2 true JP2942732B2 (ja) | 1999-08-30 |
Family
ID=19453496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8170135A Expired - Fee Related JP2942732B2 (ja) | 1996-03-20 | 1996-06-28 | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5773852A (ja) |
JP (1) | JP2942732B2 (ja) |
KR (1) | KR100187635B1 (ja) |
DE (1) | DE19630740B4 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19750827A1 (de) * | 1997-11-17 | 1999-05-20 | Asea Brown Boveri | Leistungshalbleiterbauelement mit Emitterinjektionssteuerung |
US6137140A (en) * | 1997-11-26 | 2000-10-24 | Texas Instruments Incorporated | Integrated SCR-LDMOS power device |
KR100745557B1 (ko) * | 1999-02-17 | 2007-08-02 | 가부시키가이샤 히타치세이사쿠쇼 | Igbt 및 전력변환 장치 |
DE10334797B3 (de) * | 2003-07-30 | 2005-05-25 | Infineon Technologies Ag | Halbleiterbauelement mit einer einen p- oder n-Kanal Transistor aufweisenden Feldstoppschicht |
JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
US7405443B1 (en) | 2005-01-07 | 2008-07-29 | Volterra Semiconductor Corporation | Dual gate lateral double-diffused MOSFET (LDMOS) transistor |
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