JP2942732B2 - 短絡アノード水平型絶縁ゲートバイポーラトランジスタ - Google Patents

短絡アノード水平型絶縁ゲートバイポーラトランジスタ

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JP2942732B2 JP8170135A JP17013596A JP2942732B2 JP 2942732 B2 JP2942732 B2 JP 2942732B2 JP 8170135 A JP8170135 A JP 8170135A JP 17013596 A JP17013596 A JP 17013596A JP 2942732 B2 JP2942732 B2 JP 2942732B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲートバイポー
ラトランジスタ（以下ＩＧＢＴと称する）に係り、特に
スナップバックを効率よく抑えられる短絡アノード水平
型絶縁ゲートバイポーラトランジスタ（以下ＳＡ−ＬＩ
ＧＢＴと称する）に関する。
【０００２】
【従来の技術】最近、電力制御装置の短小軽薄化の傾向
により、電力素子と制御回路を単一チップに集積化しよ
うとする研究が活発に行われている。特に、ＲＥＳＵＲ
Ｆ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）構
造を採択する場合、高電圧の素子を薄いエピタキシャル
基板を用いて実現できることから電力集積回路用電力素
子に対する研究が盛んになされつつある。そして、この
電力集積回路はスイッチング電源、ディスプレイ駆動回
路、車両用電子装置などに既に用いられており、これか
らその応用分野が電子産業全般に広がる見込みである。
【０００３】ところで、電力集積回路に応用可能な素子
としてＩＧＢＴと電力用ＭＯＳＦＥＴが多く研究されて
いるが、ＩＧＢＴは電圧降下が少ない反面、スイッチン
グ速度が遅い欠点を有する。逆に、電力用ＭＯＳＦＥＴ
はスイッチング速度は早いが、定格電圧が高くなるとオ
ン抵抗が急に大きくなる短所がある。この点を補うため
に順方向動作時はＩＧＢＴの電気伝導度変調特性を用
い、スイッチング動作時は電力用ＭＯＳＦＥＴの早い動
作特性を用いるＳＡ−ＬＩＧＢＴが考えられた。
【０００４】図８は、従来の技術によりＳＯＩ基板上に
形成されたＳＡ−ＬＩＧＢＴの断面図である。この図に
おいて、１１はＳＯＩ基板で、半導体基板１２上に酸化
膜１３を形成して構成されている。このＳＯＩ基板１１
の酸化膜１３上には、Ｎ- 型のエピタキシャル層１４が
形成される。このエピタキシャル層１４の一端側表面に
は、カソード電極１５が形成される。このカソード電極
１５から所定距離離れてエピタキシャル層１４の他端側
表面には、アノード電極１６が形成される。このアノー
ド電極１６とカソード電極１５間のエピタキシャル層１
４表面には第１絶縁膜１７が形成される。この第１絶縁
膜１７内には、カソード電極１５の近傍において第１ゲ
ート電極１８が形成される。
【０００５】前記カソード電極１５の下方のエピタキシ
ャル層１４表面部には、Ｐ+ ウェル１９が形成される。
また、このＰ+ ウェル１９と隣接して、カソード電極１
５と第１ゲート電極１８間の第１絶縁膜１７の下方と、
第１ゲート電極１８の下方にかけたエピタキシャル層１
４の表面部には、Ｐ- チャネル領域２０が形成される。
さらに、第１ゲート電極１８からカソード電極１５の一
部にかけた前記Ｐ+ ウェル１９とＰ- チャネル領域２０
の表面部には、Ｎ+ カソード領域２１が形成される。他
方、エピタキシャル層１４の他端側表面部においては、
第１絶縁膜１７の下方からアノード電極１６の下方にか
けてＮバッファ領域２２が形成される。このＮバッファ
領域２２の、アノード電極１６下方の表面部には、Ｐ+
アノード領域２３とＮ+ アノード短絡領域２４が隣接し
て形成される。
【０００６】このようなＳＡ−ＬＩＧＢＴは、典型的な
ＬＩＧＢＴの構造と類似しているが、アノード電極１６
にＮ+ アノード短絡領域２４が接触し、Ｐ+ アノード領
域２３はＮバッファ領域２２内に設けられた特別の構造
を有する。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
な従来のＳＡ−ＬＩＧＢＴでは、スナップバックと呼ば
れる現象が発生し、これを抑制できない問題点があっ
た。すなわち、上記ＳＡ−ＬＩＧＢＴでは、第１ゲート
電極１８にスレッショルド以上のポジティブ電圧が加え
られアノード電極１６に印加される電圧が増えると、Ｐ
- チャネル領域２０を通して電子がＮ- エピタキシャル
層１４に注入され、この電子が電界によるドリフトでＮ
+ アノード短絡領域２４に流れる。この際、この動作領
域では未だＮ- エピタキシャル層１４に伝導度変調が起
こらなくてＮ- エピタキシャル層１４における電圧降下
が大きく電流密度も低い。アノード電極１６に印加され
る電圧が増え続けると、Ｐ+ アノード領域２３の下部の
Ｎバッファ領域２２内で電圧降下が生じ、その値が約
０．７Ｖを越えるとＰ+ アノード領域２３からホール電
流がＮバッファ領域２２を経てＮ- エピタキシャル層１
４に流れ込み、これによりＮ- エピタキシャル層１４に
伝導度変調が起こりＮ- エピタキシャル層１４における
電圧降下が急激に減り、よって素子に流れる電流が増え
るにもかかわらず、かえって電圧が減少する負抵抗現象
が生じ、これをスナップバックと呼ぶ。
【０００８】図９は、従来のＳＡ−ＬＩＧＢＴの電流−
電圧特性を示したもので、前述したスナップバック現象
の発生をよく示している。このスナップバック現象は、
ＲＥＳＵＲＦ構造でパッチスルー降伏現象を防ぐために
Ｎバッファ領域２２を使用する際、Ｎバッファ領域２２
の低い比抵抗値により更に深刻に起こる。このスナップ
バック現象の発生は、素子のターンオン時、素子内部に
不均一な電流流れを誘発するので抑制すべきであり、従
来はこのスナップバック現象の抑制のためにＰ+ アノー
ド領域２３の下部における電圧降下を大きくする方法を
用いてきたが、Ｎバッファ領域２２の低い比抵抗値によ
り既存の方法ではスナップバックの抑制が効率よく行わ
れなかった。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第１導電型の半導体層と、この半導体層
の表面に形成された第１電流電極と、この第１電流電極
と所定距離離れた前記半導体層の表面に形成された第２
電流電極と、前記第１電流電極と第２電流電極との間の
前記半導体層の表面に形成された第１絶縁膜と、前記第
１電流電極の近傍の前記第１絶縁膜内に形成された第１
ゲート電極と、前記第２電流電極の近傍の前記第１絶縁
膜内に形成された第２ゲート電極と、前記第１電流電極
の下方の前記半導体層の表面部に第１の深さで形成され
た第２導電型の第１高濃度不純物領域と、前記第１ゲー
ト電極と前記第１電流電極との間の前記第１絶縁膜の下
方と、前記第１ゲート電極の下方にかけた前記半導体層
の表面部に前記第１の深さより浅い第２の深さで前記第
２導電型の第１高濃度不純物領域に隣接して形成された
第２導電型の低濃度不純物領域と、前記第１ゲート電極
から前記第１電流電極の一部にかけた前記第１高濃度不
純物領域と低濃度不純物領域の表面部に前記第２の深さ
より浅い第３の深さで形成された第１導電型の第２高濃
度不純物領域と、前記第２ゲート電極の下方と、この第
２ゲート電極と第２電流電極との間の前記第１絶縁膜の
下方と、前記第２電流電極の下方にかけた前記半導体層
の表面部に第４の深さに形成された第１導電型の中濃度
不純物領域と、この第１導電型の中濃度不純物領域に隣
接した前記半導体層の表面部に第５の深さに形成された
第２導電型の第３高濃度不純物領域と、前記第２ゲート
電極から第２電流電極の一部にかけた前記中濃度不純物
領域の表面部に前記第５の深さに形成された第２導電型
の第４高濃度不純物領域と、前記第２電流電極の下方に
前記第２導電型の第４高濃度不純物領域に隣接して前記
第３の深さに形成された第１導電型の第５高濃度不純物
領域とを備える短絡アノード水平型絶縁ゲートバイポー
ラトランジスタとする。
【００１０】また、本発明は、第１導電型の半導体層
と、この半導体層の表面に形成された第１電流電極と、
この第１電流電極と所定距離離れた前記半導体層の表面
部に埋込んで形成された第２電流電極と、前記第１電流
電極と第２電流電極との間の前記半導体層の表面に形成
された第１絶縁膜と、前記第１電流電極の近傍の前記第
１絶縁膜内に形成された第１ゲート電極と、前記第２電
流電極の近傍の前記第１絶縁膜内に形成された第２ゲー
ト電極と、前記第１電流電極の下方の前記半導体層の表
面部に第１の深さで形成された第２導電型の第１高濃度
不純物領域と、前記第１ゲート電極と前記第１電流電極
との間の前記第１絶縁膜の下方と、前記第１ゲート電極
の下方にかけた前記半導体層の表面部に前記第１の深さ
より浅い第２の深さで前記第２導電型の第１高濃度不純
物領域に隣接して形成された第２導電型の低濃度不純物
領域と、前記第１ゲート電極から前記第１電流電極の一
部にかけた前記第１高濃度不純物領域と低濃度不純物領
域の表面部に前記第２の深さより浅い第３の深さで形成
された第１導電型の第２高濃度不純物領域と、前記第２
ゲート電極の下方と、この第２ゲート電極と第２電流電
極との間の前記第１絶縁膜の下方と、前記第２電流電極
の下方にかけた前記半導体層の表面部に第４の深さに形
成された第１導電型の中濃度不純物領域と、この第１導
電型の中濃度不純物領域に隣接した前記半導体層の表面
部に第５の深さに形成された第２導電型の第３高濃度不
純物領域と、前記第２ゲート電極から前記第２電流電極
までの前記中濃度不純物領域の表面部に前記第５の深さ
に形成され、前記第２電流電極と一側方が接した第２導
電型の第４高濃度不純物領域とを備える短絡アノード水
平型絶縁ゲートバイポーラトランジスタとする。さら
に、本発明は、第２導電型の第３高濃度不純物領域を省
略した上記２つの短絡アノード水平型絶縁ゲートバイポ
ーラトランジスタとする。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明に
よる短絡アノード水平型絶縁ゲートバイポーラトランジ
スタの実施の形態を詳細に説明する。図１は実施の形態
を示す断面図である。この図において、３１はＳＯＩ基
板で、半導体基板３２上に絶縁層として酸化膜３３を形
成して構成されている。このＳＯＩ基板３１の酸化膜３
３上には、第１導電型の半導体層としてＮ- 型のエピタ
キシャル層３４が形成される。このエピタキシャル層３
４の一端側表面には、金属で形成される第１電流電極と
してカソード電極３５が形成される。このカソード電極
３５から所定距離離れてエピタキシャル層３４の他端側
表面には、金属でなる第２電流電極としてアノード電極
３６が形成される。このアノード電極３６とカソード電
極３５間のエピタキシャル層３４表面には第１絶縁膜３
７が形成される。この第１絶縁膜３７内には、カソード
電極３５の近傍において第１ゲート電極３８が形成され
る。同様に第１絶縁膜３７内には、アノード電極３６の
近傍において第２ゲート電極としての補助ゲート電極３
９が形成される。
【００１２】前記カソード電極３５の下方のエピタキシ
ャル層３４表面部には、第２導電型の第１高濃度不純物
領域としてＰ+ ウェル４０が第１の深さに形成される。
また、このＰ+ ウェル４０と隣接して、カソード電極３
５と第１ゲート電極３８間の第１絶縁膜３７の下方と、
第１ゲート電極３８の下方にかけたエピタキシャル層３
４の表面部には、前記第１の深さより浅い第２の深さで
第２導電型の低濃度不純物領域としてＰ- チャネル領域
４１が形成される。さらに、第１ゲート電極３８からカ
ソード電極３５の一部にかけた前記Ｐ+ ウェル４０とＰ
- チャネル領域４１の表面部には、前記第２の深さより
浅い第３の深さで第１導電型の第２高濃度不純物領域と
してＮ+ カソード領域４２が形成される。
【００１３】他方、エピタキシャル層３４の他端側表面
部においては、補助ゲート電極３９の下方と、この補助
ゲート電極３９とアノード電極３６との間の第１絶縁膜
３７の下方と、アノード電極３６の下方にかけて第１導
電型の中濃度不純物領域としてＮバッファ領域４３が第
４の深さに形成される。さらに、このＮバッファ領域４
３に隣接して補助ゲート電極３９下のエピタキシャル層
３４表面部には第５の深さに第２導電型の第３高濃度不
純物領域としてＰ+ 補助アノード領域４４が形成され
る。また、Ｎバッファ領域４３の表面部には、補助ゲー
ト電極３９からアノード電極３６の一部にかけた部分
に、第２導電型の第４高濃度不純物領域としてＰ+ アノ
ード領域４５が第５の深さに形成されており、さらにこ
のＰ+ アノード領域４５に隣接してアノード電極３６の
下方の部分に第１導電型の第５高濃度不純物領域として
Ｎ+ アノード短絡領域４６が前記第３の深さに形成され
る。
【００１４】このように構成されたＳＡ−ＬＩＧＢＴ
は、従来の構造に比較すると、Ｐ+ 補助アノード領域４
４と補助ゲート電極３９が追加された構造であって、素
子の順方向動作時補助ゲート電極３９に適宜なネガティ
ブの電圧を加えると、Ｐ+ アノード領域４５とＰ+ 補助
アノード領域４４をＰチャネルを通して接続できる構造
を取っている。こうすることによりＳＡ−ＬＩＧＢＴが
ＭＯＳＦＥＴモードからＩＧＢＴモードに転換する際必
要なＰ+ アノード領域４５の下部の電圧降下を、小さい
比抵抗値を有するＮバッファ層４３でのみならず、高い
比抵抗値を有するエピタキシャル層３４で得ることがで
き、スナップバックを抑制できる。すなわち、アノード
電圧Ｖｓが増える時、図２に示すように、ＬＤ−ＭＯＳ
モードにおける電流によるＮ- エピタキシャル層３４に
おける電圧降下が大きいので、小さいアノード電圧でも
Ｐ+ アノード領域４５とＰ+ 補助アノード領域４４との
間に形成されたＰチャネルの下部でホール注入に必要な
十分な電圧降下を得ることができる。
【００１５】一方、素子をターンオフさせる時は、第１
ゲート電極３８に加えた電圧を取り除きチャンネル電流
を遮断するとともに、補助ゲート電極３９に加えた電圧
を取り除くことによりＰ+ 補助アノード領域４４とＰ+
アノード領域４５とを互いに分離させ、エピタキシャル
層３４に蓄積されたホールと電荷中性条件を満たしてい
る電子をＮ+ アノード短絡領域４６を通して取り除くの
で、既存のＳＡ−ＬＩＧＢＴのような早いスイッチング
速度が得られる。
【００１６】図３は従来のＳＡ−ＬＩＧＢＴ素子と本発
明によるＳＡ−ＬＩＧＢＴ素子の電流−電圧特性を比較
したものである。この図３から明らかなように、図８の
既存の構造ではアノード電圧が２．７Ｖとなった時にＰ
+ アノード領域２３でホール注入が始まり、電流が増え
るにもかかわらずエピタキシャル層１４における伝導度
変調により電圧降下が小さくなり、かえって素子の両端
にかかる電圧は小さくなる負抵抗領域が目立って現れる
が、本発明の構造ではアノード電圧が１．３Ｖとなれば
Ｐチャネルによるホール注入が起こり負抵抗領域がほぼ
観察されないことが分る。
【００１７】なお、本発明の素子はＰ+ 補助アノード領
域４４の下部のエピタキシャル層３４における電圧降下
を用いる素子なので、図４に示すようにエピタキシャル
層３４の不純物濃度が変われば、電流が立上がるアノー
ド電圧Ｖｓと、その際の電流Ｉｓが変わり、エピタキシ
ャル層１４の濃度が増えるほどＶｓとＩｓが増えるが、
これは、ＳＡ−ＬＩＧＢＴは最初はＭＯＳＦＥＴモード
として動作するので、エピタキシャル層３４の濃度が高
いほどオン抵抗値が小さくなり電流−電圧曲線の傾きが
増加することによりＩｓが増加するとともに、エピタキ
シャル層３４の濃度増加によりＰ+ 補助アノード領域４
４の下部における電圧降下が減りホール注入のためには
更に高いアノード電圧が必要になるということである。
第２ゲート電極３９に印加する電圧は、エピタキシャル
層３４の不純物濃度に比例して増大させる。
【００１８】図５はＮバッファ領域の不純物濃度による
電流−電圧曲線の変化を示す。図８の既存の構造では、
ホール注入のためにＮバッファ領域２２における電圧降
下を用いるので、Ｎバッファ領域２２の濃度が増えると
アノード電圧Ｖｓが次第に大きくなって負抵抗領域が相
当広くなる。これに対して、本発明による構造は、Ｎバ
ッファ領域４３における電圧降下より主にＮ- エピタキ
シャル層３４における電圧降下を用いる構造なので、Ｎ
バッファ領域４３の濃度の変化によるＶｓの変化がほぼ
無いことが分る。アノード電圧Ｖｓが増えるとＮバッフ
ァ領域４３の濃度が低濃度である素子は電流電圧曲線の
傾きが増えることが見られるが、これはＮバッファ領域
４３の濃度が低い場合はアノード電圧が増えるとホール
注入がＰ+ 補助アノード領域４４でのみならず、Ｐ+ ア
ノード領域４５でも始まり更に多くの伝導度変調が起こ
るからである。
【００１９】また、ドリフト長さはスナップバックに極
めて大事な影響を及ぼす。それは、前述したようにＳＡ
−ＬＩＧＢＴの動作領域がＬＤ−ＭＯＳＦＥＴモードか
らＩＧＢＴモードへ転換される時、それは全エピタキシ
ャル層における電圧降下のうちＰ+ 補助アノード領域４
４の下部における電圧降下にのみ関連するので、ドリフ
ト長さが増えるとエピタキシャル層３４における電圧降
下が増えてＶｓが急激に増加するからである。しかし、
本発明の場合は、図６に示すように、ドリフト長さが増
えても負抵抗が現れる領域は一般の構造に比べて極く小
さいことが分る。
【００２０】図７は本発明の他の実施の形態を示す断面
図である。この他の実施の形態は、図１のＮ+ アノード
短絡領域４６を省略する代わりに、アノード電極３６を
エピタキシャル層３４詳しくはＮバッファ領域４３に埋
め込んで設け、Ｎバッファ領域４３が直接アノード電極
３６に接するようにしたものである。また、アノード電
極３６には、補助ゲート電極３９からアノード電極３６
までのＮバッファ領域４３の表面部に形成されたＰ+ ア
ノード領域４５の一側方が接する。その他は図１の構造
と同一であり、同一部分の説明は省略する。このような
図７の構造でも、詳細な説明は省略するが、図１と同一
の作用となり、同一の効果を得ることができる。また、
図１および図７の２つの例では、Ｎバッファ領域４３に
隣接してＰ+ 補助アノード領域４４を形成したが、この
Ｐ+ 補助アノード領域４４を省略してもよい。省略して
も、本発明で達成しようとする作用および効果と類似し
た結果が得られる。
【００２１】
【発明の効果】このように本発明の短絡アノード水平型
絶縁ゲートバイポーラトランジスタによれば、中濃度不
純物領域にチャネルを形成可能として、ＭＯＳＦＥＴモ
ードからＩＧＢＴモードに転換する際、電圧降下を半導
体層の高い比抵抗値で得ることができるようにしたの
で、負抵抗領域が生じること、すなわちスナップ現象を
効率よく抑制することができる。
【図面の簡単な説明】
【図１】本発明による短絡アノード水平型絶縁ゲートバ
イポーラトランジスタの実施の形態を示す断面図。
【図２】図１のＳＡ−ＬＩＧＢＴの電流−電圧特性図。
【図３】従来のＳＡ−ＬＩＧＢＴと図１のＳＡ−ＬＩＧ
ＢＴとを比較して示す電流−電圧特性図。
【図４】図１のＳＡ−ＬＩＧＢＴのエピタキシャル層の
不純物濃度の変化による電流−電圧特性を示す特性図。
【図５】図１のＳＡ−ＬＩＧＢＴのＮバッファ領域の不
純物濃度の変化による電流−電圧特性を示す特性図。
【図６】図１のＳＡ−ＬＩＧＢＴのドリフト長さの変化
による電流−電圧特性を示す特性図。
【図７】本発明のＳＡ−ＬＩＧＢＴの他の実施の形態を
示す断面図。
【図８】従来のＳＡ−ＬＩＧＢＴを示す断面図。
【図９】従来のＳＡ−ＬＩＧＢＴの電流−電圧特性図。
【符号の説明】
３２ 半導体基板 ３３ 酸化膜 ３４ Ｎ- エピタキシャル層 ３５ カソード電極 ３６ アノード電極 ３７ 第１絶縁膜 ３８ 第１ゲート電極 ３９ 補助ゲート電極 ４０ Ｐ+ ウェル ４１ Ｐ- チャネル領域 ４２ Ｎ+ カソード領域 ４３ Ｎバッファ領域 ４４ Ｐ+ 補助アノード領域 ４５ Ｐ+ アノード領域 ４６ Ｎ+ アノード短絡領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崔 然 ▲イック▼ 大韓民国ソウル市瑞草区瑞草洞1665−27 号 (72)発明者 李 源 五 大韓民国慶尚北道龜尾市工團洞255番地 工團住公アパート21棟105号 (72)発明者 朴 重 彦 大韓民国慶尚北道龜尾市仁義洞818番地 仁義市營アパート101棟1017 (56)参考文献 特開 平７−302904（ＪＰ，Ａ) 特開 平４−18763（ＪＰ，Ａ) 特開 平６−232392（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体層と、 前記半導体層の表面に形成された第１電流電極と、 前記第１電流電極と所定距離離れた前記半導体層の表面
    に形成された第２電流電極と、 前記第１電流電極と第２電流電極との間の前記半導体層
    の表面に形成された第１絶縁膜と、 前記第１電流電極の近傍の前記第１絶縁膜内に形成され
    た第１ゲート電極と、 前記第２電流電極の近傍の前記第１絶縁膜内に形成され
    た第２ゲート電極と、 前記第１電流電極の下方の前記半導体層の表面部に第１
    の深さで形成された第２導電型の第１高濃度不純物領域
    と、 前記第１ゲート電極と前記第１電流電極との間の前記第
    １絶縁膜の下方と、前記第１ゲート電極の下方にかけた
    前記半導体層の表面部に前記第１の深さより浅い第２の
    深さで前記第２導電型の第１高濃度不純物領域に隣接し
    て形成された第２導電型の低濃度不純物領域と、 前記第１ゲート電極から前記第１電流電極の一部にかけ
    た前記第１高濃度不純物領域と低濃度不純物領域の表面
    部に前記第２の深さより浅い第３の深さで形成された第
    １導電型の第２高濃度不純物領域と、 前記第２ゲート電極の下方と、この第２ゲート電極と第
    ２電流電極との間の前記第１絶縁膜の下方と、前記第２
    電流電極の下方にかけた前記半導体層の表面部に第４の
    深さに形成された第１導電型の中濃度不純物領域と、 前記第１導電型の中濃度不純物領域に隣接した前記半導
    体層の表面部に第５の深さに形成された第２導電型の第
    ３高濃度不純物領域と、 前記第２ゲート電極から第２電流電極の一部にかけた前
    記中濃度不純物領域の表面部に前記第５の深さに形成さ
    れた第２導電型の第４高濃度不純物領域と、 前記第２電流電極の下方に前記第２導電型の第４高濃度
    不純物領域に隣接して前記第３の深さに形成された第１
    導電型の第５高濃度不純物領域とを備えることを特徴と
    する短絡アノード水平型絶縁ゲートバイポーラトランジ
    スタ。
  2. 【請求項２】 請求項１記載の短絡アノード水平型絶縁
    ゲートバイポーラトランジスタにおいて、前記半導体層
    は、半導体基板上の絶縁層上に形成されたことを特徴と
    する短絡アノード水平型絶縁ゲートバイポーラトランジ
    スタ。
  3. 【請求項３】 請求項１記載の短絡アノード水平型絶縁
    ゲートバイポーラトランジスタにおいて、前記第１導電
    型はＮ型であり、第２導電型はＰ型であることを特徴と
    する短絡アノード水平型絶縁ゲートバイポーラトランジ
    スタ。
  4. 【請求項４】 第１導電型の半導体層と、 前記半導体層の表面に形成された第１電流電極と、 前記第１電流電極と所定距離離れた前記半導体層の表面
    部に埋込んで形成された第２電流電極と、 前記第１電流電極と第２電流電極との間の前記半導体層
    の表面に形成された第１絶縁膜と、 前記第１電流電極の近傍の前記第１絶縁膜内に形成され
    た第１ゲート電極と、 前記第２電流電極の近傍の前記第１絶縁膜内に形成され
    た第２ゲート電極と、 前記第１電流電極の下方の前記半導体層の表面部に第１
    の深さで形成された第２導電型の第１高濃度不純物領域
    と、 前記第１ゲート電極と前記第１電流電極との間の前記第
    １絶縁膜の下方と、前記第１ゲート電極の下方にかけた
    前記半導体層の表面部に前記第１の深さより浅い第２の
    深さで前記第２導電型の第１高濃度不純物領域に隣接し
    て形成された第２導電型の低濃度不純物領域と、 前記第１ゲート電極から前記第１電流電極の一部にかけ
    た前記第１高濃度不純物領域と低濃度不純物領域の表面
    部に前記第２の深さより浅い第３の深さで形成された第
    １導電型の第２高濃度不純物領域と、 前記第２ゲート電極の下方と、この第２ゲート電極と第
    ２電流電極との間の前記第１絶縁膜の下方と、前記第２
    電流電極の下方にかけた前記半導体層の表面部に第４の
    深さに形成された第１導電型の中濃度不純物領域と、 前記第１導電型の中濃度不純物領域に隣接した前記半導
    体層の表面部に第５の深さに形成された第２導電型の第
    ３高濃度不純物領域と、 前記第２ゲート電極から前記第２電流電極までの前記中
    濃度不純物領域の表面部に前記第５の深さに形成され、
    前記第２電流電極と一側方が接した第２導電型の第４高
    濃度不純物領域とを備えることを特徴とする短絡アノー
    ド水平型絶縁ゲートバイポーラトランジスタ。
  5. 【請求項５】 請求項４記載の短絡アノード水平型絶縁
    ゲートバイポーラトランジスタにおいて、前記半導体層
    は、半導体基板上の絶縁層上に形成されたことを特徴と
    する短絡アノード水平型絶縁ゲートバイポーラトランジ
    スタ。
  6. 【請求項６】 請求項４記載の短絡アノード水平型絶縁
    ゲートバイポーラトランジスタにおいて、前記第１導電
    型はＮ型であり、第２導電型はＰ型であることを特徴と
    する短絡アノード水平型絶縁ゲートバイポーラトランジ
    スタ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19750827A1 (de) * 1997-11-17 1999-05-20 Asea Brown Boveri Leistungshalbleiterbauelement mit Emitterinjektionssteuerung
US6137140A (en) * 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
DE10334797B3 (de) * 2003-07-30 2005-05-25 Infineon Technologies Ag Halbleiterbauelement mit einer einen p- oder n-Kanal Transistor aufweisenden Feldstoppschicht
JP2006054248A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US7405443B1 (en) 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
US7439584B2 (en) * 2005-05-19 2008-10-21 Freescale Semiconductor, Inc. Structure and method for RESURF LDMOSFET with a current diverter
US7466006B2 (en) * 2005-05-19 2008-12-16 Freescale Semiconductor, Inc. Structure and method for RESURF diodes with a current diverter
US8928116B2 (en) 2012-07-31 2015-01-06 Silanna Semiconductor U.S.A., Inc. Power device integration on a common substrate
US8994105B2 (en) 2012-07-31 2015-03-31 Azure Silicon LLC Power device integration on a common substrate
US10290702B2 (en) 2012-07-31 2019-05-14 Silanna Asia Pte Ltd Power device on bulk substrate
US9412881B2 (en) * 2012-07-31 2016-08-09 Silanna Asia Pte Ltd Power device integration on a common substrate
CN103413824B (zh) * 2013-07-17 2015-12-23 电子科技大学 一种rc-ligbt器件及其制作方法
CN105789298B (zh) * 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
CN105826371B (zh) * 2015-01-05 2018-11-27 无锡华润上华科技有限公司 高压p型横向双扩散金属氧化物半导体场效应管
CN105990408A (zh) 2015-02-02 2016-10-05 无锡华润上华半导体有限公司 横向绝缘栅双极型晶体管
CN105552109B (zh) * 2015-12-15 2018-04-13 电子科技大学 一种短路阳极横向绝缘栅双极型晶体管
US10083897B2 (en) 2017-02-20 2018-09-25 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact
US9923059B1 (en) 2017-02-20 2018-03-20 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors
CN109065608B (zh) * 2018-08-20 2020-12-18 电子科技大学 一种横向双极型功率半导体器件及其制备方法
CN111769159B (zh) * 2020-07-09 2024-05-28 重庆邮电大学 一种具有多晶硅电子通道的sa-ligbt器件
CN113690309B (zh) * 2021-07-14 2023-10-20 广东美的白色家电技术创新中心有限公司 Ligbt、制备方法、智能功率模块、驱动电路及电器
CN113935268B (zh) * 2021-11-22 2024-06-11 电子科技大学 阳极短路横向绝缘栅双极晶体管等效电路模型及仿真方法
CN117374105A (zh) * 2022-06-30 2024-01-09 无锡华润上华科技有限公司 阳极短路横向绝缘栅双极型晶体管及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68926384T2 (de) * 1988-11-29 1996-10-10 Toshiba Kawasaki Kk Lateraler Leitfähigkeitsmodulations-MOSFET
JPH05283622A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体装置
JPH05335556A (ja) * 1992-06-01 1993-12-17 Fuji Electric Co Ltd Ｍｉｓゲート型サイリスタを備えた半導体装置
GB2289371B (en) * 1994-05-05 1997-11-19 Fuji Electric Co Ltd A semiconductor device and control method

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