JPS63209169A - 絶縁ゲ−ト型サイリスタ - Google Patents
絶縁ゲ−ト型サイリスタInfo
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- JPS63209169A JPS63209169A JP4130787A JP4130787A JPS63209169A JP S63209169 A JPS63209169 A JP S63209169A JP 4130787 A JP4130787 A JP 4130787A JP 4130787 A JP4130787 A JP 4130787A JP S63209169 A JPS63209169 A JP S63209169A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、絶縁ゲートによりターンオン制御を行う絶縁
ゲート型サイリスタに関する。
ゲート型サイリスタに関する。
（従来の技術）
絶縁ゲートによりオンオフ制御を行なう自己ターンオフ
サイリフタとして従来、第１０図に示すものが知られて
いる。これは、ｎ型エミツタ層２１に接してｎ型ベース
層２２が形成され、このｎ型ベース１）２２内にｐ型ベ
ース１１２３およびｎ型エミツタ層２４が順次拡散形成
されたｐｎｐｎサイリスタ構造を有する。ｎ型エミツタ
層２１にはアノード電極３２が、ｎ型エミッタＲ２４に
カソード電極２７がそれぞれ形成されている。ｎ型エミ
ツタ層２４とｎ型ベースＲ２２の間に挟まれたｐ型ベー
ス層２３表面をチャネル領域ＣＨ１としてこの上にゲー
ト絶縁膜２５を介してゲート電極２６を形成してターン
オン用ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔを構成している
。またｎ型エミツタ層２４に隣接してｐ型ベース層２３
内にｎ型層２８を設け、このｎ型層２８とｎ型エミツタ
層２４間のｐ型ベース層２３表面部をチャネル領域ＣＨ
２としてこの上にゲート絶縁Ｍ！２９を介してゲート電
極３０を形成して、ターンオフ用ｎチャネルＭＯ８ＦＥ
Ｔを構成している。ｎ型層２８は電極３１によりｎ型ベ
ース層２３と短絡されている。
サイリフタとして従来、第１０図に示すものが知られて
いる。これは、ｎ型エミツタ層２１に接してｎ型ベース
層２２が形成され、このｎ型ベース１）２２内にｐ型ベ
ース１１２３およびｎ型エミツタ層２４が順次拡散形成
されたｐｎｐｎサイリスタ構造を有する。ｎ型エミツタ
層２１にはアノード電極３２が、ｎ型エミッタＲ２４に
カソード電極２７がそれぞれ形成されている。ｎ型エミ
ツタ層２４とｎ型ベースＲ２２の間に挟まれたｐ型ベー
ス層２３表面をチャネル領域ＣＨ１としてこの上にゲー
ト絶縁膜２５を介してゲート電極２６を形成してターン
オン用ｎチャネルＭ ＯＳ Ｆ Ｅ Ｔを構成している
。またｎ型エミツタ層２４に隣接してｐ型ベース層２３
内にｎ型層２８を設け、このｎ型層２８とｎ型エミツタ
層２４間のｐ型ベース層２３表面部をチャネル領域ＣＨ
２としてこの上にゲート絶縁Ｍ！２９を介してゲート電
極３０を形成して、ターンオフ用ｎチャネルＭＯ８ＦＥ
Ｔを構成している。ｎ型層２８は電極３１によりｎ型ベ
ース層２３と短絡されている。
この素子の動作は次の通りである。ターンオン用Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔのゲート電極２６（Ｇｔ）に正電圧を印
加すると、その下のチャネル領１ＣＨ１が導通して、ｎ
型エミツタ層２４からｎ型ベース層２２に電子が注入さ
れ、それに見合った正孔がｎ型エミツタ層２１から注入
され、この結果サイリスタがターンオンする。ゲート電
極２６の電圧を零とし、ターンオフ用ＭＯ８ＦＥＴのゲ
ート電極３０ （Ｇ２ ）に正の電圧を印加すると、ｎ
型エミツタ層２４はゲート電極３０下のチャネル領域Ｃ
Ｈ２を介してｎ型層２８と短絡し、更に電極３１により
ｐ型ベースＰ２３と短絡される。これによりサイリスタ
はターンオフする。
Ｓ Ｆ Ｅ Ｔのゲート電極２６（Ｇｔ）に正電圧を印
加すると、その下のチャネル領１ＣＨ１が導通して、ｎ
型エミツタ層２４からｎ型ベース層２２に電子が注入さ
れ、それに見合った正孔がｎ型エミツタ層２１から注入
され、この結果サイリスタがターンオンする。ゲート電
極２６の電圧を零とし、ターンオフ用ＭＯ８ＦＥＴのゲ
ート電極３０ （Ｇ２ ）に正の電圧を印加すると、ｎ
型エミツタ層２４はゲート電極３０下のチャネル領域Ｃ
Ｈ２を介してｎ型層２８と短絡し、更に電極３１により
ｐ型ベースＰ２３と短絡される。これによりサイリスタ
はターンオフする。
第１０図は、ターンオン用ＭＯ８ＦＥＴ、ターンオフ用
ＭＯ８ＦＥＴ共にｎチャネルとした例であるが、ターン
オン用ＭＯ８ＦＥＴをｎチャネルとし、ターンオフ用Ｍ
Ｏ８ＦＥＴをｎチャネルとする構造も知られている。そ
の構造を第１１図に示す。ｐ型エミッタ［１２１，ｎ型
ベース層２２゜ｎ型ベース層２３．ｎ型エミツタ層２４
のｐｎｐｎｌｌ造を有し、アノード電極３２．カソード
電極２７を有する基本構造は第１０図と変らない。第１
０図と異なる点は、ｎ型エミツタ層２４内（実際には図
示のように高濃度ｎ型エミツタ層の外側にこれと連続的
に拡散形成された低濃度ｎ型層）にｎ型層３３を形成し
、このｐｏ府３３はカソード電極２７によりｎ型エミツ
タ層２４と短絡し、ｎ型層３３とｎ型ベース１１２２間
に挟まれた領域表面部に連続的にゲート絶縁膜２５を介
してひとつのゲート電極２６を形成していることである
。即ちｐ型１１３３とｐ型ベースＩＩ！２３に挟まれた
領域のｎ型エミツタ層２４表面をチャネル領域ＣＨ２と
するターンオフ用ｎチャネルＭＯ８ＦＥＴと、ｎ型エミ
ツタ層２４とｎ型ベース層２２間のｐ型ベース１２３表
面をチャネル領域ＣＨ１とするターンオン用ｎチャネル
ＭＯ８ＦＥＴがゲート電極２６を共用して形成されてい
る。
ＭＯ８ＦＥＴ共にｎチャネルとした例であるが、ターン
オン用ＭＯ８ＦＥＴをｎチャネルとし、ターンオフ用Ｍ
Ｏ８ＦＥＴをｎチャネルとする構造も知られている。そ
の構造を第１１図に示す。ｐ型エミッタ［１２１，ｎ型
ベース層２２゜ｎ型ベース層２３．ｎ型エミツタ層２４
のｐｎｐｎｌｌ造を有し、アノード電極３２．カソード
電極２７を有する基本構造は第１０図と変らない。第１
０図と異なる点は、ｎ型エミツタ層２４内（実際には図
示のように高濃度ｎ型エミツタ層の外側にこれと連続的
に拡散形成された低濃度ｎ型層）にｎ型層３３を形成し
、このｐｏ府３３はカソード電極２７によりｎ型エミツ
タ層２４と短絡し、ｎ型層３３とｎ型ベース１１２２間
に挟まれた領域表面部に連続的にゲート絶縁膜２５を介
してひとつのゲート電極２６を形成していることである
。即ちｐ型１１３３とｐ型ベースＩＩ！２３に挟まれた
領域のｎ型エミツタ層２４表面をチャネル領域ＣＨ２と
するターンオフ用ｎチャネルＭＯ８ＦＥＴと、ｎ型エミ
ツタ層２４とｎ型ベース層２２間のｐ型ベース１２３表
面をチャネル領域ＣＨ１とするターンオン用ｎチャネル
ＭＯ８ＦＥＴがゲート電極２６を共用して形成されてい
る。
この素子においては、ゲート電極２６に正電圧を印加す
ると、ｎチャネルＭＯ８ＦＥＴが導通してサイリスタが
ターンオンする。同じゲート電極２６に負電圧を印加す
ると、ｐチャネルＭＯ８ＦＥＴが導通してサイリスタは
ターンオフする。
ると、ｎチャネルＭＯ８ＦＥＴが導通してサイリスタが
ターンオンする。同じゲート電極２６に負電圧を印加す
ると、ｐチャネルＭＯ８ＦＥＴが導通してサイリスタは
ターンオフする。
この様な、絶縁ゲート（ＭＯＳゲート）によりオンオフ
１ｌｊｔｌｌｌを行なう自己ターンオフサイリスタでは
、本来ｎ型エミツタ層の両側にあるべきターンオフ用Ｍ
ＯＳゲートの一方をターンオン用ＭＯＳゲートに置換し
なければならず、ターンオフ用ＭＯＳゲートをｎ型エミ
ツタ層の両側に設ける場合に比べてターンオフ能力はほ
ぼ１／２にまで低下する、という問題がある。
１ｌｊｔｌｌｌを行なう自己ターンオフサイリスタでは
、本来ｎ型エミツタ層の両側にあるべきターンオフ用Ｍ
ＯＳゲートの一方をターンオン用ＭＯＳゲートに置換し
なければならず、ターンオフ用ＭＯＳゲートをｎ型エミ
ツタ層の両側に設ける場合に比べてターンオフ能力はほ
ぼ１／２にまで低下する、という問題がある。
即も、第１０図のｎチャネルＭＯ８Ｆ Ｅ Ｔをターン
オフ用として設ける構造 （ｎチャネルＭＯ８ＧＴＯ）
では、ｎ型エミツタ層の両側にあって短絡抵抗の大部分
を占めるＭＯＳＦＥＴのチャネル領域ＣＨ１，０Ｈ２の
一方ＣＨ２のみがターンオフ用であるために、両側とも
ターンオフ用とする場合に比べて短絡抵抗は２倍となり
、ピークターンオフ電流は１／２になってしまう。また
ｎ型エミッタＦ１２４下のｎ型ベース層２３での横方向
抵抗が存在するため、ターンオフ動作を行なうと、ター
ンオン用ゲート電極２６下のチャネル領域ＣＨ１に近い
部分が最も遅くオフすることになる。従ってｎ型ベース
層２３の横方向抵抗がある程度以上大きい場合にはター
ンオフができなくなる。
オフ用として設ける構造 （ｎチャネルＭＯ８ＧＴＯ）
では、ｎ型エミツタ層の両側にあって短絡抵抗の大部分
を占めるＭＯＳＦＥＴのチャネル領域ＣＨ１，０Ｈ２の
一方ＣＨ２のみがターンオフ用であるために、両側とも
ターンオフ用とする場合に比べて短絡抵抗は２倍となり
、ピークターンオフ電流は１／２になってしまう。また
ｎ型エミッタＦ１２４下のｎ型ベース層２３での横方向
抵抗が存在するため、ターンオフ動作を行なうと、ター
ンオン用ゲート電極２６下のチャネル領域ＣＨ１に近い
部分が最も遅くオフすることになる。従ってｎ型ベース
層２３の横方向抵抗がある程度以上大きい場合にはター
ンオフができなくなる。
第１１図に示す、ｐチャネルＭＯ８ＦＥＴによリｎ型エ
ミッタ層２４とｐ型ベース１８２３間を短絡する構造を
持つサイリスタ （ｐチャネルＭＯ８ＧＴＯ）では、タ
ーンオフ用のチャネル領域ＣＨ２は−６ｎ型エミッタ層
２４の両側にある。
ミッタ層２４とｐ型ベース１８２３間を短絡する構造を
持つサイリスタ （ｐチャネルＭＯ８ＧＴＯ）では、タ
ーンオフ用のチャネル領域ＣＨ２は−６ｎ型エミッタ層
２４の両側にある。
しかしこの場合も、ターンオン用のチャネル領域ＣＨ１
に接するチャネル領域ＣＨ２は殆どターンオフ動作には
寄与しない。何故ならターンオフの際にチャネル領域Ｃ
Ｈ２を通ってｐ型層３３と導通するｐ型ベース層２３の
表面部はターンオン用のチャネル領域ＣＨ１になってい
るため、この部分の抵抗はかなり大きいものとなり、短
絡電流は殆ど流せないからである。従ってこの構造の場
合にも、チャネル領域ＣＨ１に近い部分が最も遅くオフ
することになり、ｐ型ベースＷ４２３の横方向抵抗が大
きいとターンオフできなくなる。
に接するチャネル領域ＣＨ２は殆どターンオフ動作には
寄与しない。何故ならターンオフの際にチャネル領域Ｃ
Ｈ２を通ってｐ型層３３と導通するｐ型ベース層２３の
表面部はターンオン用のチャネル領域ＣＨ１になってい
るため、この部分の抵抗はかなり大きいものとなり、短
絡電流は殆ど流せないからである。従ってこの構造の場
合にも、チャネル領域ＣＨ１に近い部分が最も遅くオフ
することになり、ｐ型ベースＷ４２３の横方向抵抗が大
きいとターンオフできなくなる。
また第１０図および第１１図の構造はいずれも、ｐ型ベ
ース層２３の抵抗が大きいものとなる。これはｐ型ベー
ス層表面にチャネル領域ＣＨ１を形成しているため、そ
のしきい値を適当な値に設定する上で不純物濃度を上げ
られないし、ｐ型ベース層の拡散深さを大きくすると、
ターンオン用チャネル領域ＣＨ１のチャネル長が大きく
なり、ターンオン用ＭＯ８ＦＥＴの抵抗が増大してしま
うからである。
ース層２３の抵抗が大きいものとなる。これはｐ型ベー
ス層表面にチャネル領域ＣＨ１を形成しているため、そ
のしきい値を適当な値に設定する上で不純物濃度を上げ
られないし、ｐ型ベース層の拡散深さを大きくすると、
ターンオン用チャネル領域ＣＨ１のチャネル長が大きく
なり、ターンオン用ＭＯ８ＦＥＴの抵抗が増大してしま
うからである。
（発明が解決しようとする問題点）
以上のように従来の絶縁ゲート型自己ターンオフサイリ
スタでは、ターンオン用ＭＯＳゲートを設けることによ
りターンオフ能力が著しく低下する、という問題があっ
た。
スタでは、ターンオン用ＭＯＳゲートを設けることによ
りターンオフ能力が著しく低下する、という問題があっ
た。
本発明はこの様な問題を解決してターンオフ能力向上を
図った絶縁ゲート型サイリスタを提供することを目的と
する。
図った絶縁ゲート型サイリスタを提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段）
本発明にかかる絶縁ゲート型サイリスタは、第１導電型
の第１エミッタ層に接して第２導電型の第１ベース層を
有し、この第１ベース層表面部に第１導電型の第２ベー
ス層および第２導電型の第２エミッタ層が拡散形成され
、第１エミッタ層に第１の主Ｎ極が、第２エミッタ層に
第２の主電極がそれぞれ設けられ、第２ベース層表面の
第２エミッタ層と第１ベース層に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜を介してターンオン
用の第１ゲート電極が形成され、且つ第２ベース層表面
には直接ターンオフ用の第２ゲート電極が設けられた構
造とし、前記第２ベース層の第２の主電極と第２ゲート
電極で挟まれた領域の少なくとも表面部を第２ゲート電
極下の領域に比べて低濃度層としたことを特徴とする。
の第１エミッタ層に接して第２導電型の第１ベース層を
有し、この第１ベース層表面部に第１導電型の第２ベー
ス層および第２導電型の第２エミッタ層が拡散形成され
、第１エミッタ層に第１の主Ｎ極が、第２エミッタ層に
第２の主電極がそれぞれ設けられ、第２ベース層表面の
第２エミッタ層と第１ベース層に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜を介してターンオン
用の第１ゲート電極が形成され、且つ第２ベース層表面
には直接ターンオフ用の第２ゲート電極が設けられた構
造とし、前記第２ベース層の第２の主電極と第２ゲート
電極で挟まれた領域の少なくとも表面部を第２ゲート電
極下の領域に比べて低濃度層としたことを特徴とする。
（作用）
この様な構成とすれば、ターンオフ時、第２ゲート電極
を用いて第２ベース層と第２エミッタ層間に逆バイアス
して、第１エミッタ層から第２エミッタ層に流れる電流
を第２ベース層を通して第２ゲート電極にバイパスする
ことにより、大電流をターンオフすることができる。ま
た場合、第２ベース層の第２ゲート電極が設けられた領
域と第２エミッタ層に挟まれた領域の表面部を他の領域
に比べて低不純物濃度とすることにより、第２ベース層
と第２エミッタ間の耐圧を高いものとすることかできる
。
を用いて第２ベース層と第２エミッタ層間に逆バイアス
して、第１エミッタ層から第２エミッタ層に流れる電流
を第２ベース層を通して第２ゲート電極にバイパスする
ことにより、大電流をターンオフすることができる。ま
た場合、第２ベース層の第２ゲート電極が設けられた領
域と第２エミッタ層に挟まれた領域の表面部を他の領域
に比べて低不純物濃度とすることにより、第２ベース層
と第２エミッタ間の耐圧を高いものとすることかできる
。
（実施例）
以下、本発明の実施例を図面を参照して説明する。以下
の全ての実施例では第１導電型としてｐ型、第２導電型
としてｎ型を用いている。
の全ての実施例では第１導電型としてｐ型、第２導電型
としてｎ型を用いている。
第１図は、第１の実施例のＭＯＳゲート型サイリスタを
示す断面図である。ｐ型の第１エミッタ層１に接してｎ
型の第１ベース層２が形成され、この第１ベース層２内
にｐ型の第２ベース層３およびｎ型の第２エミッタ層４
が順次拡散形成されてｐｎｐｎ構造を形成している。第
１エミッタ層１にはアノードＮ極（第１の主電極）９が
形成され、第２エミッタ層４にはカソード電極（第２の
主電極）７が形成されている。第２ベース層３は、低濃
度のｐ型ｗＪ３ｔと高濃度のｐ＋型層３２とからなり、
ｐ型層３１の表面領域の第２エミッタ層４と第１ベース
！１２で挟まれた領域をチャネル領域ＣＨとしてこの上
にゲート絶縁膜５を介して第１ゲート電極６が形成され
ている。これにより、第２エミッタ層４をソース、第１
ベース層２をドレインとするターンオン用ＭＯＳトラン
ジスタが構成されている。第２ベース１１３の高濃度ｐ
１型層３２には直接接触する第２ゲート電極８が形成さ
れている。
示す断面図である。ｐ型の第１エミッタ層１に接してｎ
型の第１ベース層２が形成され、この第１ベース層２内
にｐ型の第２ベース層３およびｎ型の第２エミッタ層４
が順次拡散形成されてｐｎｐｎ構造を形成している。第
１エミッタ層１にはアノードＮ極（第１の主電極）９が
形成され、第２エミッタ層４にはカソード電極（第２の
主電極）７が形成されている。第２ベース層３は、低濃
度のｐ型ｗＪ３ｔと高濃度のｐ＋型層３２とからなり、
ｐ型層３１の表面領域の第２エミッタ層４と第１ベース
！１２で挟まれた領域をチャネル領域ＣＨとしてこの上
にゲート絶縁膜５を介して第１ゲート電極６が形成され
ている。これにより、第２エミッタ層４をソース、第１
ベース層２をドレインとするターンオン用ＭＯＳトラン
ジスタが構成されている。第２ベース１１３の高濃度ｐ
１型層３２には直接接触する第２ゲート電極８が形成さ
れている。
この素子の動作を第２図を用いて説明する。第２図の（
ａ）はアノード・カソード間の電圧および電流の変化を
示し、（ｂ）はゲート・カソード間の電圧変化を示して
いる。時刻ｔ１において第１ゲート′Ｒ極６にカソード
電極７に対して正との電圧を印加すると、チャネル領域
ＣＨに反転層形成され、ターンオン用ＭＯＳトランジス
タがトリガされる。これにより、時刻ｔ２において素子
はターンオンを開始し、時刻ｔ３までにターンオンが完
了する。ターンオフ動作は、時刻ｔ４において、第２ゲ
ート電極８にカソード電極７に対して負の電圧を印加す
る。これにより第２ベースｌｉ３内のキャリアは第２ゲ
ート電極８から吸出され、時刻ｔｓから時刻ｔ６までの
間にターンオフが完了する。
ａ）はアノード・カソード間の電圧および電流の変化を
示し、（ｂ）はゲート・カソード間の電圧変化を示して
いる。時刻ｔ１において第１ゲート′Ｒ極６にカソード
電極７に対して正との電圧を印加すると、チャネル領域
ＣＨに反転層形成され、ターンオン用ＭＯＳトランジス
タがトリガされる。これにより、時刻ｔ２において素子
はターンオンを開始し、時刻ｔ３までにターンオンが完
了する。ターンオフ動作は、時刻ｔ４において、第２ゲ
ート電極８にカソード電極７に対して負の電圧を印加す
る。これにより第２ベースｌｉ３内のキャリアは第２ゲ
ート電極８から吸出され、時刻ｔｓから時刻ｔ６までの
間にターンオフが完了する。
この実施例のＭＯＳゲート型サイリスタのターンオフ能
力については、従来例で述べたと同じように第２ベース
層の横方向抵抗、特に第２エミッタ層直下の部分の横方
向抵抗が大きいと低いものとなる。しかし本発明では、
第１０図或いは第１１図に示した従来例のように表面チ
ャネルを利用するＭＯＳ ｔ−ランジスタでターンオフ
するものと異なり、第２ベース層と第２エミッタ層間を
直接逆バイアスしてキャリア吸出しを行うため、高いタ
ーンオフ能力が臀られる。
力については、従来例で述べたと同じように第２ベース
層の横方向抵抗、特に第２エミッタ層直下の部分の横方
向抵抗が大きいと低いものとなる。しかし本発明では、
第１０図或いは第１１図に示した従来例のように表面チ
ャネルを利用するＭＯＳ ｔ−ランジスタでターンオフ
するものと異なり、第２ベース層と第２エミッタ層間を
直接逆バイアスしてキャリア吸出しを行うため、高いタ
ーンオフ能力が臀られる。
第３図は、この実施例のＭＯＳゲート型サイリスタのタ
ーンオフ能力を第１０図の従来例と比較して示す。図の
横軸は、第２エミッタ層直下の第２ベース層の横方向抵
抗である。図から明らかなようにこの実施例では、第２
ベース層の横方向抵抗が従来例と同じとして３倍程度の
高いターンオフ能力を示す。換言すれば、最大ターンオ
フ電流を従来例と同じ程度でよいとすれば、この実施例
では第２ベース層横方向抵抗を従来例より十分に高いも
のとすることができる。従ってこの実施例によれば、第
２ベース層の第２ゲート電極８が設けられる領域は８１
１度のｐ＋型層３２とし、これと第２エミツタＷＪ４の
間を高抵抗とすることによって、ゲート・カソード間の
耐圧を十分に＾いものとすることができる。
ーンオフ能力を第１０図の従来例と比較して示す。図の
横軸は、第２エミッタ層直下の第２ベース層の横方向抵
抗である。図から明らかなようにこの実施例では、第２
ベース層の横方向抵抗が従来例と同じとして３倍程度の
高いターンオフ能力を示す。換言すれば、最大ターンオ
フ電流を従来例と同じ程度でよいとすれば、この実施例
では第２ベース層横方向抵抗を従来例より十分に高いも
のとすることができる。従ってこの実施例によれば、第
２ベース層の第２ゲート電極８が設けられる領域は８１
１度のｐ＋型層３２とし、これと第２エミツタＷＪ４の
間を高抵抗とすることによって、ゲート・カソード間の
耐圧を十分に＾いものとすることができる。
本発明の他の実施例を次に説明する。なお以下の実施例
において、第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
において、第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
第４図は本発明の第２の実施例のＭＯＳゲート型サイリ
スタである。この実施例では第２ベース層３を、低濃度
のｐ−型層３１と、第２ゲート電極８のコンタクト部で
ある高濃度のｐ＋型１３２および高濃度のｐ＋型埋め込
み層３９の３つの部分により構成している。ｐ−型層３
！は例えば、ｌＸ１０” ／ｃｘ３〜２Ｘ１０” ’
／１ｙａ３程度とする。またｐ＋型層３３は２ Ｘ １
０２’ ／ｌｙａ”程度とする。ＭＯＳ トランジスタ
のチャネル領域ＣＨは低濃度のｐ−型層３！に形成され
る。
スタである。この実施例では第２ベース層３を、低濃度
のｐ−型層３１と、第２ゲート電極８のコンタクト部で
ある高濃度のｐ＋型１３２および高濃度のｐ＋型埋め込
み層３９の３つの部分により構成している。ｐ−型層３
！は例えば、ｌＸ１０” ／ｃｘ３〜２Ｘ１０” ’
／１ｙａ３程度とする。またｐ＋型層３３は２ Ｘ １
０２’ ／ｌｙａ”程度とする。ＭＯＳ トランジスタ
のチャネル領域ＣＨは低濃度のｐ−型層３！に形成され
る。
この実施例の構造とすれば、第２エミツタ１１４の直下
をより低抵抗とすることができ、従ってより＾いターン
オフ能力を持たせることができる。
をより低抵抗とすることができ、従ってより＾いターン
オフ能力を持たせることができる。
また、第２ゲート電極８とカソード電極７の間に高抵抗
のｐ−型層３１が入るためにこの間の逆耐圧を更に高い
ものとすることができ、５０ＫＶ程度の耐圧が得られる
。
のｐ−型層３１が入るためにこの間の逆耐圧を更に高い
ものとすることができ、５０ＫＶ程度の耐圧が得られる
。
第５図はカソード・第２ゲート間の逆耐圧と最大ターン
オフ電流の関係を示す。ｐ型の第２ベース謂を高抵抗と
してカソード・第２ゲート間逆耐圧を高くすれば、それ
だけ最大ターンオフ電流が増大することが分る。
オフ電流の関係を示す。ｐ型の第２ベース謂を高抵抗と
してカソード・第２ゲート間逆耐圧を高くすれば、それ
だけ最大ターンオフ電流が増大することが分る。
第６図は、本発明の第３の実施例のＭＯＳゲート型サイ
リスタである。これは第４図の構造を変形したものであ
り、第２エミッタ層４を埋込みｐ＋型Ｎ３３に達する深
さに形成している。表面部にｐ−型層３！があるのは先
の実施例と同じである。チャネル領域０８部分はｐ−型
であることが必要であるが、第２ゲート電極８と第２エ
ミッタ層４間の表面領域はｐ−型でもｎ−型でもよい。
リスタである。これは第４図の構造を変形したものであ
り、第２エミッタ層４を埋込みｐ＋型Ｎ３３に達する深
さに形成している。表面部にｐ−型層３！があるのは先
の実施例と同じである。チャネル領域０８部分はｐ−型
であることが必要であるが、第２ゲート電極８と第２エ
ミッタ層４間の表面領域はｐ−型でもｎ−型でもよい。
この実施例によっても、第２ゲート・カソード間の逆耐
圧を十分大きく保ち、且つ古いターンオフ能力を発揮す
ることができる。
圧を十分大きく保ち、且つ古いターンオフ能力を発揮す
ることができる。
第７図は、本発明の第４の実施例のＭＯＳゲート型サイ
リスタである。この実施例では第４図の構造を変形し、
第２ベース層３について、第２ゲート電極８下の高５ｒ
ｆ１ｐ“型Ｈ３２を比較的広い範囲で且つ十分深く拡散
形成して埋め込みｐ＋型層３２を省略したものである。
リスタである。この実施例では第４図の構造を変形し、
第２ベース層３について、第２ゲート電極８下の高５ｒ
ｆ１ｐ“型Ｈ３２を比較的広い範囲で且つ十分深く拡散
形成して埋め込みｐ＋型層３２を省略したものである。
この実施例によっても先の各実施例と同様の効果が得ら
れる。
れる。
本発明は更に種々変形実施することが可能である。例え
ば第８図は、第１図の構造に対し、第１ベース層２と第
１エミツタ１１１１の間にｎ＋型バッフ？層１０を設け
たものである。このｎ＋型バッファ層１０の平均ｉ１１
度を例えば ｌＸ１０１’／ＣｌＲ３以上とし、また厚
みを１０μ卯以上とすることにより、順方向阻止電圧を
劣化させることなく、ｎ型の第１ベース層２の厚み２／
３程度に薄くして阻止のオン電圧を低下させることがで
きる。
ば第８図は、第１図の構造に対し、第１ベース層２と第
１エミツタ１１１１の間にｎ＋型バッフ？層１０を設け
たものである。このｎ＋型バッファ層１０の平均ｉ１１
度を例えば ｌＸ１０１’／ＣｌＲ３以上とし、また厚
みを１０μ卯以上とすることにより、順方向阻止電圧を
劣化させることなく、ｎ型の第１ベース層２の厚み２／
３程度に薄くして阻止のオン電圧を低下させることがで
きる。
更に第９図は、第８図でのｎ＋型バッファ層１０の一部
をアノード側表面に露出させ、これに第３ゲート電極１
１をコンタクトさせたものである。この構造ではターン
オン時、第１ゲート電極６に電圧を印加すると同時に或
いはそれに先行して第３ゲート電楊１１にアノードに対
して負となる電圧を印加することにより、第１エミッタ
層１からＭ１ベース層２へ正孔を注入させ、これにより
ターンオンのスイッチング速度を向上させることができ
る。
をアノード側表面に露出させ、これに第３ゲート電極１
１をコンタクトさせたものである。この構造ではターン
オン時、第１ゲート電極６に電圧を印加すると同時に或
いはそれに先行して第３ゲート電楊１１にアノードに対
して負となる電圧を印加することにより、第１エミッタ
層１からＭ１ベース層２へ正孔を注入させ、これにより
ターンオンのスイッチング速度を向上させることができ
る。
［発明の効果］
以上述べたように本発明によれば、ＭＯ８構造を有する
ターンオン用の第１ゲート電極と、第２ベース層に直接
コンタクトするターンオフ用の第２ゲート電極を設けた
構造として、且つ第２ベース層の第２ゲートＮ極と第２
エミッタ層領域に挟まれた領域を低濃度層とすることに
より、ターンオフ能力が高く、しかも第２ゲート・カソ
ード間の逆耐圧の高いＭＯ８型サイリスタを得ることが
できる。
ターンオン用の第１ゲート電極と、第２ベース層に直接
コンタクトするターンオフ用の第２ゲート電極を設けた
構造として、且つ第２ベース層の第２ゲートＮ極と第２
エミッタ層領域に挟まれた領域を低濃度層とすることに
より、ターンオフ能力が高く、しかも第２ゲート・カソ
ード間の逆耐圧の高いＭＯ８型サイリスタを得ることが
できる。
第１図は本発明の第１の実施例のＭＯ８型サイリスタを
示す図、第２図はその動作を説明するための波形図、第
３図はそのターンオフ能力を従来例と比較して示す図、
第４図は本発明の第２の実施例のＭＯ３型サイリスタを
示す図、第５図は最大ターンオフ電流とカソード・第２
ゲート間逆耐圧の関係を示す図、第６図は本発明の第３
の実施例のＭＯ３型サイリスタを示す図、第７図は本発
明の第４の実施例のＭＯ８型サイリスタを示す図、第８
図および第９図は更に他の実施例のＭＯ８型サイリスタ
を示す因、第１０図および第１１図は従来のＭＯ８型サ
イリスタを示す図である。 １・・・ｐ型筒１エミッタ層、２・・・ｎ型第１ベース
１．３・・・ｐ型箱２ベース層、３１・・・低濃度ｐ型
層、３２．３３・・・高濃度ｐ型層、４・・・ｎ型第２
エミッタ層、５・・・ゲート絶縁膜、６・・・第１ゲー
トＮ極、７・・・カソード電極（第１の主電極）、８・
・・第２ゲート電極、９・・・アノード電極（第２の主
電極）、１０・・・ｎ＋型バッファ１１！、１１・・・
第３ゲート電極。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 第５図 第７図 第８図 第９図 第１０図
示す図、第２図はその動作を説明するための波形図、第
３図はそのターンオフ能力を従来例と比較して示す図、
第４図は本発明の第２の実施例のＭＯ３型サイリスタを
示す図、第５図は最大ターンオフ電流とカソード・第２
ゲート間逆耐圧の関係を示す図、第６図は本発明の第３
の実施例のＭＯ３型サイリスタを示す図、第７図は本発
明の第４の実施例のＭＯ８型サイリスタを示す図、第８
図および第９図は更に他の実施例のＭＯ８型サイリスタ
を示す因、第１０図および第１１図は従来のＭＯ８型サ
イリスタを示す図である。 １・・・ｐ型筒１エミッタ層、２・・・ｎ型第１ベース
１．３・・・ｐ型箱２ベース層、３１・・・低濃度ｐ型
層、３２．３３・・・高濃度ｐ型層、４・・・ｎ型第２
エミッタ層、５・・・ゲート絶縁膜、６・・・第１ゲー
トＮ極、７・・・カソード電極（第１の主電極）、８・
・・第２ゲート電極、９・・・アノード電極（第２の主
電極）、１０・・・ｎ＋型バッファ１１！、１１・・・
第３ゲート電極。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 第５図 第７図 第８図 第９図 第１０図
Claims (2)
- （１）第１導電型の第１エミッタ層に接して第２導電型
の第１ベース層を有し、この第１ベース層表面部に第１
導電型の第２ベース層および第２導電型の第２エミッタ
層が拡散形成され、第１エミッタ層および第２エミッタ
層にそれぞれ第１の主電極および第２の主電極が形成さ
れ、前記第２ベース層表面の前記第２エミッタ層と第１
ベース層間に挟まれた領域をチャネル領域としてこの上
にゲート絶縁膜を介して第１ゲート電極が形成され、前
記第２ベース層に第２ゲート電極が形成され、且つ前記
第２ベース層の前記第２の主電極と第２ゲート電極で挟
まれた領域の少なくとも表面部の不純物濃度が第２ゲー
ト電極下の領域より低く設定されていることを特徴とす
る絶縁ゲート型サイリスタ。 - （２）前記第２ベース層のうち、前記チャネル領域およ
び前記第２の主電極と第２ゲート電極間の表面領域が他
の領域とは別に形成された低濃度領域である特許請求の
範囲第１項記載の絶縁ゲート型サイリスタ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130787A JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
| EP88301593A EP0280536B1 (en) | 1987-02-26 | 1988-02-24 | Turn-on driving technique for insulated gate thyristor |
| DE3855922T DE3855922T2 (de) | 1987-02-26 | 1988-02-24 | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
| US07/161,095 US4866315A (en) | 1987-02-26 | 1988-02-26 | Turn-on/off driving technique for insulated gate thyristor |
| US07/371,275 US4994696A (en) | 1987-02-26 | 1989-06-26 | Turn-on/off driving technique for insulated gate thyristor |
| US07/373,279 US4959703A (en) | 1987-02-26 | 1989-06-28 | Turn-on/off driving technique for insulated gate thyristor |
| US07/386,763 US5144401A (en) | 1987-02-26 | 1989-07-31 | Turn-on/off driving technique for insulated gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130787A JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209169A true JPS63209169A (ja) | 1988-08-30 |
| JP2513665B2 JP2513665B2 (ja) | 1996-07-03 |
Family
ID=12604836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130787A Expired - Fee Related JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513665B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5210432A (en) * | 1989-11-30 | 1993-05-11 | Kabushiki Kaisha Toshiba | Insulated gate gto thyristor |
| KR100486350B1 (ko) * | 1997-10-22 | 2006-04-28 | 페어차일드코리아반도체 주식회사 | 에미터스위치사이리스터및이의제조방법 |
| JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1987
- 1987-02-26 JP JP4130787A patent/JP2513665B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5210432A (en) * | 1989-11-30 | 1993-05-11 | Kabushiki Kaisha Toshiba | Insulated gate gto thyristor |
| KR100486350B1 (ko) * | 1997-10-22 | 2006-04-28 | 페어차일드코리아반도체 주식회사 | 에미터스위치사이리스터및이의제조방법 |
| JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513665B2 (ja) | 1996-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |