JPS63209169A - 絶縁ゲ−ト型サイリスタ - Google Patents
絶縁ゲ−ト型サイリスタInfo
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- JPS63209169A JPS63209169A JP4130787A JP4130787A JPS63209169A JP S63209169 A JPS63209169 A JP S63209169A JP 4130787 A JP4130787 A JP 4130787A JP 4130787 A JP4130787 A JP 4130787A JP S63209169 A JPS63209169 A JP S63209169A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、絶縁ゲートによりターンオン制御を行う絶縁
ゲート型サイリスタに関する。
ゲート型サイリスタに関する。
(従来の技術)
絶縁ゲートによりオンオフ制御を行なう自己ターンオフ
サイリフタとして従来、第10図に示すものが知られて
いる。これは、n型エミツタ層21に接してn型ベース
層22が形成され、このn型ベース1)22内にp型ベ
ース1123およびn型エミツタ層24が順次拡散形成
されたpnpnサイリスタ構造を有する。n型エミツタ
層21にはアノード電極32が、n型エミッタR24に
カソード電極27がそれぞれ形成されている。n型エミ
ツタ層24とn型ベースR22の間に挟まれたp型ベー
ス層23表面をチャネル領域CH1としてこの上にゲー
ト絶縁膜25を介してゲート電極26を形成してターン
オン用nチャネルM OS F E Tを構成している
。またn型エミツタ層24に隣接してp型ベース層23
内にn型層28を設け、このn型層28とn型エミツタ
層24間のp型ベース層23表面部をチャネル領域CH
2としてこの上にゲート絶縁M!29を介してゲート電
極30を形成して、ターンオフ用nチャネルMO8FE
Tを構成している。n型層28は電極31によりn型ベ
ース層23と短絡されている。
サイリフタとして従来、第10図に示すものが知られて
いる。これは、n型エミツタ層21に接してn型ベース
層22が形成され、このn型ベース1)22内にp型ベ
ース1123およびn型エミツタ層24が順次拡散形成
されたpnpnサイリスタ構造を有する。n型エミツタ
層21にはアノード電極32が、n型エミッタR24に
カソード電極27がそれぞれ形成されている。n型エミ
ツタ層24とn型ベースR22の間に挟まれたp型ベー
ス層23表面をチャネル領域CH1としてこの上にゲー
ト絶縁膜25を介してゲート電極26を形成してターン
オン用nチャネルM OS F E Tを構成している
。またn型エミツタ層24に隣接してp型ベース層23
内にn型層28を設け、このn型層28とn型エミツタ
層24間のp型ベース層23表面部をチャネル領域CH
2としてこの上にゲート絶縁M!29を介してゲート電
極30を形成して、ターンオフ用nチャネルMO8FE
Tを構成している。n型層28は電極31によりn型ベ
ース層23と短絡されている。
この素子の動作は次の通りである。ターンオン用M O
S F E Tのゲート電極26(Gt)に正電圧を印
加すると、その下のチャネル領1CH1が導通して、n
型エミツタ層24からn型ベース層22に電子が注入さ
れ、それに見合った正孔がn型エミツタ層21から注入
され、この結果サイリスタがターンオンする。ゲート電
極26の電圧を零とし、ターンオフ用MO8FETのゲ
ート電極30 (G2 )に正の電圧を印加すると、n
型エミツタ層24はゲート電極30下のチャネル領域C
H2を介してn型層28と短絡し、更に電極31により
p型ベースP23と短絡される。これによりサイリスタ
はターンオフする。
S F E Tのゲート電極26(Gt)に正電圧を印
加すると、その下のチャネル領1CH1が導通して、n
型エミツタ層24からn型ベース層22に電子が注入さ
れ、それに見合った正孔がn型エミツタ層21から注入
され、この結果サイリスタがターンオンする。ゲート電
極26の電圧を零とし、ターンオフ用MO8FETのゲ
ート電極30 (G2 )に正の電圧を印加すると、n
型エミツタ層24はゲート電極30下のチャネル領域C
H2を介してn型層28と短絡し、更に電極31により
p型ベースP23と短絡される。これによりサイリスタ
はターンオフする。
第10図は、ターンオン用MO8FET、ターンオフ用
MO8FET共にnチャネルとした例であるが、ターン
オン用MO8FETをnチャネルとし、ターンオフ用M
O8FETをnチャネルとする構造も知られている。そ
の構造を第11図に示す。p型エミッタ[121,n型
ベース層22゜n型ベース層23.n型エミツタ層24
のpnpnll造を有し、アノード電極32.カソード
電極27を有する基本構造は第10図と変らない。第1
0図と異なる点は、n型エミツタ層24内(実際には図
示のように高濃度n型エミツタ層の外側にこれと連続的
に拡散形成された低濃度n型層)にn型層33を形成し
、このpo府33はカソード電極27によりn型エミツ
タ層24と短絡し、n型層33とn型ベース1122間
に挟まれた領域表面部に連続的にゲート絶縁膜25を介
してひとつのゲート電極26を形成していることである
。即ちp型1133とp型ベースII!23に挟まれた
領域のn型エミツタ層24表面をチャネル領域CH2と
するターンオフ用nチャネルMO8FETと、n型エミ
ツタ層24とn型ベース層22間のp型ベース123表
面をチャネル領域CH1とするターンオン用nチャネル
MO8FETがゲート電極26を共用して形成されてい
る。
MO8FET共にnチャネルとした例であるが、ターン
オン用MO8FETをnチャネルとし、ターンオフ用M
O8FETをnチャネルとする構造も知られている。そ
の構造を第11図に示す。p型エミッタ[121,n型
ベース層22゜n型ベース層23.n型エミツタ層24
のpnpnll造を有し、アノード電極32.カソード
電極27を有する基本構造は第10図と変らない。第1
0図と異なる点は、n型エミツタ層24内(実際には図
示のように高濃度n型エミツタ層の外側にこれと連続的
に拡散形成された低濃度n型層)にn型層33を形成し
、このpo府33はカソード電極27によりn型エミツ
タ層24と短絡し、n型層33とn型ベース1122間
に挟まれた領域表面部に連続的にゲート絶縁膜25を介
してひとつのゲート電極26を形成していることである
。即ちp型1133とp型ベースII!23に挟まれた
領域のn型エミツタ層24表面をチャネル領域CH2と
するターンオフ用nチャネルMO8FETと、n型エミ
ツタ層24とn型ベース層22間のp型ベース123表
面をチャネル領域CH1とするターンオン用nチャネル
MO8FETがゲート電極26を共用して形成されてい
る。
この素子においては、ゲート電極26に正電圧を印加す
ると、nチャネルMO8FETが導通してサイリスタが
ターンオンする。同じゲート電極26に負電圧を印加す
ると、pチャネルMO8FETが導通してサイリスタは
ターンオフする。
ると、nチャネルMO8FETが導通してサイリスタが
ターンオンする。同じゲート電極26に負電圧を印加す
ると、pチャネルMO8FETが導通してサイリスタは
ターンオフする。
この様な、絶縁ゲート(MOSゲート)によりオンオフ
1ljtlllを行なう自己ターンオフサイリスタでは
、本来n型エミツタ層の両側にあるべきターンオフ用M
OSゲートの一方をターンオン用MOSゲートに置換し
なければならず、ターンオフ用MOSゲートをn型エミ
ツタ層の両側に設ける場合に比べてターンオフ能力はほ
ぼ1/2にまで低下する、という問題がある。
1ljtlllを行なう自己ターンオフサイリスタでは
、本来n型エミツタ層の両側にあるべきターンオフ用M
OSゲートの一方をターンオン用MOSゲートに置換し
なければならず、ターンオフ用MOSゲートをn型エミ
ツタ層の両側に設ける場合に比べてターンオフ能力はほ
ぼ1/2にまで低下する、という問題がある。
即も、第10図のnチャネルMO8F E Tをターン
オフ用として設ける構造 (nチャネルMO8GTO)
では、n型エミツタ層の両側にあって短絡抵抗の大部分
を占めるMOSFETのチャネル領域CH1,0H2の
一方CH2のみがターンオフ用であるために、両側とも
ターンオフ用とする場合に比べて短絡抵抗は2倍となり
、ピークターンオフ電流は1/2になってしまう。また
n型エミッタF124下のn型ベース層23での横方向
抵抗が存在するため、ターンオフ動作を行なうと、ター
ンオン用ゲート電極26下のチャネル領域CH1に近い
部分が最も遅くオフすることになる。従ってn型ベース
層23の横方向抵抗がある程度以上大きい場合にはター
ンオフができなくなる。
オフ用として設ける構造 (nチャネルMO8GTO)
では、n型エミツタ層の両側にあって短絡抵抗の大部分
を占めるMOSFETのチャネル領域CH1,0H2の
一方CH2のみがターンオフ用であるために、両側とも
ターンオフ用とする場合に比べて短絡抵抗は2倍となり
、ピークターンオフ電流は1/2になってしまう。また
n型エミッタF124下のn型ベース層23での横方向
抵抗が存在するため、ターンオフ動作を行なうと、ター
ンオン用ゲート電極26下のチャネル領域CH1に近い
部分が最も遅くオフすることになる。従ってn型ベース
層23の横方向抵抗がある程度以上大きい場合にはター
ンオフができなくなる。
第11図に示す、pチャネルMO8FETによリn型エ
ミッタ層24とp型ベース1823間を短絡する構造を
持つサイリスタ (pチャネルMO8GTO)では、タ
ーンオフ用のチャネル領域CH2は−6n型エミッタ層
24の両側にある。
ミッタ層24とp型ベース1823間を短絡する構造を
持つサイリスタ (pチャネルMO8GTO)では、タ
ーンオフ用のチャネル領域CH2は−6n型エミッタ層
24の両側にある。
しかしこの場合も、ターンオン用のチャネル領域CH1
に接するチャネル領域CH2は殆どターンオフ動作には
寄与しない。何故ならターンオフの際にチャネル領域C
H2を通ってp型層33と導通するp型ベース層23の
表面部はターンオン用のチャネル領域CH1になってい
るため、この部分の抵抗はかなり大きいものとなり、短
絡電流は殆ど流せないからである。従ってこの構造の場
合にも、チャネル領域CH1に近い部分が最も遅くオフ
することになり、p型ベースW423の横方向抵抗が大
きいとターンオフできなくなる。
に接するチャネル領域CH2は殆どターンオフ動作には
寄与しない。何故ならターンオフの際にチャネル領域C
H2を通ってp型層33と導通するp型ベース層23の
表面部はターンオン用のチャネル領域CH1になってい
るため、この部分の抵抗はかなり大きいものとなり、短
絡電流は殆ど流せないからである。従ってこの構造の場
合にも、チャネル領域CH1に近い部分が最も遅くオフ
することになり、p型ベースW423の横方向抵抗が大
きいとターンオフできなくなる。
また第10図および第11図の構造はいずれも、p型ベ
ース層23の抵抗が大きいものとなる。これはp型ベー
ス層表面にチャネル領域CH1を形成しているため、そ
のしきい値を適当な値に設定する上で不純物濃度を上げ
られないし、p型ベース層の拡散深さを大きくすると、
ターンオン用チャネル領域CH1のチャネル長が大きく
なり、ターンオン用MO8FETの抵抗が増大してしま
うからである。
ース層23の抵抗が大きいものとなる。これはp型ベー
ス層表面にチャネル領域CH1を形成しているため、そ
のしきい値を適当な値に設定する上で不純物濃度を上げ
られないし、p型ベース層の拡散深さを大きくすると、
ターンオン用チャネル領域CH1のチャネル長が大きく
なり、ターンオン用MO8FETの抵抗が増大してしま
うからである。
(発明が解決しようとする問題点)
以上のように従来の絶縁ゲート型自己ターンオフサイリ
スタでは、ターンオン用MOSゲートを設けることによ
りターンオフ能力が著しく低下する、という問題があっ
た。
スタでは、ターンオン用MOSゲートを設けることによ
りターンオフ能力が著しく低下する、という問題があっ
た。
本発明はこの様な問題を解決してターンオフ能力向上を
図った絶縁ゲート型サイリスタを提供することを目的と
する。
図った絶縁ゲート型サイリスタを提供することを目的と
する。
[発明の構成]
(問題点を解決するための手段)
本発明にかかる絶縁ゲート型サイリスタは、第1導電型
の第1エミッタ層に接して第2導電型の第1ベース層を
有し、この第1ベース層表面部に第1導電型の第2ベー
ス層および第2導電型の第2エミッタ層が拡散形成され
、第1エミッタ層に第1の主N極が、第2エミッタ層に
第2の主電極がそれぞれ設けられ、第2ベース層表面の
第2エミッタ層と第1ベース層に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜を介してターンオン
用の第1ゲート電極が形成され、且つ第2ベース層表面
には直接ターンオフ用の第2ゲート電極が設けられた構
造とし、前記第2ベース層の第2の主電極と第2ゲート
電極で挟まれた領域の少なくとも表面部を第2ゲート電
極下の領域に比べて低濃度層としたことを特徴とする。
の第1エミッタ層に接して第2導電型の第1ベース層を
有し、この第1ベース層表面部に第1導電型の第2ベー
ス層および第2導電型の第2エミッタ層が拡散形成され
、第1エミッタ層に第1の主N極が、第2エミッタ層に
第2の主電極がそれぞれ設けられ、第2ベース層表面の
第2エミッタ層と第1ベース層に挟まれた領域をチャネ
ル領域としてこの上にゲート絶縁膜を介してターンオン
用の第1ゲート電極が形成され、且つ第2ベース層表面
には直接ターンオフ用の第2ゲート電極が設けられた構
造とし、前記第2ベース層の第2の主電極と第2ゲート
電極で挟まれた領域の少なくとも表面部を第2ゲート電
極下の領域に比べて低濃度層としたことを特徴とする。
(作用)
この様な構成とすれば、ターンオフ時、第2ゲート電極
を用いて第2ベース層と第2エミッタ層間に逆バイアス
して、第1エミッタ層から第2エミッタ層に流れる電流
を第2ベース層を通して第2ゲート電極にバイパスする
ことにより、大電流をターンオフすることができる。ま
た場合、第2ベース層の第2ゲート電極が設けられた領
域と第2エミッタ層に挟まれた領域の表面部を他の領域
に比べて低不純物濃度とすることにより、第2ベース層
と第2エミッタ間の耐圧を高いものとすることかできる
。
を用いて第2ベース層と第2エミッタ層間に逆バイアス
して、第1エミッタ層から第2エミッタ層に流れる電流
を第2ベース層を通して第2ゲート電極にバイパスする
ことにより、大電流をターンオフすることができる。ま
た場合、第2ベース層の第2ゲート電極が設けられた領
域と第2エミッタ層に挟まれた領域の表面部を他の領域
に比べて低不純物濃度とすることにより、第2ベース層
と第2エミッタ間の耐圧を高いものとすることかできる
。
(実施例)
以下、本発明の実施例を図面を参照して説明する。以下
の全ての実施例では第1導電型としてp型、第2導電型
としてn型を用いている。
の全ての実施例では第1導電型としてp型、第2導電型
としてn型を用いている。
第1図は、第1の実施例のMOSゲート型サイリスタを
示す断面図である。p型の第1エミッタ層1に接してn
型の第1ベース層2が形成され、この第1ベース層2内
にp型の第2ベース層3およびn型の第2エミッタ層4
が順次拡散形成されてpnpn構造を形成している。第
1エミッタ層1にはアノードN極(第1の主電極)9が
形成され、第2エミッタ層4にはカソード電極(第2の
主電極)7が形成されている。第2ベース層3は、低濃
度のp型wJ3tと高濃度のp+型層32とからなり、
p型層31の表面領域の第2エミッタ層4と第1ベース
!12で挟まれた領域をチャネル領域CHとしてこの上
にゲート絶縁膜5を介して第1ゲート電極6が形成され
ている。これにより、第2エミッタ層4をソース、第1
ベース層2をドレインとするターンオン用MOSトラン
ジスタが構成されている。第2ベース113の高濃度p
1型層32には直接接触する第2ゲート電極8が形成さ
れている。
示す断面図である。p型の第1エミッタ層1に接してn
型の第1ベース層2が形成され、この第1ベース層2内
にp型の第2ベース層3およびn型の第2エミッタ層4
が順次拡散形成されてpnpn構造を形成している。第
1エミッタ層1にはアノードN極(第1の主電極)9が
形成され、第2エミッタ層4にはカソード電極(第2の
主電極)7が形成されている。第2ベース層3は、低濃
度のp型wJ3tと高濃度のp+型層32とからなり、
p型層31の表面領域の第2エミッタ層4と第1ベース
!12で挟まれた領域をチャネル領域CHとしてこの上
にゲート絶縁膜5を介して第1ゲート電極6が形成され
ている。これにより、第2エミッタ層4をソース、第1
ベース層2をドレインとするターンオン用MOSトラン
ジスタが構成されている。第2ベース113の高濃度p
1型層32には直接接触する第2ゲート電極8が形成さ
れている。
この素子の動作を第2図を用いて説明する。第2図の(
a)はアノード・カソード間の電圧および電流の変化を
示し、(b)はゲート・カソード間の電圧変化を示して
いる。時刻t1において第1ゲート′R極6にカソード
電極7に対して正との電圧を印加すると、チャネル領域
CHに反転層形成され、ターンオン用MOSトランジス
タがトリガされる。これにより、時刻t2において素子
はターンオンを開始し、時刻t3までにターンオンが完
了する。ターンオフ動作は、時刻t4において、第2ゲ
ート電極8にカソード電極7に対して負の電圧を印加す
る。これにより第2ベースli3内のキャリアは第2ゲ
ート電極8から吸出され、時刻tsから時刻t6までの
間にターンオフが完了する。
a)はアノード・カソード間の電圧および電流の変化を
示し、(b)はゲート・カソード間の電圧変化を示して
いる。時刻t1において第1ゲート′R極6にカソード
電極7に対して正との電圧を印加すると、チャネル領域
CHに反転層形成され、ターンオン用MOSトランジス
タがトリガされる。これにより、時刻t2において素子
はターンオンを開始し、時刻t3までにターンオンが完
了する。ターンオフ動作は、時刻t4において、第2ゲ
ート電極8にカソード電極7に対して負の電圧を印加す
る。これにより第2ベースli3内のキャリアは第2ゲ
ート電極8から吸出され、時刻tsから時刻t6までの
間にターンオフが完了する。
この実施例のMOSゲート型サイリスタのターンオフ能
力については、従来例で述べたと同じように第2ベース
層の横方向抵抗、特に第2エミッタ層直下の部分の横方
向抵抗が大きいと低いものとなる。しかし本発明では、
第10図或いは第11図に示した従来例のように表面チ
ャネルを利用するMOS t−ランジスタでターンオフ
するものと異なり、第2ベース層と第2エミッタ層間を
直接逆バイアスしてキャリア吸出しを行うため、高いタ
ーンオフ能力が臀られる。
力については、従来例で述べたと同じように第2ベース
層の横方向抵抗、特に第2エミッタ層直下の部分の横方
向抵抗が大きいと低いものとなる。しかし本発明では、
第10図或いは第11図に示した従来例のように表面チ
ャネルを利用するMOS t−ランジスタでターンオフ
するものと異なり、第2ベース層と第2エミッタ層間を
直接逆バイアスしてキャリア吸出しを行うため、高いタ
ーンオフ能力が臀られる。
第3図は、この実施例のMOSゲート型サイリスタのタ
ーンオフ能力を第10図の従来例と比較して示す。図の
横軸は、第2エミッタ層直下の第2ベース層の横方向抵
抗である。図から明らかなようにこの実施例では、第2
ベース層の横方向抵抗が従来例と同じとして3倍程度の
高いターンオフ能力を示す。換言すれば、最大ターンオ
フ電流を従来例と同じ程度でよいとすれば、この実施例
では第2ベース層横方向抵抗を従来例より十分に高いも
のとすることができる。従ってこの実施例によれば、第
2ベース層の第2ゲート電極8が設けられる領域は81
1度のp+型層32とし、これと第2エミツタWJ4の
間を高抵抗とすることによって、ゲート・カソード間の
耐圧を十分に^いものとすることができる。
ーンオフ能力を第10図の従来例と比較して示す。図の
横軸は、第2エミッタ層直下の第2ベース層の横方向抵
抗である。図から明らかなようにこの実施例では、第2
ベース層の横方向抵抗が従来例と同じとして3倍程度の
高いターンオフ能力を示す。換言すれば、最大ターンオ
フ電流を従来例と同じ程度でよいとすれば、この実施例
では第2ベース層横方向抵抗を従来例より十分に高いも
のとすることができる。従ってこの実施例によれば、第
2ベース層の第2ゲート電極8が設けられる領域は81
1度のp+型層32とし、これと第2エミツタWJ4の
間を高抵抗とすることによって、ゲート・カソード間の
耐圧を十分に^いものとすることができる。
本発明の他の実施例を次に説明する。なお以下の実施例
において、第1図と対応する部分には第1図と同一符号
を付して詳細な説明は省略する。
において、第1図と対応する部分には第1図と同一符号
を付して詳細な説明は省略する。
第4図は本発明の第2の実施例のMOSゲート型サイリ
スタである。この実施例では第2ベース層3を、低濃度
のp−型層31と、第2ゲート電極8のコンタクト部で
ある高濃度のp+型132および高濃度のp+型埋め込
み層39の3つの部分により構成している。p−型層3
!は例えば、lX10” /cx3〜2X10” ’
/1ya3程度とする。またp+型層33は2 X 1
02’ /lya”程度とする。MOS トランジスタ
のチャネル領域CHは低濃度のp−型層3!に形成され
る。
スタである。この実施例では第2ベース層3を、低濃度
のp−型層31と、第2ゲート電極8のコンタクト部で
ある高濃度のp+型132および高濃度のp+型埋め込
み層39の3つの部分により構成している。p−型層3
!は例えば、lX10” /cx3〜2X10” ’
/1ya3程度とする。またp+型層33は2 X 1
02’ /lya”程度とする。MOS トランジスタ
のチャネル領域CHは低濃度のp−型層3!に形成され
る。
この実施例の構造とすれば、第2エミツタ114の直下
をより低抵抗とすることができ、従ってより^いターン
オフ能力を持たせることができる。
をより低抵抗とすることができ、従ってより^いターン
オフ能力を持たせることができる。
また、第2ゲート電極8とカソード電極7の間に高抵抗
のp−型層31が入るためにこの間の逆耐圧を更に高い
ものとすることができ、50KV程度の耐圧が得られる
。
のp−型層31が入るためにこの間の逆耐圧を更に高い
ものとすることができ、50KV程度の耐圧が得られる
。
第5図はカソード・第2ゲート間の逆耐圧と最大ターン
オフ電流の関係を示す。p型の第2ベース謂を高抵抗と
してカソード・第2ゲート間逆耐圧を高くすれば、それ
だけ最大ターンオフ電流が増大することが分る。
オフ電流の関係を示す。p型の第2ベース謂を高抵抗と
してカソード・第2ゲート間逆耐圧を高くすれば、それ
だけ最大ターンオフ電流が増大することが分る。
第6図は、本発明の第3の実施例のMOSゲート型サイ
リスタである。これは第4図の構造を変形したものであ
り、第2エミッタ層4を埋込みp+型N33に達する深
さに形成している。表面部にp−型層3!があるのは先
の実施例と同じである。チャネル領域08部分はp−型
であることが必要であるが、第2ゲート電極8と第2エ
ミッタ層4間の表面領域はp−型でもn−型でもよい。
リスタである。これは第4図の構造を変形したものであ
り、第2エミッタ層4を埋込みp+型N33に達する深
さに形成している。表面部にp−型層3!があるのは先
の実施例と同じである。チャネル領域08部分はp−型
であることが必要であるが、第2ゲート電極8と第2エ
ミッタ層4間の表面領域はp−型でもn−型でもよい。
この実施例によっても、第2ゲート・カソード間の逆耐
圧を十分大きく保ち、且つ古いターンオフ能力を発揮す
ることができる。
圧を十分大きく保ち、且つ古いターンオフ能力を発揮す
ることができる。
第7図は、本発明の第4の実施例のMOSゲート型サイ
リスタである。この実施例では第4図の構造を変形し、
第2ベース層3について、第2ゲート電極8下の高5r
f1p“型H32を比較的広い範囲で且つ十分深く拡散
形成して埋め込みp+型層32を省略したものである。
リスタである。この実施例では第4図の構造を変形し、
第2ベース層3について、第2ゲート電極8下の高5r
f1p“型H32を比較的広い範囲で且つ十分深く拡散
形成して埋め込みp+型層32を省略したものである。
この実施例によっても先の各実施例と同様の効果が得ら
れる。
れる。
本発明は更に種々変形実施することが可能である。例え
ば第8図は、第1図の構造に対し、第1ベース層2と第
1エミツタ1111の間にn+型バッフ?層10を設け
たものである。このn+型バッファ層10の平均i11
度を例えば lX101’/ClR3以上とし、また厚
みを10μ卯以上とすることにより、順方向阻止電圧を
劣化させることなく、n型の第1ベース層2の厚み2/
3程度に薄くして阻止のオン電圧を低下させることがで
きる。
ば第8図は、第1図の構造に対し、第1ベース層2と第
1エミツタ1111の間にn+型バッフ?層10を設け
たものである。このn+型バッファ層10の平均i11
度を例えば lX101’/ClR3以上とし、また厚
みを10μ卯以上とすることにより、順方向阻止電圧を
劣化させることなく、n型の第1ベース層2の厚み2/
3程度に薄くして阻止のオン電圧を低下させることがで
きる。
更に第9図は、第8図でのn+型バッファ層10の一部
をアノード側表面に露出させ、これに第3ゲート電極1
1をコンタクトさせたものである。この構造ではターン
オン時、第1ゲート電極6に電圧を印加すると同時に或
いはそれに先行して第3ゲート電楊11にアノードに対
して負となる電圧を印加することにより、第1エミッタ
層1からM1ベース層2へ正孔を注入させ、これにより
ターンオンのスイッチング速度を向上させることができ
る。
をアノード側表面に露出させ、これに第3ゲート電極1
1をコンタクトさせたものである。この構造ではターン
オン時、第1ゲート電極6に電圧を印加すると同時に或
いはそれに先行して第3ゲート電楊11にアノードに対
して負となる電圧を印加することにより、第1エミッタ
層1からM1ベース層2へ正孔を注入させ、これにより
ターンオンのスイッチング速度を向上させることができ
る。
[発明の効果]
以上述べたように本発明によれば、MO8構造を有する
ターンオン用の第1ゲート電極と、第2ベース層に直接
コンタクトするターンオフ用の第2ゲート電極を設けた
構造として、且つ第2ベース層の第2ゲートN極と第2
エミッタ層領域に挟まれた領域を低濃度層とすることに
より、ターンオフ能力が高く、しかも第2ゲート・カソ
ード間の逆耐圧の高いMO8型サイリスタを得ることが
できる。
ターンオン用の第1ゲート電極と、第2ベース層に直接
コンタクトするターンオフ用の第2ゲート電極を設けた
構造として、且つ第2ベース層の第2ゲートN極と第2
エミッタ層領域に挟まれた領域を低濃度層とすることに
より、ターンオフ能力が高く、しかも第2ゲート・カソ
ード間の逆耐圧の高いMO8型サイリスタを得ることが
できる。
第1図は本発明の第1の実施例のMO8型サイリスタを
示す図、第2図はその動作を説明するための波形図、第
3図はそのターンオフ能力を従来例と比較して示す図、
第4図は本発明の第2の実施例のMO3型サイリスタを
示す図、第5図は最大ターンオフ電流とカソード・第2
ゲート間逆耐圧の関係を示す図、第6図は本発明の第3
の実施例のMO3型サイリスタを示す図、第7図は本発
明の第4の実施例のMO8型サイリスタを示す図、第8
図および第9図は更に他の実施例のMO8型サイリスタ
を示す因、第10図および第11図は従来のMO8型サ
イリスタを示す図である。 1・・・p型筒1エミッタ層、2・・・n型第1ベース
1.3・・・p型箱2ベース層、31・・・低濃度p型
層、32.33・・・高濃度p型層、4・・・n型第2
エミッタ層、5・・・ゲート絶縁膜、6・・・第1ゲー
トN極、7・・・カソード電極(第1の主電極)、8・
・・第2ゲート電極、9・・・アノード電極(第2の主
電極)、10・・・n+型バッファ11!、11・・・
第3ゲート電極。 出願人代理人 弁理士 鈴江武彦 第1図 第3図 第4図 第5図 第7図 第8図 第9図 第10図
示す図、第2図はその動作を説明するための波形図、第
3図はそのターンオフ能力を従来例と比較して示す図、
第4図は本発明の第2の実施例のMO3型サイリスタを
示す図、第5図は最大ターンオフ電流とカソード・第2
ゲート間逆耐圧の関係を示す図、第6図は本発明の第3
の実施例のMO3型サイリスタを示す図、第7図は本発
明の第4の実施例のMO8型サイリスタを示す図、第8
図および第9図は更に他の実施例のMO8型サイリスタ
を示す因、第10図および第11図は従来のMO8型サ
イリスタを示す図である。 1・・・p型筒1エミッタ層、2・・・n型第1ベース
1.3・・・p型箱2ベース層、31・・・低濃度p型
層、32.33・・・高濃度p型層、4・・・n型第2
エミッタ層、5・・・ゲート絶縁膜、6・・・第1ゲー
トN極、7・・・カソード電極(第1の主電極)、8・
・・第2ゲート電極、9・・・アノード電極(第2の主
電極)、10・・・n+型バッファ11!、11・・・
第3ゲート電極。 出願人代理人 弁理士 鈴江武彦 第1図 第3図 第4図 第5図 第7図 第8図 第9図 第10図
Claims (2)
- (1)第1導電型の第1エミッタ層に接して第2導電型
の第1ベース層を有し、この第1ベース層表面部に第1
導電型の第2ベース層および第2導電型の第2エミッタ
層が拡散形成され、第1エミッタ層および第2エミッタ
層にそれぞれ第1の主電極および第2の主電極が形成さ
れ、前記第2ベース層表面の前記第2エミッタ層と第1
ベース層間に挟まれた領域をチャネル領域としてこの上
にゲート絶縁膜を介して第1ゲート電極が形成され、前
記第2ベース層に第2ゲート電極が形成され、且つ前記
第2ベース層の前記第2の主電極と第2ゲート電極で挟
まれた領域の少なくとも表面部の不純物濃度が第2ゲー
ト電極下の領域より低く設定されていることを特徴とす
る絶縁ゲート型サイリスタ。 - (2)前記第2ベース層のうち、前記チャネル領域およ
び前記第2の主電極と第2ゲート電極間の表面領域が他
の領域とは別に形成された低濃度領域である特許請求の
範囲第1項記載の絶縁ゲート型サイリスタ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4130787A JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
EP88301593A EP0280536B1 (en) | 1987-02-26 | 1988-02-24 | Turn-on driving technique for insulated gate thyristor |
DE3855922T DE3855922T2 (de) | 1987-02-26 | 1988-02-24 | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
US07/161,095 US4866315A (en) | 1987-02-26 | 1988-02-26 | Turn-on/off driving technique for insulated gate thyristor |
US07/371,275 US4994696A (en) | 1987-02-26 | 1989-06-26 | Turn-on/off driving technique for insulated gate thyristor |
US07/373,279 US4959703A (en) | 1987-02-26 | 1989-06-28 | Turn-on/off driving technique for insulated gate thyristor |
US07/386,763 US5144401A (en) | 1987-02-26 | 1989-07-31 | Turn-on/off driving technique for insulated gate thyristor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4130787A JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63209169A true JPS63209169A (ja) | 1988-08-30 |
JP2513665B2 JP2513665B2 (ja) | 1996-07-03 |
Family
ID=12604836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4130787A Expired - Fee Related JP2513665B2 (ja) | 1987-02-26 | 1987-02-26 | 絶縁ゲ−ト型サイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2513665B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
US5210432A (en) * | 1989-11-30 | 1993-05-11 | Kabushiki Kaisha Toshiba | Insulated gate gto thyristor |
KR100486350B1 (ko) * | 1997-10-22 | 2006-04-28 | 페어차일드코리아반도체 주식회사 | 에미터스위치사이리스터및이의제조방법 |
JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1987
- 1987-02-26 JP JP4130787A patent/JP2513665B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
US5210432A (en) * | 1989-11-30 | 1993-05-11 | Kabushiki Kaisha Toshiba | Insulated gate gto thyristor |
KR100486350B1 (ko) * | 1997-10-22 | 2006-04-28 | 페어차일드코리아반도체 주식회사 | 에미터스위치사이리스터및이의제조방법 |
JP2012104663A (ja) * | 2010-11-10 | 2012-05-31 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2513665B2 (ja) | 1996-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |