JP3277900B2 - プログラム検査方法、プログラム検査装置及び、検査プログラムを記憶したコンピュータ読み取り可能な記憶媒体 - Google Patents
プログラム検査方法、プログラム検査装置及び、検査プログラムを記憶したコンピュータ読み取り可能な記憶媒体Info
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Description
【０００１】
【発明の属する技術分野】この発明は、プログラム検査
方法、プログラム検査装置及びプログラム検査プログラ
ムを記憶した記憶媒体に係り、詳しくは、ファクシミリ
装置や画像処理装置等、開発の対象であるシステム（タ
ーゲットシステム）を構成する中央処理装置（ＣＰＵ）
が実行すべきプログラム（ターゲットプログラム）を実
行して検査するプログラム検査方法、プログラム検査装
置及びプログラム検査プログラムを記憶した記憶媒体に
関する。
方法、プログラム検査装置及びプログラム検査プログラ
ムを記憶した記憶媒体に係り、詳しくは、ファクシミリ
装置や画像処理装置等、開発の対象であるシステム（タ
ーゲットシステム）を構成する中央処理装置（ＣＰＵ）
が実行すべきプログラム（ターゲットプログラム）を実
行して検査するプログラム検査方法、プログラム検査装
置及びプログラム検査プログラムを記憶した記憶媒体に
関する。
【０００２】
【従来の技術】ファクシミリ装置や画像処理装置等、開
発の対象であるターゲットシステムに組み込まれるター
ゲットプログラムは、完成当初から正常に動作すること
はまれである。そこで、通常は、プログラム検査装置が
ターゲットプログラムを実行して、ターゲットプログラ
ムを構成する各命令がどのような順番で実行されるか、
各命令が実行された後、レジスタの内容がどのように変
化するか、あるいは主記憶装置内のどのアドレスの内容
がどのように変化するかを１つ１つ追跡（トレース）
し、それらに関する情報（トレース情報）を獲得してト
レースメモリに記憶させている。そして、得られたトレ
ース情報に基づいて、ターゲットプログラムの問題点
（バグ等）をなくすようにしている。
発の対象であるターゲットシステムに組み込まれるター
ゲットプログラムは、完成当初から正常に動作すること
はまれである。そこで、通常は、プログラム検査装置が
ターゲットプログラムを実行して、ターゲットプログラ
ムを構成する各命令がどのような順番で実行されるか、
各命令が実行された後、レジスタの内容がどのように変
化するか、あるいは主記憶装置内のどのアドレスの内容
がどのように変化するかを１つ１つ追跡（トレース）
し、それらに関する情報（トレース情報）を獲得してト
レースメモリに記憶させている。そして、得られたトレ
ース情報に基づいて、ターゲットプログラムの問題点
（バグ等）をなくすようにしている。
【０００３】図１３は、特開平１−２０１７４０号公報
に開示されたそのような従来のプログラム検査装置の電
気的構成例を示すブロック図である。このプログラム検
査装置は、主記憶装置１と、ＣＰＵ２と、ＲＯＭ３と、
トレース制御装置４と、トレースメモリ制御装置５とか
ら概略構成されている。主記憶装置１には、ＣＰＵ２が
実行すべき検査の対象であるターゲットプログラムが記
憶されている。ＣＰＵ２は、主記憶装置１からターゲッ
トプログラムを構成する各命令を読み出して順次実行
し、ターゲットシステムの各部を制御すると共に、各命
令の主記憶装置１におけるアドレス値を出力する。ＲＯ
Ｍ３には、図１４に示すように、トリガ条件としてトリ
ガアドレスＡ〜Ｃ、トレース条件として上限トレースア
ドレスＡ〜Ｃ及び下限トレースアドレスＡ〜Ｃが予め記
憶されている。トレース制御装置４は、トリガ検出器６
と、上限トレースアドレス検出器７と、下限トレースア
ドレス検出器８と、アンドゲート９とから構成されてお
り、トレースメモリ制御装置５にトレースを指示するト
レースイネーブル信号を供給する。トリガ検出器６は、
ＲＯＭ３から供給されたトリガアドレス値とＣＰＵ２か
ら供給されたアドレス値とからトリガポイントを検出し
て、トリガアドレス検出信号をＲＯＭ３に供給する。上
限トレースアドレス検出器７は、ＲＯＭ３から供給され
た上限トレースアドレス値とＣＰＵ２から供給されたア
ドレス値とから、トレースアドレスの上限値を越えてい
ないことを示す上限トレースアドレス範囲内信号を出力
する。下限トレースアドレス検出器８は、ＲＯＭ３から
供給された下限トレースアドレス値とＣＰＵ２から供給
されたアドレス値とから、トレースアドレスの下限値を
越えていないことを示す下限トレースアドレス範囲内信
号を出力する。アンドゲート９は、上限トレースアドレ
ス範囲内信号と下限トレースアドレス範囲内信号との論
理積をとり、トレース条件が成立したことを示す上限ト
レースアドレス範囲内信号及び下限トレースアドレス範
囲内信号が全てイネーブルになっていることを検出し、
トレースイネーブル信号を出力する。トレースメモリ制
御装置５は、トレースイネーブル信号に基づいてトレー
スを開始し、ＣＰＵ２から出力されるトレース情報を内
蔵されたトレースメモリに記憶する。
に開示されたそのような従来のプログラム検査装置の電
気的構成例を示すブロック図である。このプログラム検
査装置は、主記憶装置１と、ＣＰＵ２と、ＲＯＭ３と、
トレース制御装置４と、トレースメモリ制御装置５とか
ら概略構成されている。主記憶装置１には、ＣＰＵ２が
実行すべき検査の対象であるターゲットプログラムが記
憶されている。ＣＰＵ２は、主記憶装置１からターゲッ
トプログラムを構成する各命令を読み出して順次実行
し、ターゲットシステムの各部を制御すると共に、各命
令の主記憶装置１におけるアドレス値を出力する。ＲＯ
Ｍ３には、図１４に示すように、トリガ条件としてトリ
ガアドレスＡ〜Ｃ、トレース条件として上限トレースア
ドレスＡ〜Ｃ及び下限トレースアドレスＡ〜Ｃが予め記
憶されている。トレース制御装置４は、トリガ検出器６
と、上限トレースアドレス検出器７と、下限トレースア
ドレス検出器８と、アンドゲート９とから構成されてお
り、トレースメモリ制御装置５にトレースを指示するト
レースイネーブル信号を供給する。トリガ検出器６は、
ＲＯＭ３から供給されたトリガアドレス値とＣＰＵ２か
ら供給されたアドレス値とからトリガポイントを検出し
て、トリガアドレス検出信号をＲＯＭ３に供給する。上
限トレースアドレス検出器７は、ＲＯＭ３から供給され
た上限トレースアドレス値とＣＰＵ２から供給されたア
ドレス値とから、トレースアドレスの上限値を越えてい
ないことを示す上限トレースアドレス範囲内信号を出力
する。下限トレースアドレス検出器８は、ＲＯＭ３から
供給された下限トレースアドレス値とＣＰＵ２から供給
されたアドレス値とから、トレースアドレスの下限値を
越えていないことを示す下限トレースアドレス範囲内信
号を出力する。アンドゲート９は、上限トレースアドレ
ス範囲内信号と下限トレースアドレス範囲内信号との論
理積をとり、トレース条件が成立したことを示す上限ト
レースアドレス範囲内信号及び下限トレースアドレス範
囲内信号が全てイネーブルになっていることを検出し、
トレースイネーブル信号を出力する。トレースメモリ制
御装置５は、トレースイネーブル信号に基づいてトレー
スを開始し、ＣＰＵ２から出力されるトレース情報を内
蔵されたトレースメモリに記憶する。
【０００４】次に、上記構成のプログラム検査装置の動
作について説明する。まず、ＲＯＭ３からトリガアドレ
スＡが読み出されてトリガアドレス検出器６に供給さ
れ、上限トレースアドレスＡが読み出されて上限トレー
スアドレス検出器７に供給され、下限トレースアドレス
Ａが読み出されて下限トレースアドレス検出器８に供給
される。次に、ＣＰＵ２は、主記憶装置１からターゲッ
トプログラムを構成する各命令を読み出して順次実行
し、ターゲットシステムの各部を制御すると共に、各命
令の主記憶装置１におけるアドレス値をトリガアドレス
検出器６、上限トレースアドレス検出器７及び下限トレ
ースアドレス検出器８に供給する。これにより、上限ト
レースアドレス検出器７がＲＯＭ３から供給された上限
トレースアドレスＡとＣＰＵ２から供給されたアドレス
値とを比較して、上限トレースアドレス範囲内信号を出
力すると共に、下限トレースアドレス検出器８がＲＯＭ
３から供給された下限トレースアドレスＡとＣＰＵ２か
ら供給されたアドレス値とを比較して下限トレースアド
レス範囲内信号を出力するので、アンドゲート９は、上
限トレースアドレス範囲内信号と下限トレースアドレス
範囲内信号との論理積をとり、トレースイネーブル信号
を出力する。したがって、トレースメモリ制御装置５
は、トレースイネーブル信号が供給されるとトレースを
開始し、ＣＰＵ２から出力されるトレース情報を内蔵さ
れたトレースメモリに記憶する。そして、ＣＰＵ２から
出力されるアドレス値がトリガアドレスＡと等しくなる
と、トリガ検出器６がトリガアドレス検出信号をＲＯＭ
３に供給するので、ＲＯＭ３からトリガアドレスＢが読
み出されてトリガアドレス検出器６に供給され、上限ト
レースアドレスＢが読み出されて上限トレースアドレス
検出器７に供給され、下限トレースアドレスＢが読み出
されて下限トレースアドレス検出器８に供給される。以
上の動作が繰り返されることにより、ＣＰＵ２からトリ
ガアドレスＡが出力されるまではトレースメモリ制御装
置５に内蔵されたトレースメモリに上限トレースアドレ
スＡ以下下限トレースアドレスＡ以上のトレース情報が
記憶され、ＣＰＵ２からトリガアドレスＢが出力される
まではトレースメモリ制御装置５に内蔵されたトレース
メモリに上限トレースアドレスＢ以下下限トレースアド
レスＢ以上のトレース情報が記憶されるというように、
トレースの途中でトレース情報を獲得するアドレスの範
囲を変更することができる。
作について説明する。まず、ＲＯＭ３からトリガアドレ
スＡが読み出されてトリガアドレス検出器６に供給さ
れ、上限トレースアドレスＡが読み出されて上限トレー
スアドレス検出器７に供給され、下限トレースアドレス
Ａが読み出されて下限トレースアドレス検出器８に供給
される。次に、ＣＰＵ２は、主記憶装置１からターゲッ
トプログラムを構成する各命令を読み出して順次実行
し、ターゲットシステムの各部を制御すると共に、各命
令の主記憶装置１におけるアドレス値をトリガアドレス
検出器６、上限トレースアドレス検出器７及び下限トレ
ースアドレス検出器８に供給する。これにより、上限ト
レースアドレス検出器７がＲＯＭ３から供給された上限
トレースアドレスＡとＣＰＵ２から供給されたアドレス
値とを比較して、上限トレースアドレス範囲内信号を出
力すると共に、下限トレースアドレス検出器８がＲＯＭ
３から供給された下限トレースアドレスＡとＣＰＵ２か
ら供給されたアドレス値とを比較して下限トレースアド
レス範囲内信号を出力するので、アンドゲート９は、上
限トレースアドレス範囲内信号と下限トレースアドレス
範囲内信号との論理積をとり、トレースイネーブル信号
を出力する。したがって、トレースメモリ制御装置５
は、トレースイネーブル信号が供給されるとトレースを
開始し、ＣＰＵ２から出力されるトレース情報を内蔵さ
れたトレースメモリに記憶する。そして、ＣＰＵ２から
出力されるアドレス値がトリガアドレスＡと等しくなる
と、トリガ検出器６がトリガアドレス検出信号をＲＯＭ
３に供給するので、ＲＯＭ３からトリガアドレスＢが読
み出されてトリガアドレス検出器６に供給され、上限ト
レースアドレスＢが読み出されて上限トレースアドレス
検出器７に供給され、下限トレースアドレスＢが読み出
されて下限トレースアドレス検出器８に供給される。以
上の動作が繰り返されることにより、ＣＰＵ２からトリ
ガアドレスＡが出力されるまではトレースメモリ制御装
置５に内蔵されたトレースメモリに上限トレースアドレ
スＡ以下下限トレースアドレスＡ以上のトレース情報が
記憶され、ＣＰＵ２からトリガアドレスＢが出力される
まではトレースメモリ制御装置５に内蔵されたトレース
メモリに上限トレースアドレスＢ以下下限トレースアド
レスＢ以上のトレース情報が記憶されるというように、
トレースの途中でトレース情報を獲得するアドレスの範
囲を変更することができる。
【０００５】
【発明が解決しようとする課題】以上説明したように、
上記従来のプログラム検査装置においては、ＣＰＵ２に
接続されるアドレスバスやデータバスをトレース制御装
置４やトレースメモリ制御装置５と接続して、所定のタ
イミングで所望のトレース情報を獲得し、トレースメモ
リ制御装置５に内蔵されたトレースメモリに記憶するよ
うにしていた。しかしながら、近年ではＣＰＵ２の動作
速度が高速化し、動作クロックは数百ＭＨｚにも及ぶよ
うになった。このように高速でアドレス値やデータが転
送されるアドレスバスやデータバスにトレース制御装置
４やトレースメモリ制御装置５のコネクタやプローブな
どを接続すると、不要な寄生容量がアドレスバスやデー
タバスに付加されることになり、アドレス信号やデータ
信号の波形がなまり、ターゲットシステムが正常に動作
しなくなることがある。さらに、ＣＰＵ２がキャッシュ
メモリを内蔵している場合には、ＣＰＵ２が主記憶装置
１をアクセスしないこともあり、外部のアドレスバスや
データバスを転送されるアドレス値やデータの変化をト
レースしても、ＣＰＵ２が実行した命令を完全にトレー
スできないことも生ずる。
上記従来のプログラム検査装置においては、ＣＰＵ２に
接続されるアドレスバスやデータバスをトレース制御装
置４やトレースメモリ制御装置５と接続して、所定のタ
イミングで所望のトレース情報を獲得し、トレースメモ
リ制御装置５に内蔵されたトレースメモリに記憶するよ
うにしていた。しかしながら、近年ではＣＰＵ２の動作
速度が高速化し、動作クロックは数百ＭＨｚにも及ぶよ
うになった。このように高速でアドレス値やデータが転
送されるアドレスバスやデータバスにトレース制御装置
４やトレースメモリ制御装置５のコネクタやプローブな
どを接続すると、不要な寄生容量がアドレスバスやデー
タバスに付加されることになり、アドレス信号やデータ
信号の波形がなまり、ターゲットシステムが正常に動作
しなくなることがある。さらに、ＣＰＵ２がキャッシュ
メモリを内蔵している場合には、ＣＰＵ２が主記憶装置
１をアクセスしないこともあり、外部のアドレスバスや
データバスを転送されるアドレス値やデータの変化をト
レースしても、ＣＰＵ２が実行した命令を完全にトレー
スできないことも生ずる。
【０００６】そこで、ＣＰＵチップの内部にトレースに
関する回路やメモリを設け、トレース専用の端子を介し
て必要なトレース情報を外部に出力することが考えられ
る。この場合、プログラム検査専用のＣＰＵチップを作
製する方法もあるが、プログラム検査のためだけにＣＰ
Ｕチップを作製するのではコストがかかるし、実際にタ
ーゲットシステムに組み込まれるＣＰＵチップと内部構
造や端子数が異なるプログラム検査専用のＣＰＵチップ
とでは特性が異なるため、結局実装状態に近いプログラ
ム検査を行うことはできない。このため、実際にターゲ
ットシステムに組み込まれるＣＰＵチップと内部構造や
端子数が同一のＣＰＵチップにトレースに最低限必要な
回路やメモリ、端子を設けた方が良い。この点、図１３
に示す構成であれば、トレースメモリ制御装置５に内蔵
するトレースメモリの記憶容量は可能な限り大きくする
ことができ、しかも、高速のメモリを用いていればリア
ルタイムで大量のトレース情報を漏れなく獲得すること
も可能である。しかし、ＣＰＵチップの内部にトレース
専用のメモリを設けた場合、その記憶容量を大きくする
ことは、ＣＰＵチップのコストアップにつながり、好ま
しくない。また、トレース専用の端子数を増やして、デ
ータを取り出す（例えば、パラレルデータ転送）ように
することは、パッケージが大きくなると共に、実装時に
使用しない端子が増えることになるので、これも好まし
くない。さらに、ＣＰＵの動作速度とほぼ同じ速度でＣ
ＰＵチップの外にデータを取り出すことは技術的にも難
しい。このように、限られたトレース専用のメモリの記
憶容量と限られたトレース専用の端子で、如何に効率的
にリアルタイムでトレース情報を獲得するかが問題とな
る。
関する回路やメモリを設け、トレース専用の端子を介し
て必要なトレース情報を外部に出力することが考えられ
る。この場合、プログラム検査専用のＣＰＵチップを作
製する方法もあるが、プログラム検査のためだけにＣＰ
Ｕチップを作製するのではコストがかかるし、実際にタ
ーゲットシステムに組み込まれるＣＰＵチップと内部構
造や端子数が異なるプログラム検査専用のＣＰＵチップ
とでは特性が異なるため、結局実装状態に近いプログラ
ム検査を行うことはできない。このため、実際にターゲ
ットシステムに組み込まれるＣＰＵチップと内部構造や
端子数が同一のＣＰＵチップにトレースに最低限必要な
回路やメモリ、端子を設けた方が良い。この点、図１３
に示す構成であれば、トレースメモリ制御装置５に内蔵
するトレースメモリの記憶容量は可能な限り大きくする
ことができ、しかも、高速のメモリを用いていればリア
ルタイムで大量のトレース情報を漏れなく獲得すること
も可能である。しかし、ＣＰＵチップの内部にトレース
専用のメモリを設けた場合、その記憶容量を大きくする
ことは、ＣＰＵチップのコストアップにつながり、好ま
しくない。また、トレース専用の端子数を増やして、デ
ータを取り出す（例えば、パラレルデータ転送）ように
することは、パッケージが大きくなると共に、実装時に
使用しない端子が増えることになるので、これも好まし
くない。さらに、ＣＰＵの動作速度とほぼ同じ速度でＣ
ＰＵチップの外にデータを取り出すことは技術的にも難
しい。このように、限られたトレース専用のメモリの記
憶容量と限られたトレース専用の端子で、如何に効率的
にリアルタイムでトレース情報を獲得するかが問題とな
る。
【０００７】ところが、上記した従来のプログラム検査
装置においては、以上説明したＣＰＵチップ内部にトレ
ースに関する回路やメモリを設けたり、トレース専用の
端子を設けることについては何等考慮されていない。し
たがって、ターゲットシステムが正常に動作しなくなっ
たり、ＣＰＵ２が実行した命令を完全にトレースできな
いという欠点がある。また、上記した従来のプログラム
検査装置においては、ＲＯＭ３に予め記憶されたトリガ
条件やトレース条件に基づいてトレースするアドレス範
囲を指定しているので、ＣＰＵ２が実行した命令のすべ
てのトレース情報をトレースメモリに記憶する場合に比
べて、トレースメモリに記憶すべきトレース情報の数を
少なくすることができる。しかし、条件分岐命令が頻出
するループを有したり、短期間で分岐命令が頻出するメ
インルーチンやサブルーチンからなるターゲットプログ
ラムを検査する場合には、トリガ条件やトレース条件に
基づいてトレースするアドレス範囲を指定しても、トレ
ースメモリに記憶すべきトレース情報の数は膨大とな
る。したがって、たとえ図１３に示すＣＰＵ２、ＲＯＭ
３、トレース制御装置４及びトレースメモリ制御装置５
をＣＰＵチップの中に組み入れることができたとして
も、トレースメモリ制御装置５に内蔵されたトレースメ
モリはすぐにオーバーフローしてしまう。トレースメモ
リがオーバーフローした場合、通常はＣＰＵ２によるタ
ーゲットプログラムの実行を一旦中断した後、トレース
メモリに記憶されたすべてのトレース情報をＣＰＵチッ
プ外に読み出さなければトレースを再開することができ
ない。したがって、リアルタイムでのプログラム検査が
できないという問題があった。
装置においては、以上説明したＣＰＵチップ内部にトレ
ースに関する回路やメモリを設けたり、トレース専用の
端子を設けることについては何等考慮されていない。し
たがって、ターゲットシステムが正常に動作しなくなっ
たり、ＣＰＵ２が実行した命令を完全にトレースできな
いという欠点がある。また、上記した従来のプログラム
検査装置においては、ＲＯＭ３に予め記憶されたトリガ
条件やトレース条件に基づいてトレースするアドレス範
囲を指定しているので、ＣＰＵ２が実行した命令のすべ
てのトレース情報をトレースメモリに記憶する場合に比
べて、トレースメモリに記憶すべきトレース情報の数を
少なくすることができる。しかし、条件分岐命令が頻出
するループを有したり、短期間で分岐命令が頻出するメ
インルーチンやサブルーチンからなるターゲットプログ
ラムを検査する場合には、トリガ条件やトレース条件に
基づいてトレースするアドレス範囲を指定しても、トレ
ースメモリに記憶すべきトレース情報の数は膨大とな
る。したがって、たとえ図１３に示すＣＰＵ２、ＲＯＭ
３、トレース制御装置４及びトレースメモリ制御装置５
をＣＰＵチップの中に組み入れることができたとして
も、トレースメモリ制御装置５に内蔵されたトレースメ
モリはすぐにオーバーフローしてしまう。トレースメモ
リがオーバーフローした場合、通常はＣＰＵ２によるタ
ーゲットプログラムの実行を一旦中断した後、トレース
メモリに記憶されたすべてのトレース情報をＣＰＵチッ
プ外に読み出さなければトレースを再開することができ
ない。したがって、リアルタイムでのプログラム検査が
できないという問題があった。
【０００８】この発明は、上述の事情に鑑みてなされた
もので、実際にターゲットシステムに組み込まれるＣＰ
Ｕチップと内部構造や端子数が同一のＣＰＵチップを用
いた場合でも、リアルタイムでプログラムの検査に必要
なトレース情報が得られるプログラム検査方法、プログ
ラム検査装置及びプログラム検査プログラムを記憶した
記憶媒体を提供することを目的としている。
もので、実際にターゲットシステムに組み込まれるＣＰ
Ｕチップと内部構造や端子数が同一のＣＰＵチップを用
いた場合でも、リアルタイムでプログラムの検査に必要
なトレース情報が得られるプログラム検査方法、プログ
ラム検査装置及びプログラム検査プログラムを記憶した
記憶媒体を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、開発の対象であるシステム
を構成する中央処理装置によりプログラムを実行するス
テップと、トレース検出手段の制御によりプログラム実
行の履歴に関するトトレース情報の中の所定のトレース
情報のみの獲得を指定するトレース条件を複数のトレー
ス条件設定手段に設定するステップと、前記複数のトレ
ース条件設定手段に対応して設けられ、対応するトレー
ス条件設定手段に設定されたトレース条件が有効となる
少なくとも始期を複数のトレース条件有効時期設定手段
に設定するステップと、獲得した前記トレース情報をト
レースバッファ制御手段の制御により第１の記憶手段に
記憶するステップと、プログラム検査手段内に設けら
れ、前記第１の記憶手段に記憶された前記トレース情報
を第２の記憶手段に読み出して記憶するステップとを含
み、前記トレース情報に基づいて前記プログラムを検査
するプログラム検査方法であって、前記プログラム実行
に対応して前記トレース情報が供給された場合、前記ト
レース検出手段が、前記複数のトレース条件有効時期設
定手段に設定された始期となる毎に、前記トレース条件
設定手段に設定されたトレース条件に基づいて所定のト
レース情報のみを獲得する第１の処理と、該第１の処理
で獲得された前記トレース情報が前記第１の記憶手段に
記憶可能な記憶容量がある場合には、前記トレースバッ
ファ制御手段が前記トレース情報を前記第１の記憶手段
に一時的に記憶させた後、前記プログラム検査手段が前
記第１の記憶手段に記憶された前記トレース情報を読み
出し、前記第２の記憶手段に記憶させるとともに、前記
記憶容量がない場合には、前記プログラム検査手段が前
記第１の記憶手段に記憶された全てのトレース情報を読
み出して前記第２の記憶手段に記憶させた後、前記トレ
ース情報が記憶不可能であったことを示す記憶不可能情
報を前記トレースバッファ制御手段が前記第１の記憶手
段に記憶させる第２の処理とを有することを特徴として
いる。
に、請求項１記載の発明は、開発の対象であるシステム
を構成する中央処理装置によりプログラムを実行するス
テップと、トレース検出手段の制御によりプログラム実
行の履歴に関するトトレース情報の中の所定のトレース
情報のみの獲得を指定するトレース条件を複数のトレー
ス条件設定手段に設定するステップと、前記複数のトレ
ース条件設定手段に対応して設けられ、対応するトレー
ス条件設定手段に設定されたトレース条件が有効となる
少なくとも始期を複数のトレース条件有効時期設定手段
に設定するステップと、獲得した前記トレース情報をト
レースバッファ制御手段の制御により第１の記憶手段に
記憶するステップと、プログラム検査手段内に設けら
れ、前記第１の記憶手段に記憶された前記トレース情報
を第２の記憶手段に読み出して記憶するステップとを含
み、前記トレース情報に基づいて前記プログラムを検査
するプログラム検査方法であって、前記プログラム実行
に対応して前記トレース情報が供給された場合、前記ト
レース検出手段が、前記複数のトレース条件有効時期設
定手段に設定された始期となる毎に、前記トレース条件
設定手段に設定されたトレース条件に基づいて所定のト
レース情報のみを獲得する第１の処理と、該第１の処理
で獲得された前記トレース情報が前記第１の記憶手段に
記憶可能な記憶容量がある場合には、前記トレースバッ
ファ制御手段が前記トレース情報を前記第１の記憶手段
に一時的に記憶させた後、前記プログラム検査手段が前
記第１の記憶手段に記憶された前記トレース情報を読み
出し、前記第２の記憶手段に記憶させるとともに、前記
記憶容量がない場合には、前記プログラム検査手段が前
記第１の記憶手段に記憶された全てのトレース情報を読
み出して前記第２の記憶手段に記憶させた後、前記トレ
ース情報が記憶不可能であったことを示す記憶不可能情
報を前記トレースバッファ制御手段が前記第１の記憶手
段に記憶させる第２の処理とを有することを特徴として
いる。
【００１０】
【００１１】請求項２記載の発明は、開発の対象である
システムを構成する中央処理装置によりプログラムを実
行するステップと、トレース検出手段の制御によりプロ
グラム実行の履歴に関するトトレース情報の中の所定の
トレース情報のみの獲得を指定するトレース条件を複数
のトレース条件設定手段に設定するステップと、前記複
数のトレース条件設定手段に対応して設けられ、対応す
るトレース条件設定手段に設定されたトレース条件が有
効となる少なくとも始期を複数のトレース条件有効時期
設定手段に設定するステップと、トレース条件の強制変
更をトレース条件変更強制手段に指示するステップと、
獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記憶手段に記憶するステップと、プ
ログラム検査手段内に設けられ、前記第１の記憶手段に
記憶された前記トレース情報を第２の記憶手段に読み出
して記憶するステップとを含み、前記トレース情報に基
づいて前記プログラムを検査するプログラム検査方法で
あって、前記プログラム実行に対応して前記トレース情
報が供給された場合、前記トレース検出手段が、前記複
数のトレース条件有効時期設定手段により設定された始
期となる毎に、対応するトレース条件設定手段に設定さ
れたトレース条件に基づいて所定のトレース情報のみを
獲得するとともに、前記トレース条件変更強制手段の操
作に応じて、トレース条件が現在有効となっているトレ
ース条件から他のトレース条件に変更され、該他のトレ
ース条件に基づいて所定のトレース情報のみを獲得する
第１の処理と、該第１の処理で獲得されたトレース情報
が前記第１の記憶手段に記憶可能な記憶容量がある場合
には、前記トレースバッファ制御手段が前記トレース情
報を前記第１の記憶手段に一時的に記憶させた後、前記
プログラム検査手段が前記第１の記憶手段に記憶された
前記トレース情報を読み出し、前記第２の記憶手段に記
憶するとともに、前記記憶容量がない場合には、前記プ
ログラム検査手段が前記第１の記憶手段に記憶された全
てのトレース情報を読み出して前記第２の記憶手段に記
憶させた後、前記トレース情報が記憶不可能であったこ
とを示す記憶不可能情報を前記トレースバッファ制御手
段が前記第１の記憶手段に記憶させる第２の処理とを有
することを特徴としている。
システムを構成する中央処理装置によりプログラムを実
行するステップと、トレース検出手段の制御によりプロ
グラム実行の履歴に関するトトレース情報の中の所定の
トレース情報のみの獲得を指定するトレース条件を複数
のトレース条件設定手段に設定するステップと、前記複
数のトレース条件設定手段に対応して設けられ、対応す
るトレース条件設定手段に設定されたトレース条件が有
効となる少なくとも始期を複数のトレース条件有効時期
設定手段に設定するステップと、トレース条件の強制変
更をトレース条件変更強制手段に指示するステップと、
獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記憶手段に記憶するステップと、プ
ログラム検査手段内に設けられ、前記第１の記憶手段に
記憶された前記トレース情報を第２の記憶手段に読み出
して記憶するステップとを含み、前記トレース情報に基
づいて前記プログラムを検査するプログラム検査方法で
あって、前記プログラム実行に対応して前記トレース情
報が供給された場合、前記トレース検出手段が、前記複
数のトレース条件有効時期設定手段により設定された始
期となる毎に、対応するトレース条件設定手段に設定さ
れたトレース条件に基づいて所定のトレース情報のみを
獲得するとともに、前記トレース条件変更強制手段の操
作に応じて、トレース条件が現在有効となっているトレ
ース条件から他のトレース条件に変更され、該他のトレ
ース条件に基づいて所定のトレース情報のみを獲得する
第１の処理と、該第１の処理で獲得されたトレース情報
が前記第１の記憶手段に記憶可能な記憶容量がある場合
には、前記トレースバッファ制御手段が前記トレース情
報を前記第１の記憶手段に一時的に記憶させた後、前記
プログラム検査手段が前記第１の記憶手段に記憶された
前記トレース情報を読み出し、前記第２の記憶手段に記
憶するとともに、前記記憶容量がない場合には、前記プ
ログラム検査手段が前記第１の記憶手段に記憶された全
てのトレース情報を読み出して前記第２の記憶手段に記
憶させた後、前記トレース情報が記憶不可能であったこ
とを示す記憶不可能情報を前記トレースバッファ制御手
段が前記第１の記憶手段に記憶させる第２の処理とを有
することを特徴としている。
【００１２】請求項３発明は、請求項１又は２記載のプ
ログラム検査方法に係り、上記第２の処理では、上記第
１の記憶手段に上記トレース情報が記憶可能な第１の記
憶容量がある場合には、上記トレース情報を上記第１の
記憶手段に一時的に記憶し、上記第１の記憶容量がない
が、上記第１の記憶手段に上記トレース情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、上記記憶不可能情報を上記
第１の記憶手段に一時的に記憶し、上記第２の記憶容量
がない場合には、上記第１の記憶手段に上記第２の記憶
容量ができるまで待機した後、上記記憶不可能情報を記
憶することを特徴としている。
ログラム検査方法に係り、上記第２の処理では、上記第
１の記憶手段に上記トレース情報が記憶可能な第１の記
憶容量がある場合には、上記トレース情報を上記第１の
記憶手段に一時的に記憶し、上記第１の記憶容量がない
が、上記第１の記憶手段に上記トレース情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、上記記憶不可能情報を上記
第１の記憶手段に一時的に記憶し、上記第２の記憶容量
がない場合には、上記第１の記憶手段に上記第２の記憶
容量ができるまで待機した後、上記記憶不可能情報を記
憶することを特徴としている。
【００１３】請求項４記載の発明は、請求項３記載のプ
ログラム検査方法に係り、上記第１の記憶手段は、複数
個のフリップフロップが直列接続されたシフトレジスタ
が複数個直列接続されて構成され、上記トレース情報及
び上記記憶不可能情報が上記第１の記憶手段に記憶可能
か否かは、上記トレース情報及び上記記憶不可能情報の
ビット長と、上記第１の記憶手段の次に記憶すべき情報
の最下位ビットのアドレスを示すポインタとを比較して
判断することを特徴としている。
ログラム検査方法に係り、上記第１の記憶手段は、複数
個のフリップフロップが直列接続されたシフトレジスタ
が複数個直列接続されて構成され、上記トレース情報及
び上記記憶不可能情報が上記第１の記憶手段に記憶可能
か否かは、上記トレース情報及び上記記憶不可能情報の
ビット長と、上記第１の記憶手段の次に記憶すべき情報
の最下位ビットのアドレスを示すポインタとを比較して
判断することを特徴としている。
【００１４】請求項５記載の発明は、請求項１又は２記
載のプログラム検査方法に係り、上記第２の処理では、
上記第１の記憶手段に上記トレース情報が記憶可能な第
１の記憶容量がある場合には、上記トレース情報を上記
第１の記憶手段に一時的に記憶し、上記第１の記憶容量
がないが、上記第１の記憶手段に上記トレース情報が記
憶不可能であったことを示す記憶不可能情報が記憶可能
な第２の記憶容量がある場合には、上記記憶不可能情報
を上記第１の記憶手段に一時的に記憶し、上記第２の記
憶容量がない場合には、上記第１の記憶手段に上記第２
の記憶容量ができるまで上記トレース情報及び上記記憶
不可能情報を読み出し、上記第２の記憶手段に記憶した
後、上記記憶不可能情報を記憶することを特徴としてい
る。
載のプログラム検査方法に係り、上記第２の処理では、
上記第１の記憶手段に上記トレース情報が記憶可能な第
１の記憶容量がある場合には、上記トレース情報を上記
第１の記憶手段に一時的に記憶し、上記第１の記憶容量
がないが、上記第１の記憶手段に上記トレース情報が記
憶不可能であったことを示す記憶不可能情報が記憶可能
な第２の記憶容量がある場合には、上記記憶不可能情報
を上記第１の記憶手段に一時的に記憶し、上記第２の記
憶容量がない場合には、上記第１の記憶手段に上記第２
の記憶容量ができるまで上記トレース情報及び上記記憶
不可能情報を読み出し、上記第２の記憶手段に記憶した
後、上記記憶不可能情報を記憶することを特徴としてい
る。
【００１５】請求項６記載の発明は、請求項５記載のプ
ログラム検査方法に係り、上記第１の記憶手段は、半導
体メモリにより構成され、上記トレース情報及び上記記
憶不可能情報が上記第１の記憶手段に記憶可能か否か
は、上記トレース情報及び上記記憶不可能情報のビット
長と、上記第１の記憶手段の最大アドレスと次に記憶す
べき情報の最上位ビットのアドレスを示す第１のポイン
タとの差又は上記第１の記憶手段の次に読み出すべき情
報の最上位ビットのアドレスを示す第２のポインタとを
比較して判断することを特徴としている。
ログラム検査方法に係り、上記第１の記憶手段は、半導
体メモリにより構成され、上記トレース情報及び上記記
憶不可能情報が上記第１の記憶手段に記憶可能か否か
は、上記トレース情報及び上記記憶不可能情報のビット
長と、上記第１の記憶手段の最大アドレスと次に記憶す
べき情報の最上位ビットのアドレスを示す第１のポイン
タとの差又は上記第１の記憶手段の次に読み出すべき情
報の最上位ビットのアドレスを示す第２のポインタとを
比較して判断することを特徴としている。
【００１６】請求項７記載の発明は、上記トレース情報
は、請求項１乃至６のいずれか１に記載のプログラム検
査方法に係り、割込・例外・分岐がそれぞれ発生した時
の分岐元のアドレス及び分岐先のアドレス、アクセスし
たデータの値又はデータが記憶されたアドレスからなる
ことを特徴としている。
は、請求項１乃至６のいずれか１に記載のプログラム検
査方法に係り、割込・例外・分岐がそれぞれ発生した時
の分岐元のアドレス及び分岐先のアドレス、アクセスし
たデータの値又はデータが記憶されたアドレスからなる
ことを特徴としている。
【００１７】
【００１８】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載のプログラム検査方法に係り、前記第
１の記憶手段は、前記プログラムを実行する中央処理装
置及び前記複数のトレース条件設定手段と前記複数のト
レース条件有効時期設定手段と前記トレース検出手段と
前記トレースバッファ制御手段と同一のチップ内に形成
されており、前記第２の処理は、前記第１の記憶手段に
記憶した前記トレース情報をシリアルのトレース情報に
変換して前記第２の記憶手段に出力することを特徴とし
ている。
いずれか１に記載のプログラム検査方法に係り、前記第
１の記憶手段は、前記プログラムを実行する中央処理装
置及び前記複数のトレース条件設定手段と前記複数のト
レース条件有効時期設定手段と前記トレース検出手段と
前記トレースバッファ制御手段と同一のチップ内に形成
されており、前記第２の処理は、前記第１の記憶手段に
記憶した前記トレース情報をシリアルのトレース情報に
変換して前記第２の記憶手段に出力することを特徴とし
ている。
【００１９】
【００２０】請求項９記載の発明は、開発の対象である
システムを構成する中央処理装置が実行すべきプログラ
ムを実行すると共に、その際のプログラム実行の履歴に
関するトレース情報を上記中央処理装置から獲得し、上
記トレース情報に基づいて上記プログラムを検査するプ
ログラム検査装置に係り、上記トレース情報が記憶され
る第１及び第２の記憶手段と、上記トレース情報の中の
所定のトレース情報のみの獲得を指定するトレース条件
を設定するための複数のトレース条件設定手段と、該複
数のトレース条件設定手段に対応して設けられ、対応す
るトレース条件設定手段に設定されたトレース条件が有
効となる少なくとも始期を設定するための複数のトレー
ス条件有効時期設定手段と、上記プログラムが実行さ
れ、上記トレース情報が供給された場合、上記複数のト
レース条件有効時期設定手段により設定された始期とな
る毎に、対応するトレース条件設定手段に設定されたト
レース条件に基づいて所定のトレース情報のみを獲得
し、該第１の処理で獲得されたトレース情報について、
上記第１の記憶手段に上記トレース情報が記憶可能な記
憶容量がある場合には、上記第１の記憶手段に一時的に
記憶した後、上記第１の記憶手段に記憶された上記トレ
ース情報を読み出し、上記第２の記憶手段に記憶すると
ともに、上記記憶容量がない場合には、上記第１の記憶
手段に記憶された全てのトレース情報を読み出して上記
第２の記憶手段に記憶した後、上記第１の記憶手段に上
記トレース情報が記憶不可能であったことを示す記憶不
可能情報を記憶するトレース手段とを備えてなることを
特徴としている。
システムを構成する中央処理装置が実行すべきプログラ
ムを実行すると共に、その際のプログラム実行の履歴に
関するトレース情報を上記中央処理装置から獲得し、上
記トレース情報に基づいて上記プログラムを検査するプ
ログラム検査装置に係り、上記トレース情報が記憶され
る第１及び第２の記憶手段と、上記トレース情報の中の
所定のトレース情報のみの獲得を指定するトレース条件
を設定するための複数のトレース条件設定手段と、該複
数のトレース条件設定手段に対応して設けられ、対応す
るトレース条件設定手段に設定されたトレース条件が有
効となる少なくとも始期を設定するための複数のトレー
ス条件有効時期設定手段と、上記プログラムが実行さ
れ、上記トレース情報が供給された場合、上記複数のト
レース条件有効時期設定手段により設定された始期とな
る毎に、対応するトレース条件設定手段に設定されたト
レース条件に基づいて所定のトレース情報のみを獲得
し、該第１の処理で獲得されたトレース情報について、
上記第１の記憶手段に上記トレース情報が記憶可能な記
憶容量がある場合には、上記第１の記憶手段に一時的に
記憶した後、上記第１の記憶手段に記憶された上記トレ
ース情報を読み出し、上記第２の記憶手段に記憶すると
ともに、上記記憶容量がない場合には、上記第１の記憶
手段に記憶された全てのトレース情報を読み出して上記
第２の記憶手段に記憶した後、上記第１の記憶手段に上
記トレース情報が記憶不可能であったことを示す記憶不
可能情報を記憶するトレース手段とを備えてなることを
特徴としている。
【００２１】請求項１０記載の発明は、開発の対象であ
るシステムを構成する中央処理装置が実行すべきプログ
ラムを実行すると共に、その際のプログラム実行の履歴
に関するトレース情報を上記中央処理装置から獲得し、
上記トレース情報に基づいて上記プログラムを検査する
プログラム検査装置に係り、上記トレース情報が記憶さ
れる第１及び第２の記憶手段と、上記トレース情報の中
の所定のトレース情報のみの獲得を指定するトレース条
件を設定するための複数のトレース条件設定手段と、該
複数のトレース条件設定手段に対応して設けられ、対応
するトレース条件設定手段に設定されたトレース条件が
有効となる少なくとも始期を設定するための複数のトレ
ース条件有効時期設定手段と、トレース条件の強制変更
を指示するトレース条件変更強制手段と、上記プログラ
ムが実行され、上記トレース情報が供給された場合、上
記複数のトレース条件有効時期設定手段により設定され
た始期となる毎に、対応するトレース条件設定手段に設
定されたトレース条件に基づいて所定のトレース情報の
みを獲得するとともに、上記トレース条件変更強制手段
の操作に応じて、トレース条件が現在有効となっている
トレース条件から他のトレース条件に変更され、該他の
トレース条件に基づいて所定のトレース情報のみを獲得
し、該第１の処理で獲得されたトレース情報について、
上記第１の記憶手段に上記トレース情報が記憶可能な記
憶容量がある場合には、上記第１の記憶手段に一時的に
記憶した後、上記第１の記憶手段に記憶された上記トレ
ース情報を読み出し、上記第２の記憶手段に記憶すると
ともに、上記記憶容量がない場合には、上記第１の記憶
手段に記憶された全てのトレース情報を読み出して上記
第２の記憶手段に記憶した後、上記第１の記憶手段に上
記トレース情報が記憶不可能であったことを示す記憶不
可能情報を記憶するトレース手段とを備えてなることを
特徴としている。
るシステムを構成する中央処理装置が実行すべきプログ
ラムを実行すると共に、その際のプログラム実行の履歴
に関するトレース情報を上記中央処理装置から獲得し、
上記トレース情報に基づいて上記プログラムを検査する
プログラム検査装置に係り、上記トレース情報が記憶さ
れる第１及び第２の記憶手段と、上記トレース情報の中
の所定のトレース情報のみの獲得を指定するトレース条
件を設定するための複数のトレース条件設定手段と、該
複数のトレース条件設定手段に対応して設けられ、対応
するトレース条件設定手段に設定されたトレース条件が
有効となる少なくとも始期を設定するための複数のトレ
ース条件有効時期設定手段と、トレース条件の強制変更
を指示するトレース条件変更強制手段と、上記プログラ
ムが実行され、上記トレース情報が供給された場合、上
記複数のトレース条件有効時期設定手段により設定され
た始期となる毎に、対応するトレース条件設定手段に設
定されたトレース条件に基づいて所定のトレース情報の
みを獲得するとともに、上記トレース条件変更強制手段
の操作に応じて、トレース条件が現在有効となっている
トレース条件から他のトレース条件に変更され、該他の
トレース条件に基づいて所定のトレース情報のみを獲得
し、該第１の処理で獲得されたトレース情報について、
上記第１の記憶手段に上記トレース情報が記憶可能な記
憶容量がある場合には、上記第１の記憶手段に一時的に
記憶した後、上記第１の記憶手段に記憶された上記トレ
ース情報を読み出し、上記第２の記憶手段に記憶すると
ともに、上記記憶容量がない場合には、上記第１の記憶
手段に記憶された全てのトレース情報を読み出して上記
第２の記憶手段に記憶した後、上記第１の記憶手段に上
記トレース情報が記憶不可能であったことを示す記憶不
可能情報を記憶するトレース手段とを備えてなることを
特徴としている。
【００２２】また、請求項１１記載の発明は、請求項９
又は１０記載のプログラム検査装置に係り、上記トレー
ス手段は、上記第１の記憶手段に上記トレース情報が記
憶可能な第１の記憶容量がある場合には、上記トレース
情報を上記第１の記憶手段に一時的に記憶し、上記第１
の記憶容量がないが、上記第１の記憶手段に上記トレー
ス情報が記憶不可能であったことを示す記憶不可能情報
が記憶可能な第２の記憶容量がある場合には、上記記憶
不可能情報を上記第１の記憶手段に一時的に記憶し、上
記第２の記憶容量がない場合には、上記第１の記憶手段
に上記第２の記憶容量ができるまで待機した後、上記記
憶不可能情報を記憶することを特徴としている。
又は１０記載のプログラム検査装置に係り、上記トレー
ス手段は、上記第１の記憶手段に上記トレース情報が記
憶可能な第１の記憶容量がある場合には、上記トレース
情報を上記第１の記憶手段に一時的に記憶し、上記第１
の記憶容量がないが、上記第１の記憶手段に上記トレー
ス情報が記憶不可能であったことを示す記憶不可能情報
が記憶可能な第２の記憶容量がある場合には、上記記憶
不可能情報を上記第１の記憶手段に一時的に記憶し、上
記第２の記憶容量がない場合には、上記第１の記憶手段
に上記第２の記憶容量ができるまで待機した後、上記記
憶不可能情報を記憶することを特徴としている。
【００２３】また、請求項１２記載の発明は、請求項１
１記載のプログラム検査装置に係り、上記第１の記憶手
段は、複数個のフリップフロップが直列接続されたシフ
トレジスタが複数個直列接続されて構成され、上記トレ
ース情報及び上記記憶不可能情報が上記第１の記憶手段
に記憶可能か否かは、上記トレース情報及び上記記憶不
可能情報のビット長と、上記第１の記憶手段の次に記憶
すべき情報の最下位ビットのアドレスを示すポインタと
を比較して判断することを特徴としている。
１記載のプログラム検査装置に係り、上記第１の記憶手
段は、複数個のフリップフロップが直列接続されたシフ
トレジスタが複数個直列接続されて構成され、上記トレ
ース情報及び上記記憶不可能情報が上記第１の記憶手段
に記憶可能か否かは、上記トレース情報及び上記記憶不
可能情報のビット長と、上記第１の記憶手段の次に記憶
すべき情報の最下位ビットのアドレスを示すポインタと
を比較して判断することを特徴としている。
【００２４】また、請求項１３記載の発明は、請求項９
又は１０記載のプログラム検査装置に係り、上記トレー
ス手段は、上記第１の記憶手段に上記トレース情報が記
憶可能な第１の記憶容量がある場合には、上記トレース
情報を上記第１の記憶手段に一時的に記憶し、上記第１
の記憶容量がないが、上記第１の記憶手段に上記トレー
ス情報が記憶不可能であったことを示す記憶不可能情報
が記憶可能な第２の記憶容量がある場合には、上記記憶
不可能情報を上記第１の記憶手段に一時的に記憶し、上
記第２の記憶容量がない場合には、上記第１の記憶手段
に上記第２の記憶容量ができるまで上記トレース情報及
び上記記憶不可能情報を読み出し、上記第２の記憶手段
に記憶した後、上記記憶不可能情報を記憶することを特
徴としている。
又は１０記載のプログラム検査装置に係り、上記トレー
ス手段は、上記第１の記憶手段に上記トレース情報が記
憶可能な第１の記憶容量がある場合には、上記トレース
情報を上記第１の記憶手段に一時的に記憶し、上記第１
の記憶容量がないが、上記第１の記憶手段に上記トレー
ス情報が記憶不可能であったことを示す記憶不可能情報
が記憶可能な第２の記憶容量がある場合には、上記記憶
不可能情報を上記第１の記憶手段に一時的に記憶し、上
記第２の記憶容量がない場合には、上記第１の記憶手段
に上記第２の記憶容量ができるまで上記トレース情報及
び上記記憶不可能情報を読み出し、上記第２の記憶手段
に記憶した後、上記記憶不可能情報を記憶することを特
徴としている。
【００２５】請求項１４記載の発明は、請求項１３記載
のプログラム検査装置に係り、上記第１の記憶手段は、
半導体メモリにより構成され、上記トレース情報及び上
記記憶不可能情報が上記第１の記憶手段に記憶可能か否
かは、上記トレース情報及び上記記憶不可能情報のビッ
ト長と、上記第１の記憶手段の最大アドレスと次に記憶
すべき情報の最上位ビットのアドレスを示す第１のポイ
ンタとの差又は上記第１の記憶手段の次に読み出すべき
情報の最上位ビットのアドレスを示す第２のポインタと
を比較して判断することを特徴としている。
のプログラム検査装置に係り、上記第１の記憶手段は、
半導体メモリにより構成され、上記トレース情報及び上
記記憶不可能情報が上記第１の記憶手段に記憶可能か否
かは、上記トレース情報及び上記記憶不可能情報のビッ
ト長と、上記第１の記憶手段の最大アドレスと次に記憶
すべき情報の最上位ビットのアドレスを示す第１のポイ
ンタとの差又は上記第１の記憶手段の次に読み出すべき
情報の最上位ビットのアドレスを示す第２のポインタと
を比較して判断することを特徴としている。
【００２６】請求項１５記載の発明は、請求項９乃至１
４のいずれか１に記載のプログラム検査装置に係り、上
記トレース情報は、割込・例外・分岐がそれぞれ発生し
た時の分岐元のアドレス及び分岐先のアドレス、アクセ
スしたデータの値又はデータが記憶されたアドレスから
なることを特徴としている。
４のいずれか１に記載のプログラム検査装置に係り、上
記トレース情報は、割込・例外・分岐がそれぞれ発生し
た時の分岐元のアドレス及び分岐先のアドレス、アクセ
スしたデータの値又はデータが記憶されたアドレスから
なることを特徴としている。
【００２７】
【００２８】また、請求項１６記載の発明は、請求項９
乃至１５のいずれか１に記載のプログラム検査装置に係
り、前記第１の記憶手段は、前記プログラムを実行する
中央処理装置及び前記複数のトレース条件設定手段と前
記複数のトレース条件有効時期設定手段と同一のチップ
内に形成されていることを特徴としている。
乃至１５のいずれか１に記載のプログラム検査装置に係
り、前記第１の記憶手段は、前記プログラムを実行する
中央処理装置及び前記複数のトレース条件設定手段と前
記複数のトレース条件有効時期設定手段と同一のチップ
内に形成されていることを特徴としている。
【００２９】さらにまた、請求項１７乃至２３記載の発
明に係る検査プログラムを記憶したコンピュータ読み取
り可能な記憶媒体は、請求項１乃至８のいずれかに記載
のプログラム検査方法をコンピュータで処理させるため
の検査プログラムが記憶されていることを特徴としてい
る。
明に係る検査プログラムを記憶したコンピュータ読み取
り可能な記憶媒体は、請求項１乃至８のいずれかに記載
のプログラム検査方法をコンピュータで処理させるため
の検査プログラムが記憶されていることを特徴としてい
る。
【００３０】
【作用】この発明の構成によれば、実際にターゲットシ
ステムに組み込まれるＣＰＵチップと内部構造や端子数
が同一のＣＰＵチップを用いた場合でも、リアルタイム
でプログラムの検査に必要なトレース情報が得られる。
ステムに組み込まれるＣＰＵチップと内部構造や端子数
が同一のＣＰＵチップを用いた場合でも、リアルタイム
でプログラムの検査に必要なトレース情報が得られる。
【００３１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１はこの発明の一実施例であるプロ
グラム検査装置の電気的構成を示すブロック図である。
この例のプログラム検査装置は、主記憶装置１１と、Ｃ
ＰＵチップ１２と、エミュレータ１３とから概略構成さ
れている。主記憶装置１１は、後述するＣＰＵ１５が実
行すべきターゲットプログラムが記憶されたターゲット
プログラム記憶部１１ａと、ＣＰＵ１５がターゲットプ
ログラム実行時に用いられるデータが記憶されたデータ
記憶部１１ｂとから構成されている。ＣＰＵチップ１２
は、レジスタ群１４と、ＣＰＵ１５と、トレース手段１
６と、トレースバッファ１７とから概略構成されてい
る。レジスタ群１４は、複数のレジスタからなり、ＣＰ
Ｕ１５がターゲットプログラム実行時に用いる。ＣＰＵ
１５は、プログラムカウンタ（ＰＣ）１５ａを有し、装
置各部を制御すると共に、ターゲットプログラムを順次
実行する。ＰＣ１５ａには、ＣＰＵ１５が次に実行すべ
き命令のアドレスの値が格納され、各命令の実行毎にそ
の値が順次カウントアップされたり、ジャンプ先のアド
レスの値がロードされたりする。この実施例では、ＣＰ
Ｕ１５の動作クロックは２００ＭＨｚであるとする。ト
レース手段１６は、ターゲットプログラムを構成する各
命令の実行順序、各命令実行後のレジスタ群１４の内容
の変化状況等を１つ１つトレースしてそれらに関するト
レース情報を獲得すると共に、トレース情報をトレース
パケットＴＰ（後述）に変換してトレースバッファ１７
に一旦記憶した後、トレースデータとしてエミュレータ
１３に供給する。トレースバッファ１７は、図示しない
が、複数個のフリップフロップが直列接続されてなり、
全体で４００ビットの記憶容量を有する直列接続された
複数個のシフトレジスタと、ローテート回路と、制御部
等とからなり、トレースパケットＴＰが順次記憶され
る。なお、トレースバッファ１７の詳細な構成及び動作
については、本出願人が先に提案した特願平９−４５３
４６号を参照されたい。また、トレースバッファ１７の
記憶容量は４００ビットに限定されないことはいうまで
もない。エミュレータ１３は、ＲＡＭ等の半導体メモ
リ、ＦＤ（フロッピー・ディスク）やＨＤ（ハード・デ
ィスク）等の大規模な記憶容量を有する記憶媒体からな
るトレースメモリ１３ａを有し、トレース手段１６から
供給されたトレースデータをトレースメモリ１３ａに記
憶すると共に、トレースデータに基づいてターゲットプ
ログラムのデバッグ等を行う。また、エミュレータ１３
は、操作者によって設定されたトレース条件や各種デー
タをトレース手段１６に供給する。ここで、トレース条
件としては、例えば、特定の分岐命令のみに関するトレ
ース情報の獲得を指定するものがある。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１はこの発明の一実施例であるプロ
グラム検査装置の電気的構成を示すブロック図である。
この例のプログラム検査装置は、主記憶装置１１と、Ｃ
ＰＵチップ１２と、エミュレータ１３とから概略構成さ
れている。主記憶装置１１は、後述するＣＰＵ１５が実
行すべきターゲットプログラムが記憶されたターゲット
プログラム記憶部１１ａと、ＣＰＵ１５がターゲットプ
ログラム実行時に用いられるデータが記憶されたデータ
記憶部１１ｂとから構成されている。ＣＰＵチップ１２
は、レジスタ群１４と、ＣＰＵ１５と、トレース手段１
６と、トレースバッファ１７とから概略構成されてい
る。レジスタ群１４は、複数のレジスタからなり、ＣＰ
Ｕ１５がターゲットプログラム実行時に用いる。ＣＰＵ
１５は、プログラムカウンタ（ＰＣ）１５ａを有し、装
置各部を制御すると共に、ターゲットプログラムを順次
実行する。ＰＣ１５ａには、ＣＰＵ１５が次に実行すべ
き命令のアドレスの値が格納され、各命令の実行毎にそ
の値が順次カウントアップされたり、ジャンプ先のアド
レスの値がロードされたりする。この実施例では、ＣＰ
Ｕ１５の動作クロックは２００ＭＨｚであるとする。ト
レース手段１６は、ターゲットプログラムを構成する各
命令の実行順序、各命令実行後のレジスタ群１４の内容
の変化状況等を１つ１つトレースしてそれらに関するト
レース情報を獲得すると共に、トレース情報をトレース
パケットＴＰ（後述）に変換してトレースバッファ１７
に一旦記憶した後、トレースデータとしてエミュレータ
１３に供給する。トレースバッファ１７は、図示しない
が、複数個のフリップフロップが直列接続されてなり、
全体で４００ビットの記憶容量を有する直列接続された
複数個のシフトレジスタと、ローテート回路と、制御部
等とからなり、トレースパケットＴＰが順次記憶され
る。なお、トレースバッファ１７の詳細な構成及び動作
については、本出願人が先に提案した特願平９−４５３
４６号を参照されたい。また、トレースバッファ１７の
記憶容量は４００ビットに限定されないことはいうまで
もない。エミュレータ１３は、ＲＡＭ等の半導体メモ
リ、ＦＤ（フロッピー・ディスク）やＨＤ（ハード・デ
ィスク）等の大規模な記憶容量を有する記憶媒体からな
るトレースメモリ１３ａを有し、トレース手段１６から
供給されたトレースデータをトレースメモリ１３ａに記
憶すると共に、トレースデータに基づいてターゲットプ
ログラムのデバッグ等を行う。また、エミュレータ１３
は、操作者によって設定されたトレース条件や各種デー
タをトレース手段１６に供給する。ここで、トレース条
件としては、例えば、特定の分岐命令のみに関するトレ
ース情報の獲得を指定するものがある。
【００３２】トレース手段１６は、トレース検出部２１
と、トレースパケット生成部２２と、トレースバッファ
制御部２３と、トレースデータ出力部２４と、トレース
条件レジスタ２５及び２６と、トリガ・アドレス・レジ
スタ２７及び２８と、レジスタ群２９とから概略構成さ
れている。トレース検出部２１は、トレース手段１６を
構成する各部を制御すると共に、ＣＰＵ１５から供給さ
れる、ＰＣ１５ａの値や実行された命令の種類、あるい
はＣＰＵ１５のターゲットプログラム実行処理状態等か
らなるステータス情報から特定のアドレスやトレース情
報を検出し、トレース条件に基づき、すべてのトレース
情報の中から必要なトレース情報のみをトレースパケッ
ト生成部２２へ供給する。トレースパケット生成部２２
は、トレース検出部２１から供給されるトレース情報に
基づいて、８ビット、１６ビット、４８ビット、５６ビ
ット又は８８ビットからなる７種類のパラレルのトレー
スパケットＴＰのいずれかを生成してトレースバッファ
制御部２３に供給する。
と、トレースパケット生成部２２と、トレースバッファ
制御部２３と、トレースデータ出力部２４と、トレース
条件レジスタ２５及び２６と、トリガ・アドレス・レジ
スタ２７及び２８と、レジスタ群２９とから概略構成さ
れている。トレース検出部２１は、トレース手段１６を
構成する各部を制御すると共に、ＣＰＵ１５から供給さ
れる、ＰＣ１５ａの値や実行された命令の種類、あるい
はＣＰＵ１５のターゲットプログラム実行処理状態等か
らなるステータス情報から特定のアドレスやトレース情
報を検出し、トレース条件に基づき、すべてのトレース
情報の中から必要なトレース情報のみをトレースパケッ
ト生成部２２へ供給する。トレースパケット生成部２２
は、トレース検出部２１から供給されるトレース情報に
基づいて、８ビット、１６ビット、４８ビット、５６ビ
ット又は８８ビットからなる７種類のパラレルのトレー
スパケットＴＰのいずれかを生成してトレースバッファ
制御部２３に供給する。
【００３３】トレースバッファ制御部２３は、トレース
バッファ１７がオーバーフローしていない場合には、ト
レースパケット生成部２２から供給されたトレースパケ
ットＴＰを、トレースバッファ１７がオーバーフローし
た場合には、オーバーフローしたことを示すオーバーフ
ローパケットＯＦＰを生成してオーバーフローパケット
ＯＦＰを、それぞれトレースバッファ１７の所定の記憶
領域に書き込むと共に、トレースデータ出力部２４を制
御する。トレースデータ出力部２４は、トレースバッフ
ァ制御部２３の制御の下、トレースバッファ１７から１
ビットずつ出力されるシリアルのトレースパケットＴＰ
及びオーバーフローパケットＯＦＰをトレースクロック
ＴＣＫ（２５ＭＨｚ）に同期してＬＳＢファーストで４
ビットずつシリアルで出力して、エミュレータ１３に供
給する。トレース条件レジスタ２５及び２６は、エミュ
レータ１３から供給されたトレース条件ＴＣ１及びＴＣ
２が記憶されるレジスタである。トリガ・アドレス・レ
ジスタ２７及び２８は、それぞれトレース条件レジスタ
２５及び２６に対応して設けられ、エミュレータ１３か
ら供給され、それぞれトレース条件ＴＣ１及びＴＣ２で
トレースを開始すべきトリガ・アドレスＴＡ１及びＴＡ
２が記憶されるレジスタである。この実施例では、トレ
ース条件レジスタ及びトリガ・アドレス・レジスタを２
個設けた例を示したが、３個以上設けてももちろん良
い。レジスタ群２９は、後述するトレース・データ・レ
ジスタ等の複数のレジスタからなり、操作者により設定
され、エミュレータ１３から供給されたトレースのため
の各種データが記憶される。
バッファ１７がオーバーフローしていない場合には、ト
レースパケット生成部２２から供給されたトレースパケ
ットＴＰを、トレースバッファ１７がオーバーフローし
た場合には、オーバーフローしたことを示すオーバーフ
ローパケットＯＦＰを生成してオーバーフローパケット
ＯＦＰを、それぞれトレースバッファ１７の所定の記憶
領域に書き込むと共に、トレースデータ出力部２４を制
御する。トレースデータ出力部２４は、トレースバッフ
ァ制御部２３の制御の下、トレースバッファ１７から１
ビットずつ出力されるシリアルのトレースパケットＴＰ
及びオーバーフローパケットＯＦＰをトレースクロック
ＴＣＫ（２５ＭＨｚ）に同期してＬＳＢファーストで４
ビットずつシリアルで出力して、エミュレータ１３に供
給する。トレース条件レジスタ２５及び２６は、エミュ
レータ１３から供給されたトレース条件ＴＣ１及びＴＣ
２が記憶されるレジスタである。トリガ・アドレス・レ
ジスタ２７及び２８は、それぞれトレース条件レジスタ
２５及び２６に対応して設けられ、エミュレータ１３か
ら供給され、それぞれトレース条件ＴＣ１及びＴＣ２で
トレースを開始すべきトリガ・アドレスＴＡ１及びＴＡ
２が記憶されるレジスタである。この実施例では、トレ
ース条件レジスタ及びトリガ・アドレス・レジスタを２
個設けた例を示したが、３個以上設けてももちろん良
い。レジスタ群２９は、後述するトレース・データ・レ
ジスタ等の複数のレジスタからなり、操作者により設定
され、エミュレータ１３から供給されたトレースのため
の各種データが記憶される。
【００３４】トレース検出部２１は、図２に示すよう
に、アドレス検出部３１と、トレース情報検出部３２
と、トレース条件切換部３３と、トレース条件マスク部
３４とから概略構成されている。アドレス検出部３１
は、トリガ・アドレス・レジスタ２７及び２８からそれ
ぞれ供給されるトリガ・アドレスＴＡ１及びＴＡ２に一
致するアドレスをＣＰＵ１５から供給されるステータス
情報から順次検出してその旨を示す制御信号をトレース
条件切換部３３に供給する。トレース情報検出部３２
は、ＣＰＵ１５から供給されるステータス情報からトレ
ース情報を検出してトレース条件マスク部３４に供給す
る。トレース条件切換部３３は、アドレス検出部３１か
ら供給される制御信号に基づいて、トレース条件レジス
タ２５から供給されるトレース条件ＴＣ １又はトレース
条件レジスタ２６から供給されるトレース条件ＴＣ２の
いずれか一方をトレース条件マスク部３４に供給する。
トレース条件マスク部３４は、トレース条件切換部３３
から供給されるトレース条件ＴＣ１又はトレース条件Ｔ
Ｃ ２に従って不要なトレース情報をマスク（削除）し
て、操作者が必要なトレース情報のみをトレースパケッ
ト生成部２２に供給する。
に、アドレス検出部３１と、トレース情報検出部３２
と、トレース条件切換部３３と、トレース条件マスク部
３４とから概略構成されている。アドレス検出部３１
は、トリガ・アドレス・レジスタ２７及び２８からそれ
ぞれ供給されるトリガ・アドレスＴＡ１及びＴＡ２に一
致するアドレスをＣＰＵ１５から供給されるステータス
情報から順次検出してその旨を示す制御信号をトレース
条件切換部３３に供給する。トレース情報検出部３２
は、ＣＰＵ１５から供給されるステータス情報からトレ
ース情報を検出してトレース条件マスク部３４に供給す
る。トレース条件切換部３３は、アドレス検出部３１か
ら供給される制御信号に基づいて、トレース条件レジス
タ２５から供給されるトレース条件ＴＣ １又はトレース
条件レジスタ２６から供給されるトレース条件ＴＣ２の
いずれか一方をトレース条件マスク部３４に供給する。
トレース条件マスク部３４は、トレース条件切換部３３
から供給されるトレース条件ＴＣ１又はトレース条件Ｔ
Ｃ ２に従って不要なトレース情報をマスク（削除）し
て、操作者が必要なトレース情報のみをトレースパケッ
ト生成部２２に供給する。
【００３５】次に、トレースパケットＴＰについて説明
する。この実施例では、トレース情報は、トレースパケ
ット生成部２２において、図３に示すように、８ビッ
ト、１６ビット、４８ビット、５６ビット又は８８ビッ
トからなる７種類のトレースパケットＴＰに変換され
る。図３（１）は、出力すべきトレース情報がないこと
（トレースパケットＴＰの種類を判別するためのトレー
スコードＴＲＣＯＤＥ［００００］ｂ、［］ｂは、［］
内の数字が２進数であることを表す。以下同様であ
る。）、トレースバッファ１７がオーバーフローしたこ
と（トレースコードＴＲＣＯＤＥ［００１１］ｂ）をそ
れぞれ表すトレースパケットＴＰのフォーマットを示
す。このフォーマットを有するトレースパケットＴＰの
ビット長は８ビットである。これらのトレースパケット
ＴＰのうち、トレースコードＴＲＣＯＤＥ［００１１］
ｂのトレースパケットＴＰをオーバーフローパケットＯ
ＦＰと呼ぶことにする。図３（２）は、アドレス・トリ
ガによるトレース開始（トレースコードＴＲＣＯＤＥ
［０００１］ｂ）を表すトレースパケットＴＰのフォー
マットを示す。このフォーマットを有するトレースパケ
ットＴＰのビット長は８ビットである。ＳＩＮＦは、４
ビットからなり、最下位ビット又は下位から２番目のビ
ットのいずれか一方がアクティブであることにより、レ
ジスタ群２７を構成する２個のトレース・スタート・レ
ジスタのいずれか一方に設定された仮想アドレス（ＰＣ
１５ａの値）からのトレース開始が指示されたことを示
す。
する。この実施例では、トレース情報は、トレースパケ
ット生成部２２において、図３に示すように、８ビッ
ト、１６ビット、４８ビット、５６ビット又は８８ビッ
トからなる７種類のトレースパケットＴＰに変換され
る。図３（１）は、出力すべきトレース情報がないこと
（トレースパケットＴＰの種類を判別するためのトレー
スコードＴＲＣＯＤＥ［００００］ｂ、［］ｂは、［］
内の数字が２進数であることを表す。以下同様であ
る。）、トレースバッファ１７がオーバーフローしたこ
と（トレースコードＴＲＣＯＤＥ［００１１］ｂ）をそ
れぞれ表すトレースパケットＴＰのフォーマットを示
す。このフォーマットを有するトレースパケットＴＰの
ビット長は８ビットである。これらのトレースパケット
ＴＰのうち、トレースコードＴＲＣＯＤＥ［００１１］
ｂのトレースパケットＴＰをオーバーフローパケットＯ
ＦＰと呼ぶことにする。図３（２）は、アドレス・トリ
ガによるトレース開始（トレースコードＴＲＣＯＤＥ
［０００１］ｂ）を表すトレースパケットＴＰのフォー
マットを示す。このフォーマットを有するトレースパケ
ットＴＰのビット長は８ビットである。ＳＩＮＦは、４
ビットからなり、最下位ビット又は下位から２番目のビ
ットのいずれか一方がアクティブであることにより、レ
ジスタ群２７を構成する２個のトレース・スタート・レ
ジスタのいずれか一方に設定された仮想アドレス（ＰＣ
１５ａの値）からのトレース開始が指示されたことを示
す。
【００３６】図３（３）は、例外や割り込みの発生によ
り分岐が起きた時に例外や割り込みの原因（トレースコ
ードＴＲＣＯＤＥ［１１００］ｂ）を表すトレースパケ
ットＴＰのフォーマットを示す。このフォーマットを有
するトレースパケットＴＰのビット長は１６ビットであ
る。ＴＲＰＳＴは８ビットからなり、例外や割り込みの
原因を示すコードである。図３（４）は、ジャンプ・ブ
ランチ命令により、分岐が発生したことや強制スタート
によりトレースが開始したこと（トレースコードＴＲＣ
ＯＤＥ［１０００］ｂ）、ジャンプ・ブランチ命令、あ
るいは例外や割り込みにより分岐が発生したこと（トレ
ースコードＴＲＣＯＤＥ［１０１０］ｂ）をそれぞれ表
すトレースパケットＴＰのフォーマットを示す。このフ
ォーマットを有するトレースパケットＴＰのビット長は
４８ビットである。ＢＲＮＳＴは４ビットからなり、発
生した分岐の種類を示す。分岐の種類としては、ジャン
プ・アンド・リンク（ＪＡＬ）命令、ジャンプ（ＪＭ
Ｐ）命令、ブランチ・オン・コンディション・テークン
（ＢＣＣ）命令、ブランチ・オン・コンディション・ノ
ット・テークン（ＢＣＣＮＴ）命令、インタラプト・ソ
ース・アドレス（ＩＮＴ）命令、リターン・フローム・
トラップ・オア・インタラプト（ＲＥＴＩ）命令、ジャ
ンプ・リラティブ（ＪＲ）命令などがある。ＶＡＤＤは
３２ビットからなり、分岐先又は分岐元の仮想アドレ
ス、あるいはトレース開始アドレスを示す。ＡＳＩＤは
８ビットからなり、分岐先又は分岐元アドレス、あるい
はトレース開始アドレスのアドレス空間ＩＤを示す。
り分岐が起きた時に例外や割り込みの原因（トレースコ
ードＴＲＣＯＤＥ［１１００］ｂ）を表すトレースパケ
ットＴＰのフォーマットを示す。このフォーマットを有
するトレースパケットＴＰのビット長は１６ビットであ
る。ＴＲＰＳＴは８ビットからなり、例外や割り込みの
原因を示すコードである。図３（４）は、ジャンプ・ブ
ランチ命令により、分岐が発生したことや強制スタート
によりトレースが開始したこと（トレースコードＴＲＣ
ＯＤＥ［１０００］ｂ）、ジャンプ・ブランチ命令、あ
るいは例外や割り込みにより分岐が発生したこと（トレ
ースコードＴＲＣＯＤＥ［１０１０］ｂ）をそれぞれ表
すトレースパケットＴＰのフォーマットを示す。このフ
ォーマットを有するトレースパケットＴＰのビット長は
４８ビットである。ＢＲＮＳＴは４ビットからなり、発
生した分岐の種類を示す。分岐の種類としては、ジャン
プ・アンド・リンク（ＪＡＬ）命令、ジャンプ（ＪＭ
Ｐ）命令、ブランチ・オン・コンディション・テークン
（ＢＣＣ）命令、ブランチ・オン・コンディション・ノ
ット・テークン（ＢＣＣＮＴ）命令、インタラプト・ソ
ース・アドレス（ＩＮＴ）命令、リターン・フローム・
トラップ・オア・インタラプト（ＲＥＴＩ）命令、ジャ
ンプ・リラティブ（ＪＲ）命令などがある。ＶＡＤＤは
３２ビットからなり、分岐先又は分岐元の仮想アドレ
ス、あるいはトレース開始アドレスを示す。ＡＳＩＤは
８ビットからなり、分岐先又は分岐元アドレス、あるい
はトレース開始アドレスのアドレス空間ＩＤを示す。
【００３７】図３（５）は、分岐先又は強制スタート時
アドレスで、分岐命令、例外、割り込みにより分岐が発
生した時に出力されるトレースパケットＴＰのフォーマ
ットを示す。このフォーマットを有するトレースパケッ
トＴＰのビット長は４８ビット、トレースコードＴＲＣ
ＯＤＥは［１００１］ｂである。ＢＲＮＳＴＤは４ビッ
トからなり、分岐してきた分岐の種類を示し、ＢＲＮＳ
ＴＳは４ビットからなり、発生した分岐の種類を示す。
ＶＡＤＤは３２ビットからなり、分岐先又は分岐元の仮
想アドレス、あるいはトレース開始アドレスを示す。Ａ
ＳＩＤは８ビットからなり、分岐先又は分岐元アドレス
のアドレス空間ＩＤを示す。図３（６）は、例外や割り
込みによる分岐先で、分岐命令、例外、割り込みにより
分岐が発生した時に出力されるトレースパケットＴＰの
フォーマットを示す。このフォーマットを有するトレー
スパケットＴＰのビット長は５６ビット、トレースコー
ドＴＲＣＯＤＥは［１０１１］ｂである。ＴＲＰＳＴは
８ビットからなり、分岐してきた例外や割り込みの原因
を示すコードである。ＶＡＤＤは３２ビットからなり、
分岐元の仮想アドレスを示す。ＡＳＩＤは８ビットから
なり、分岐元アドレスのアドレス空間ＩＤを示す。ＢＲ
ＮＳＴＳは４ビットからなり、発生した分岐の種類を示
す。
アドレスで、分岐命令、例外、割り込みにより分岐が発
生した時に出力されるトレースパケットＴＰのフォーマ
ットを示す。このフォーマットを有するトレースパケッ
トＴＰのビット長は４８ビット、トレースコードＴＲＣ
ＯＤＥは［１００１］ｂである。ＢＲＮＳＴＤは４ビッ
トからなり、分岐してきた分岐の種類を示し、ＢＲＮＳ
ＴＳは４ビットからなり、発生した分岐の種類を示す。
ＶＡＤＤは３２ビットからなり、分岐先又は分岐元の仮
想アドレス、あるいはトレース開始アドレスを示す。Ａ
ＳＩＤは８ビットからなり、分岐先又は分岐元アドレス
のアドレス空間ＩＤを示す。図３（６）は、例外や割り
込みによる分岐先で、分岐命令、例外、割り込みにより
分岐が発生した時に出力されるトレースパケットＴＰの
フォーマットを示す。このフォーマットを有するトレー
スパケットＴＰのビット長は５６ビット、トレースコー
ドＴＲＣＯＤＥは［１０１１］ｂである。ＴＲＰＳＴは
８ビットからなり、分岐してきた例外や割り込みの原因
を示すコードである。ＶＡＤＤは３２ビットからなり、
分岐元の仮想アドレスを示す。ＡＳＩＤは８ビットから
なり、分岐元アドレスのアドレス空間ＩＤを示す。ＢＲ
ＮＳＴＳは４ビットからなり、発生した分岐の種類を示
す。
【００３８】図３（７）は、ＣＰＵ１５が発行するデー
タ・アクセスをトレースした時に出力されるトレースパ
ケットＴＰのフォーマットを示す。このフォーマットを
有するトレースパケットＴＰのビット長は８８ビット、
データ・ライト・アクセスの時に出力されるトレースパ
ケットＴＰ（ＤＡＴＡＷパケットと呼ぶ）のトレースコ
ードＴＲＣＯＤＥは［１１０１］ｂであり、データ・リ
ード・アクセスの時に出力されるトレースパケットＴＰ
（ＤＡＴＡＲパケットと呼ぶ）のトレースコードＴＲＣ
ＯＤＥは［１１１０］ｂである。ＤＡＴＡＷパケット
は、レジスタ群２７を構成する２個のトレース・データ
・レジスタのいずれか一方に設定されたアドレスと、デ
ータ・ライト・アクセスの発生したアドレスが一致した
時に出力される。これに対し、ＤＡＴＡＲパケットは、
レジスタ群２７を構成する２個のトレース・データ・レ
ジスタのいずれか一方に設定されたアドレスと、データ
・リード・アクセスの発生したアドレスが一致した時に
出力される。ＤＡＴＡは６４ビットからなり、データア
クセスのデータ値を示す。ＡＤＲは８ビットからなり、
データアクセスの仮想アドレスの上位８ビットを示す。
ＢＥは８ビットからなり、ＤＡＴＡのうち、有効なデー
タを示す。ＴＲＧＲは１ビットからなり、ヒットしたデ
ータ・トレース・ポイントを示す。ＭＥＩＯは１ビット
からなり、当該アクセスが主記憶装置１１に対するもの
か、Ｉ／Ｏに対するものかを示す。
タ・アクセスをトレースした時に出力されるトレースパ
ケットＴＰのフォーマットを示す。このフォーマットを
有するトレースパケットＴＰのビット長は８８ビット、
データ・ライト・アクセスの時に出力されるトレースパ
ケットＴＰ（ＤＡＴＡＷパケットと呼ぶ）のトレースコ
ードＴＲＣＯＤＥは［１１０１］ｂであり、データ・リ
ード・アクセスの時に出力されるトレースパケットＴＰ
（ＤＡＴＡＲパケットと呼ぶ）のトレースコードＴＲＣ
ＯＤＥは［１１１０］ｂである。ＤＡＴＡＷパケット
は、レジスタ群２７を構成する２個のトレース・データ
・レジスタのいずれか一方に設定されたアドレスと、デ
ータ・ライト・アクセスの発生したアドレスが一致した
時に出力される。これに対し、ＤＡＴＡＲパケットは、
レジスタ群２７を構成する２個のトレース・データ・レ
ジスタのいずれか一方に設定されたアドレスと、データ
・リード・アクセスの発生したアドレスが一致した時に
出力される。ＤＡＴＡは６４ビットからなり、データア
クセスのデータ値を示す。ＡＤＲは８ビットからなり、
データアクセスの仮想アドレスの上位８ビットを示す。
ＢＥは８ビットからなり、ＤＡＴＡのうち、有効なデー
タを示す。ＴＲＧＲは１ビットからなり、ヒットしたデ
ータ・トレース・ポイントを示す。ＭＥＩＯは１ビット
からなり、当該アクセスが主記憶装置１１に対するもの
か、Ｉ／Ｏに対するものかを示す。
【００３９】次に、図４〜図８を参照して、上記構成の
プログラム検査装置の動作について説明する。この実施
例では、検査すべきターゲットプログラムのメインルー
チンは、図４（ａ）に示すものであるとし、それに対応
するフローチャートを図４（ｂ）に示す。また、図５
（ａ）に図４（ａ）に示すサブルーチン１のプログラム
を、図５（ｂ）にサブルーチン１における割り込み処理
ルーチンのプログラムを、図５（ｃ）に図５（ａ）に示
すサブルーチン１のプログラムに対応するフローチャー
トを示す。同様に、図６（ａ）に図４（ａ）に示すサブ
ルーチン２のプログラムを、図６（ｂ）〜（ｅ）にそれ
ぞれサブルーチン２におけるサブルーチンＡ〜Ｄのプロ
グラムを、図７に図６（ａ）に示すサブルーチン２のプ
ログラムに対応するフローチャートを示す。そして、上
記ターゲットプログラムが主記憶装置１１のターゲット
プログラム記憶部１１ａに予め記憶されているものとす
る。そして、この実施例では、図４（ａ）に示すターゲ
ットプログラムのうち、サブルーチン１とサブルーチン
２とをそれぞれ異なるトレース条件でトレースをするも
のとする。即ち、トリガ・アドレスＴＡ１を「ｆｆｆｆ
０２０２」ｈ（「」ｈは「」内の数字が１６進数である
ことを表す。以下同様である。）とし、その場合のトレ
ース条件ＴＣ１を、例えば、ＪＡＬ命令、ＪＭＰ命令、
ＢＣＣＮＴ命令、ＩＮＴ命令、ＲＥＴＩ命令及びＪＲ命
令のみのトレースを指示するものとする。一方、トリガ
・アドレスＴＡ２を、「ｆｆｆｆ０２０８」ｈとし、そ
の場合のトレース条件ＴＣ２を、例えば、ＪＡＬ命令、
ＪＭＰ命令、ＢＣＣ命令、ＩＮＴ命令、ＲＥＴＩ命令及
びＪＲ命令のみのトレースを指示するものとする。そこ
で、操作者は、エミュレータ１３の図示せぬテンキーや
操作ボタンを操作して、上記トリガ・アドレスＴＡ１及
びＴＡ２並びにトレース条件ＴＣ１及びＴＣ２を入力す
る。これにより、エミュレータ１３がトリガ・アドレス
ＴＡ１及びＴＡ２並びにトレース条件ＴＣ１及びＴＣ２
をトレース手段１６に供給するので、トレース手段１６
において、トリガ・アドレスＴＡ１及びＴＡ２がそれぞ
れトリガ・アドレス・レジスタ２７及び２８に記憶され
ると共に、トレース条件ＴＣ １及びＴＣ２がそれぞれト
レース条件レジスタ２５及び２６に記憶される。
プログラム検査装置の動作について説明する。この実施
例では、検査すべきターゲットプログラムのメインルー
チンは、図４（ａ）に示すものであるとし、それに対応
するフローチャートを図４（ｂ）に示す。また、図５
（ａ）に図４（ａ）に示すサブルーチン１のプログラム
を、図５（ｂ）にサブルーチン１における割り込み処理
ルーチンのプログラムを、図５（ｃ）に図５（ａ）に示
すサブルーチン１のプログラムに対応するフローチャー
トを示す。同様に、図６（ａ）に図４（ａ）に示すサブ
ルーチン２のプログラムを、図６（ｂ）〜（ｅ）にそれ
ぞれサブルーチン２におけるサブルーチンＡ〜Ｄのプロ
グラムを、図７に図６（ａ）に示すサブルーチン２のプ
ログラムに対応するフローチャートを示す。そして、上
記ターゲットプログラムが主記憶装置１１のターゲット
プログラム記憶部１１ａに予め記憶されているものとす
る。そして、この実施例では、図４（ａ）に示すターゲ
ットプログラムのうち、サブルーチン１とサブルーチン
２とをそれぞれ異なるトレース条件でトレースをするも
のとする。即ち、トリガ・アドレスＴＡ１を「ｆｆｆｆ
０２０２」ｈ（「」ｈは「」内の数字が１６進数である
ことを表す。以下同様である。）とし、その場合のトレ
ース条件ＴＣ１を、例えば、ＪＡＬ命令、ＪＭＰ命令、
ＢＣＣＮＴ命令、ＩＮＴ命令、ＲＥＴＩ命令及びＪＲ命
令のみのトレースを指示するものとする。一方、トリガ
・アドレスＴＡ２を、「ｆｆｆｆ０２０８」ｈとし、そ
の場合のトレース条件ＴＣ２を、例えば、ＪＡＬ命令、
ＪＭＰ命令、ＢＣＣ命令、ＩＮＴ命令、ＲＥＴＩ命令及
びＪＲ命令のみのトレースを指示するものとする。そこ
で、操作者は、エミュレータ１３の図示せぬテンキーや
操作ボタンを操作して、上記トリガ・アドレスＴＡ１及
びＴＡ２並びにトレース条件ＴＣ１及びＴＣ２を入力す
る。これにより、エミュレータ１３がトリガ・アドレス
ＴＡ１及びＴＡ２並びにトレース条件ＴＣ１及びＴＣ２
をトレース手段１６に供給するので、トレース手段１６
において、トリガ・アドレスＴＡ１及びＴＡ２がそれぞ
れトリガ・アドレス・レジスタ２７及び２８に記憶され
ると共に、トレース条件ＴＣ １及びＴＣ２がそれぞれト
レース条件レジスタ２５及び２６に記憶される。
【００４０】次に、操作者がエミュレータ１３に設けら
れたプログラム実行を指示するボタンを押下すると、Ｃ
ＰＵ１５は、図４〜図６に示されたターゲットプログラ
ムをターゲットプログラム記憶部１１ａから順次読み出
して実行を開始し、各命令を実行する毎に、ＰＣ１５ａ
の値や実行された命令の種類、あるいはＣＰＵ１５のタ
ーゲットプログラム実行処理状態等からなるステータス
情報をトレース手段１６へ供給する。以上説明したＣＰ
Ｕ１５によるターゲットプログラムの実行と並行して、
トレース手段１６は、以下に示すトレース処理を実行す
る。まず、トレース検出部２１は、トレース手段１６の
各部を制御して初期化処理を行う。これにより、例え
ば、トレースバッファ制御部２３は、トレースバッファ
１７を構成するシフトレジスタの全ての記憶内容をクリ
アする。次に、トレース検出部２１のアドレス検出部３
１は、ＣＰＵ１５から供給されるステータス情報から検
出したアドレス（即ち、ＰＣ１５ａの値）と、トリガ・
アドレス・レジスタ２７及び２８からそれぞれ供給され
たトリガ・アドレスＴＡ １（この実施例では、「ｆｆｆ
ｆ０２０２」ｈ）及びトリガ・アドレスＴＡ２（この実
施例では、「ｆｆｆｆ０２０８」ｈ）とを比較して、一
致したか否かを判断する（ステップＳＰ１）。この判断
結果が「ＮＯ」の場合には、アドレス検出部３１は、何
もしない。また、トレースデータ出力部２４は、トレー
スパケットバッファ１７から１ビットずつ出力されるシ
リアルのトレースパケットＴＰ及びオーバーフローパケ
ットＯＦＰを４ビットのシリアルのトレースデータに変
換してエミュレータ１３に供給する。今の場合、トレー
スバッファ１７には何も記憶されていないので、エミュ
レータ１３には何も供給されない。
れたプログラム実行を指示するボタンを押下すると、Ｃ
ＰＵ１５は、図４〜図６に示されたターゲットプログラ
ムをターゲットプログラム記憶部１１ａから順次読み出
して実行を開始し、各命令を実行する毎に、ＰＣ１５ａ
の値や実行された命令の種類、あるいはＣＰＵ１５のタ
ーゲットプログラム実行処理状態等からなるステータス
情報をトレース手段１６へ供給する。以上説明したＣＰ
Ｕ１５によるターゲットプログラムの実行と並行して、
トレース手段１６は、以下に示すトレース処理を実行す
る。まず、トレース検出部２１は、トレース手段１６の
各部を制御して初期化処理を行う。これにより、例え
ば、トレースバッファ制御部２３は、トレースバッファ
１７を構成するシフトレジスタの全ての記憶内容をクリ
アする。次に、トレース検出部２１のアドレス検出部３
１は、ＣＰＵ１５から供給されるステータス情報から検
出したアドレス（即ち、ＰＣ１５ａの値）と、トリガ・
アドレス・レジスタ２７及び２８からそれぞれ供給され
たトリガ・アドレスＴＡ １（この実施例では、「ｆｆｆ
ｆ０２０２」ｈ）及びトリガ・アドレスＴＡ２（この実
施例では、「ｆｆｆｆ０２０８」ｈ）とを比較して、一
致したか否かを判断する（ステップＳＰ１）。この判断
結果が「ＮＯ」の場合には、アドレス検出部３１は、何
もしない。また、トレースデータ出力部２４は、トレー
スパケットバッファ１７から１ビットずつ出力されるシ
リアルのトレースパケットＴＰ及びオーバーフローパケ
ットＯＦＰを４ビットのシリアルのトレースデータに変
換してエミュレータ１３に供給する。今の場合、トレー
スバッファ１７には何も記憶されていないので、エミュ
レータ１３には何も供給されない。
【００４１】一方、ステップＳＰ１の判断結果が「ＹＥ
Ｓ」の場合、即ち、ＰＣ１５ａの値と、トリガ・アドレ
スＴＡ１（この実施例では、「ｆｆｆｆ０２０２」ｈ）
又はトリガ・アドレスＴＡ２（この実施例では、「ｆｆ
ｆｆ０２０８」ｈ）とが一致した場合には、アドレス検
出部３１は、その旨を示す制御信号をトレース条件切換
部３３に供給する。今、ＰＣ１５ａの値が「ｆｆｆｆ０
２０２」ｈであるとすると、アドレス検出部３１がその
旨を示す制御信号をトレース条件切換部３３に供給す
る。これにより、トレース条件切換部３３は、アドレス
検出部３１から供給された制御信号に基づいて、トレー
ス条件レジスタ２５から供給されたトレース条件ＴＣ１
をトレース条件マスク部３４に供給する（ステップＳＰ
２）。次に、トレース情報検出部３２は、ＣＰＵ１５か
ら供給されたステータス情報からトレース情報が検出さ
れたか否かを判断する（ステップＳＰ３）。この判断結
果が「ＮＯ」の場合には、トレース情報検出部３２は、
同判断を繰り返す。なお、図８においては、便宜上、ス
テップＳＰ３の処理はステップＳＰ１及びＳＰ２の処理
の後に示されているが、図２からも分かるように、アド
レス検出部３１とトレース検出部３２とはそれぞれ独立
しているので、実際には並行して動作しており、ステッ
プＳＰ１の処理とステップＳＰ３の処理とは同時に行わ
れる。
Ｓ」の場合、即ち、ＰＣ１５ａの値と、トリガ・アドレ
スＴＡ１（この実施例では、「ｆｆｆｆ０２０２」ｈ）
又はトリガ・アドレスＴＡ２（この実施例では、「ｆｆ
ｆｆ０２０８」ｈ）とが一致した場合には、アドレス検
出部３１は、その旨を示す制御信号をトレース条件切換
部３３に供給する。今、ＰＣ１５ａの値が「ｆｆｆｆ０
２０２」ｈであるとすると、アドレス検出部３１がその
旨を示す制御信号をトレース条件切換部３３に供給す
る。これにより、トレース条件切換部３３は、アドレス
検出部３１から供給された制御信号に基づいて、トレー
ス条件レジスタ２５から供給されたトレース条件ＴＣ１
をトレース条件マスク部３４に供給する（ステップＳＰ
２）。次に、トレース情報検出部３２は、ＣＰＵ１５か
ら供給されたステータス情報からトレース情報が検出さ
れたか否かを判断する（ステップＳＰ３）。この判断結
果が「ＮＯ」の場合には、トレース情報検出部３２は、
同判断を繰り返す。なお、図８においては、便宜上、ス
テップＳＰ３の処理はステップＳＰ１及びＳＰ２の処理
の後に示されているが、図２からも分かるように、アド
レス検出部３１とトレース検出部３２とはそれぞれ独立
しているので、実際には並行して動作しており、ステッ
プＳＰ１の処理とステップＳＰ３の処理とは同時に行わ
れる。
【００４２】一方、ステップＳＰ３の判断結果が「ＹＥ
Ｓ」の場合、即ち、ＣＰＵ１５から供給されたステータ
ス情報からトレース情報が検出された場合には、トレー
ス情報検出部３２は、検出したトレース情報をトレース
条件マスク部３４に供給する。今の場合、ＰＣ１５ａの
値（「ｆｆｆｆ０２０２」ｈ）及びＪＡＬ命令に関する
トレース情報がトレース条件マスク部３４に供給される
（図４（ａ）参照）。これにより、トレース条件マスク
部３４は、トレース条件ＴＣ１に基づいて、トレース情
報検出部３２から供給されたトレース情報がマスク（削
除）されるべき不要なトレース情報か否かを判断する
（ステップＳＰ４）。この判断結果が「ＹＥＳ」の場合
には、トレース条件マスク部３４は、同判断を繰り返
す。一方、ステップＳＰ４の判断結果が「ＮＯ」の場
合、即ち、トレース情報検出部３２から供給されたトレ
ース情報がマスク（削除）されるべき不要なトレース情
報でない場合には、トレース条件マスク部３４は、当該
トレース情報をトレースパケット生成部２２に供給す
る。今の場合、ＰＣ１５ａの値（「ｆｆｆｆ０２０２」
ｈ）及びＪＡＬ命令に関するトレース情報がトレースパ
ケット生成部２２に供給される。これにより、トレース
パケット生成部２２は、供給されたトレース情報に基づ
いて、８ビット、１６ビット、４８ビット、５６ビット
又は８８ビットからなる７種類のパラレルのトレースパ
ケットＴＰのいずれかを生成する（ステップＳＰ５）。
今の場合、ＰＣ１５ａの値（「ｆｆｆｆ０２０２」ｈ）
及びＪＡＬ命令に関するトレース情報が供給されている
ので、ＪＡＬ命令を表すトレースコードＴＲＣＯＤＥ
［１００１］ｂのトレースパケットＴＰ（図３（４）及
び図９最上段参照。但し、図９のトレースパケットＴＰ
はいずれも簡略化されている。）を生成する。
Ｓ」の場合、即ち、ＣＰＵ１５から供給されたステータ
ス情報からトレース情報が検出された場合には、トレー
ス情報検出部３２は、検出したトレース情報をトレース
条件マスク部３４に供給する。今の場合、ＰＣ１５ａの
値（「ｆｆｆｆ０２０２」ｈ）及びＪＡＬ命令に関する
トレース情報がトレース条件マスク部３４に供給される
（図４（ａ）参照）。これにより、トレース条件マスク
部３４は、トレース条件ＴＣ１に基づいて、トレース情
報検出部３２から供給されたトレース情報がマスク（削
除）されるべき不要なトレース情報か否かを判断する
（ステップＳＰ４）。この判断結果が「ＹＥＳ」の場合
には、トレース条件マスク部３４は、同判断を繰り返
す。一方、ステップＳＰ４の判断結果が「ＮＯ」の場
合、即ち、トレース情報検出部３２から供給されたトレ
ース情報がマスク（削除）されるべき不要なトレース情
報でない場合には、トレース条件マスク部３４は、当該
トレース情報をトレースパケット生成部２２に供給す
る。今の場合、ＰＣ１５ａの値（「ｆｆｆｆ０２０２」
ｈ）及びＪＡＬ命令に関するトレース情報がトレースパ
ケット生成部２２に供給される。これにより、トレース
パケット生成部２２は、供給されたトレース情報に基づ
いて、８ビット、１６ビット、４８ビット、５６ビット
又は８８ビットからなる７種類のパラレルのトレースパ
ケットＴＰのいずれかを生成する（ステップＳＰ５）。
今の場合、ＰＣ１５ａの値（「ｆｆｆｆ０２０２」ｈ）
及びＪＡＬ命令に関するトレース情報が供給されている
ので、ＪＡＬ命令を表すトレースコードＴＲＣＯＤＥ
［１００１］ｂのトレースパケットＴＰ（図３（４）及
び図９最上段参照。但し、図９のトレースパケットＴＰ
はいずれも簡略化されている。）を生成する。
【００４３】次に、トレースパケット生成部２２は、生
成されたトレースパケットＴＰのトレースパケット長Ｌ
ＴＰを算出してトレースバッファ制御部２３に供給する
（ステップＳＰ６）。これにより、トレースバッファ制
御部２３は、トレースパケット長ＬＴＰとトレースバッ
ファ１７における記憶可能位置の先頭（ポインタと呼
ぶ）との差を演算し、その差に基づいて、トレースパケ
ットＴＰの書き込みが可能か否かを判断する（ステップ
ＳＰ７）。この判断結果が「ＹＥＳ」の場合には、トレ
ースバッファ制御部２３は、トレースバッファ１７の記
憶可能位置の先頭からトレースパケットＴＰを書き込む
（ステップＳＰ８）。次に、トレースバッファ制御部２
３は、トレースバッファ１７におけるポインタの現在位
置を更新する（ステップＳＰ９）。今の場合、トレース
バッファ１７には何も記憶されていないので、ポインタ
はトレースバッファ１７の最下位の位置にあり、トレー
スパケットＴＰの書き込みは可能である。次に、アドレ
ス検出部３１は、再びＰＣ１５ａの値と、トリガ・アド
レスＴＡ １及びＴＡ２とを比較して、一致したか否かを
判断し（ステップＳＰ１）、トレース情報検出部３２
は、ステータス情報からトレース情報が検出されたか否
かを判断する（ステップＳＰ３）。今度は、ＰＣ１５ａ
の値（「ｆｆｆｆ１０００」ｈ）及びＪＡＬ命令に関す
るトレース情報が検出されるが（図５（ａ）参照）、Ｐ
Ｃ１５ａの値（「ｆｆｆｆ１０００」ｈ）はトリガ・ア
ドレスＴＡ１（「ｆｆｆｆ０２０２」ｈ）及びトリガ・
アドレスＴＡ２（「ｆｆｆｆ０２０８」ｈ）のいずれと
も一致せず、ＪＡＬ命令に関するトレース情報もトレー
ス条件ＴＣ１によってもマスクされないので（ステップ
ＳＰ４）、ＰＣ１５ａの値（「ｆｆｆｆ１０００」ｈ）
及びＪＡＬ命令に関するトレース情報に基づいて、ＪＡ
Ｌ命令を表すトレースコードＴＲＣＯＤＥ［１０００］
ｂのトレースパケットＴＰ（図３（４）及び図９第２段
参照）が生成される（ステップＳＰ５）。次に、トレー
スパケット生成部２２におけるトレースパケット長ＬＴ
Ｐの算出（ステップＳＰ６）、トレースバッファ制御部
２３におけるトレースパケットＴＰの書き込みの可否の
判断（ステップＳＰ７）が行われるが、トレースバッフ
ァ１７には１個のトレースパケットＴＰしか書き込まれ
ていないので、トレースバッファ制御部２３は、トレー
スバッファ１７のポインタで示された記憶領域へトレー
スパケットＴＰを書き込み（ステップＳＰ８）、ポイン
タの現在位置を更新する（ステップＳＰ９）。
成されたトレースパケットＴＰのトレースパケット長Ｌ
ＴＰを算出してトレースバッファ制御部２３に供給する
（ステップＳＰ６）。これにより、トレースバッファ制
御部２３は、トレースパケット長ＬＴＰとトレースバッ
ファ１７における記憶可能位置の先頭（ポインタと呼
ぶ）との差を演算し、その差に基づいて、トレースパケ
ットＴＰの書き込みが可能か否かを判断する（ステップ
ＳＰ７）。この判断結果が「ＹＥＳ」の場合には、トレ
ースバッファ制御部２３は、トレースバッファ１７の記
憶可能位置の先頭からトレースパケットＴＰを書き込む
（ステップＳＰ８）。次に、トレースバッファ制御部２
３は、トレースバッファ１７におけるポインタの現在位
置を更新する（ステップＳＰ９）。今の場合、トレース
バッファ１７には何も記憶されていないので、ポインタ
はトレースバッファ１７の最下位の位置にあり、トレー
スパケットＴＰの書き込みは可能である。次に、アドレ
ス検出部３１は、再びＰＣ１５ａの値と、トリガ・アド
レスＴＡ １及びＴＡ２とを比較して、一致したか否かを
判断し（ステップＳＰ１）、トレース情報検出部３２
は、ステータス情報からトレース情報が検出されたか否
かを判断する（ステップＳＰ３）。今度は、ＰＣ１５ａ
の値（「ｆｆｆｆ１０００」ｈ）及びＪＡＬ命令に関す
るトレース情報が検出されるが（図５（ａ）参照）、Ｐ
Ｃ１５ａの値（「ｆｆｆｆ１０００」ｈ）はトリガ・ア
ドレスＴＡ１（「ｆｆｆｆ０２０２」ｈ）及びトリガ・
アドレスＴＡ２（「ｆｆｆｆ０２０８」ｈ）のいずれと
も一致せず、ＪＡＬ命令に関するトレース情報もトレー
ス条件ＴＣ１によってもマスクされないので（ステップ
ＳＰ４）、ＰＣ１５ａの値（「ｆｆｆｆ１０００」ｈ）
及びＪＡＬ命令に関するトレース情報に基づいて、ＪＡ
Ｌ命令を表すトレースコードＴＲＣＯＤＥ［１０００］
ｂのトレースパケットＴＰ（図３（４）及び図９第２段
参照）が生成される（ステップＳＰ５）。次に、トレー
スパケット生成部２２におけるトレースパケット長ＬＴ
Ｐの算出（ステップＳＰ６）、トレースバッファ制御部
２３におけるトレースパケットＴＰの書き込みの可否の
判断（ステップＳＰ７）が行われるが、トレースバッフ
ァ１７には１個のトレースパケットＴＰしか書き込まれ
ていないので、トレースバッファ制御部２３は、トレー
スバッファ１７のポインタで示された記憶領域へトレー
スパケットＴＰを書き込み（ステップＳＰ８）、ポイン
タの現在位置を更新する（ステップＳＰ９）。
【００４４】次に、アドレス検出部３１は、再びＰＣ１
５ａの値と、トリガ・アドレスＴＡ １及びＴＡ２とを比
較して、一致したか否かを判断し（ステップＳＰ１）、
トレース情報検出部３２は、ステータス情報からトレー
ス情報が検出されたか否かを判断する（ステップＳＰ
３）。今度は、ＰＣ１５ａの値（「ｆｆｆｆ１００６」
ｈ）及びＢＣＣ命令に関するトレース情報が検出される
（図５（ａ）参照）。ＰＣ１５ａの値（「ｆｆｆｆ１０
０６」ｈ）はトリガ・アドレスＴＡ１（「ｆｆｆｆ０２
０２」ｈ）及びトリガ・アドレスＴＡ２（「ｆｆｆｆ０
２０８」ｈ）のいずれとも一致しないが、ＢＣＣ命令に
関するトレース情報はトレース条件ＴＣ１によってマス
クされるので、トレースパケットＴＰは生成されない
（ステップＳＰ４及び図９参照）。これ以降、図５
（ａ）に示すサブルーチン１においてループ処理が繰り
返されている間はＢＣＣ命令が出力され続けるので、ス
テップＳＰ４の判断結果は「ＹＥＳ」のままであり、ト
レースパケットＴＰは生成されない。そして、割り込み
入力があると、ループ処理から抜け、ＰＣ１５ａの値
（「ｆｆｆｆ１００４」ｈ）及びＩＮＴ命令に関するト
レース情報が検出される（図５（ｂ）参照）。これによ
り、ステップＳＰ４の判断結果が「ＮＯ」となり、ＰＣ
１５ａの値（「ｆｆｆｆ１００４」ｈ）及びＩＮＴ命令
に関するトレース情報に基づいて、ＩＮＴ命令を表すト
レースコードＴＲＣＯＤＥ［１０１０］ｂのトレースパ
ケットＴＰ（図３（４）及び図９第４段参照。）が生成
される（ステップＳＰ５）。この後、ステップＳＰ６〜
ステップＳＰ９の処理がなされる。以上説明したステッ
プＳＰ１〜ＳＰ９の処理が行われている間、トレースデ
ータ出力部２４は、トレースパケットバッファ１７から
１ビットずつ出力されるシリアルのトレースパケットＴ
Ｐを４ビットのシリアルのトレースデータに変換してエ
ミュレータ１３に供給する。これにより、エミュレータ
１３は、トレース手段１６から供給されたトレースデー
タをトレースメモリ１３ａに記憶する。
５ａの値と、トリガ・アドレスＴＡ １及びＴＡ２とを比
較して、一致したか否かを判断し（ステップＳＰ１）、
トレース情報検出部３２は、ステータス情報からトレー
ス情報が検出されたか否かを判断する（ステップＳＰ
３）。今度は、ＰＣ１５ａの値（「ｆｆｆｆ１００６」
ｈ）及びＢＣＣ命令に関するトレース情報が検出される
（図５（ａ）参照）。ＰＣ１５ａの値（「ｆｆｆｆ１０
０６」ｈ）はトリガ・アドレスＴＡ１（「ｆｆｆｆ０２
０２」ｈ）及びトリガ・アドレスＴＡ２（「ｆｆｆｆ０
２０８」ｈ）のいずれとも一致しないが、ＢＣＣ命令に
関するトレース情報はトレース条件ＴＣ１によってマス
クされるので、トレースパケットＴＰは生成されない
（ステップＳＰ４及び図９参照）。これ以降、図５
（ａ）に示すサブルーチン１においてループ処理が繰り
返されている間はＢＣＣ命令が出力され続けるので、ス
テップＳＰ４の判断結果は「ＹＥＳ」のままであり、ト
レースパケットＴＰは生成されない。そして、割り込み
入力があると、ループ処理から抜け、ＰＣ１５ａの値
（「ｆｆｆｆ１００４」ｈ）及びＩＮＴ命令に関するト
レース情報が検出される（図５（ｂ）参照）。これによ
り、ステップＳＰ４の判断結果が「ＮＯ」となり、ＰＣ
１５ａの値（「ｆｆｆｆ１００４」ｈ）及びＩＮＴ命令
に関するトレース情報に基づいて、ＩＮＴ命令を表すト
レースコードＴＲＣＯＤＥ［１０１０］ｂのトレースパ
ケットＴＰ（図３（４）及び図９第４段参照。）が生成
される（ステップＳＰ５）。この後、ステップＳＰ６〜
ステップＳＰ９の処理がなされる。以上説明したステッ
プＳＰ１〜ＳＰ９の処理が行われている間、トレースデ
ータ出力部２４は、トレースパケットバッファ１７から
１ビットずつ出力されるシリアルのトレースパケットＴ
Ｐを４ビットのシリアルのトレースデータに変換してエ
ミュレータ１３に供給する。これにより、エミュレータ
１３は、トレース手段１６から供給されたトレースデー
タをトレースメモリ１３ａに記憶する。
【００４５】以上説明した処理が繰り返されると、トレ
ースバッファ１７においては、トレースパケットＴＰが
書き込まれると共に、シリアルのトレースパケットＴＰ
が１ビットずつ出力され、トレースデータ出力部２４に
おいて４ビットのシリアルのトレースデータに変換され
てエミュレータ１３に供給され、トレースメモリ１３ａ
の所定の記憶領域に書き込まれていく。この場合、トレ
ース条件マスク部３４においてトレース条件ＴＣ１に基
づいて不要なトレース情報をマスクせず、トレース情報
検出部３２において検出されるすべてのトレース情報か
らトレースパケットＴＰを生成すると、割り込み入力が
あるまでは、図１０に示すように、サブルーチン１のル
ープ処理に対応した多量のトレースパケットＴＰが生成
される。しかし、トレースバッファ１７の記憶容量が４
００ビットであると共に、１回の処理で書き込まれるト
レースパケットＴＰのビット数が８ビット、１６ビッ
ト、４８ビット、５６ビット又は８８ビットであるのに
対し、１回の処理で読み出されるトレースデータのビッ
ト数が４ビットであるので、ビット長が４８ビットのト
レースパケットＴＰが９回連続して生成されると、９個
目のビット長が４８ビットのトレースパケットＴＰを書
き込む際には、ポインタの現在位置の方がトレースパケ
ットＴＰのビット長ＬＴＰより小さくなってしまう。こ
れにより、ステップＳＰ７の判断結果が「ＮＯ」とな
り、ステップＳＰ１０〜ＳＰ１３において、後述するオ
ーバーフローパケットＯＦＰの生成処理等がなされるこ
とになる。これに対し、この実施例では、トレース条件
マスク部３４においてトレース条件ＴＣ１に基づいて不
要なトレース情報であるＢＣＣ命令に関するトレース情
報をマスクしているので、図９の１点鎖線より上側に示
すように、サブルーチン１のトレース中には８個のトレ
ースパケットＴＰしか生成されず、このため、トレース
バッファ１７がオーバーフローすることはない。したが
って、操作者が所望のトレース情報をリアルタイムです
べて獲得することができ、エミュレータ１３によりサブ
ルーチン１のデバッグ等を行うことができる。
ースバッファ１７においては、トレースパケットＴＰが
書き込まれると共に、シリアルのトレースパケットＴＰ
が１ビットずつ出力され、トレースデータ出力部２４に
おいて４ビットのシリアルのトレースデータに変換され
てエミュレータ１３に供給され、トレースメモリ１３ａ
の所定の記憶領域に書き込まれていく。この場合、トレ
ース条件マスク部３４においてトレース条件ＴＣ１に基
づいて不要なトレース情報をマスクせず、トレース情報
検出部３２において検出されるすべてのトレース情報か
らトレースパケットＴＰを生成すると、割り込み入力が
あるまでは、図１０に示すように、サブルーチン１のル
ープ処理に対応した多量のトレースパケットＴＰが生成
される。しかし、トレースバッファ１７の記憶容量が４
００ビットであると共に、１回の処理で書き込まれるト
レースパケットＴＰのビット数が８ビット、１６ビッ
ト、４８ビット、５６ビット又は８８ビットであるのに
対し、１回の処理で読み出されるトレースデータのビッ
ト数が４ビットであるので、ビット長が４８ビットのト
レースパケットＴＰが９回連続して生成されると、９個
目のビット長が４８ビットのトレースパケットＴＰを書
き込む際には、ポインタの現在位置の方がトレースパケ
ットＴＰのビット長ＬＴＰより小さくなってしまう。こ
れにより、ステップＳＰ７の判断結果が「ＮＯ」とな
り、ステップＳＰ１０〜ＳＰ１３において、後述するオ
ーバーフローパケットＯＦＰの生成処理等がなされるこ
とになる。これに対し、この実施例では、トレース条件
マスク部３４においてトレース条件ＴＣ１に基づいて不
要なトレース情報であるＢＣＣ命令に関するトレース情
報をマスクしているので、図９の１点鎖線より上側に示
すように、サブルーチン１のトレース中には８個のトレ
ースパケットＴＰしか生成されず、このため、トレース
バッファ１７がオーバーフローすることはない。したが
って、操作者が所望のトレース情報をリアルタイムです
べて獲得することができ、エミュレータ１３によりサブ
ルーチン１のデバッグ等を行うことができる。
【００４６】次に、アドレス検出部３１において検出さ
れたＰＣ１５ａの値が（「ｆｆｆｆ０２０８」ｈ）にな
る、即ち、トリガ・アドレスＴＡ２（「ｆｆｆｆ０２０
８」ｈ）と一致すると、ステップＳＰ１の判断結果が
「ＹＥＳ」となるので、アドレス検出部３１は、その旨
を示す制御信号をトレース条件切換部３３に供給する。
これにより、トレース条件切換部３３は、アドレス検出
部３１から供給された制御信号に基づいて、トレース条
件レジスタ２５から供給されたトレース条件ＴＣ ２をト
レース条件マスク部３４に供給する（ステップＳＰ
２）。これ以降、上記したサブルーチン１のトレースと
同様、ステップＳＰ３〜ＳＰ９の処理が繰り返される
が、トレース条件ＴＣ２は、ＪＡＬ命令、ＪＭＰ命令、
ＢＣＣ命令、ＩＮＴ命令、ＲＥＴＩ命令及びＪＲ命令の
みのトレースを指示するものであり、ＢＣＣＮＴ命令に
関するトレース情報はトレース条件マスク部３４におい
てマスクされ、それに対応したトレースパケットＴＰは
生成されない（図９の１点鎖線下側及び図１０参照）。
したがって、図９の１点鎖線より下側に示すように、サ
ブルーチン２のトレース中には６個のトレースパケット
ＴＰしか生成されないため、トレースバッファ１７がオ
ーバーフローすることはない。これにより、操作者が所
望のトレース情報をリアルタイムですべて獲得すること
ができ、エミュレータ１３によりサブルーチン２のデバ
ッグ等を行うことができる。
れたＰＣ１５ａの値が（「ｆｆｆｆ０２０８」ｈ）にな
る、即ち、トリガ・アドレスＴＡ２（「ｆｆｆｆ０２０
８」ｈ）と一致すると、ステップＳＰ１の判断結果が
「ＹＥＳ」となるので、アドレス検出部３１は、その旨
を示す制御信号をトレース条件切換部３３に供給する。
これにより、トレース条件切換部３３は、アドレス検出
部３１から供給された制御信号に基づいて、トレース条
件レジスタ２５から供給されたトレース条件ＴＣ ２をト
レース条件マスク部３４に供給する（ステップＳＰ
２）。これ以降、上記したサブルーチン１のトレースと
同様、ステップＳＰ３〜ＳＰ９の処理が繰り返される
が、トレース条件ＴＣ２は、ＪＡＬ命令、ＪＭＰ命令、
ＢＣＣ命令、ＩＮＴ命令、ＲＥＴＩ命令及びＪＲ命令の
みのトレースを指示するものであり、ＢＣＣＮＴ命令に
関するトレース情報はトレース条件マスク部３４におい
てマスクされ、それに対応したトレースパケットＴＰは
生成されない（図９の１点鎖線下側及び図１０参照）。
したがって、図９の１点鎖線より下側に示すように、サ
ブルーチン２のトレース中には６個のトレースパケット
ＴＰしか生成されないため、トレースバッファ１７がオ
ーバーフローすることはない。これにより、操作者が所
望のトレース情報をリアルタイムですべて獲得すること
ができ、エミュレータ１３によりサブルーチン２のデバ
ッグ等を行うことができる。
【００４７】次に、上記したトリガ・アドレス及びトリ
ガ条件の設定にもかかわらず、トレースバッファ１７が
オーバーフローした場合の処理について説明する。トレ
ースバッファ１７のポインタの現在位置の方がトレース
パケットＴＰのビット長ＬＴＰより小さくなる、即ち、
差のビット数が負の数になると、ステップＳＰ７の判断
結果が「ＮＯ」となる。そこで、トレースバッファ制御
部２３は、オーバーフローパケットＯＦＰが既に書き込
み済かを判断する（ステップＳＰ１０）。この判断は、
例えば、トレースバッファ制御部２３内部にオーバーフ
ローパケットＯＦＰが書き込み済の場合に１にセットさ
れるフラグを設けておき、そのフラグが１にセットされ
ているか否かによる。ステップＳＰ１０の判断結果が
「ＹＥＳ」の場合、即ち、オーバーフローパケットＯＦ
Ｐが既に書き込み済の場合には、トレースバッファ制御
部２３は、トレース検出部２１にその旨を報知する。こ
れにより、トレース検出部２１は、再びステータス情報
から検出されたアドレスがトリガアドレスに一致するか
否かを判断する（ステップＳＰ１）。一方、ステップＳ
Ｐ１０の判断結果が「ＮＯ」の場合、即ち、オーバーフ
ローパケットＯＦＰがまだ書き込まれていない場合に
は、トレースバッファ制御部２３は、オーバーフローパ
ケットＯＦＰの書き込みが可能か否か判断する（ステッ
プＳＰ１１）。ステップＳＰ１１の判断結果が「ＹＥ
Ｓ」の場合には、トレースバッファ制御部２３は、ステ
ップＳＰ１２へ進む。一方、ステップＳＰ１１の判断結
果が「ＮＯ」の場合には、トレースバッファ制御部２３
は、同判断を繰り返す。そして、トレースデータ出力部
２４によるトレースバッファ１７からのトレースデータ
の読み出し処理により、ポインタの現在位置が８以上と
なると、ステップＳＰ１１の判断結果が「ＹＥＳ」とな
る。ステップＳＰ１２では、トレースバッファ制御部２
３は、図３（１）に示すフォーマットを有する８ビット
のオーバーフローパケットＯＦＰを生成して上記ポイン
タで示された記憶領域に書き込む。次に、トレースバッ
ファ制御部２３は、トレースバッファ１７におけるポイ
ンタの現在位置を更新した後、トレース検出部２１にそ
の旨を報知する（ステップＳＰ１３）。これにより、ト
レース検出部２１は、再びステータス情報から検出され
たアドレスがトリガアドレスに一致するか否かを判断す
る（ステップＳＰ１）。
ガ条件の設定にもかかわらず、トレースバッファ１７が
オーバーフローした場合の処理について説明する。トレ
ースバッファ１７のポインタの現在位置の方がトレース
パケットＴＰのビット長ＬＴＰより小さくなる、即ち、
差のビット数が負の数になると、ステップＳＰ７の判断
結果が「ＮＯ」となる。そこで、トレースバッファ制御
部２３は、オーバーフローパケットＯＦＰが既に書き込
み済かを判断する（ステップＳＰ１０）。この判断は、
例えば、トレースバッファ制御部２３内部にオーバーフ
ローパケットＯＦＰが書き込み済の場合に１にセットさ
れるフラグを設けておき、そのフラグが１にセットされ
ているか否かによる。ステップＳＰ１０の判断結果が
「ＹＥＳ」の場合、即ち、オーバーフローパケットＯＦ
Ｐが既に書き込み済の場合には、トレースバッファ制御
部２３は、トレース検出部２１にその旨を報知する。こ
れにより、トレース検出部２１は、再びステータス情報
から検出されたアドレスがトリガアドレスに一致するか
否かを判断する（ステップＳＰ１）。一方、ステップＳ
Ｐ１０の判断結果が「ＮＯ」の場合、即ち、オーバーフ
ローパケットＯＦＰがまだ書き込まれていない場合に
は、トレースバッファ制御部２３は、オーバーフローパ
ケットＯＦＰの書き込みが可能か否か判断する（ステッ
プＳＰ１１）。ステップＳＰ１１の判断結果が「ＹＥ
Ｓ」の場合には、トレースバッファ制御部２３は、ステ
ップＳＰ１２へ進む。一方、ステップＳＰ１１の判断結
果が「ＮＯ」の場合には、トレースバッファ制御部２３
は、同判断を繰り返す。そして、トレースデータ出力部
２４によるトレースバッファ１７からのトレースデータ
の読み出し処理により、ポインタの現在位置が８以上と
なると、ステップＳＰ１１の判断結果が「ＹＥＳ」とな
る。ステップＳＰ１２では、トレースバッファ制御部２
３は、図３（１）に示すフォーマットを有する８ビット
のオーバーフローパケットＯＦＰを生成して上記ポイン
タで示された記憶領域に書き込む。次に、トレースバッ
ファ制御部２３は、トレースバッファ１７におけるポイ
ンタの現在位置を更新した後、トレース検出部２１にそ
の旨を報知する（ステップＳＰ１３）。これにより、ト
レース検出部２１は、再びステータス情報から検出され
たアドレスがトリガアドレスに一致するか否かを判断す
る（ステップＳＰ１）。
【００４８】このように、この例の構成によれば、ＣＰ
Ｕチップ１２内部にトレース手段１６及びトレースバッ
ファ１７を設けたので、２００ＭＨｚという高速度の動
作クロックでＣＰＵ１５が動作した場合でも、ＣＰＵ１
５の主記憶装置１１へのアクセスだけでなく、レジスタ
群１４や図示せぬキャッシュメモリへのアクセスについ
てもトレースできる。また、トレースデータは、トレー
スクロックＴＣＫ（２５ＭＨｚ）に同期してＬＳＢファ
ーストで４ビットずつシリアルで出力して、エミュレー
タ１３に供給しているので、端子数はクロック用の端子
を含めて５個で良い。さらに、エミュレータ１３からト
レース手段１６を構成する各レジスタ２５〜２９への各
種データの供給についても、図１においては便宜的に各
レジスタ毎に端子を示しているが、トレース手段１６内
部にセレクタ等を設ければ、端子数は数個で良い。した
がって、プログラム検査専用に設ける必要のある端子数
は１０個前後で良く、実際にターゲットシステムに組み
込まれるＣＰＵチップと内部構造や端子数が同一のＣＰ
Ｕチップでプログラム検査を行うことができる。
Ｕチップ１２内部にトレース手段１６及びトレースバッ
ファ１７を設けたので、２００ＭＨｚという高速度の動
作クロックでＣＰＵ１５が動作した場合でも、ＣＰＵ１
５の主記憶装置１１へのアクセスだけでなく、レジスタ
群１４や図示せぬキャッシュメモリへのアクセスについ
てもトレースできる。また、トレースデータは、トレー
スクロックＴＣＫ（２５ＭＨｚ）に同期してＬＳＢファ
ーストで４ビットずつシリアルで出力して、エミュレー
タ１３に供給しているので、端子数はクロック用の端子
を含めて５個で良い。さらに、エミュレータ１３からト
レース手段１６を構成する各レジスタ２５〜２９への各
種データの供給についても、図１においては便宜的に各
レジスタ毎に端子を示しているが、トレース手段１６内
部にセレクタ等を設ければ、端子数は数個で良い。した
がって、プログラム検査専用に設ける必要のある端子数
は１０個前後で良く、実際にターゲットシステムに組み
込まれるＣＰＵチップと内部構造や端子数が同一のＣＰ
Ｕチップでプログラム検査を行うことができる。
【００４９】ところで、上記実施例と同様に図４〜図６
に示すターゲットプログラムのサブルーチン１及び２に
ついて従来のようにアドレス範囲だけを指定してトレー
ス処理した場合、サブルーチン１（アドレス範囲「ｆｆ
ｆｆ１０００〜ｆｆｆｆ１００ａ」ｈ、割り込み処理ル
ーチンも含めると、アドレス範囲「ｆｆｆｆ７０００〜
ｆｆｆｆ７２ｆａ」ｈも要指定）については、図１１に
示すように、条件分岐命令が高頻度で発生するループ処
理が含まれているため、容易にオーバーフローしてしま
う。これにより、ループ処理の中の条件分岐命令は単純
な繰り返しであるからすべてのトレース情報を獲得する
必要がないにもかかわらず、すべて獲得してしまう場合
があり、これに対し、不要なトレース情報が獲得された
ためにトレースバッファ１７がオーバーフローして割り
込み処理への分岐に関するトレース情報を獲得できなく
なってしまう場合がある。一方、サブルーチン２（アド
レス範囲「ｆｆｆｆ２０００〜ｆｆｆｆ２０１８」ｈ）
については、図１２に示すように、分岐命令が短期間で
高頻度で発生するため、オーバーフローする可能性が高
い。したがって、場合によっては、デバッグにとって重
要な分岐命令に関するトレース情報がトレースバッファ
１７のオーバーフローによって獲得できなくなってしま
う危険性がある。これに対し、この例の構成によれば、
操作者がエミュレータ１３の図示せぬテンキーや操作ボ
タンを操作して、トリガ・アドレスＴＡ１及びＴＡ２並
びにトレース条件ＴＣ１及びＴＣ２を入力することがで
きるので、従来のような単にトレースすべきアドレス範
囲を指定する場合に比べて、きめ細かな設定ができ、操
作者が希望するトレース情報だけを獲得することができ
る。これにより、トレースバッファ１７がオーバーフロ
ーする頻度を低くすることができ、リアルタイムでトレ
ース処理を行うことができる。さらに、トリガ・アドレ
スＴＡ１及びＴＡ２並びにトレース条件ＴＣ１及びＴＣ
２は、操作者がエミュレータ１３の図示せぬテンキーや
操作ボタンを操作して容易に入力できるので、一旦設定
されたトリガ・アドレスＴＡ１及びＴＡ２並びにトレー
ス条件ＴＣ１及びＴＣ２に基づいたトレース処理により
得られたトレースデータを用いてデバッグ等を行った
後、トリガ・アドレスＴＡ１及びＴＡ２並びにトレース
条件ＴＣ１及びＴＣ２を設定し直して再びトレース処理
を行うことが容易にできる。したがって、プログラム検
査が迅速・容易に行うことができる。
に示すターゲットプログラムのサブルーチン１及び２に
ついて従来のようにアドレス範囲だけを指定してトレー
ス処理した場合、サブルーチン１（アドレス範囲「ｆｆ
ｆｆ１０００〜ｆｆｆｆ１００ａ」ｈ、割り込み処理ル
ーチンも含めると、アドレス範囲「ｆｆｆｆ７０００〜
ｆｆｆｆ７２ｆａ」ｈも要指定）については、図１１に
示すように、条件分岐命令が高頻度で発生するループ処
理が含まれているため、容易にオーバーフローしてしま
う。これにより、ループ処理の中の条件分岐命令は単純
な繰り返しであるからすべてのトレース情報を獲得する
必要がないにもかかわらず、すべて獲得してしまう場合
があり、これに対し、不要なトレース情報が獲得された
ためにトレースバッファ１７がオーバーフローして割り
込み処理への分岐に関するトレース情報を獲得できなく
なってしまう場合がある。一方、サブルーチン２（アド
レス範囲「ｆｆｆｆ２０００〜ｆｆｆｆ２０１８」ｈ）
については、図１２に示すように、分岐命令が短期間で
高頻度で発生するため、オーバーフローする可能性が高
い。したがって、場合によっては、デバッグにとって重
要な分岐命令に関するトレース情報がトレースバッファ
１７のオーバーフローによって獲得できなくなってしま
う危険性がある。これに対し、この例の構成によれば、
操作者がエミュレータ１３の図示せぬテンキーや操作ボ
タンを操作して、トリガ・アドレスＴＡ１及びＴＡ２並
びにトレース条件ＴＣ１及びＴＣ２を入力することがで
きるので、従来のような単にトレースすべきアドレス範
囲を指定する場合に比べて、きめ細かな設定ができ、操
作者が希望するトレース情報だけを獲得することができ
る。これにより、トレースバッファ１７がオーバーフロ
ーする頻度を低くすることができ、リアルタイムでトレ
ース処理を行うことができる。さらに、トリガ・アドレ
スＴＡ１及びＴＡ２並びにトレース条件ＴＣ１及びＴＣ
２は、操作者がエミュレータ１３の図示せぬテンキーや
操作ボタンを操作して容易に入力できるので、一旦設定
されたトリガ・アドレスＴＡ１及びＴＡ２並びにトレー
ス条件ＴＣ１及びＴＣ２に基づいたトレース処理により
得られたトレースデータを用いてデバッグ等を行った
後、トリガ・アドレスＴＡ１及びＴＡ２並びにトレース
条件ＴＣ１及びＴＣ２を設定し直して再びトレース処理
を行うことが容易にできる。したがって、プログラム検
査が迅速・容易に行うことができる。
【００５０】さらに、この例の構成によれば、トレース
バッファ１７においては、トレースに従ってトレースパ
ケットＴＰが書き込まれると共に、４ビットずつに分割
されたトレースパケットＴＰが順次読み出されてエミュ
レータ１３に供給され、トレースメモリ１３ａに記憶さ
れていくので、トレースバッファ１７がオーバーフロー
するまでの時間を長くすることができる。また、トレー
スバッファ１７がオーバーフローしても、従来のよう
に、ＣＰＵ１５の動作を停止させることがなく、実使用
状態でのアクセス履歴やレジスタの内容などのトレース
が可能になる。さらに、トレースバッファ１７がオーバ
ーフローしてトレースパケットＴＰが連続的に保存でき
なくなった場合には、その旨を示すオーバーフローパケ
ットＯＦＰを生成してトレースバッファ１７に書き込ん
でいる。したがって、トレースメモリ１３ａに記憶され
たトレースパケットＴＰからターゲットプログラムの実
行状況が正確に把握できると共に、どの箇所でトレース
が中断されたかを判断することができる。これにより、
ターゲットプログラムにバグ等の問題点があった場合に
は、具体的にどの箇所にバグなどがあるかが確認でき、
ターゲットプログラムの検査を簡単・迅速に行うことが
できる。また、本実施例においては、トレースバッファ
１７にトレースパケットＴＰが書き込める領域が確保で
きると、次のトレース情報を獲得してトレースパケット
ＴＰに変換した後、トレースバッファ１７に書き込むこ
とができる。したがって、トレース処理を中断している
時間が短くて済む。これにより、獲得できるトレース情
報の間隔を短くすることができる。
バッファ１７においては、トレースに従ってトレースパ
ケットＴＰが書き込まれると共に、４ビットずつに分割
されたトレースパケットＴＰが順次読み出されてエミュ
レータ１３に供給され、トレースメモリ１３ａに記憶さ
れていくので、トレースバッファ１７がオーバーフロー
するまでの時間を長くすることができる。また、トレー
スバッファ１７がオーバーフローしても、従来のよう
に、ＣＰＵ１５の動作を停止させることがなく、実使用
状態でのアクセス履歴やレジスタの内容などのトレース
が可能になる。さらに、トレースバッファ１７がオーバ
ーフローしてトレースパケットＴＰが連続的に保存でき
なくなった場合には、その旨を示すオーバーフローパケ
ットＯＦＰを生成してトレースバッファ１７に書き込ん
でいる。したがって、トレースメモリ１３ａに記憶され
たトレースパケットＴＰからターゲットプログラムの実
行状況が正確に把握できると共に、どの箇所でトレース
が中断されたかを判断することができる。これにより、
ターゲットプログラムにバグ等の問題点があった場合に
は、具体的にどの箇所にバグなどがあるかが確認でき、
ターゲットプログラムの検査を簡単・迅速に行うことが
できる。また、本実施例においては、トレースバッファ
１７にトレースパケットＴＰが書き込める領域が確保で
きると、次のトレース情報を獲得してトレースパケット
ＴＰに変換した後、トレースバッファ１７に書き込むこ
とができる。したがって、トレース処理を中断している
時間が短くて済む。これにより、獲得できるトレース情
報の間隔を短くすることができる。
【００５１】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、アドレス検出部３１は、トリガ・
アドレス・レジスタ２７及び２８からそれぞれ供給され
るトリガ・アドレスＴＡ１及びＴＡ２に一致するアドレ
ス（即ち、ＰＣ１５ａの値）をＣＰＵ１５から供給され
るステータス情報から順次検出する例を示したが、これ
に限定されない。アドレス検出部３１がステータス情報
から検出するのは、ＰＣ１５ａの値だけでなく、例え
ば、ＣＰＵ１５がアクセスしたアドレスやデータの値
（これらとＰＣ１５ａの値を総称してイベントと呼ぶ）
でも良い。この場合、トリガ・アドレス・レジスタ２７
及び２８にも、操作者が希望するイベントが設定される
ものとする。さらに、トレース条件の切り換えは、イベ
ントの検出に限らず、なんらかのタイミングの検出に応
じてするようにしても良く、さらにあるトレース条件が
有効となる始期だけでなく終期、即ち、当該トレース条
件が有効となる範囲を指定するようにしても良い。ま
た、上述した実施例においては、トレース条件は予めト
レース条件レジスタ２５及び２６に設定されている例を
示したが、これに限定されない。例えば、トレース処理
動作をリアルタイムでモニタできる手段を設け、何らか
のトラブルが発生した場合に、緊急処置としてトレース
条件を強制的に変更できるように構成しても良い。この
ような構成によれば、トレース処理中に発生頻度が極め
て低いトラブルがたまたま発生した場合でも、トレース
条件を強制的に変更することにより、当初マスクされる
はずのトレース情報を獲得することができ、トラブルの
原因を追及できる。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、アドレス検出部３１は、トリガ・
アドレス・レジスタ２７及び２８からそれぞれ供給され
るトリガ・アドレスＴＡ１及びＴＡ２に一致するアドレ
ス（即ち、ＰＣ１５ａの値）をＣＰＵ１５から供給され
るステータス情報から順次検出する例を示したが、これ
に限定されない。アドレス検出部３１がステータス情報
から検出するのは、ＰＣ１５ａの値だけでなく、例え
ば、ＣＰＵ１５がアクセスしたアドレスやデータの値
（これらとＰＣ１５ａの値を総称してイベントと呼ぶ）
でも良い。この場合、トリガ・アドレス・レジスタ２７
及び２８にも、操作者が希望するイベントが設定される
ものとする。さらに、トレース条件の切り換えは、イベ
ントの検出に限らず、なんらかのタイミングの検出に応
じてするようにしても良く、さらにあるトレース条件が
有効となる始期だけでなく終期、即ち、当該トレース条
件が有効となる範囲を指定するようにしても良い。ま
た、上述した実施例においては、トレース条件は予めト
レース条件レジスタ２５及び２６に設定されている例を
示したが、これに限定されない。例えば、トレース処理
動作をリアルタイムでモニタできる手段を設け、何らか
のトラブルが発生した場合に、緊急処置としてトレース
条件を強制的に変更できるように構成しても良い。この
ような構成によれば、トレース処理中に発生頻度が極め
て低いトラブルがたまたま発生した場合でも、トレース
条件を強制的に変更することにより、当初マスクされる
はずのトレース情報を獲得することができ、トラブルの
原因を追及できる。
【００５２】また、上述した実施例においては、トレー
スバッファ１７にトレースパケットＴＰが書き込み不可
能となった場合（図８に示すステップＳＰ７の判断結果
が「ＮＯ」となった場合の処理）、図８に示すステップ
ＳＰ１０〜ＳＰ１３の処理を行う例を示したが、これに
限定されない。例えば、トレースバッファ１７に記憶さ
れた全てのトレースデータを読み出してエミュレータ１
３に供給してトレースメモリ１３ａに記憶した後、トレ
ースバッファ１７にオーバーフローパケットＯＦＰを記
憶するように構成しても良い。また、トレースバッファ
１７にトレースパケットＴＰを記憶するだけの記憶容量
（第１の記憶容量）はないが、オーバーフローパケット
ＯＦＰを記憶するだけの記憶容量（第２の記憶容量）が
ある場合には、オーバーフローパケットＯＦＰをトレー
スバッファ１７に一時的に記憶し、第２の記憶容量がな
い場合には、トレースバッファ１７に第２の記憶容量が
できるまでトレースデータをエミュレータ１３に供給し
てトレースメモリ１３ａに記憶した後、オーバーフロー
パケットＯＦＰをトレースバッファ１７に記憶するよう
に構成しても良い。
スバッファ１７にトレースパケットＴＰが書き込み不可
能となった場合（図８に示すステップＳＰ７の判断結果
が「ＮＯ」となった場合の処理）、図８に示すステップ
ＳＰ１０〜ＳＰ１３の処理を行う例を示したが、これに
限定されない。例えば、トレースバッファ１７に記憶さ
れた全てのトレースデータを読み出してエミュレータ１
３に供給してトレースメモリ１３ａに記憶した後、トレ
ースバッファ１７にオーバーフローパケットＯＦＰを記
憶するように構成しても良い。また、トレースバッファ
１７にトレースパケットＴＰを記憶するだけの記憶容量
（第１の記憶容量）はないが、オーバーフローパケット
ＯＦＰを記憶するだけの記憶容量（第２の記憶容量）が
ある場合には、オーバーフローパケットＯＦＰをトレー
スバッファ１７に一時的に記憶し、第２の記憶容量がな
い場合には、トレースバッファ１７に第２の記憶容量が
できるまでトレースデータをエミュレータ１３に供給し
てトレースメモリ１３ａに記憶した後、オーバーフロー
パケットＯＦＰをトレースバッファ１７に記憶するよう
に構成しても良い。
【００５３】また、上述した実施例においては、ＣＰＵ
１５がターゲットプログラムのトリガアドレスで指定さ
れた領域を全て実行してトレース手段１６がトレース処
理を行う例を示したが、これに限定されない。ターゲッ
トプログラムは、通常、検査が終了した定型処理と当該
ターゲットプログラム固有で検査が終了していない非定
型処理から構成されている。このうち、定型処理につい
ては、ＣＰＵ１５が解釈せずに実行できる形態の命令で
構成することにより実行を高速で行うことができ、また
検査が終了しているためトレース処理を行う必要がな
い。これに対し、非定型処理は、当該ターゲットプログ
ラム固有であるから、ＣＰＵ１５が１命令ずつ解釈して
実行する必要があり、かつ、検査が終了していないた
め、トレース処理を行う必要がある。そこで、例えば、
ＣＰＵ１５がターゲットプログラムを定型処理について
は高速に実行し、非定型処理については１命令ずつ解釈
して実行し、これに並行して、トレース手段は、非定型
処理についてのみトレース処理を実行するように構成す
る。このような構成であれば、トレースパケットＴＰを
記憶するトレースバッファ１７がオーバーフローになる
頻度が少なくなり、これに伴ってトレース処理が中断さ
れる時間も短縮される。これにより、トレース処理を含
めたターゲットプログラムを検査する処理時間全体が短
くて済む。
１５がターゲットプログラムのトリガアドレスで指定さ
れた領域を全て実行してトレース手段１６がトレース処
理を行う例を示したが、これに限定されない。ターゲッ
トプログラムは、通常、検査が終了した定型処理と当該
ターゲットプログラム固有で検査が終了していない非定
型処理から構成されている。このうち、定型処理につい
ては、ＣＰＵ１５が解釈せずに実行できる形態の命令で
構成することにより実行を高速で行うことができ、また
検査が終了しているためトレース処理を行う必要がな
い。これに対し、非定型処理は、当該ターゲットプログ
ラム固有であるから、ＣＰＵ１５が１命令ずつ解釈して
実行する必要があり、かつ、検査が終了していないた
め、トレース処理を行う必要がある。そこで、例えば、
ＣＰＵ１５がターゲットプログラムを定型処理について
は高速に実行し、非定型処理については１命令ずつ解釈
して実行し、これに並行して、トレース手段は、非定型
処理についてのみトレース処理を実行するように構成す
る。このような構成であれば、トレースパケットＴＰを
記憶するトレースバッファ１７がオーバーフローになる
頻度が少なくなり、これに伴ってトレース処理が中断さ
れる時間も短縮される。これにより、トレース処理を含
めたターゲットプログラムを検査する処理時間全体が短
くて済む。
【００５４】また、上述した実施例においては、１回の
トレース処理についてのみの説明であるが、通常、バグ
などは何回かトレース処理を行わなければ完全には除去
できない。そこで、ターゲットプログラムのうち、前回
のトレース処理で問題が発生しなかった箇所については
今回はトレース処理を行わず、異常が発生した箇所や、
前回のトレース処理時にトレースバッファ１７がオーバ
ーフローしたためにトレースパケットＴＰがトレースバ
ッファ１７に記憶できなかった箇所について、重点的に
トレース処理して確実にトレースパケットＴＰを記憶す
る必要がある。そのためには、例えば、前回のトレース
情報等を所定の記憶手段に記憶しておくと共に、上記し
たユーザがトレース処理を希望する箇所を指定する。こ
れにより、ＣＰＵ１５は、ターゲットプログラムを実行
するが、正常に動作する箇所では処理を省き（例えば、
単にデータ記憶部１１ｂの所定箇所に記憶されたデータ
を、レジスタ群１４を構成するレジスタにロードした
り、データ記憶部１１ｂの他の記憶箇所や外部の機器に
転送する処理など）、前回のトレース情報に基づいて、
トレース処理がユーザによって指定された箇所を実行す
る直前の状態にレジスタ群１４やデータ記憶部１１ｂの
内容を設定し、直ちに当該指定箇所のトレース処理を実
行する。このような構成によれば、ターゲットプログラ
ムの検査を簡単・迅速に行うことができる。
トレース処理についてのみの説明であるが、通常、バグ
などは何回かトレース処理を行わなければ完全には除去
できない。そこで、ターゲットプログラムのうち、前回
のトレース処理で問題が発生しなかった箇所については
今回はトレース処理を行わず、異常が発生した箇所や、
前回のトレース処理時にトレースバッファ１７がオーバ
ーフローしたためにトレースパケットＴＰがトレースバ
ッファ１７に記憶できなかった箇所について、重点的に
トレース処理して確実にトレースパケットＴＰを記憶す
る必要がある。そのためには、例えば、前回のトレース
情報等を所定の記憶手段に記憶しておくと共に、上記し
たユーザがトレース処理を希望する箇所を指定する。こ
れにより、ＣＰＵ１５は、ターゲットプログラムを実行
するが、正常に動作する箇所では処理を省き（例えば、
単にデータ記憶部１１ｂの所定箇所に記憶されたデータ
を、レジスタ群１４を構成するレジスタにロードした
り、データ記憶部１１ｂの他の記憶箇所や外部の機器に
転送する処理など）、前回のトレース情報に基づいて、
トレース処理がユーザによって指定された箇所を実行す
る直前の状態にレジスタ群１４やデータ記憶部１１ｂの
内容を設定し、直ちに当該指定箇所のトレース処理を実
行する。このような構成によれば、ターゲットプログラ
ムの検査を簡単・迅速に行うことができる。
【００５５】さらに、上述した実施例においては、各手
段をハードウェアで構成した例を示したが、これに限定
されない。即ち、上記プログラム検査装置を、ＣＰＵ
と、サブＣＰＵと、ＲＯＭやＲＡＭ等の内部記憶装置
と、ＦＤＤ（フロッピー・ディスク・ドライバ）、ＨＤ
Ｄ（ハード・ディスク・ドライバ）、ＣＤ−ＲＯＭドラ
イバ等の外部記憶装置と、出力手段と、入力手段とを有
するコンピュータによって構成し、上記トレース検出部
２１、トレースパケット生成部２２、トレースバッファ
制御部２３、トレースデータ出力部２４をサブＣＰＵに
よって構成され、ＣＰＵ及びサブＣＰＵの機能がプログ
ラム検査プログラムとして、ＲＯＭ等の半導体メモリ
や、ＦＤ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体に記憶され
ていると構成しても良い。この場合、上記内部記憶装
置、あるいは外部記憶装置が主記憶装置１１、レジスタ
群１４、トレースバッファ１７、トレース条件レジスタ
２５及び２６、トリガ・アドレス・レジスタ２７及び２
８、レジスタ群２９となり、プログラム検査プログラム
は、記憶媒体からＣＰＵやサブＣＰＵに読み込まれ、Ｃ
ＰＵ及びサブＣＰＵの動作を制御する。サブＣＰＵは、
プログラム検査プログラムが起動されると、上記トレー
ス検出部２１、トレースパケット生成部２２、トレース
バッファ制御部２３、トレースデータ出力部２４として
機能し、プログラム検査プログラムの制御により、上記
した処理を実行するのである。
段をハードウェアで構成した例を示したが、これに限定
されない。即ち、上記プログラム検査装置を、ＣＰＵ
と、サブＣＰＵと、ＲＯＭやＲＡＭ等の内部記憶装置
と、ＦＤＤ（フロッピー・ディスク・ドライバ）、ＨＤ
Ｄ（ハード・ディスク・ドライバ）、ＣＤ−ＲＯＭドラ
イバ等の外部記憶装置と、出力手段と、入力手段とを有
するコンピュータによって構成し、上記トレース検出部
２１、トレースパケット生成部２２、トレースバッファ
制御部２３、トレースデータ出力部２４をサブＣＰＵに
よって構成され、ＣＰＵ及びサブＣＰＵの機能がプログ
ラム検査プログラムとして、ＲＯＭ等の半導体メモリ
や、ＦＤ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体に記憶され
ていると構成しても良い。この場合、上記内部記憶装
置、あるいは外部記憶装置が主記憶装置１１、レジスタ
群１４、トレースバッファ１７、トレース条件レジスタ
２５及び２６、トリガ・アドレス・レジスタ２７及び２
８、レジスタ群２９となり、プログラム検査プログラム
は、記憶媒体からＣＰＵやサブＣＰＵに読み込まれ、Ｃ
ＰＵ及びサブＣＰＵの動作を制御する。サブＣＰＵは、
プログラム検査プログラムが起動されると、上記トレー
ス検出部２１、トレースパケット生成部２２、トレース
バッファ制御部２３、トレースデータ出力部２４として
機能し、プログラム検査プログラムの制御により、上記
した処理を実行するのである。
【００５６】また、上述した実施例においては、トレー
スパケットのビット長を８ビット、１６ビット、４８ビ
ット、５６ビット又は８８ビットとする例を示したが、
これに限定されず、トレース情報やＰＣ１５ａのカウン
ト値及びオーバーフローしたことを示すことができる程
度のビット長であれば良いことはいうまでもない。さら
に、上述した実施例においては、トレースバッファ１７
を直列接続されたシフトレジスタで構成する例を示した
が、これに限定されず、半導体メモリで構成しても良
い。この構成によれば、同一の記憶容量ならばＣＰＵチ
ップ１２のチップ面積を低減でき、同じチップ面積であ
れば記憶容量を大きくすることができるので、獲得でき
るトレース情報の数を増加できる。
スパケットのビット長を８ビット、１６ビット、４８ビ
ット、５６ビット又は８８ビットとする例を示したが、
これに限定されず、トレース情報やＰＣ１５ａのカウン
ト値及びオーバーフローしたことを示すことができる程
度のビット長であれば良いことはいうまでもない。さら
に、上述した実施例においては、トレースバッファ１７
を直列接続されたシフトレジスタで構成する例を示した
が、これに限定されず、半導体メモリで構成しても良
い。この構成によれば、同一の記憶容量ならばＣＰＵチ
ップ１２のチップ面積を低減でき、同じチップ面積であ
れば記憶容量を大きくすることができるので、獲得でき
るトレース情報の数を増加できる。
【００５７】
【発明の効果】以上説明したように、この発明の構成に
よれば、実際にターゲットシステムに組み込まれるＣＰ
Ｕチップと内部構造や端子数が同一のＣＰＵチップを用
いた場合でも、リアルタイムでプログラムの検査に必要
なトレース情報が得られる。
よれば、実際にターゲットシステムに組み込まれるＣＰ
Ｕチップと内部構造や端子数が同一のＣＰＵチップを用
いた場合でも、リアルタイムでプログラムの検査に必要
なトレース情報が得られる。
【図１】この発明の一実施例であるプログラム検査装置
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図２】トレース検出部の構成を示すブロック図であ
る。
る。
【図３】７種類のトレースパケットのフォーマットを示
す図である。
す図である。
【図４】ターゲットプログラムのメインルーチンの一例
を示す図であり、（ａ）はプログラム、（ｂ）はプログ
ラムに対応したフローチャートである。
を示す図であり、（ａ）はプログラム、（ｂ）はプログ
ラムに対応したフローチャートである。
【図５】ターゲットプログラムのサブルーチン１の一例
を示す図であり、（ａ）はプログラム、（ｂ）は割り込
み処理ルーチンのプログラム、（ｃ）はプログラムに対
応したフローチャートである。
を示す図であり、（ａ）はプログラム、（ｂ）は割り込
み処理ルーチンのプログラム、（ｃ）はプログラムに対
応したフローチャートである。
【図６】ターゲットプログラムのサブルーチン２の一例
を示す図であり、（ａ）はプログラム、（ｂ）はサブル
ーチンＡのプログラム、（ｃ）はサブルーチンＢのプロ
グラム、（ｄ）はサブルーチンＣのプログラム、（ｅ）
はサブルーチンＤのプログラムである。
を示す図であり、（ａ）はプログラム、（ｂ）はサブル
ーチンＡのプログラム、（ｃ）はサブルーチンＢのプロ
グラム、（ｄ）はサブルーチンＣのプログラム、（ｅ）
はサブルーチンＤのプログラムである。
【図７】ターゲットプログラムのサブルーチン２に対応
したフローチャートである。
したフローチャートである。
【図８】同実施例におけるトレース手段の動作を表すフ
ローチャートである。
ローチャートである。
【図９】同実施例におけるトレース手段により図４〜図
６に示すターゲットプログラムについてトレース処理し
た結果生成されるトレースパケットＴＰの一例を示す図
である。
６に示すターゲットプログラムについてトレース処理し
た結果生成されるトレースパケットＴＰの一例を示す図
である。
【図１０】何等の制約もなく図４〜図６に示すターゲッ
トプログラムについてトレース処理した結果生成される
すべてのトレースパケットＴＰの一例を示す図である。
トプログラムについてトレース処理した結果生成される
すべてのトレースパケットＴＰの一例を示す図である。
【図１１】図１３に示すプログラム検査装置により図５
に示すターゲットプログラムのサブルーチン１について
トレース処理した結果生成されるトレースパケットＴＰ
の一例を示す図である。
に示すターゲットプログラムのサブルーチン１について
トレース処理した結果生成されるトレースパケットＴＰ
の一例を示す図である。
【図１２】図１３に示すプログラム検査装置により図６
に示すターゲットプログラムのサブルーチン２について
トレース処理した結果生成されるトレースパケットＴＰ
の一例を示す図である。
に示すターゲットプログラムのサブルーチン２について
トレース処理した結果生成されるトレースパケットＴＰ
の一例を示す図である。
【図１３】従来のプログラム検査装置の電気的構成例を
示すブロック図である。
示すブロック図である。
【図１４】同装置を構成するＲＯＭの記憶内容の一例を
示す図である。
示す図である。
１２ ＣＰＵチップ １３ａ トレースメモリ（第２の記憶手段） １５ ＣＰＵ（中央処理装置） １６ トレース手段 １７ トレースバッファ（第１の記憶手段） ２１ トレース検出部 ２２ トレースパケット生成部 ２３ トレースバッファ制御部 ２４ トレースデータ出力部 ２５，２６ トレース条件レジスタ（トレース条件
設定手段） ２７，２８ トリガ・アドレス・レジスタ（トレー
ス条件有効時期設定手段） ３１ アドレス検出部 ３２ トレース情報検出部 ３３ トレース条件切換部 ３４ トレース条件マスク部
設定手段） ２７，２８ トリガ・アドレス・レジスタ（トレー
ス条件有効時期設定手段） ３１ アドレス検出部 ３２ トレース情報検出部 ３３ トレース条件切換部 ３４ トレース条件マスク部
フロントページの続き (56)参考文献 特開 平８−314764（ＪＰ，Ａ) 特開 昭62−154148（ＪＰ，Ａ) 特開 平３−225535（ＪＰ，Ａ) 特開 平７−219807（ＪＰ，Ａ) 特開 平１−201740（ＪＰ，Ａ) 特開 平５−241892（ＪＰ，Ａ) 特開 平７−210422（ＪＰ，Ａ) 特開 平３−184135（ＪＰ，Ａ) 特開 平５−28037（ＪＰ，Ａ) 特開 平４−238549（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/36
Claims (23)
- 【請求項１】開発の対象であるシステムを構成する中央
処理装置によりプログラムを実行するステップと、 トレース検出手段の制御によりプログラム実行の履歴に
関するトトレース情報の中の所定のトレース情報のみの
獲得を指定するトレース条件を複数のトレース条件設定
手段に設定するステップと、 前記複数のトレース条件設定手段に対応して設けられ、
対応するトレース条件設定手段に設定されたトレース条
件が有効となる少なくとも始期を複数のトレース条件有
効時期設定手段に設定するステップと、 獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記憶手段に記憶するステップと、 プログラム検査手段内に設けられ、前記第１の記憶手段
に記憶された前記トレース情報を第２の記憶手段に読み
出して記憶するステップとを含み、 前記トレース情報に基づいて前記プログラムを検査する
プログラム検査方法であって、 前記プログラム実行に対応して前記トレース情報が供給
された場合、前記トレース検出手段が、前記複数のトレ
ース条件有効時期設定手段に設定された始期となる毎
に、前記トレース条件設定手段に設定されたトレース条
件に基づいて所定のトレース情報のみを獲得する第１の
処理と、 該第１の処理で獲得された前記トレース情報が前記第１
の記憶手段に記憶可能な記憶容量がある場合には、前記
トレースバッファ制御手段が前記トレース情報を前記第
１の記憶手段に一時的に記憶させた後、前記プログラム
検査手段が前記第１の記憶手段に記憶された前記トレー
ス情報を読み出し、前記第２の記憶手段に記憶させると
ともに、 前記記憶容量がない場合には、前記プログラム検査手段
が前記第１の記憶手段に記憶された全てのトレース情報
を読み出して前記第２の記憶手段に記憶させた後、前記
トレース情報が記憶不可能であったことを示す記憶不可
能情報を前記トレースバッファ制御手段が前記第１の記
憶手段に記憶させる第２の処理とを有することを特徴と
するプログラム検査方法。 - 【請求項２】開発の対象であるシステムを構成する中央
処理装置によりプログラムを実行するステップと、 トレース検出手段の制御によりプログラム実行の履歴に
関するトトレース情報の中の所定のトレース情報のみの
獲得を指定するトレース条件を複数のトレース条件設定
手段に設定するステップと、 前記複数のトレース条件設定手段に対応して設けられ、
対応するトレース条件設定手段に設定されたトレース条
件が有効となる少なくとも始期を複数のトレース条件有
効時期設定手段に設定するステップと、 トレース条件の強制変更をトレース条件変更強制手段に
指示するステップと、 獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記憶手段に記憶するステップと、 プログラム検査手段内に設けられ、前記第１の記憶手段
に記憶された前記トレース情報を第２の記憶手段に読み
出して記憶するステップとを含み、 前記トレース情報に基づいて前記プログラムを検査する
プログラム検査方法であって、 前記プログラム実行に対応して前記トレース情報が供給
された場合、前記トレース検出手段が、前記複数のトレ
ース条件有効時期設定手段により設定された始期となる
毎に、対応するトレース条件設定手段に設定されたトレ
ース条件に基づいて所定のトレース情報のみを獲得する
とともに、前記トレース条件変更強制手段の操作に応じ
て、トレース条件が現在有効となっているトレース条件
から他のトレース条件に変更され、該他のトレース条件
に基づいて所定のトレース情報のみを獲得する第１の処
理と、 該第１の処理で獲得されたトレース情報が前記第１の記
憶手段に記憶可能な記憶容量がある場合には、前記トレ
ースバッファ制御手段が前記トレース情報を前記第１の
記憶手段に一時的に記憶させた後、前記プログラム検査
手段が前記第１の記憶手段に記憶された前記トレース情
報を読み出し、前記第２の記憶手段に記憶するととも
に、 前記記憶容量がない場合には、前記プログラム検査手段
が前記第１の記憶手段に記憶された全てのトレース情報
を読み出して前記第２の記憶手段に記憶させた後、前記
トレース情報が記憶不可能であったことを示す記憶不可
能情報を前記トレースバッファ制御手段が前記第１の記
憶手段に記憶させる第２の処理とを有することを特徴と
するプログラム検査方法。 - 【請求項３】 前記第２の処理では、 前記第１の記憶手段に前記トレース情報が記憶可能な第
１の記憶容量がある場合には、前記トレース情報を前記
第１の記憶手段に一時的に記憶し、 前記第１の記憶容量がないが、前記第１の記憶手段に前
記トレース情報が記憶不可能であったことを示す記憶不
可能情報が記憶可能な第２の記憶容量がある場合には、
前記記憶不可能情報を前記第１の記憶手段に一時的に記
憶し、 前記第２の記憶容量がない場合には、前記第１の記憶手
段に前記第２の記憶容量ができるまで待機した後、前記
記憶不可能情報を記憶することを特徴とする請求項１又
は２記載のプログラム検査方法。 - 【請求項４】 前記第１の記憶手段は、複数個のフリッ
プフロップが直列接続されたシフトレジスタが複数個直
列接続されて構成され、前記トレース情報及び前記記憶
不可能情報が前記第１の記憶手段に記憶可能か否かは、
前記トレース情報及び前記記憶不可能情報のビット長
と、前記第１の記憶手段の次に記憶すべき情報の最下位
ビットのアドレスを示すポインタとを比較して判断する
ことを特徴とする請求項３記載のプログラム検査方法。 - 【請求項５】 前記第２の処理では、 前記第１の記憶手段に前記トレース情報が記憶可能な第
１の記憶容量がある場合には、前記トレース情報を前記
第１の記憶手段に一時的に記憶し、 前記第１の記憶容量がないが、前記第１の記憶手段に前
記トレース情報が記憶不可能であったことを示す記憶不
可能情報が記憶可能な第２の記憶容量がある場合には、
前記記憶不可能情報を前記第１の記憶手段に一時的に記
憶し、 前記第２の記憶容量がない場合には、前記第１の記憶手
段に前記第２の記憶容量ができるまで前記トレース情報
及び前記記憶不可能情報を読み出し、前記第２の記憶手
段に記憶した後、前記記憶不可能情報を記憶することを
特徴とする請求項１又は２記載のプログラム検査方法。 - 【請求項６】 前記第１の記憶手段は、半導体メモリに
より構成され、前記トレース情報及び前記記憶不可能情
報が前記第１の記憶手段に記憶可能か否かは、前記トレ
ース情報及び前記記憶不可能情報のビット長と、前記第
１の記憶手段の最大アドレスと次に記憶すべき情報の最
上位ビットのアドレスを示す第１のポインタとの差又は
前記第１の記憶手段の次に読み出すべき情報の最上位ビ
ットのアドレスを示す第２のポインタとを比較して判断
することを特徴とする請求項５記載のプログラム検査方
法。 - 【請求項７】 前記トレース情報は、割込・例外・分岐
がそれぞれ発生した時の分岐元のアドレス及び分岐先の
アドレス、アクセスしたデータの値又はデータが記憶さ
れたアドレスからなることを特徴とする請求項１乃至６
のいずれか１に記載のプログラム検査方法。 - 【請求項８】 前記第１の記憶手段は、前記プログラム
を実行する中央処理装置及び前記複数のトレース条件設
定手段と前記複数のトレース条件有効時期設定手段と前
記トレース検出手段と前記トレースバッファ制御手段と
同一のチップ内に形成されており、 前記第２の処理は、前記第１の記憶手段に記憶した前記
トレース情報をシリアルのトレース情報に変換して前記
第２の記憶手段に出力する ことを特徴とする請求項１乃
至７のいずれか１に記載のプログラム検査方法。 - 【請求項９】 開発の対象であるシステムを構成する中
央処理装置が実行すべきプログラムを実行すると共に、
その際のプログラム実行の履歴に関するトレース情報を
前記中央処理装置から獲得し、前記トレース情報に基づ
いて前記プログラムを検査するプログラム検査装置にお
いて、 前記トレース情報が記憶される第１及び第２の記憶手段
と、 前記トレース情報の中の所定のトレース情報のみの獲得
を指定するトレース条件を設定するための複数のトレー
ス条件設定手段と、 該複数のトレース条件設定手段に対応して設けられ、対
応するトレース条件設定手段に設定されたトレース条件
が有効となる少なくとも始期を設定するための複数のト
レース条件有効時期設定手段と、 前記プログラムが実行され、前記トレース情報が供給さ
れた場合、前記複数のトレース条件有効時期設定手段に
より設定された始期となる毎に、対応するトレース条件
設定手段に設定されたトレース条件に基づいて所定のト
レース情報のみを獲得し、該第１の処理で獲得されたト
レース情報について、前記第１の記憶手段に前記トレー
ス情報が記憶可能な記憶容量がある場合には、前記第１
の記憶手段に一時的に記憶した後、前記第１の記憶手段
に記憶された前記トレース情報を読み出し、前記第２の
記憶手段に記憶するとともに、前記記憶容量がない場合
には、前記第１の記憶手段に記憶された全てのトレース
情報を読み出して前記第２の記憶手段に記憶した後、前
記第１の記憶手段に前記トレース情報が記憶不可能であ
ったことを示す記憶不可能情報を記憶するトレース手段
とを備えてなることを特徴とするプログラム検査装置。 - 【請求項１０】 開発の対象であるシステムを構成する
中央処理装置が実行すべきプログラムを実行すると共
に、その際のプログラム実行の履歴に関するトレース情
報を前記中央処理装置から獲得し、前記トレース情報に
基づいて前記プログラムを検査するプログラム検査装置
において、 前記トレース情報が記憶される第１及び第２の記憶手段
と、 前記トレース情報の中の所定のトレース情報のみの獲得
を指定するトレース条件を設定するための複数のトレー
ス条件設定手段と、 該複数のトレース条件設定手段に対応して設けられ、対
応するトレース条件設定手段に設定されたトレース条件
が有効となる少なくとも始期を設定するための複数のト
レース条件有効時期設定手段と、 トレース条件の強制変更を指示するトレース条件変更強
制手段と、 前記プログラムが実行され、前記トレース情報が供給さ
れた場合、前記複数のトレース条件有効時期設定手段に
より設定された始期となる毎に、対応するトレース条件
設定手段に設定されたトレース条件に基づいて所定のト
レース情報のみを獲得するとともに、前記トレース条件
変更強制手段の操作に応じて、トレース条件が現在有効
となっているトレース条件から他のトレース条件に変更
され、該他のトレース条件に基づいて所定のトレース情
報のみを獲得し、該第１の処理で獲得されたトレース情
報について、前記第１の記憶手段に前記トレース情報が
記憶可能な記憶容量がある場合には、前記第１の記憶手
段に一時的に記憶した後、前記第１の記憶手段に記憶さ
れた前記トレース情報を読み出し、前記第２の記憶手段
に記憶するとともに、前記記憶容量がない場合には、前
記第１の記憶手段に記憶された全てのトレース情報を読
み出して前記第２の記憶手段に記憶した後、前記第１の
記憶手段に前記トレース情報が記憶不可能であったこと
を示す記憶不可能情報を記憶するトレース手段とを備え
てなることを特徴とするプログラム検査装置。 - 【請求項１１】 前記トレース手段は、前記第１の記憶
手段に前記トレース情報が記憶可能な第１の記憶容量が
ある場合には、前記トレース情報を前記第１の記憶手段
に一時的に記憶し、前記第１の記憶容量がないが、前記
第１の記憶手段に前記トレース情報が記憶不可能であっ
たことを示す記憶不可能情報が記憶可能な第２の記憶容
量がある場合には、前記記憶不可能情報を前記第１の記
憶手段に一時的に記憶し、前記第２の記憶容量がない場
合には、前記第１の記憶手段に前記第２の記憶容量がで
きるまで待機した後、前記記憶不可能情報を記憶するこ
とを特徴とする請求項９又は１０記載のプログラム検査
装置。 - 【請求項１２】 前記第１の記憶手段は、複数個のフリ
ップフロップが直列接続されたシフトレジスタが複数個
直列接続されて構成され、前記トレース情報及び前記記
憶不可能情報が前記第１の記憶手段に記憶可能か否か
は、前記トレース情報及び前記記憶不可能情報のビット
長と、前記第１の記憶手段の次に記憶すべき情報の最下
位ビットのアドレスを示すポインタとを比較して判断す
ることを特徴とする請求項１１記載のプログラム検査装
置。 - 【請求項１３】 前記トレース手段は、前記第１の記憶
手段に前記トレース情報が記憶可能な第１の記憶容量が
ある場合には、前記トレース情報を前記第１の記憶手段
に一時的に記憶し、前記第１の記憶容量がないが、前記
第１の記憶手段に前記トレース情報が記憶不可能であっ
たことを示す記憶不可能情報が記憶可能な第２の記憶容
量がある場合には、前記記憶不可能情報を前記第１の記
憶手段に一時的に記憶し、前記第２の記憶容量がない場
合には、前記第１の記憶手段に前記第２の記憶容量がで
きるまで前記トレース情報及び前記記憶不可能情報を読
み出し、前記第２の記憶手段に記憶した後、前記記憶不
可能情報を記憶することを特徴とする請求項９又は１０
記載のプログラム検査装置。 - 【請求項１４】 前記第１の記憶手段は、半導体メモリ
により構成され、前記トレース情報及び前記記憶不可能
情報が前記第１の記憶手段に記憶可能か否かは、前記ト
レース情報及び前記記憶不可能情報のビット長と、前記
第１の記憶手段の最大アドレスと次に記憶すべき情報の
最上位ビットのアドレスを示す第１のポインタとの差又
は前記第１の記憶手段の次に読み出すべき情報の最上位
ビットのアドレスを示す第２のポインタとを比較して判
断することを特徴とする請求項１３記載のプログラム検
査装置。 - 【請求項１５】 前記トレース情報は、割込・例外・分
岐がそれぞれ発生した時の分岐元のアドレス及び分岐先
のアドレス、アクセスしたデータの値又はデータが記憶
されたアドレスからなることを特徴とする請求項９乃至
１４のいずれか１に記載のプログラム検査装置。 - 【請求項１６】 前記第１の記憶手段は、前記プログラ
ムを実行する中央処理装置及び前記複数のトレース条件
設定手段と前記複数のトレース条件有効時期設定手段と
同一のチップ内に形成されていることを特徴とする請求
項９乃至１５のいずれか１に記載のプログラム検査装
置。 - 【請求項１７】開発の対象であるシステムを構成する中
央処理装置によりターゲットプログラムを実行するステ
ップと、 トレース検出手段の制御によりターゲットプログラム実
行の履歴に関するトトレース情報の中の所定のトレース
情報のみの獲得を指定するトレース条件を複数のトレー
ス条件設定手段に設定するステップと、 前記複数のトレース条件設定手段に対応して設けられ、
対応するトレース条件設定手段に設定されたトレース条
件が有効となる少なくとも始期を複数のトレース条件有
効時期設定手段に設定するステップと、 獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記憶手段に記憶するステップと、 ターゲットプログラム検査手段内に設けられ、前記第１
の記憶手段に記憶された前記トレース情報を第２の記憶
手段に読み出して記憶するステップとを含み、 前記トレ
ース情報に基づき前記ターゲットプログラムを検査する
ための検査プログラムを記憶したコンピュータ読み取り
可能な 記憶媒体であって、 前記ターゲットプログラム実行に対応して前記トレース
情報が供給された場合、前記複数のトレース条件有効時
期設定手段に設定された始期となる毎に、前記トレース
条件設定手段に設定されたトレース条件に基づいて所定
のトレース情報のみを獲得する処理を前記トレース検出
手段に実行させるための第１の処理プログラムと、前記 第１の処理で獲得された前記トレース情報が前記第
１の記憶手段に記憶可能な記憶容量がある場合には、前
記トレース情報を前記第１の記憶手段に一時的に記憶さ
せる処理を前記トレースバッファ制御手段に実行させた
後、前記第１の記憶手段に記憶された前記トレース情報
を読み出し、前記第２の記憶手段に記憶する処理を前記
プログラム検査手段に実行させるとともに、 前記記憶容量がない場合には、前記第１の記憶手段に記
憶された全てのトレース情報を読み出して前記第２の記
憶手段に記憶させる処理を前記プログラム検査手段に実
行させた後、前記トレース情報が記憶不可能であったこ
とを示す記憶不可能情報を前記第１の記憶手段に記憶す
るための処理を前記トレースバッファ制御手段に実行さ
せるための第２の処理プログラムとを有する検査プログ
ラムを記憶したコンピュータ読み取り可能な記憶媒体。 - 【請求項１８】開発の対象であるシステムを構成する中
央処理装置によりターゲットプログラムを実行するステ
ップと、 トレース検出手段の制御によりターゲットプログラム実
行の履歴に関するトトレース情報の中の所定のトレース
情報のみの獲得を指定するトレース条件を複数のトレー
ス条件設定手段に設定するステップと、 前記複数のトレース条件設定手段に対応して設けられ、
対応するトレース条件設定手段に設定されたトレース条
件が有効となる少なくとも始期を複数のトレース条件有
効時期設定手段に設定するステップと、 トレース条件の強制変更をトレース条件変更強制手段に
指示するステップと、 獲得した前記トレース情報をトレースバッファ制御手段
の制御により第１の記 憶手段に記憶するステップと、 ターゲットプログラム検査手段内に設けられ、前記第１
の記憶手段に記憶された前記トレース情報を第２の記憶
手段に読み出して記憶するステップとを含み、前記トレ
ース情報に基づき前記ターゲットプログラムを検査する
ための検査プログラムを記憶したコンピュータ読み取り
可能な 記憶媒体であって、 前記ターゲットプログラム実行に対応して前記トレース
情報が供給された場合、前記複数のトレース条件有効時
期設定手段に設定された始期となる毎に、前記トレース
条件設定手段に設定されたトレース条件に基づいて所定
のトレース情報のみを獲得するとともに、前記トレース
条件変更強制手段の操作に応じて、トレース条件が現在
有効となっているトレース条件から他のトレース条件に
変更され、該他のトレース条件に基づいて所定のトレー
ス情報のみを獲得する処理を前記トレース検出手段に実
行させるための第１の処理プログラムと、前記 第１の処理で獲得された前記トレース情報が前記第
１の記憶手段に記憶可能な記憶容量がある場合には、前
記トレース情報を前記第１の記憶手段に一時的に記憶さ
せる処理を前記トレースバッファ制御手段に実行させた
後、前記第１の記憶手段に記憶された前記トレース情報
を読み出し、前記第２の記憶手段に記憶する処理を前記
プログラム検査手段に実行させるとともに、 前記記憶容量がない場合には、前記第１の記憶手段に記
憶された全てのトレース情報を読み出して前記第２の記
憶手段に記憶させる処理を前記プログラム検査手段に実
行させた後、前記トレース情報が記憶不可能であったこ
とを示す記憶不可能情報を前記第１の記憶手段に記憶す
る処理を前記トレースバッファ制御手段に実行させるた
めの第２の処理プログラムとを有する検査プログラムを
記憶したコンピュータ読み取り可能な記憶媒体。 - 【請求項１９】 前記第２の処理プログラムは、 前記第１の記憶手段に前記トレース情報が記憶可能な第
１の記憶容量がある場合には、前記トレース情報を前記
第１の記憶手段に一時的に記憶し、 前記第１の記憶容量がないが、前記第１の記憶手段に前
記トレース情報が記憶不可能であったことを示す記憶不
可能情報が記憶可能な第２の記憶容量がある場合には、
前記記憶不可能情報を前記第１の記憶手段に一時的に記
憶し、 前記第２の記憶容量がない場合には、前記第１の記憶手
段に前記第２の記憶容量ができるまで待機した後、前記
記憶不可能情報を記憶する処理を前記トレースバッファ
制御手段に実行させるための請求項１７又は１８記載の
検査プログラムを記憶したコンピュータ読み取り可能な
記憶媒体。 - 【請求項２０】 前記第１の記憶手段は、複数個のフリ
ップフロップが直列接続されたシフトレジスタが複数個
直列接続されて構成され、 前記トレース情報及び前記記憶不可能情報が前記第１の
記憶手段に記憶可能か否かは、前記トレース情報及び前
記記憶不可能情報のビット長と、前記第１の記憶手段の
次に記憶すべき情報の最下位ビットのアドレスを示すポ
インタとを比較して判断する処理を前記トレース検出手
段に実行させるための請求項１９記載の検査プログラム
を記憶したコンピュータ読み取り可能な記憶媒体。 - 【請求項２１】 前記第２の処理プログラムは、 前記第１の記憶手段に前記トレース情報が記憶可能な第
１の記憶容量がある場合には、前記トレース情報を前記
第１の記憶手段に一時的に記憶し、 前記第１の記憶容量がないが、前記第１の記憶手段に前
記トレース情報が記憶不可能であったことを示す記憶不
可能情報が記憶可能な第２の記憶容量がある場合には、
前記記憶不可能情報を前記第１の記憶手段に一時的に記
憶し、 前記第２の記憶容量がない場合には、前記第１の記憶手
段に前記第２の記憶容量ができるまで前記トレース情報
及び前記記憶不可能情報を読み出し、前記第２の記憶手
段に記憶した後、前記記憶不可能情報を記憶する処理を
前記トレースバッファ制御手段に実行させるための請求
項１７又は１８記載の検査プログラムを記憶したコンピ
ュータ読み取り可能な記憶媒体。 - 【請求項２２】 半導体メモリにより構成された前記第
１の記憶手段に、前記トレース情報及び前記記憶不可能
情報が記憶可能か否かは、 前記トレース情報及び前記記憶不可能情報のビット長
と、 前記第１の記憶手段の最大アドレスと次に記憶すべき情
報の最上位ビットのアドレスを示す第１のポインタとの
差又は前記第１の記憶手段の次に読み出すべき情報の最
上位ビットのアドレスを示す第２のポインタとを比較し
て判断する処理を前記トレース検出手段に実行させるた
めの請求項２１記載の検査プログラムを記憶したコンピ
ュータ読み取り可能な記憶媒体。 - 【請求項２３】 割込・例外・分岐がそれぞれ発生した
時の分岐元のアドレス及び分岐先のアドレス、アクセス
したデータの値又はデータが記憶されたアドレスを前記
トレース情報として取得する処理を前記トレース検出手
段に実行させるための請求項１７乃至２２のいずれか１
に記載の検査プログラムを記憶したコンピュータ読み取
り可能な記憶媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27913398A JP3277900B2 (ja) | 1998-09-30 | 1998-09-30 | プログラム検査方法、プログラム検査装置及び、検査プログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
| EP99118893A EP0992912A3 (en) | 1998-09-30 | 1999-09-24 | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
| US09/407,565 US6467083B1 (en) | 1998-09-30 | 1999-09-28 | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27913398A JP3277900B2 (ja) | 1998-09-30 | 1998-09-30 | プログラム検査方法、プログラム検査装置及び、検査プログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
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