JP2003076578A - マイクロコンピュータ及びデバッグシステム並びにトレース情報収集方法 - Google Patents

Abstract

(57)【要約】 【課題】 分岐が連続した場合などにトレース情報を出
力しきれない、いわゆる取りこぼしが発生して、プログ
ラムのリアルタイムトレースに支障をきたす場合がある
という課題があった。 【解決手段】 所定の繰り返し回数で、予め設定したサ
ンプリング期間における評価対象プログラムの各実行過
程のトレース情報を生成し収集する収集手段と、各回ご
とにトレース情報を出力する出力手段と、収集手段によ
る繰り返し収集の全てが終了した時点で、出力手段がサ
ンプリング期間内で収集されるべき全てのトレース情報
を出力するように、各回ごとに収集したトレース情報の
うちいずれかを消去する間引き手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は実使用環境下でデ
バッグを行う場合に有効なマイクロコンピュータに係
り、特にデバッグにおけるトレース情報を所定の間隔で
間引きながら複数回採取するマイクロコンピュータ及び
これのデバッグを制御するデバッグシステム並びにその
トレース情報収集方法に関するものである。

【０００２】

【従来の技術】マイクロコンピュータシステムを開発す
る際、その動作確認やソフトウェアのバグ修正は、一般
的にＩＣＥ（Ｉｎ−Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｏ
ｒ）などのデバッグツールを用いた開発支援装置、いわ
ゆるデバッガによって行われる。このＩＣＥには、開発
しようとするＣＰＵやプログラムメモリを代行し、プロ
グラム及びハードウェアのデバッグを効率よく行うため
の諸機能が具備されている。例えば、実際の時間で実行
状態を確かめるリアルタイムトレース機能、任意のアド
レスで実行を止めるブレーク機能、シングルステップ機
能、レジスタへのデータの設定などの機能がある。

【０００３】また、ＩＣＥは開発したプログラムをマイ
クロコンピュータシステム上のメモリの代わりに自己が
有するメモリ上に置き、該プログラムの動作確認が行え
るマッピングメモリ機能を持っている。このため、開発
したプログラムを、ＩＣＥ本体と評価対象のシステムと
で実行させながら、プログラム及びハードウェアのデバ
ッグを行うことができ、効率のよいデバッグ作業が可能
である。

【０００４】しかしながら、マイクロコンピュータの動
作周波数の高速化や、ＬＳＩの高集積化技術の進歩に伴
ってＣＰＵ、メモリ、及び周辺機能ブロックが１つのチ
ップに格納される場合が多くなったことで、上記ＩＣＥ
を含んでなるデバッガの使用に様々な不具合が生じてい
る。

【０００５】具体的に説明すると、例えばマイクロコン
ピュータの動作周波数が上がると、ＩＣＥ本体と評価対
象のマイクロコンピュータとの間の信号伝送における遅
延によってリアルタイムトレースに支障をきたすことが
ある。特に、ＩＣＥ本体と評価対象のマイクロコンピュ
ータとを結ぶ経路や、ＩＣＥがマイクロコンピュータか
ら読み込んだトレース情報を格納するバッファにおいて
の信号遅延が大きく影響を与える。このため、ＣＰＵに
よる外部バスのアクセスを、実際のマイクロコンピュー
タが動作するクロック周波数でモニタするリアルタイム
トレースが困難になってきている。

【０００６】また、ＬＳＩの高集積化技術の進歩に伴っ
たマイクロコンピュータの小型化や多様化は、ＩＣＥ本
体と評価対象のマイクロコンピュータを実装したプリン
ト基板とを結ぶプローブの価格に影響を与えている。例
えば、同じアーキテクチャのマイクロコンピュータであ
っても、周辺機能を実現する回路が異なれば端子数や回
路配置なども異なり、これに応じたプローブを開発する
必要がある。さらに、マイクロコンピュータの小型化に
よって、上記プローブの接続に高価なアダプタを使用せ
ざるを得ず、コスト的に問題があった。

【０００７】上記不具合を解消する技術として、マイク
ロコンピュータ自身にデバッグ機能を組み込み、専用の
デバッグ端子を介してデバッガとデバッグに関する情報
を送受するデバッグシステムが開発されている。例え
ば、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ
Ｇｒｏｕｐ）対応のマイクロコンピュータにデバッグ機
能を組み込んだものが挙げられる。

【０００８】ＪＴＡＧ対応マイクロコンピュータでは、
内部論理回路と各端子との間に、セルというシフトレジ
スタが配置されており、ここを通過する信号を監視した
り、任意データを注入したりすることができる。従っ
て、セルが従来のテスト法におけるテストプローブと等
価な働きをする。

【０００９】図１４は上述したようなＪＴＡＧ対応のマ
イクロコンピュータにデバッグ機能を組み込んだ従来の
デバッグシステムの構成を概略的に示す図である。図に
おいて、１００はデバッグツール１０１を制御するホス
トコンピュータで、デバッグに関する諸設定を行うこと
ができ、設定された情報をデバッグツール１０１に送信
する。１０１はデバッグツールであって、ＪＴＡＧに対
応したデバッグ専用端子を介してデバッグ機能内蔵マイ
クロコンピュータ１０３との間でデバッグに関する情報
やトレース情報をやり取りする。このデバッグ専用端子
としては、ＩＥＥＥ １１４９．１で定められたＴＣＫ
端子（クロック入力端子）、ＴＤＩ端子（テスト命令コ
ード又はテストデータをシリアルに入力する端子）、Ｔ
ＤＯ端子（テスト命令コード又はテストデータをシリア
ルに出力する端子）、ＴＭＳ端子（マイクロコンピュー
タ１０３内の評価対象の論理回路の状態遷移を制御する
テストモード選択を入力する端子）、及び、ＴＲＳＴ端
子（マイクロコンピュータ１０３内の評価対象の論理回
路を非同期に初期化するテストリセット入力をする端
子）の５本のＪＴＡＧインタフェース端子がある。

【００１０】この他に、デバッグ機能ブロック１０６か
らデバッグツール１０１に信号を出力する端子として、
ＴＲＣＬＫ端子（デバッグ機能ブロック１０６からデバ
ッガ１０２にトレースクロック信号を出力するトレース
クロック端子）、ＴＲＳＹＮＣ端子（トレース情報を構
成するパケットの先頭位置を示す信号を出力するトレー
ス同期端子）、及び、ＴＲＤＡＴＡ端子（トレース情報
を出力するトレース出力端子）がある。ここで、ＴＲＳ
ＹＮＣ端子は、電子出願の関係上、図中の記載と表記が
異なるが同一端子を指すものとする。１０２はデバッガ
で、ホストコンピュータ１００とデバッグツール１０１
とからなる構成に相当する。１０３はデバッグ機能内蔵
マイクロコンピュータであって、ＣＰＵ１０４やメモリ
及び周辺機能ブロック１０５と共に、デバッグ機能を与
えるデバッグ機能ブロック１０６を１チップに形成して
なる。１０４はマイクロコンピュータ１０３のＣＰＵ、
１０５はマイクロコンピュータ１０３のメモリ及び周辺
機能ブロックで、１０６はデバッガ１０２からの制御で
デバッグを実行するデバッグ機能ブロックである。

【００１１】図１５は図１４中のデバッグ機能内蔵マイ
クロコンピュータ１０３の構成を示すブロック図であ
る。図において、１０４ａはＣＰＵ１０４からトレース
制御部１０９に出力されるジャンプ要求信号で、ＣＰＵ
１０４が実行した分岐命令に応じた分岐先アドレスを指
定する。１０４ｂはＣＰＵ１０４からトレース制御部１
０９に出力される実行命令サイズ信号であって、前回の
分岐から実行された命令のサイズを指定する。１０７は
ＪＴＡＧインタフェースを介してデバッグツール１０１
と通信してデバッグ機能を制御するＪＴＡＧ制御部で、
ＪＴＡＧインタフェースでアクセス可能なデバッグ関連
の制御レジスタやＪＴＡＧインタフェースでのアクセス
を制御するＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ）コントローラなどから構成される。１０８はトレー
ストリガ発生手段であって、トレース制御部１０９によ
るトレース動作を制御するトレーススタート信号１０８
ａ、トレースエンド信号１０８ｂ及びデータアクセス検
知信号１０８ｃを生成する。１０８ａはトレース制御部
１０９にトレース情報の出力開始を指定するトレースス
タート信号、１０８ｂはトレース制御部１０９にトレー
ス情報の出力終了を指定するトレースエンド信号で、１
０８ｃはデータアクセス検知信号であって、ＣＰＵ１０
４がアクセスしたアドレスとそれに読み書きされたデー
タとを指定する。１０９はマイクロコンピュータ１０３
の内部状態をトレースしたトレース情報を生成してデバ
ッグツール１０１に出力するトレース制御部、１１０
ａ，１１０ｂはマイクロコンピュータ１０３内のアドレ
ス信号、データを伝搬するアドレスバス、データバスで
ある。なお、図１４と同一構成要素には同一符号を付し
て重複する説明を省略する。

【００１２】図１６は図１５中のトレース制御部の構成
を示すブロック図である。図において、１１１はトレー
ス制御回路で、外部からトレースに関する情報を受けて
トレース動作を制御する。１１１ａはトレース制御回路
１１１が生成するラッチ信号であって、アドレスバス１
１０ａ及びデータバス１１０ｂのアドレス及びデータを
バッファ１１３にラッチさせる信号である。１１２はト
レース制御部１０９からの出力を制御する出力制御部
で、トレースクロック信号ＴＲＣＬＫやトレース同期信
号ＴＲＳＹＮＣ、トレース出力ＴＲＤＡＴＡをデバッグ
ツール１０１に出力する。１１３はアドレスバス１１０
ａやデータバス１１０ｂから情報をラッチしてトレース
情報を形成するバッファ、１１４は出力制御部１１２を
構成するＦＩＦＯバッファであって、バッファ１１３か
らのトレース情報を所定のビット単位でデバッグツール
１０１に出力する。なお、図１４及び図１５と同一構成
要素には同一符号を付して重複する説明を省略する。

【００１３】次に動作について説明する。ここでは、デ
バッグ機能内蔵マイクロコンピュータ１０３内のＣＰＵ
１０４によるプログラムの実行をリアルタイムトレース
する場合について説明する。先ず、図１４に示すよう
に、ＪＴＡＧに対応したデバッグ専用端子を介してマイ
クロコンピュータ１０３とデバッグツール１０１とを接
続する。このあと、ユーザは、デバッガ１０２を用いて
マイクロコンピュータ１０３内のメモり及び周辺機能ブ
ロック１０５に格納される評価対象のプログラムをダウ
ンロードする。これによって、ユーザは、上記評価対象
プログラムに対するトレース条件を決定し、ホストコン
ピュータ１００を用いて上記条件に応じたトレースに関
する情報を設定する。例えば、ＣＰＵ１０４が評価対象
プログラムを実行するにあたり、トレース情報の採取の
開始や終了のトリガとなるマイクロコンピュータ１０３
のメモリ空間内のアドレス情報などを設定する。この情
報は、ホストコンピュータ１００によってデバッグツー
ル１０１に送信される。

【００１４】デバッグツール１０１は、ＪＴＡＧに対応
したデバッグ専用端子を介してＪＴＡＧ制御部１０７内
のセルの１つである不図示のトレース用レジスタに上記
情報を設定する。マイクロコンピュータ１０３内のＣＰ
Ｕ１０４は、デバッガ１０２からの指示によって評価対
象プログラムを実行する。このとき、ＣＰＵ１０４はバ
ス１１０ａ，１１０ｂを介して上記トレース用レジスタ
に設定された情報をトレーストリガ発生手段１０８に出
力する。これによって、トレーストリガ発生手段１０８
は、トレーススタート信号１０８ａ、トレースエンド信
号１０８ｂ及びデータアクセス検知信号１０８ｃを生成
してトレース制御部１０９に出力する。

【００１５】トレース制御部１０９では、内部のトレー
ス制御回路１１１が上記トレーススタート信号１０８ａ
をアサートしてトレース情報の出力を開始する。具体的
には、例えばＣＰＵ１０４が上記評価対象プログラム中
の分岐命令を実行すると、分岐先のアドレスを指定する
ジャンプ要求信号１０４ａ及び前回の分岐から実行され
た命令のサイズを指定する実行命令サイズ信号１０４ｂ
を生成してトレース制御回路１１１に出力する。トレー
ス制御回路１１１は、ジャンプ要求信号１０４ａをアサ
ートするとラッチ信号１１１ａをバッファ１１３に出力
する。これによって、アドレスバス１１０ａを介して分
岐先アドレスがバッファ１１３取り込まれる。このと
き、トレース制御回路１１１は、実行命令サイズ信号１
０４ｂをバッファ１１３に出力する。

【００１６】トレース制御回路１１１は、実行命令サイ
ズ信号１０４ｂから前回の分岐から実行された命令のサ
イズを取得すると共に、これをバッファ１１３に設定す
る。これによって、アドレスバス１１０ａから分岐先ア
ドレスがバッファ１１３に逐次取り込まれ、ＣＰＵ１０
４による評価対象プログラムの実行処理における各分岐
アドレスと前回の分岐から実行した命令サイズをトレー
スした分岐トレース情報が形成される。分岐先アドレス
と、前回の分岐から実行した命令サイズを出力すること
により、プログラムの分岐元アドレスと分岐先アドレス
とを通知することができる。この分岐トレース情報は、
バッファ１１３からＦＩＦＯバッファ１１４に出力され
る。このあと、出力制御部１１２によってＦＩＦＯバッ
ファ１１４内の分岐トレース情報がＴＲＤＡＴＡ端子を
介して８ビットずつデバッグツール１０１に出力され
る。また、出力制御部１１２は、トレースクロック信号
（ＴＲＣＬＫ）及び分岐トレース情報を構成するパケッ
トの先頭位置を示すトレース同期信号（ＴＲＳＹＮＣ）
をそれぞれに対応する端子を介してデバッグツール１０
１に出力する。

【００１７】一方、トレース制御回路１１１が上記デー
タアクセス検知信号１０８ｃをアサートすると、ラッチ
信号１１１ａをバッファ１１３に出力する。このとき、
アドレスバス１１０ａ及びデータバス１１０ｂを介し
て、ＣＰＵ１０４がアクセスを行ったアドレスと、この
アドレスに対して読み書きされたデータとがバッファ１
１３に取り込まれ、アクセスしたアドレスとそれに対応
するデータとからなるデータトレース情報が形成され
る。このデータトレース情報は、バッファ１１３からＦ
ＩＦＯバッファ１１４に出力される。

【００１８】このあと、出力制御部１１２によってＦＩ
ＦＯバッファ１１４内のデータトレース情報がＴＲＤＡ
ＴＡ端子を介して８ビットずつデバッグツール１０１に
出力される。また、出力制御部１１２は、トレースクロ
ック信号（ＴＲＣＬＫ）及びデータトレース情報を構成
するパケットの先頭位置を示すトレース同期信号（ＴＲ
ＳＹＮＣ）をそれぞれに対応する端子を介してデバッグ
ツール１０１に出力する。

【００１９】最後に、トレース制御回路１１１が上記ト
レースエンド信号１０８ｂをアサートすると、バッファ
１１３に対するラッチ信号１１１ａの出力を停止し、ト
レース情報の出力を停止する。

【００２０】このようにして、デバッガ１０２は分岐ト
レース情報やデータトレース情報からマイクロコンピュ
ータ１０３内のＣＰＵ１０４による評価対象プログラム
の実行シーケンス及びデータアクセスシーケンスをリア
ルタイムで取得することができる。これらの情報を利用
して、デバッガ１０２はマイクロコンピュータ１０３の
リアルタイムなデバッグを行うことができる。

【００２１】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、分岐が連続
した場合などにトレース情報を出力しきれない、いわゆ
る取りこぼしが発生して、プログラムのリアルタイムト
レースに支障をきたす場合があるという課題があった。

【００２２】上記課題を具体的に説明する。例えば、１
つのトレース情報が７２ビットで構成され、デバッグ機
能ブロック１０６がＴＲＤＡＴＡ端子から８ビット単位
で上記トレース情報を出力すると仮定すると、１つのト
レース情報を出力するのに９クロック要する。ここで、
直前の分岐が発生してから９クロック以内に次の分岐が
発生すると、ＦＩＦＯバッファ１１４から直前の分岐先
アドレスを含む分岐トレース情報を出力している最中
に、次に発生した分岐トレース情報の分岐先アドレスが
バッファ１１３からＦＩＦＯバッファ１１４に出力され
てくる。このため、直前の分岐先アドレスが次に発生し
た分岐の分岐先アドレスに上書きされ、結果として両ア
ドレス情報を完全な形で出力することができなくなる。

【００２３】これに対して、デバッグ機能ブロック１０
６によるトレース情報の出力速度を上げることで対応す
る方法が考えられる。しかしながら、トレース情報の出
力には外部端子（ＴＲＤＡＴＡ端子）を介すことから、
ＣＰＵ１０４とメモり及び周辺機能ブロック１０５との
間のアクセスの高速化と比べて、トレースクロック（Ｔ
ＲＣＬＫ）周波数を高速化することは困難である。

【００２４】また、トレース情報の出力に用いる外部端
子（ＴＲＤＡＴＡ端子）を増加させて出力を並行して行
うことも考えられるが、マイクロコンピュータ１０３の
コスト増加につながる上にそのサイズの小型化に制約を
与えるため適当でない。

【００２５】この発明は上記のような課題を解決するた
めになされたもので、トレース情報を所定の間隔で間引
きながら複数回採取することで、結果的にトレース情報
を取りこぼすことなく得ることができるマイクロコンピ
ュータ及びこれのデバッグを制御するデバッグシステム
並びにそのトレース情報収集方法を得ることを目的とす
る。

【００２６】

【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、所定の繰り返し回数で、予め設定した
サンプリング期間における評価対象プログラムの各実行
過程のトレース情報を生成し収集する収集手段と、各回
ごとにトレース情報を出力する出力手段と、収集手段に
よる繰り返し収集の全てが終了した時点で、出力手段が
サンプリング期間内で収集されるべき全てのトレース情
報を出力するように、各回ごとに収集したトレース情報
のうちいずれかを消去する間引き手段とを備えるもので
ある。

【００２７】この発明に係るマイクロコンピュータは、
収集手段がトレース情報を収集するにあたり、そのサン
プリング期間内における所定の周期間隔を計数する計数
手段を備え、該所定の周期間隔内で生成されるトレース
情報を間引き手段が消去するものである。

【００２８】この発明に係るマイクロコンピュータは、
計数手段がトレース情報の収集動作に関するクロック信
号又はトレース情報の生成に同期して計数するものであ
る。

【００２９】この発明に係るマイクロコンピュータは、
外部からトレース情報を消去する周期間隔及び／又はそ
の計数開始点を設定する外部設定経路を計数手段が有す
るものである。

【００３０】この発明に係るマイクロコンピュータは、
収集手段がトレース情報を収集するにあたり、出力手段
が先のトレース情報を出力中に生成・収集されて出力不
可となったトレース情報の数を計数して保持する破棄数
保持手段を備えるものである。

【００３１】この発明に係るマイクロコンピュータは、
収集手段がトレース情報を収集するにあたり、そのサン
プリング期間内で生成したトレース情報の総数を計数し
て保持する総数保持手段を備えるものである。

【００３２】この発明に係るマイクロコンピュータは、
サンプリング期間内で生成したトレース情報に関するサ
マリ情報を各回ごとに生成して保持するサマリ保持手段
と、該サマリ保持手段が各回ごとに保持したサマリ情報
を各々比較して、該比較結果を出力する比較手段とを備
えるものである。

【００３３】この発明に係るマイクロコンピュータは、
サマリ情報がサンプリング期間内で生成したトレース情
報の総数及び／又はそのチェックサムからなるものであ
る。

【００３４】この発明に係るマイクロコンピュータは、
サマリ情報がサンプリング期間内で生成したトレース情
報に含まれるアドレス情報及び／又はデータ情報のチェ
ックサムからなるものである。

【００３５】この発明に係るマイクロコンピュータは、
外部から保持内容を初期化する外部設定経路をサマリ保
持手段が有するものである。

【００３６】この発明に係るマイクロコンピュータは、
収集手段がトレース情報を収集するにあたり、ＣＰＵの
割り込み処理に関するトレース情報を消去する手段を備
えるものである。

【００３７】この発明に係るデバッグシステムは、所定
の繰り返し回数で、予め設定したサンプリング期間にお
ける評価対象プログラムの各実行過程のトレース情報を
生成し収集する収集手段と、各回ごとにトレース情報を
出力する出力手段と、収集手段による繰り返し収集の全
てが終了した時点で、出力手段がサンプリング期間内で
収集されるべき全てのトレース情報を出力するように、
各回ごとに収集したトレース情報のうちいずれかを消去
する間引き手段とを有するマイクロコンピュータに対す
るデバッグを制御するシステムであって、出力手段から
各回ごとに出力されるトレース情報を逐次保持すると共
に、これら情報を本来の生成順序に並べ替えて上記サン
プリング期間全体で収集されるべきトレース情報を構築
するトレース情報再構築手段と、マイクロコンピュータ
内の各手段に対してトレース情報収集に関する情報の読
み出し及び／又はその設定を行うと共に、トレース情報
を用いてマイクロコンピュータに対するデバッグを制御
するデバッグ制御手段とを備えるものである。

【００３８】この発明に係るデバッグシステムは、収集
手段がトレース情報を収集するにあたり、そのサンプリ
ング期間内における所定の周期期間を計数する計数手段
を備えると共に、間引き手段が該所定の周期間隔内で生
成されるトレース情報を消去し、デバッグ制御手段がト
レース情報を消去する周期間隔及び／又はその計数開始
点を上記計数手段に設定するものである。

【００３９】この発明に係るデバッグシステムは、収集
手段がトレース情報を収集するにあたり、出力手段が先
のトレース情報を出力中に生成・収集されて出力不可と
なったトレース情報の数を計数して保持する破棄数保持
手段をマイクロコンピュータが備え、デバッグ制御手段
が破棄数保持手段から出力不可となったトレース情報数
を読み出して、該トレース情報数に応じて決定した繰り
返し回数をマイクロコンピュータに設定するものであ
る。

【００４０】この発明に係るデバッグシステムは、収集
手段がトレース情報を収集するにあたり、そのサンプリ
ング期間内で生成したトレース情報の総数を計数して保
持する総数保持手段をマイクロコンピュータが備え、デ
バッグ制御手段が総数保持手段から出力不可となったト
レース情報数を読み出して、該トレース情報の総数に応
じて決定した繰り返し回数をマイクロコンピュータに設
定するものである。

【００４１】この発明に係るデバッグシステムは、サン
プリング期間内で生成したトレース情報に関するサマリ
情報を各回ごとに生成して保持するサマリ保持手段と、
該サマリ保持手段が各回ごとに保持したサマリ情報を各
々比較して、該比較結果を出力する比較手段とをマイク
ロコンピュータが備え、デバッグ制御手段が比較結果か
ら各回ごとに生成するトレース情報の同一性を判定し、
該判定結果に基づいて評価対象プログラムが正常に実行
されたか否かを判断するものである。

【００４２】この発明に係るトレース情報収集方法は、
マイクロコンピュータによる評価対象プログラムの実行
過程のトレース情報を収集する方法であって、所定の繰
り返し回数で、予め設定したサンプリング期間における
評価対象プログラムの各実行過程のトレース情報を生成
し収集する収集ステップと、収集ステップにて繰り返し
収集の全てが終了した時点で、サンプリング期間内で収
集されるべき全てのトレース情報を出力するように、各
回ごとに収集したトレース情報のうちいずれかを消去す
る間引きステップと、各回ごとに消去された残りのトレ
ース情報を出力する出力ステップと、出力ステップで各
回ごとに出力されるトレース情報を逐次保持すると共
に、これら情報を本来の生成順序に並べ替えてサンプリ
ング期間全体で収集されるべきトレース情報を構築する
トレース情報再構築ステップとを備えるものである。

【００４３】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
バッグシステムの構成を概略的に示す図である。図にお
いて、１は実施の形態１によるデバッグシステムに用い
られるデバッグ機能を内蔵したマイクロコンピュータで
あって、ＣＰＵ２やメモリ及び周辺機能ブロック３と共
に、デバッグ機能を与えるデバッグ機能ブロック４を１
チップに形成してなる。２はマイクロコンピュータ１の
ＣＰＵで、例えばメモリ及び周辺機能ブロック３に格納
される評価対象のプログラムを実行する。３はマイクロ
コンピュータ１のメモリ及び周辺機能ブロックで、例え
ば内蔵ＳＲＡＭ、ＤＭＡコントローラ、割り込みコント
ローラ、タイマなどの内蔵周辺Ｉ／Ｏなどからなる。４
はデバッグツール５からの制御でデバッグを行うデバッ
グ機能ブロックである。５はデバッグツール（デバッグ
制御手段）であって、ＪＴＡＧに対応したデバッグ専用
端子を介してデバッグ機能内蔵マイクロコンピュータ６
との間でデバッグに関する情報やトレース情報をやり取
りする。

【００４４】このデバッグ専用端子としては、ＩＥＥＥ
１１４９．１で定められたＴＣＫ端子（クロック入力
端子）、ＴＤＩ端子（テスト命令コード又はテストデー
タをシリアルに入力する端子）、ＴＤＯ端子（テスト命
令コード又はテストデータをシリアルに出力する端
子）、ＴＭＳ端子（マイクロコンピュータ１内の評価対
象の論理回路の状態遷移を制御するテストモード選択を
入力する端子）、及び、ＴＲＳＴ端子（マイクロコンピ
ュータ１内の評価対象の論理回路を非同期に初期化する
テストリセット入力をする端子）の５本のＪＴＡＧイン
タフェース端子がある。

【００４５】この他に、デバッグ機能ブロック４からデ
バッグツール５に信号を出力する端子として、ＴＲＣＬ
Ｋ端子（デバッグ機能ブロック４からデバッガ７にトレ
ースクロック信号を出力するトレースクロック端子）、
ＴＲＳＹＮＣ端子（トレース情報を構成するパケットの
先頭位置を示す信号を出力するトレース同期端子）、及
び、ＴＲＤＡＴＡ端子（トレース情報を出力するトレー
ス出力端子）がある。ここで、ＴＲＳＹＮＣ端子は、電
子出願の関係上、図中の記載と表記が異なるが同一端子
を指すものとする。６はデバッグツール５を制御するホ
ストコンピュータ（トレース情報再構築手段、デバッグ
制御手段）で、デバッグに関する諸設定を行うことがで
き、設定された情報をデバッグツール５に送信する。７
はデバッガ（トレース情報再構築手段、デバッグ制御手
段）で、ホストコンピュータ６とデバッグツール５とか
らなる構成に相当する。

【００４６】図２は図１中のデバッグ機能内蔵マイクロ
コンピュータの構成を示すブロック図である。図におい
て、８はマイクロコンピュータ１の内部状態をトレース
したトレース情報を生成してデバッグツール５に出力す
るトレース制御部（収集手段、間引き手段、出力手
段）、９はＪＴＡＧインタフェースを介してデバッグツ
ール５と通信してデバッグ機能を制御するＪＴＡＧ制御
部（出力手段）で、ＪＴＡＧインタフェースでアクセス
可能なデバッグ関連の制御レジスタやＪＴＡＧインタフ
ェースでのアクセスを制御するＴＡＰ（Ｔｅｓｔ Ａｃ
ｃｅｓｓ Ｐｏｒｔ）コントローラなどから構成され
る。１０はトレーストリガ発生手段（収集手段）であっ
て、トレース制御部８によるトレース動作を制御するト
レーススタート信号１０ａ、トレースエンド信号１０ｂ
及びデータアクセス検知信号１０ｃを生成する。

【００４７】１０ａはトレース制御部８にトレース情報
の出力開始を指定するトレーススタート信号、１０ｂは
トレース制御部８にトレース情報の出力終了を指定する
トレースエンド信号で、１０ｃはデータアクセス検知信
号であって、ＣＰＵ２がアクセスしたアドレスとそれに
読み書きされたデータを指定する。１１ａはマイクロコ
ンピュータ１内のアドレス信号を伝搬するアドレスバ
ス、１１ｂはマイクロコンピュータ１内のデータを伝搬
するデータバスである。１２はトレーストリガ発生手段
１０を構成するデータアクセス検知手段で、ＣＰＵ２が
アクセスしたアドレス及びデータを検知し、データアク
セス検知信号１０ｃを生成する。１３はトレーストリガ
発生手段１０を構成するＰＣ通過検知手段であって、Ｃ
ＰＵ２が実行する命令のアドレス情報を検知する。１４
ａはＣＰＵ２からトレース制御部８に出力されるジャン
プ要求信号で、ＣＰＵ２が実行した分岐命令に応じた分
岐先アドレスを指定する。１４ｂはＣＰＵ２からトレー
ス制御部８に出力される実行命令サイズ信号であって、
前回の分岐から実行された命令のサイズを指定する。な
お、図１と同一構成要素には同一符号を付して重複する
説明を省略する。

【００４８】図３は図２中のデバッグ機能ブロックの構
成を示すブロック図である。図において、１５はＪＴＡ
Ｇインタフェース端子を介したアクセスを制御するＴＡ
Ｐコントローラで、ＴＣＫ端子及びＴＭＳ端子からの入
力に応じて状態遷移を行ってデバッガ７の制御を行う。
１６はテスト命令コードを保持する命令レジスタであっ
て、テスト命令コードの値をデコードしてデバッガ７の
制御信号を生成する。１７はマイクロコンピュータ１の
内部回路と各端子との間に設けられたシフトレジスタを
シリアルに接続した一連のレジスタであるバウンダリス
キャンテスト用レジスタで、図示の例ではＢＹＰＡＳＳ
命令コード、デバッグ機能ブロック４を制御するいくつ
かのＪＴＡＧプライベート命令であるＩＤコード（ＩＤ
ＣＯＤＥ）やユーザコード（ＵＳＥＲＣＯＤＥ）を格納
するレジスタからなる。１８はトレース用レジスタであ
って、トレースの開始や終了を決定するためのトリガと
なるアドレス情報を格納する。１９は入力選択部で、Ｔ
ＤＩ端子からシリアルに入力される命令やデータの出力
先としてバウンダリスキャンテスト用レジスタ１７内の
命令コードを格納する複数のレジスタやトレース用レジ
スタ１８を選択する。２０ａ，２０ｂは出力選択部であ
って、命令レジスタ１６やバウンダリスキャンテスト用
レジスタ１７から出力されたテスト命令コード又はテス
トデータを選択してＴＤＯ端子からシリアル出力する。
なお、図１及び図２と同一構成要素には同一符号を付し
て重複する説明を省略する。

【００４９】図４は図３中のトレース制御部の構成を示
すブロック図である。図において、２１はトレース制御
回路（収集手段）で、外部からトレースに関する情報を
受けてトレース動作を制御する。２１ａはトレース制御
回路２１が生成するラッチ信号であって、アドレスバス
１１ａ及びデータバス１１ｂのアドレス及びデータをバ
ッファ２２にラッチさせる信号である。２２はトレース
情報を形成・格納するバッファ（収集手段）であって、
トレース制御回路２１からのラッチ信号２１ａに従って
アドレスバス１１ａやデータバス１１ｂからアドレス情
報やデータ情報をラッチする。２３はトレース情報の発
生をカウントするトレース情報カウンタ（計数手段、間
引き手段、総数保持手段）で、図示の例ではバッファ２
２にトレース情報が形成されるごとにインクリメントす
るｎビットのカウンタからなる。２４はｌビット（ｎ＞
ｌ）のカウンタからなる繰り返し回数指定手段（間引き
手段）で、トレース情報の採取動作の繰り返し回数が指
定される。

【００５０】２５はコンパレータ２６が比較するカウン
タのビット数を指定する比較ビット数指定手段（間引き
手段）であって、トレース情報カウンタ２３と繰り返し
回数指定手段２４のカウンタ値をコンパレータ２６が比
較する際に、両カウンタの下位から比較対象とするビッ
ト数を指定する。図示の例では、トレース情報カウンタ
２３と繰り返し回数指定手段２４の下位２ビットが比較
対象として指定されている。２６はトレース情報カウン
タ２３と繰り返し回数指定手段２４のカウンタ値を比較
するコンパレータ（間引き手段）で、比較結果をバッフ
ァ２７に出力する。２７はバッファ２２で形成したトレ
ース情報がコピーされるバッファ（収集手段）であっ
て、ＴＲＤＡＴＡ端子を介して出力する前にトレース情
報を一時記憶する。２８はトレース制御部８からの出力
を制御する出力制御部（出力手段）で、トレースクロッ
ク信号ＴＲＣＬＫやトレース同期信号ＴＲＳＹＮＣ、ト
レース出力ＴＲＤＡＴＡをデバッグツール５に出力す
る。２９は出力制御部２８を構成するＦＩＦＯバッファ
（出力手段）であって、バッファ２７からのトレース情
報を所定のビット単位でデバッグツール５に出力する。
なお、図１から図３までに記載した構成要素と同一又は
それに相当する場合には同一符号を付して重複する説明
を省略している。

【００５１】図５は図２中のトレース制御部による分岐
トレース情報の出力タイミングとそのフォーマットを示
す図である。分岐トレース情報は、トレースクロック信
号（ＴＲＣＬＫ）に同期して８ビットずつＴＲＤＡＴＡ
［０：７］端子から出力する。これを表すために、図５
中では、８マス区切り矩形（１マスが１ビットに対応す
る）を１単位として表記している。また、ＴＲＳＹＮＣ
信号は、トレース情報を構成するパケットの先頭位置を
示す信号である。ここで、ＴＲＳＹＮＣ信号は、電子出
願の関係上、図５中の記載と表記が異なるが同一信号を
指すものとする。フォーマットについて説明すると、
「Ｓｔａｔｕｓ」と表記された箇所は、本パケットが分
岐トレース情報なのかデータトレース情報なのかを識別
するビット列であり、トレース情報の取りこぼしが発生
したか否かを示すビット、プログラムの分岐種類を特定
するビットから構成される。また、「Ｓｉｚｅ」と表記
された箇所には、前回の分岐から実行された命令のサイ
ズ情報が格納される。「Ａｄｄｒｅｓｓ」と表記された
箇所には、分岐先アドレスが格納される。

【００５２】図６は図２中のトレース制御部によるデー
タトレース情報の出力タイミングとそのフォーマットを
示す図である。データトレース情報も、分岐トレース情
報と同様に、トレースクロック信号（ＴＲＣＬＫ）に同
期して８ビットずつＴＲＤＡＴＡ［０：７］端子から出
力する。これを表すために、図６中においても８マス区
切り矩形（１マスが１ビットに対応する）を１単位とし
て表記している。フォーマットについて説明すると、
「Ｓｔａｔｕｓ」と表記された箇所は、本パケットが分
岐トレース情報なのかデータトレース情報なのかを識別
するビット列であり、トレース情報の取りこぼしが発生
したか否かを示すビット、このデータアクセスがリード
かライトかを特定するビットから構成される。「Ａｄｄ
ｒｅｓｓ」と表記された箇所には、ＣＰＵ２によってア
クセスが行われたアドレスが格納される。「Ｄａｔａ」
と表記された箇所には、アクセスが行われたデータが格
納される。また、「Ｒｅｓｅｒｖｅｄ」と表記された箇
所は、予備ビット列である。

【００５３】次に動作について説明する。先ず、図１に
示すように、ＪＴＡＧに対応したデバッグ専用端子を介
してマイクロコンピュータ１とデバッグツール５とを接
続する。これによって、ユーザは内部バス１１ａ，１１
ｂを介してデータアクセス検知手段１２及びＰＣ通過検
知手段１３に設定された情報を読み出すこともできる。
具体的には、デバッガ７を用いて内部バス１１ａ，１１
ｂと接続することで、ユーザは、データアクセス検知手
段１２が何番地のアドレスに対してデータが読み書きさ
れたことを検知するように設定されているのか、また、
ＰＣ通過検知手段１３が何番地のアドレスに格納された
命令の実行を検知するように設定されているのかを適宜
知ることができる。同様に、デバッガ７を用いてトレー
ス情報カウンタ２３、繰り返し回数指定手段２４、及
び、比較ビット数指定手段２５にも適宜アクセスするこ
とができる。

【００５４】次に、ユーザはデバッガ７を用いてマイク
ロコンピュータ１から評価対象のプログラムをダウンロ
ードする。これにより、ユーザは上記評価対象プログラ
ムに対するトレース条件を決定すると共に、デバッガ７
を用いて上記条件に応じたトレースに関する情報を設定
する。トレースに関する情報としては、例えばＣＰＵ２
が評価対象プログラムを実行するにあたり、トレース情
報の採取の開始や終了のトリガとなるマイクロコンピュ
ータ１のメモリ空間内のアドレス情報がある。また、ト
レースの初期状態として、デバッガ７を用いてトレース
情報カウンタ２３を「０」に初期化する。

【００５５】また、比較ビット数指定手段２５に「２」
を指定する（即ち、トレース情報カウンタ２３と繰り返
し回数指定手段２４の下位２ビットを比較対象として指
定する）と共に、この繰り返し回数指定手段２４を構成
するカウンタの下位２ビットの値を「０」とするＢ'０
０を設定する。これらの設定は、ホストコンピュータ６
によってデバッグツール５に送信される。デバッグツー
ル５は、ＪＴＡＧに対応したデバッグ専用端子を介して
上記情報をＪＴＡＧ制御部９にシリアル入力する。例え
ば、ＴＤＩ端子を介して入力する上記トレースに関する
情報は、ＪＴＡＧ制御部９内の入力選択部１９によって
その出力先が選択される。これによって、上記トレース
に関する情報はＪＴＡＧ制御部９のセルの１つであるト
レース用レジスタ１８に設定される。その他の情報も内
部バスを介して対応する手段に設定される。

【００５６】トレース用レジスタ１８に設定された上記
情報は、アドレスバス１１ａやデータバス１１ｂなどの
内部バスを介してトレーストリガ発生手段１０に設定さ
れる。これによって、トレーストリガ発生手段１０に、
上記トレースに関する情報に従ってトレーススタート信
号１０ａ及びトレースエンド信号１０ｂを発生する条件
が指定される。ここでは、例えば評価対象のプログラム
を実行するＣＰＵ２によって、１００番地のアドレスに
対してデータの書き込みが行われると、トレーストリガ
発生手段１０がトレーススタート信号１０ａを発生し、
評価対象のプログラムの４００番地のアドレスに格納さ
れた命令が実行されると、トレーストリガ発生手段１０
がトレースエンド信号１０ｂを発生するものとする。

【００５７】上述したような、繰り返し回数指定手段２
４を構成するカウンタがＢ'００に設定された状態で、
１回目のトレースを開始する。具体的には、ユーザによ
るデバッガ７からの指示によってＣＰＵ２が評価対象プ
ログラムの実行を開始する。このとき、１００番地のア
ドレスにデータの書き込みが行われると、トレース制御
部８はトレーストリガ発生手段１０からのトレーススタ
ート信号１０ａをアサートしてトレース動作を開始す
る。図７は実施の形態１によるデバッグシステムにおけ
るトレース情報の発生タイミングの一例を示す図であ
る。この図７に沿ってトレース情報の採取動作を説明す
る。先ず、トレースクロック信号（ＴＲＣＬＫ）が０ク
ロック目（図７中の（１）で示したタイミング）におい
て、トレース制御回路２１がトレーススタート信号１０
ａを受けると、ラッチ信号２１ａを生成しバッファ２２
に出力する。ラッチ信号２１ａを受けたバッファ２２に
は、アドレスバス１１ａとデータバス１１ｂからアドレ
ス情報及びデータ情報がラッチされ、データトレース情
報１が形成される。

【００５８】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が１クロック目（図７中の（２）で示したタイミン
グ）になると、データトレース情報１は、バッファ２２
からバッファ２７にコピーされる。同時に、トレース情
報カウンタ２３に「０」が設定される。このあと、比較
ビット数指定手段２５には「２」が指定されているの
で、コンパレータ２６は、トレース情報カウンタ２３の
下位２ビット（Ｂ'００）と繰り返し回数指定手段２４
の下位２ビット（Ｂ'００）を比較し、比較結果を示す
信号をバッファ２７に出力する。このとき、上記両カウ
ンタ値は一致していることから、バッファ２７にコピー
されているデータトレース情報１が消去されない。

【００５９】また、トレースクロック信号（ＴＲＣＬ
Ｋ）が１クロック目において、図７に示すように、ＣＰ
Ｕ２は評価対象プログラムの分岐命令を実行する。この
とき、ＣＰＵ２は分岐先のアドレスを指定するジャンプ
要求信号１４ａ及び前回の分岐から実行された命令のサ
イズを指定する実行命令サイズ信号１４ｂを生成してト
レース制御回路２１に出力する。トレース制御回路２１
は、ジャンプ要求信号１４ａをアサートするとラッチ信
号２１ａをバッファ２２に出力する。これによって、ア
ドレスバス１１ａを介して分岐先アドレスがバッファ２
２に取り込まれる。このとき、トレース制御回路２１
は、実行命令サイズ信号１４ｂをバッファ２２に出力す
る。

【００６０】トレース制御回路２１は、実行命令サイズ
信号１４ｂから前回の分岐から実行された命令のサイズ
を取得すると共に、これをバッファ２２に設定する。こ
れによって、アドレスバス１１ａから分岐先アドレスが
バッファ２２に逐次取り込まれ、ＣＰＵ２が実行する評
価対象プログラムにおける各分岐アドレスをトレースし
た分岐トレース情報２が形成される。

【００６１】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が２クロック目になると、データトレース情報１
は、トレース制御回路２１によってバッファ２７からＦ
ＩＦＯバッファ２９にコピーされ、分岐トレース情報２
はバッファ２２からバッファ２７にコピーされる。ま
た、バッファ２２にトレース情報が形成されると、トレ
ース制御回路２１はトレース情報カウンタ２３をインク
リメントし、カウンタ値を「０」（Ｂ'００）から
「１」（Ｂ'０１）に変更する。

【００６２】続いて、コンパレータ２６が、トレース情
報カウンタ２３の下位２ビット（Ｂ'０１）と繰り返し
回数指定手段２４の下位２ビット（Ｂ'００）を比較
し、比較結果を示す信号をバッファ２７に出力する。こ
のとき、上記両カウンタ値は一致していないことから、
トレース制御回路２１はバッファ２７にコピーされてい
る分岐トレース情報２を消去する。

【００６３】また、トレースクロック信号（ＴＲＣＬ
Ｋ）が２クロック目においても、図７に示すように、Ｃ
ＰＵ２は評価対象プログラムの分岐命令を実行する。こ
のとき、ＣＰＵ２は分岐先のアドレスを指定するジャン
プ要求信号１４ａ及び前回の分岐から実行された命令の
サイズを指定する実行命令サイズ信号１４ｂを生成して
トレース制御回路２１に出力する。トレース制御回路２
１は、ジャンプ要求信号１４ａをアサートするとラッチ
信号２１ａをバッファ２２に出力する。これによって、
上記と同様にして、アドレスバス１１ａから分岐先アド
レスがバッファ２２に逐次取り込まれ、ＣＰＵ２が実行
する評価対象プログラムにおける各分岐アドレスをトレ
ースした分岐トレース情報３が形成される。

【００６４】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が３クロック目になると、分岐トレース情報２は、
ＣＰＵ２によってバッファ２２からバッファ２７にコピ
ーされる。バッファ２２にトレース情報が形成される
と、ＣＰＵ２はトレース情報カウンタ２３を１インクリ
メントし、カウンタ値を「１」（Ｂ'０１）から「２」
（Ｂ'１０）に変更する。

【００６５】上記と同様に、コンパレータ２６が、トレ
ース情報カウンタ２３の下位２ビット（Ｂ'１０）と繰
り返し回数指定手段２４の下位２ビット（Ｂ'００）を
比較し、比較結果を示す信号をバッファ２７に出力す
る。このとき、上記両カウンタ値は一致していないこと
から、ＣＰＵ２はバッファ２７にコピーされている分岐
トレース情報３を消去する。

【００６６】また、トレースクロック信号（ＴＲＣＬ
Ｋ）が３クロック目においても、図７に示すように、Ｃ
ＰＵ２は評価対象プログラムの分岐命令を実行する。こ
のとき、ＣＰＵ２は分岐先のアドレスを指定するジャン
プ要求信号１４ａ及び前回の分岐から実行された命令の
サイズを指定する実行命令サイズ信号１４ｂを生成して
トレース制御回路２１に出力する。トレース制御回路２
１は、ジャンプ要求信号１４ａをアサートするとラッチ
信号２１ａをバッファ２２に出力する。これによって、
上記と同様にして、アドレスバス１１ａから分岐先アド
レスがバッファ２２に逐次取り込まれ、ＣＰＵ２が実行
する評価対象プログラムにおける各分岐アドレスをトレ
ースした分岐トレース情報４が形成される。

【００６７】続いて、出力制御部２８は、ＦＩＦＯバッ
ファ２９に格納されていたデータトレース情報１の先頭
８ビットをＴＲＤＡＴＡ［０：７］端子からデバッガ７
に出力する。同様にしてトレースクロック信号（ＴＲＣ
ＬＫ）のクロックを進めてゆくと、トレース情報カウン
タ２３は、バッファ２２にトレース情報が形成されるご
とに１インクリメントされる。これによって、分岐トレ
ース情報２、分岐トレース情報３に続いて、３クロック
目に形成した分岐トレース情報４、図７に示す２３クロ
ック目の分岐命令によって形成される分岐トレース情報
６がバッファ２７において消去される。

【００６８】１回目のトレースの結果として、デバック
機能ブロック４からは、データトレース情報１とデータ
トレース情報５が出力される。このとき、トレース情報
を取り込むべきバッファの段数は足りている、即ち、コ
ンパレータ２６による比較によって適宜トレース情報が
消去されてバッファ２７に空きが作られることから、ト
レース情報を格納すべきバッファに空きがない、いわゆ
るトレース情報のオーバフローが起こることがない。図
８は１回目のトレースにおけるトレース情報の出力タイ
ミングを示す図である。図に示すように、データトレー
ス情報１及びデータトレース情報５は、トレースクロッ
ク信号（ＴＲＣＬＫ）に同期してＴＲＤＡＴＡ［０：
７］端子から８ビット単位でデバッガ７に出力される。
ここでは、トレース情報を７２ビットで構成した例を示
しているので、その出力に９クロック要している。

【００６９】このあと、ＣＰＵ２によって評価対象プロ
グラムの４００番地のアドレスに格納された命令が実行
されると、トレーストリガ発生手段１０がトレースエン
ド信号１０ｂを発生し、トレース制御部８に出力する。
これによって、トレース制御部８は、１回目のトレース
を終了する。

【００７０】次に２回目のトレースを行う。具体的に
は、ユーザがデバッガ７を用いて繰り返し回数指定手段
２４のカウンタの下位２ビットに「１」（Ｂ'０１）を
設定し、スタートアドレス（１００番地）からの評価対
象プログラムの実行をＣＰＵ２に指示する。これによっ
て、上述したようなトレース情報カウンタ２３のインク
リメントや、コンパレータ２６によるトレース情報カウ
ンタ２３と繰り返し回数指定手段２４の比較、バッファ
２７の内容消去が行われて、結果として分岐トレース情
報２と分岐トレース情報６が採取される。

【００７１】３回目のトレースでは、ユーザがデバッガ
７を用いて繰り返し回数指定手段２４のカウンタの下位
２ビットに「２」（Ｂ'１０）を設定し、スタートアド
レス（１００番地）からの評価対象プログラムの実行を
ＣＰＵ２に指示する。これによって、上述したようなト
レース情報カウンタ２３のインクリメントや、コンパレ
ータ２６によるトレース情報カウンタ２３と繰り返し回
数指定手段２４の比較、バッファ２７の内容消去が行わ
れて、結果として分岐トレース情報３が採取される。

【００７２】さらに、４回目のトレースでは、ユーザが
デバッガ７を用いて繰り返し回数指定手段２４のカウン
タの下位２ビットに「３」（Ｂ'１１）を設定し、スタ
ートアドレス（１００番地）からの評価対象プログラム
の実行をＣＰＵ２に指示する。これによって、上述した
ようなトレース情報カウンタ２３のインクリメントや、
コンパレータ２６によるトレース情報カウンタ２３と繰
り返し回数指定手段２４の比較、バッファ２７の内容消
去が行われて、結果として分岐トレース情報４が採取さ
れる。

【００７３】図９はトレース回数とトレース情報との関
係を示す図である。図に示すように、実施の形態１によ
るデバッグシステムでは、リアルタイムなトレース情報
の採取が分割して行われる。このようにすることで、例
えば１つのトレース情報が７２ビットで構成され、ＴＲ
ＤＡＴＡ端子から８ビット単位で上記トレース情報を出
力すると仮定すると、直前の分岐トレース情報を採取し
てから９クロック以内に次の分岐が起こった場合などに
有効である。この場合、従来では直前の分岐先アドレス
と次の分岐の分岐先アドレスとの両方が出力できなくな
るが、実施の形態１によるデバッグシステムでは直前の
分岐に関する分岐トレース情報と次の分岐に関する分岐
トレース情報とを分割して採取することができる。この
ため、トレース情報の内容の取りこぼしが起こる可能性
を大幅に低減することができる。

【００７４】上述のように、４回に分けて採取された複
数のトレース情報は、デバッガ７に入力される。デバッ
ガ７では、ホストコンピュータ６によって上記複数のト
レース情報から本来のリアルタイムトレースにて採取さ
れるべきトレース情報が再構築される。図１０はリアル
タイムトレースにて採取されるべきトレース情報の再構
築を説明する図である。図において、１回目のトレース
で採取した最初の情報であるデータトレース情報１がト
レース回数１における第１情報、２回目のトレースで採
取した分岐トレース情報２がトレース回数２における第
１情報で、３回目のトレースで採取した分岐トレース情
報３がトレース回数３における第１情報であり、４回目
のトレースで採取した分岐トレース情報４がトレース回
数４における第１情報である。

【００７５】また、１回目のトレースで採取したデータ
トレース情報５がトレース回数１における第２情報、２
回目のトレースで採取した分岐トレース情報６がトレー
ス回数２における第２情報で、３回目のトレースでは１
つのトレース情報しか採取されていないので第２情報は
なく、４回目のトレースでも１つのトレース情報しか採
取されていないので第２情報はない。このように、ホス
トコンピュータ６を用いて分割して採取したトレース情
報を並べ替えてゆくことで、データトレース情報１、分
岐トレース情報１、分岐トレース情報２、分岐トレース
情報３、分岐トレース情報４、データトレース情報５、
データトレース情報と並んだ情報が構築される。即ち、
トレーススタート時点からトレースエンド時点までにお
けるトレース情報が再構築される。

【００７６】上記動作において、トレース情報でバッフ
ァがオーバフローした場合（バッファ２２に新しいトレ
ース情報を格納しようとしたとき、バッファ２２が空で
ない場合）、バッファ２２に既に格納されているトレー
ス情報の「Ｓｔａｔｕｓ」部にトレース情報の取りこぼ
し発生を示すオーバフロービットを設定し、バッファ２
２が空であれば本来取り込めるはずのトレース情報を破
棄するようにしてもよい。このとき、デバッガ７にトレ
ース情報の「Ｓｔａｔｕｓ」部のオーバフロービットを
検出する機能を設けておくことで、ユーザは、デバッガ
７を介してオーバフローの発生（即ち、取得したトレー
ス情報の後に出力されるべきトレース情報があったが出
力されなかったこと）を判断することができる。

【００７７】具体例を挙げる。例えば、トレース情報を
複数回に分けて採取せず１度に採取した場合、図７に示
したトレース情報のうち、分岐トレース情報４と分岐ト
レース情報５がオーバフローして分岐トレース情報４が
破棄されてしまう。このとき、デバッガ７まで結果的に
出力されるトレース情報は、データトレース情報１、分
岐トレース情報２、分岐トレース情報３、分岐トレース
情報６となる。このとき、分岐トレース情報３の「Ｓｔ
ａｔｕｓ」部にオーバフロービットを設定しておくこと
で、ユーザは、デバッガ７を介して分岐トレース情報３
の後に出力されるべきトレース情報があったが出力され
なかったことを判断することができる。

【００７８】また、トレース情報を格納するバッファが
バッファ２２、バッファ２７、ＦＩＦＯバッファ２９の
３段で構成し、４回に分けてトレース情報を採取して、
バッファのオーバフローがなかった場合を示したが、４
回に分けてトレース情報を採取してもバッファのオーバ
フローが発生する場合、比較ビット数指定手段２５の設
定を変更してトレース情報の採取回数を増加させる。例
えば、比較ビット数指定手段２５に「３」を指定（即
ち、カウンタ２３，２４の下位３ビットを比較対象ビッ
トとなり、トレース情報カウンタ２３の下位３ビットが
「０」に戻るまで８回インクリメントできる）し、８回
に分けてトレース情報を採取する。このように、採取回
数を増やすことでバッファのオーバフロー（トレース情
報の取りこぼし）をなくすことができる。

【００７９】さらなる応用として、上述のようにしてデ
バッガ７が分割採取によってもトレース情報の取りこぼ
しが発生していることを検知すると、デバッガ７が比較
ビット数指定手段２５の設定を自動的に変更する機能を
付加して、トレース情報の分割採取回数を自動的に増や
して再度トレースを行うようにしてもよい。

【００８０】さらに、トレース情報を分割して採取する
際、ユーザがデバッガ７を介して毎回デバッグ中の現象
を再現しながら採取するようにしてもよい。このとき、
何度かトレース情報を採取してもデバッグ中の現象が正
確に再現されれば、デバッガ７において複数回のトレー
ス情報の分割採取を自動的に行うようにしてもよい。

【００８１】以上のように、この実施の形態１によれ
ば、トレース情報を所定の間隔で間引きながら複数回採
取するようにしたので、トレース情報の取りこぼしをな
くすことができる。

【００８２】また、一般的に、ＣＰＵ２に評価対象プロ
グラムを実行させてみないと、トレース情報がどの程度
発生するのかが予測できない。そこで、上記実施の形態
１のようにトレース情報を分割して採取し、トレース情
報の取りこぼしの有無から比較ビット数指定手段２５の
設定を適宜変更して採取回数を変更させる。これによ
り、トレース情報の発生量を予測することなく、トレー
ス情報の取りこぼしをなくすことができる。

【００８３】さらに、トレース情報の採取回数に関わら
ず、デバッガ７によって採取された複数のトレース情報
から所定のトレース情報を再構築することができること
から、デバッグ機能内蔵マイクロコンピュータ１のトレ
ース情報出力端子（ＴＲＤＡＴＡ）を増やしたり、トレ
ースクロック信号（ＴＲＣＬＫ）の動作周波数を上げて
高速化することなく、デバッガ７によって指定したプロ
グラム実行区間におけるトレース情報を取りこぼしなく
採取することができる。

【００８４】なお、上記実施の形態１では、バッファ２
２にトレース情報が形成されるごとにトレース情報カウ
ンタ２３を１インクリメントする例を示したが、トレー
スクロック周波数に同期して１インクリメントさせるよ
うにしても、同様の効果を得ることができる。

【００８５】実施の形態２．図１１はこの発明の実施の
形態２によるデバッグシステムのトレース制御部を示す
ブロック図である。図において、２１ｂはトレース制御
回路２１からオーバライト回数保持手段３０に出力され
るリセット信号であって、オーバライト回数保持手段３
０の保持内容をリセットする。２１ｃはトレース制御回
路２１からオーバライト回数保持手段３０に出力される
オーバライト回数セット信号で、破棄されたトレース情
報数を示す信号である。３０はオーバライト回数保持手
段（破棄数保持手段）で、トレース情報の採取始めから
終わりまでにおいて連続して破棄されたトレース情報数
の最大値を保持するカウンタからなる。なお、図４と同
一構成要素には同一符号を付して重複する説明を省略す
る。

【００８６】次に動作について説明する。先ず、図１に
示すように、ＪＴＡＧに対応したデバッグ専用端子を介
してマイクロコンピュータ１とデバッグツール５とを接
続する。これによって、上記実施の形態１と同様にし
て、ユーザは内部バス１１ａ，１１ｂを介してデータア
クセス検知手段１２及びＰＣ通過検知手段１３に設定さ
れた情報を読み出すこともできる。同様に、デバッガ７
を用いてトレース情報カウンタ２３、繰り返し回数指定
手段２４、比較ビット数指定手段２５、及び、オーバラ
イト回数保持手段３０にも適宜アクセスすることができ
る。

【００８７】次に、ユーザはデバッガ７を用いてマイク
ロコンピュータ１から評価対象のプログラムをダウンロ
ードする。これにより、ユーザは上記評価対象プログラ
ムに対するトレース条件を決定すると共に、デバッガ７
を用いて上記条件に応じたトレースに関する情報を設定
する。トレースに関する情報としては、例えばＣＰＵ２
が評価対象プログラムを実行するにあたり、トレース情
報の採取の開始や終了のトリガとなるマイクロコンピュ
ータ１のメモリ空間内のアドレス情報がある。

【００８８】また、トレースの初期状態として、デバッ
ガ７を用いてオーバライト回数保持手段３０を「０」に
初期化すると共に、比較ビット数指定手段２５に「０」
を指定する（即ち、トレース情報カウンタ２３と繰り返
し回数指定手段２４の比較を行わない）。これらの情報
は、上記実施の形態１と同様にして、ホストコンピュー
タ６、デバッグツール５を介してデバッグ機能ブロック
４内の上記各構成手段に設定される。例えば、オーバラ
イト回数保持手段３０は、トレース制御回路２１からの
リセット信号２１ｂによって初期化される。以降では、
説明の簡単のために、上記実施の形態１と同様に、図７
に示したタイミングでトレース情報が発生する場合につ
いて説明する。

【００８９】このあと、ユーザによるデバッガ７からの
指示によってＣＰＵ２が評価対象プログラムの実行を開
始し、１回目のトレースを開始する。このとき、上記ト
レースに関する情報において指定されたアドレスにデー
タの書き込みが行われると、トレース制御部８はトレー
ストリガ発生手段１０からのトレーススタート信号１０
ａをアサートしてトレース動作を開始する。

【００９０】トレースクロック信号（ＴＲＣＬＫ）が０
クロック目（図７中の（１）で示したタイミング）にお
いて、トレース制御回路２１がトレーススタート信号１
０ａを受けると、ラッチ信号２１ａを生成しバッファ２
２に出力する。ラッチ信号２１ａを受けたバッファ２２
には、アドレスバス１１ａとデータバス１１ｂからアド
レス情報及びデータ情報がラッチされてデータトレース
情報１が形成される。

【００９１】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が１クロック目（図７中の（２）で示したタイミン
グ）になると、データトレース情報１は、バッファ２２
からバッファ２７にコピーされる。同時に、トレース情
報カウンタ２３に「０」が設定される。このあと、比較
ビット数指定手段２５には「０」が指定されているの
で、コンパレータ２６は比較動作を行わない。

【００９２】また、トレースクロック信号（ＴＲＣＬ
Ｋ）が１クロック目において、図７に示すように、ＣＰ
Ｕ２は評価対象プログラムの分岐命令を実行する。この
とき、ＣＰＵ２は分岐先のアドレスを指定するジャンプ
要求信号１４ａ及び前回の分岐から実行された命令のサ
イズを指定する実行命令サイズ信号１４ｂを生成してト
レース制御回路２１に出力する。トレース制御回路２１
は、ジャンプ要求信号１４ａをアサートするとラッチ信
号２１ａをバッファ２２に出力する。これによって、ア
ドレスバス１１ａを介して分岐先アドレスがバッファ２
２に取り込まれる。このとき、トレース制御回路２１
は、実行命令サイズ信号１４ｂをバッファ２２に出力す
る。

【００９３】トレース制御回路２１は、実行命令サイズ
信号１４ｂから前回の分岐から実行された命令のサイズ
を取得すると共に、これをバッファ２２に設定する。こ
れによって、アドレスバス１１ａから分岐先アドレスが
バッファ２２に逐次取り込まれ、ＣＰＵ２が実行する評
価対象プログラムにおける各分岐アドレスをトレースし
た分岐トレース情報２が形成される。

【００９４】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が２クロック目になると、データトレース情報１は
バッファ２７からＦＩＦＯバッファ２９にコピーされ、
分岐トレース情報２はバッファ２２からバッファ２７に
コピーされる。また、バッファ２２にトレース情報が形
成されると、ＣＰＵ２はトレース情報カウンタ２３をイ
ンクリメントし、カウンタ値を「０」（Ｂ'００）から
「１」（Ｂ'０１）に変更する。このとき、コンパレー
タ２６が比較動作を行わないことから、バッファ２７の
内容は消去されない。

【００９５】続くトレースクロック信号（ＴＲＣＬＫ）
の２クロック目においても、ＣＰＵ２は評価対象プログ
ラムの分岐命令を実行する。このとき、ＣＰＵ２は分岐
先のアドレスを指定するジャンプ要求信号１４ａ及び前
回の分岐から実行された命令のサイズを指定する実行命
令サイズ信号１４ｂを生成してトレース制御回路２１に
出力する。トレース制御回路２１は、ジャンプ要求信号
１４ａをアサートするとラッチ信号２１ａをバッファ２
２に出力する。これによって、上記と同様にして、アド
レスバス１１ａから分岐先アドレスがバッファ２２に逐
次取り込まれ、ＣＰＵ２が実行する評価対象プログラム
における各分岐アドレスをトレースした分岐トレース情
報３が形成される。

【００９６】次に、トレースクロック信号（ＴＲＣＬ
Ｋ）が３クロック目においても、図７に示すように、Ｃ
ＰＵ２は評価対象プログラムの分岐命令を実行する。こ
のとき、ＣＰＵ２は分岐先のアドレスを指定するジャン
プ要求信号１４ａ及び前回の分岐から実行された命令の
サイズを指定する実行命令サイズ信号１４ｂを生成して
トレース制御回路２１に出力する。トレース制御回路２
１は、ジャンプ要求信号１４ａをアサートするとラッチ
信号２１ａをバッファ２２に出力する。これによって、
上記と同様にして、アドレスバス１１ａから分岐先アド
レスがバッファ２２に逐次取り込み、ＣＰＵ２が実行す
る評価対象プログラムにおける各分岐アドレスをトレー
スした分岐トレース情報４を形成する処理に移行する。
しかしながら、バッファ２２には既に分岐トレース情報
３が存在するので、トレース制御回路２１は、分岐トレ
ース情報３の「Ｓｔａｔｕｓ」部にトレース情報の取り
こぼし発生を示すオーバフロービットを設定し、分岐ト
レース情報４を破棄する。このとき、トレース制御回路
２１は、内部の不図示の記憶手段（カウンタやメモリな
ど）にトレース情報が１回破棄されたことを記憶する。

【００９７】続いて、トレースクロック信号（ＴＲＣＬ
Ｋ）の４クロック目においても、図７に示すように、Ｃ
ＰＵ２は評価対象プログラムの分岐命令を実行する。こ
のとき、ＣＰＵ２は分岐先のアドレスを指定するジャン
プ要求信号１４ａ及び前回の分岐から実行された命令の
サイズを指定する実行命令サイズ信号１４ｂを生成して
トレース制御回路２１に出力する。トレース制御回路２
１は、ジャンプ要求信号１４ａをアサートするとラッチ
信号２１ａをバッファ２２に出力する。これによって、
上記と同様にして、アドレスバス１１ａから分岐先アド
レスがバッファ２２に逐次取り込み、ＣＰＵ２が実行す
る評価対象プログラムにおける各分岐アドレスをトレー
スした分岐トレース情報５を形成する処理に移行する。

【００９８】ここで、図８に示すように、データトレー
ス情報を出力するには９クロック必要とし、ＦＩＦＯバ
ッファ２９から出力が開始されるのは３クロック目から
であることから、データトレース情報１がＴＲＤＡＴＡ
端子から完全に出力されるのは、１１クロック目とな
る。従って、上記分岐トレース情報５を形成する処理に
移行した時点では、まだＦＩＦＯバッファ２９にデータ
トレース情報１が残った状態となっている。このため、
トレース制御回路２１は、分岐トレース情報５を破棄す
ると共に、上記と同様にトレース情報が２回破棄された
ことを記憶する。

【００９９】このあと、トレースクロック信号（ＴＲＣ
ＬＫ）の２３クロック目において、図７に示すように、
ＣＰＵ２は評価対象プログラムの分岐命令を実行する。
このとき、ＣＰＵ２は分岐先のアドレスを指定するジャ
ンプ要求信号１４ａ及び前回の分岐から実行された命令
のサイズを指定する実行命令サイズ信号１４ｂを生成し
てトレース制御回路２１に出力する。トレース制御回路
２１は、ジャンプ要求信号１４ａをアサートするとラッ
チ信号２１ａをバッファ２２に出力する。このとき、バ
ッファ２２は既に空になっているので、アドレスバス１
１ａから分岐先アドレスがバッファ２２に逐次取り込ま
れ、ＣＰＵ２が実行する評価対象プログラムにおける各
分岐アドレスをトレースした分岐トレース情報６が形成
される。

【０１００】ここで、トレース制御回路２１は、これま
でに破棄したトレース情報の数（この場合は２個）とオ
ーバライト回数保持手段３０に設定されている値とを比
較し、数の大きい方の値をオーバライト回数保持手段３
０に設定する。この場合、オーバライト回数保持手段３
０には初期状態の「０」が設定されているので、これま
でに破棄したトレース情報の数「２」がオーバライト回
数保持手段３０に改めて設定される。具体的には、トレ
ース制御回路２１は、これまでに破棄したトレース情報
の数をオーバライト回数セット信号２１ｃとしてオーバ
ライト回数保持手段３０に出力し設定する。

【０１０１】このあと、ＣＰＵ２によって評価対象プロ
グラムのトレースエンドのトリガとなるアドレスに格納
された命令が実行されると、トレーストリガ発生手段１
０はトレースエンド信号１０ｂを発生し、トレース制御
部８に出力する。このときも同様にして、トレース制御
部８はトレースを終了すると共に、それまでに破棄した
トレース情報の数とオーバライト回数保持手段３０に設
定されている値とを比較し、数の大きい方の値をオーバ
ライト回数保持手段３０に設定する。図７の例では、２
３クロック以降にトレース情報の破棄は行われないの
で、オーバライト回数保持手段３０の設定値は、「２」
のままである。

【０１０２】このようにすることで、オーバライト回数
保持手段３０には、分割採取しない場合におけるトレー
ス情報の取り始めから取り終わりまでにおいて連続して
破棄されたトレース情報数の最大値が設定される。

【０１０３】これによって、ユーザは、デバッガ７を用
いて連続して破棄されたトレース情報数の最大値（オー
バライト回数保持手段３０に設定された値）を読み出し
て、トレース情報の適切な分割採取回数を決定すること
ができる。ここで、破棄されたトレース情報数をデバッ
ガ７に伝える方法として、分岐トレース情報パケットや
データトレース情報パケットに破棄されたトレース情報
数を格納する専用の部位を設定してもよい。この場合、
ユーザはデバッガ７を用いてレース情報パケットの上記
部位を検出することで、破棄されたトレース情報数の最
大値を知ることができる。

【０１０４】トレース情報の適切な分割採取回数として
は、例えば破棄されたトレース情報数が「１」であれ
ば、分割採取回数は２回で十分である。この場合、比較
ビット数指定手段２５に「１」を指定し、上記実施の形
態１と同様にトレース動作を行う。これによって、取り
こぼしのないトレース情報の採取をすることができる。

【０１０５】また、ユーザは、デバッガ７を用いてトレ
ース情報採取期間中に発生したトレース情報の総数を、
その発生の度にインクリメントされるトレース情報カウ
ンタ２３から読み出すことができる。言うまでもなく、
このトレース情報の総数もトレース情報の適切な分割採
取回数を決定する重要な参考情報とすることができる。

【０１０６】以上のように、この実施の形態２によれ
ば、トレース情報採取期間中に連続して破棄されたトレ
ース情報数の最大値を格納するオーバライト回数保持手
段３０を設けたので、オーバライト回数保持手段３０か
ら読み出した上記最大値を用いて、トレース情報の適切
な採取回数を決定することができる。これにより、トレ
ース情報の採取回数を必要以上に増やしてトレース時間
を浪費することがなく、効率的なデバッグ作業を行うこ
とができる。

【０１０７】また、トレース情報カウンタ２３からトレ
ース情報採取期間中に発生したトレース情報の総数も適
宜読み出すことができるので、該トレース情報の総数を
参考としてなるべく少ない採取回数で、トレース情報を
取りこぼすことなく採取することができる。

【０１０８】実施の形態３．図１２はこの発明の実施の
形態３によるデバッグシステムのトレース制御部を示す
ブロック図である。図において、２３ａはトレース情報
カウンタ２３からトレース情報一致検出部３１に出力さ
れるカウンタ数指示信号であって、トレース情報一致検
出部３１にトレース情報の発生回数を通知する。３１は
サマリ情報保持手段３２ａ，３２ｂ及び比較手段３３か
らなるトレース情報一致検出部で、分割して採取したト
レース情報が一致するか否かを検出する。３２ａ，３２
ｂはサマリ情報保持手段（サマリ保持手段）であって、
複数回に分けて採取したトレース情報に関するサマリ情
報（全てのトレース情報に対して算出したチェックサム
やトレース情報内のアドレス情報に関するチェックサム
などからなる）をそれぞれ保持する。３３は比較手段
で、サマリ情報保持手段３２ａ，３２ｂがそれぞれ保持
するサマリ情報を比較する。３３ａは比較手段３３の比
較結果を示す一致信号である。また、この図１２では実
施の形態３に関するトレース情報一致検出部３１などの
構成を上記実施の形態２に適用した例を示しているが、
当然ながら上記実施の形態１に適用することも可能であ
る。なお、図４及び図１１と同一構成要素には同一符号
を付して重複する説明を省略する。

【０１０９】次に動作について説明する。先ず、図１に
示すように、ＪＴＡＧに対応したデバッグ専用端子を介
してマイクロコンピュータ１とデバッグツール５とを接
続する。これによって、ユーザは内部バス１１ａ，１１
ｂを介してデータアクセス検知手段１２及びＰＣ通過検
知手段１３に設定された情報を読み出すこともできる。
同様に、デバッガ７を用いてトレース情報カウンタ２
３、繰り返し回数指定手段２４、比較ビット数指定手段
２５、オーバライト回数保持手段３０、及び、サマリ情
報保持手段３２ａ，３２ｂにも適宜アクセスすることが
できる。

【０１１０】次に、トレースの初期状態として、デバッ
ガ７を用いてトレース情報カウンタ２３、サマリ情報保
持手段３２ａ，３２ｂを初期化する。また、比較ビット
数指定手段２５に「２」を指定する（即ち、トレース情
報カウンタ２３と繰り返し回数指定手段２４の下位２ビ
ットを比較対象として指定する）と共に、この繰り返し
回数指定手段２４を構成するカウンタの下位２ビットの
値を「０」とするＢ'００を設定する（これにより、ト
レース情報の採取回数が「４」（４回）に設定され
る）。これらの情報は、上記実施の形態１と同様にし
て、ホストコンピュータ６、デバッグツール５を介して
デバッグ機能ブロック４内の各構成手段に設定される。

【０１１１】次に、上記実施の形態１と同様にして１回
目のトレースを行う。これにより、１回目のトレースの
結果として、データトレース情報１とデータトレース情
報５がＴＲＤＡＴＡ端子から出力される。この１回目の
トレースにおいて、トレース制御回路２１は、バッファ
２２にトレース情報が形成されるごとに、そのトレース
情報をトレース情報一致検出部３１にコピーする。同時
に、トレース情報が発生するごとに、トレース情報カウ
ンタ２３の値がカウンタ数指示信号２３ａとしてトレー
ス情報一致検出部３１に出力される。このとき、トレー
ス情報一致検出部３１は、これらの情報を受けるごと
に、そのサマリ情報（１回目のトレースで発生したデー
タトレース情報１から分岐トレース情報６までのサマリ
情報）を生成してサマリ情報保持手段３２ａに格納す
る。ここで、サマリ情報としては、例えば上述のように
してコピーされた全てのトレース情報に対して算出した
チェックサムやトレース情報内のアドレス情報に関する
チェックサム、若しくは、上述のようにしてコピーされ
たトレース情報の総数などが考えられる。このあと、２
回目のトレースを行う前に、トレース情報一致検出部３
１は、サマリ情報保持手段３２ａ内のサマリ情報をサマ
リ情報保持手段３２ｂにコピーする。

【０１１２】上記実施の形態１と同様にして２回目のト
レースを行う。上述したようなトレース情報カウンタ２
３のインクリメントや、コンパレータ２６によるトレー
ス情報カウンタ２３と繰り返し回数指定手段２４の比
較、バッファ２７の内容消去が行われて、結果として分
岐トレース情報２と分岐トレース情報６がＴＲＤＡＴＡ
端子から出力される。この２回目のトレースにおいて
も、トレース制御回路２１は、バッファ２２にトレース
情報が形成されるごとに、そのトレース情報をトレース
情報一致検出部３１にコピーする。同時に、トレース情
報が発生するごとに、トレース情報カウンタ２３の値が
カウンタ数指示信号２３ａとしてトレース情報一致検出
部３１に出力される。これによって、１回目と同様にし
て、トレース情報一致検出部３１は、２回目のトレース
におけるサマリ情報を生成してサマリ情報保持手段３２
ａに格納する。

【０１１３】ここで、１回目と２回目のトレースでは、
両方ともデータトレース情報１から分岐トレース情報６
までが発生するので、トレース情報が一致する。このあ
と、比較手段３３は、サマリ情報保持手段３２ａ，３２
ｂのそれぞれに格納されたサマリ情報を比較する。上述
のように、１回目と２回目のトレースではトレース情報
が一致することから、サマリ情報保持手段３２ａ，３２
ｂのサマリ情報も一致する。比較手段３３は、これらサ
マリ情報が一致した旨を一致信号３３ａとして外部に出
力する。

【０１１４】このとき、サマリ情報保持手段３２ａ，３
２ｂのそれぞれに格納されたサマリ情報が一致しない
と、１回目と２回目のトレースにおける各トレース情報
が異なるということである。即ち、何らかの原因で１回
目と２回目のトレースにおいてＣＰＵ２によるプログラ
ム実行が同じではなかったことを意味する。このような
１回目と２回目のトレースにおいて異なる結果を与える
情報を用いてリアルタイムトレースとしてのトレース情
報を再構築しても、トレース期間中に発生した正しいト
レース情報を得ることができない。そこで、この実施の
形態３では、採取期間内で発生するトレース情報が異な
った場合に、ユーザに通知する機能をデバッガ７に持た
せておく（ホストコンピュータ６の表示手段に上記通知
を表示するなどの機能）。これによって、ユーザは、何
らかの対処を行ってトレースをやり直すことができる。
また、採取期間内で発生するトレース情報が異なった場
合に、デバッガ７が自動的に再度トレースをやり直すよ
うにしてもよい。

【０１１５】以上のように、この実施の形態３によれ
ば、各採取期間で採取したトレース情報のサマリ情報に
基づいて、各トレース情報が一致するか否かを検出する
トレース情報一致検出部３１を備えたので、トレース情
報の採取において毎回同じトレース情報が発生している
か否かを確かめながら、トレース情報を採取することが
できる。これにより、採取期間内で発生する全てのトレ
ース情報を比較するために、マイクロコンピュータ１に
大量のトレースメモリを設ける必要がない。これは、コ
スト的にも有益である。

【０１１６】また、トレース情報一致検出部３１は、２
つのサマリ情報保持手段３２ａ，３２ｂを有して、前回
トレースした情報と今回トレースした情報とを判別する
ことができることから、トレース期間中にプログラムを
複数回実行することで、安定して同じ動作をするか否か
を確認することができる。このような処理は、デバッグ
手法としても利用することができる。

【０１１７】なお、上記実施の形態３では、トレース情
報一致検出部３１を２つのサマリ情報保持手段３２ａ，
３２ｂと比較手段３３とを設ける例について示したが、
サマリ情報保持手段３２ａのみで構成してもよい。具体
的には、トレース情報の分割採取を実行するごとに、デ
バッガ７がサマリ情報保持手段３２ａの内容の読み出し
て記憶し、比較動作も行う。

【０１１８】実施の形態４．図１３はこの発明の実施の
形態４によるデバッグシステムのトレース制御部を示す
ブロック図である。図において、１４ｃはＣＰＵ２から
トレース制御部８に出力される割り込み処理信号で、Ｃ
ＰＵ２が割り込み処理中であることをトレース制御部８
に通知する信号である。また、この図１３では実施の形
態４に関する構成を上記実施の形態３に適用した例を示
しているが、当然ながら上記実施の形態１や実施の形態
２に適用することも可能である。なお、図４及び図１２
と同一構成要素には同一符号を付して重複する説明を省
略する。

【０１１９】次に動作について説明する。この実施の形
態４は、評価対象プログラムにおいてＣＰＵ２に割り込
み処理を行わせる命令があった場合を考えている。具体
的には、上記実施の形態で示したようなトレース情報の
採取期間中に、ＣＰＵ２が割り込み処理を行う場合、割
り込み処理中であることを示す割り込み処理信号１４ｃ
を生成し、バッファ２２に出力する。バッファ２２で
は、割り込み処理信号１４ｃを受けると、内部バス１１
ａ，１１ｂから情報を取り込むのを中止するように構成
しておく。このようにすることで、割り込み処理中のト
レース情報を削除することができる。

【０１２０】上記実施の形態で示したようにトレース情
報を分割して採取するには、毎回発生するトレース情報
が一致する必要がある。ここで、マイクロコンピュータ
１を用いたシステムを動作させるのに割り込み処理が必
要であるが、割り込み処理中のトレース情報自体はデバ
ッグに必要ない場合、割り込み処理中のトレース情報は
無視した方が毎回発生するトレース情報が一致しやす
い。

【０１２１】以上のように、この実施の形態４では、割
り込み処理信号１４ｃを受けると、内部バス１１ａ，１
１ｂから情報を取り込むのを中止するようにバッファ２
２を構成したので、毎回発生するトレース情報が一致し
やすくなり、トレース情報の分割採取を精度良く行うこ
とができると共に、デバッグに必要なトレース情報のみ
採取することができる。

【０１２２】また、トレース情報の採取期間以外にも、
割り込み処理中のトレース情報がデバッグに必要ない場
合、これを適宜削除することができることから、不要な
情報のない効率的なデバッグを行うことができる。

【０１２３】

【発明の効果】以上のように、この発明のマイクロコン
ピュータによれば、所定の繰り返し回数で、予め設定し
たサンプリング期間における評価対象プログラムの各実
行過程のトレース情報を生成し収集する収集手段と、各
回ごとにトレース情報を出力する出力手段と、収集手段
による繰り返し収集の全てが終了した時点で、出力手段
がサンプリング期間内で収集されるべき全てのトレース
情報を出力するように、各回ごとに収集したトレース情
報のうちいずれかを消去する間引き手段とを備えるの
で、トレース情報の発生量を予測することなく、トレー
ス情報を取りこぼすことなく収集するマイクロコンピュ
ータを得ることができるという効果がある。

【０１２４】この発明のマイクロコンピュータによれ
ば、収集手段がトレース情報を収集するにあたり、その
サンプリング期間内における所定の周期間隔を計数する
計数手段を間引き手段が備え、該所定の周期間隔内で生
成されるトレース情報を消去するので、簡単な機構の追
加でトレース情報の取りこぼしのないマイクロコンピュ
ータを得ることができるという効果がある。

【０１２５】この発明のマイクロコンピュータによれ
ば、計数手段がトレース情報の収集動作に関するクロッ
ク信号又はトレース情報の生成に同期して計数するの
で、簡単な機構の追加でトレース情報の取りこぼしのな
いマイクロコンピュータを得ることができるという効果
がある。

【０１２６】この発明のマイクロコンピュータによれ
ば、計数手段が外部からトレース情報を消去する周期間
隔及び／又はその計数開始点を設定する外部設定経路を
有するので、ユーザがトレース情報の間引きに関する適
宜設定を行うことができるという効果がある。

【０１２７】この発明のマイクロコンピュータによれ
ば、収集手段がトレース情報を収集するにあたり、出力
手段が先のトレース情報を出力中に生成・収集されて出
力不可となったトレース情報の数を計数して保持する破
棄数保持手段を備えるので、適切な繰り返し回数を決定
するための参考情報である出力不可となったトレース情
報数を提供するマイクロコンピュータを得ることができ
るという効果がある。

【０１２８】この発明のマイクロコンピュータによれ
ば、収集手段がトレース情報を収集するにあたり、その
サンプリング期間内で生成したトレース情報の総数を計
数して保持する総数保持手段を備えるので、適切な繰り
返し回数を決定するための参考情報であるトレース情報
総数を提供するマイクロコンピュータを得ることができ
るという効果がある。

【０１２９】この発明のマイクロコンピュータによれ
ば、サンプリング期間内で生成したトレース情報に関す
るサマリ情報を各回ごとに生成して保持するサマリ保持
手段と、該サマリ保持手段が各回ごとに保持したサマリ
情報を各々比較して、該比較結果を出力する比較手段と
を備えるので、各トレースごとに評価対象プログラムが
正常に実行されたか否かを判断するための情報を大量の
トレースメモリを設けることなく提供するマイクロコン
ピュータを得ることができるという効果がある。また、
トレース期間中にプログラムを複数回実行することで、
安定して同じ動作をするか否かを確認することができる
という効果がある。

【０１３０】この発明のマイクロコンピュータによれ
ば、サマリ情報がサンプリング期間内で生成したトレー
ス情報の総数及び／又はそのチェックサムからなるの
で、容量の少ない数値で評価対象プログラムが正常に実
行されたか否かを判断するための情報を構成するマイク
ロコンピュータを得ることができるという効果がある。

【０１３１】この発明のマイクロコンピュータによれ
ば、サマリ情報がサンプリング期間内で生成したトレー
ス情報に含まれるアドレス情報及び／又はデータ情報の
チェックサムからなるので、容量の少ない数値で評価対
象プログラムが正常に実行されたか否かを判断するため
の情報を構成するマイクロコンピュータを得ることがで
きるという効果がある。

【０１３２】この発明のマイクロコンピュータによれ
ば、サマリ保持手段が外部から保持内容を初期化する外
部設定経路を有するので、ユーザが適宜初期化できるサ
マリ情報を提供するマイクロコンピュータを得ることが
できるという効果がある。

【０１３３】この発明のマイクロコンピュータによれ
ば、収集手段がトレース情報を収集するにあたり、ＣＰ
Ｕの割り込み処理に関するトレース情報を消去する手段
を備えるので、毎回発生するトレース情報が一致しやす
くなり、トレース情報の分割採取を精度良く行うことが
できると共に、デバッグに必要なトレース情報のみ採取
するマイクロコンピュータを得ることができるという効
果がある。また、トレース情報の採取期間内の割り込み
処理中のトレース情報がデバッグに必要ない場合、これ
を適宜削除することができることから、不要な情報のな
い効率的なデバッグを行うことができるという効果があ
る。

【０１３４】この発明のデバッグシステムによれば、所
定の繰り返し回数で、予め設定したサンプリング期間に
おける評価対象プログラムの各実行過程のトレース情報
を生成し収集する収集手段と、各回ごとにトレース情報
を出力する出力手段と、収集手段による繰り返し収集の
全てが終了した時点で、出力手段がサンプリング期間内
で収集されるべき全てのトレース情報を出力するよう
に、各回ごとに収集したトレース情報のうちいずれかを
消去する間引き手段とを有するマイクロコンピュータに
対するデバッグを制御するシステムであって、出力手段
から各回ごとに出力されるトレース情報を逐次保持する
と共に、これら情報を本来の生成順序に並べ替えてサン
プリング期間全体で収集されるべきトレース情報を構築
するトレース情報再構築手段と、マイクロコンピュータ
内の各手段に対してトレース情報収集に関する情報の読
み出し及び／又はその設定を行うと共に、トレース情報
を用いてマイクロコンピュータに対するデバッグを制御
するデバッグ制御手段とを備えるので、トレース情報の
発生量を予測することなく、トレース情報の取りこぼし
をなくすことができると共に、トレースの繰り返し回数
に関わらず、複数回に分けて収集した各トレース情報か
ら所定のトレース情報を再構築することができることか
ら、トレース情報出力端子を増やしたり、トレースクロ
ック信号の動作周波数を上げて高速化することなく、ト
レース情報を取りこぼしなく収集するデバッグシステム
を得ることができるという効果がある。

【０１３５】この発明のデバッグシステムによれば、収
集手段がトレース情報を収集するにあたり、そのサンプ
リング期間内における所定の周期期間を計数する計数手
段を間引き手段が備えると共に、該所定の周期間隔内で
生成されるトレース情報を消去し、デバッグ制御手段が
トレース情報を消去する周期間隔及び／又はその計数開
始点を計数手段に設定するので、簡単な機構の追加でマ
イクロコンピュータにトレース情報収集に関する情報を
設定可能なデバッグシステムを得ることができるという
効果がある。

【０１３６】この発明のデバッグシステムによれば、収
集手段がトレース情報を収集するにあたり、出力手段が
先のトレース情報を出力中に生成・収集されて出力不可
となったトレース情報の数を計数して保持する破棄数保
持手段をマイクロコンピュータが備え、デバッグ制御手
段が破棄数保持手段から出力不可となったトレース情報
数を読み出して、該トレース情報数に応じて決定した繰
り返し回数をマイクロコンピュータに設定するので、出
力不可となったトレース情報数に基づいて適切な繰り返
し回数を決定するデバッグシステムを得ることができる
という効果がある。

【０１３７】この発明のデバッグシステムによれば、収
集手段がトレース情報を収集するにあたり、そのサンプ
リング期間内で生成したトレース情報の総数を計数して
保持する総数保持手段をマイクロコンピュータが備え、
デバッグ制御手段が総数保持手段から出力不可となった
トレース情報数を読み出して、該トレース情報の総数に
応じて決定した繰り返し回数をマイクロコンピュータに
設定するので、サンプリング期間内で生成したトレース
情報の総数に基づいて適切な繰り返し回数を決定するデ
バッグシステムを得ることができるという効果がある。

【０１３８】この発明のデバッグシステムによれば、サ
ンプリング期間内で生成したトレース情報に関するサマ
リ情報を各回ごとに生成して保持するサマリ保持手段
と、該サマリ保持手段が各回ごとに保持したサマリ情報
を各々比較して、該比較結果を出力する比較手段とをマ
イクロコンピュータが備え、デバッグ制御手段が比較結
果から各回ごとに生成するトレース情報の同一性を判定
し、該判定結果に基づいて評価対象プログラムが正常に
実行されたか否かを判断するので、各トレースごとに評
価対象プログラムが正常に実行されたか否かを判断する
ための情報を大量のトレースメモリを設けることなく得
ることができると共に、トレース期間中にプログラムを
複数回実行することで、安定して同じ動作をするか否か
を確認しながらデバッグを制御可能なデバッグシステム
を得ることができるという効果がある。

【０１３９】この発明のトレース情報収集方法によれ
ば、マイクロコンピュータによる評価対象プログラムの
実行過程のトレース情報を収集する方法であって、所定
の繰り返し回数で、予め設定したサンプリング期間にお
ける評価対象プログラムの各実行過程のトレース情報を
生成し収集する収集ステップと、収集ステップにて繰り
返し収集の全てが終了した時点で、サンプリング期間内
で収集されるべき全てのトレース情報を出力するよう
に、各回ごとに収集したトレース情報のうちいずれかを
消去する間引きステップと、各回ごとに消去された残り
のトレース情報を出力する出力ステップと、出力ステッ
プで各回ごとに出力されるトレース情報を逐次保持する
と共に、これら情報を本来の生成順序に並べ替えてサン
プリング期間全体で収集されるべきトレース情報を構築
するトレース情報再構築ステップとを備えるので、トレ
ース情報の発生量を予測することなく、トレース情報の
取りこぼしをなくすことができるという効果がある。ま
た、トレースの繰り返し回数に関わらず、複数回に分け
て収集した各トレース情報から所定のトレース情報を再
構築することができることから、トレース情報出力端子
を増やしたり、トレースクロック信号の動作周波数を上
げて高速化することなく、トレース情報を取りこぼしな
く収集することができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデバッグシス
テムの構成を概略的に示す図である。

【図２】 図１中のデバッグ機能内蔵マイクロコンピュ
ータの構成を示すブロック図である。

【図３】 図２中のデバッグ機能ブロックの構成を示す
ブロック図である。

【図４】 図３中のトレース制御部の構成を示すブロッ
ク図である。

【図５】 図２中のトレース制御部による分岐トレース
情報の出力タイミングとそのフォーマットを示す図であ
る。

【図６】 図２中のトレース制御部によるデータトレー
ス情報の出力タイミングとそのフォーマットを示す図で
ある。

【図７】 実施の形態１によるデバッグシステムにおけ
るトレース情報の発生タイミングの一例を示す図であ
る。

【図８】 １回目のトレースにおけるトレース情報の出
力タイミングを示す図である。

【図９】 トレース回数とトレース情報との関係を示す
図である。

【図１０】 リアルタイムトレースにて採取されるべき
トレース情報の再構築を説明する図である。

【図１１】 この発明の実施の形態２によるデバッグシ
ステムのトレース制御部を示すブロック図である。

【図１２】 この発明の実施の形態３によるデバッグシ
ステムのトレース制御部を示すブロック図である。

【図１３】 この発明の実施の形態４によるデバッグシ
ステムのトレース制御部を示すブロック図である。

【図１４】 従来のデバッグシステムの構成を概略的に
示す図である。

【図１５】 図１４中のデバッグ機能内蔵マイクロコン
ピュータの構成を示すブロック図である。

【図１６】 図１５中のトレース制御部の構成を示すブ
ロック図である。

【符号の説明】

１ マイクロコンピュータ、２ ＣＰＵ、３ メモリ及
び周辺機能ブロック、４ デバッグ機能ブロック、５
デバッグツール（デバッグ制御手段）、６ ホストコン
ピュータ（トレース情報再構築手段、デバッグ制御手
段）、７ デバッガ（トレース情報再構築手段、デバッ
グ制御手段）、８ トレース制御部（収集手段、間引き
手段、出力手段）、９ ＪＴＡＧ制御部（出力手段）、
１０ トレーストリガ発生手段（収集手段）、１０ａ
トレーススタート信号、１０ｂ トレースエンド信号、
１０ｃ データアクセス検知信号、１１ａ アドレスバ
ス、１１ｂ データバス、１２ データアクセス検知手
段、１３ ＰＣ通過検知手段、１４ａ ジャンプ要求信
号、１４ｂ 実行命令サイズ信号、１４ｃ 割り込み処
理信号、１５ ＴＡＰコントローラ、１６ 命令レジス
タ、１７ バウンダリスキャンテスト用レジスタ、１８
トレース用レジスタ、１９ 入力選択部、２０ａ，２
０ｂ 出力選択部、２１ トレース制御回路（収集手
段）、２１ａ ラッチ信号、２１ｂ リセット信号、２
１ｃ オーバライト回数セット信号、２２バッファ、２
３ トレース情報カウンタ（計数手段、間引き手段、総
数保持手段）、２３ａ カウンタ数指示信号、２４ 繰
り返し回数指定手段（間引き手段）、２５ 比較ビット
数指定手段（間引き手段）、２６ コンパレータ（間引
き手段）、２７ バッファ（収集手段）、２８ 出力制
御部、２９ ＦＩＦＯバッファ（収集手段）、３０ オ
ーバライト回数保持手段（破棄数保持手段）、３１トレ
ース情報一致検出部、３２ａ，３２ｂ サマリ情報保持
手段（サマリ保持手段）、３３ 比較手段、３３ａ 一
致信号。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 所定の繰り返し回数で、予め設定したサ
   ンプリング期間における評価対象プログラムの各実行過
   程のトレース情報を生成し収集する収集手段と、 各回ごとにトレース情報を出力する出力手段と、 上記収集手段による繰り返し収集の全てが終了した時点
   で、上記出力手段が上記サンプリング期間内で収集され
   るべき全てのトレース情報を出力するように、各回ごと
   に収集したトレース情報のうちいずれかを消去する間引
   き手段とを備えたマイクロコンピュータ。
2. 【請求項２】 間引き手段は、収集手段がトレース情報
   を収集するにあたり、そのサンプリング期間内における
   所定の周期間隔を計数する計数手段を備え、該所定の周
   期間隔内で生成されるトレース情報を消去することを特
   徴とする請求項１記載のマイクロコンピュータ。
3. 【請求項３】 計数手段は、トレース情報の収集動作に
   関するクロック信号又はトレース情報の生成に同期して
   計数することを特徴とする請求項２記載のマイクロコン
   ピュータ。
4. 【請求項４】 計数手段は、外部からトレース情報を消
   去する周期間隔及び／又はその計数開始点を設定する外
   部設定経路を有することを特徴とする請求項２記載のマ
   イクロコンピュータ。
5. 【請求項５】 収集手段がトレース情報を収集するにあ
   たり、出力手段が先のトレース情報を出力中に生成・収
   集されて出力不可となったトレース情報の数を計数して
   保持する破棄数保持手段を備えたことを特徴とする請求
   項１記載のマイクロコンピュータ。
6. 【請求項６】 収集手段がトレース情報を収集するにあ
   たり、そのサンプリング期間内で生成したトレース情報
   の総数を計数して保持する総数保持手段を備えたことを
   特徴とする請求項１記載のマイクロコンピュータ。
7. 【請求項７】 サンプリング期間内で生成したトレース
   情報に関するサマリ情報を各回ごとに生成して保持する
   サマリ保持手段と、 該サマリ保持手段が各回ごとに保持したサマリ情報を各
   々比較して、該比較結果を出力する比較手段とを備えた
   ことを特徴とする請求項１記載のマイクロコンピュー
   タ。
8. 【請求項８】 サマリ情報は、サンプリング期間内で生
   成したトレース情報の総数及び／又はそのチェックサム
   からなることを特徴とする請求項７記載のマイクロコン
   ピュータ。
9. 【請求項９】 サマリ情報は、サンプリング期間内で生
   成したトレース情報に含まれるアドレス情報及び／又は
   データ情報のチェックサムからなることを特徴とする請
   求項８記載のマイクロコンピュータ。
10. 【請求項１０】 サマリ保持手段は、外部から保持内容
    を初期化する外部設定経路を有することを特徴とする請
    求項７記載のマイクロコンピュータ。
11. 【請求項１１】 収集手段がトレース情報を収集するに
    あたり、ＣＰＵの割り込み処理に関するトレース情報を
    消去する手段を備えたことを特徴とする請求項１記載の
    マイクロコンピュータ。
12. 【請求項１２】 所定の繰り返し回数で、予め設定した
    サンプリング期間における評価対象プログラムの各実行
    過程のトレース情報を生成し収集する収集手段と、各回
    ごとにトレース情報を出力する出力手段と、上記収集手
    段による繰り返し収集の全てが終了した時点で、上記出
    力手段が上記サンプリング期間内で収集されるべき全て
    のトレース情報を出力するように、各回ごとに収集した
    トレース情報のうちいずれかを消去する間引き手段とを
    有するマイクロコンピュータに対するデバッグを制御す
    るシステムであって、 上記出力手段から各回ごとに出力されるトレース情報を
    逐次保持すると共に、これら情報を本来の生成順序に並
    べ替えて上記サンプリング期間全体で収集されるべきト
    レース情報を構築するトレース情報再構築手段と、 上記マイクロコンピュータ内の各手段に対してトレース
    情報収集に関する情報の読み出し及び／又はその設定を
    行うと共に、上記トレース情報を用いて上記マイクロコ
    ンピュータに対するデバッグを制御するデバッグ制御手
    段とを備えたデバッグシステム。
13. 【請求項１３】 間引き手段は、収集手段がトレース情
    報を収集するにあたり、そのサンプリング期間内におけ
    る所定の周期期間を計数する計数手段を備えると共に、
    該所定の周期間隔内で生成されるトレース情報を消去
    し、 デバッグ制御手段は、トレース情報を消去する周期間隔
    及び／又はその計数開始点を上記計数手段に設定するこ
    とを特徴とする請求項１２記載のデバッグシステム。
14. 【請求項１４】 マイクロコンピュータは、収集手段が
    トレース情報を収集するにあたり、出力手段が先のトレ
    ース情報を出力中に生成・収集されて出力不可となった
    トレース情報の数を計数して保持する破棄数保持手段を
    備え、 デバッグ制御手段は、上記破棄数保持手段から出力不可
    となったトレース情報数を読み出して、該トレース情報
    数に応じて決定した繰り返し回数を上記マイクロコンピ
    ュータに設定することを特徴とする請求項１２記載のデ
    バッグシステム。
15. 【請求項１５】 マイクロコンピュータは、収集手段が
    トレース情報を収集するにあたり、そのサンプリング期
    間内で生成したトレース情報の総数を計数して保持する
    総数保持手段を備え、 デバッグ制御手段は、上記総数保持手段から出力不可と
    なったトレース情報数を読み出して、該トレース情報の
    総数に応じて決定した繰り返し回数を上記マイクロコン
    ピュータに設定することを特徴とする請求項１２記載の
    デバッグシステム。
16. 【請求項１６】 マイクロコンピュータは、サンプリン
    グ期間内で生成したトレース情報に関するサマリ情報を
    各回ごとに生成して保持するサマリ保持手段と、該サマ
    リ保持手段が各回ごとに保持したサマリ情報を各々比較
    して、該比較結果を出力する比較手段とを備え、 デバッグ制御手段は、上記比較結果から各回ごとに生成
    するトレース情報の同一性を判定し、該判定結果に基づ
    いて評価対象プログラムが正常に実行されたか否かを判
    断することを特徴とする請求項１２記載のデバッグシス
    テム。
17. 【請求項１７】 マイクロコンピュータによる評価対象
    プログラムの実行過程のトレース情報を収集する方法で
    あって、 所定の繰り返し回数で、予め設定したサンプリング期間
    における評価対象プログラムの各実行過程のトレース情
    報を生成し収集する収集ステップと、 上記収集ステップにて繰り返し収集の全てが終了した時
    点で、上記サンプリング期間内で収集されるべき全ての
    トレース情報を出力するように、各回ごとに収集したト
    レース情報のうちいずれかを消去する間引きステップ
    と、 各回ごとに消去された残りのトレース情報を出力する出
    力ステップと、 上記出力ステップで各回ごとに出力されるトレース情報
    を逐次保持すると共に、これら情報を本来の生成順序に
    並べ替えて上記サンプリング期間全体で収集されるべき
    トレース情報を構築するトレース情報再構築ステップと
    を備えたトレース情報収集方法。