JPH05241892A - リアルタイムトレーサ - Google Patents
リアルタイムトレーサInfo
- Publication number
- JPH05241892A JPH05241892A JP4041479A JP4147992A JPH05241892A JP H05241892 A JPH05241892 A JP H05241892A JP 4041479 A JP4041479 A JP 4041479A JP 4147992 A JP4147992 A JP 4147992A JP H05241892 A JPH05241892 A JP H05241892A
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- JP
- Japan
- Prior art keywords
- signal
- trace
- real
- bus
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- Pending
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 インサーキットエミュレータに使用されるリ
アルタイムトレーサにおいて、プログラムの流れのみを
効率的にトレースする。 【構成】 フリップフロップ５は、アドレスバス６上の
信号をデータ入力とし、バスストローブ７と命令開始タ
イミング信号１５との論理積信号である参照アドレスラ
ッチ信号１７をラッチクロックとして、参照アドレスバ
ス１４にデータ出力する。参照アドレスバス１４上の信
号は、ブランチステータス８又は割込み受け付け信号９
がアクティブになったときに、アドレスバス６，バスス
トローブ７，ブランチステータス８及び割込み受け付け
信号９と共に、トレースメモリ３に書き込む。
アルタイムトレーサにおいて、プログラムの流れのみを
効率的にトレースする。 【構成】 フリップフロップ５は、アドレスバス６上の
信号をデータ入力とし、バスストローブ７と命令開始タ
イミング信号１５との論理積信号である参照アドレスラ
ッチ信号１７をラッチクロックとして、参照アドレスバ
ス１４にデータ出力する。参照アドレスバス１４上の信
号は、ブランチステータス８又は割込み受け付け信号９
がアクティブになったときに、アドレスバス６，バスス
トローブ７，ブランチステータス８及び割込み受け付け
信号９と共に、トレースメモリ３に書き込む。
Description
【０００１】
【産業上の利用分野】本発明は、リアルタイムトレーサ
に関し、特にインサーキットエミュレータに用いられる
リアルタイムトレーサにおけるプログラム分岐元を効率
的にトレースするリアルタイムトレーサに関する。
に関し、特にインサーキットエミュレータに用いられる
リアルタイムトレーサにおけるプログラム分岐元を効率
的にトレースするリアルタイムトレーサに関する。
【０００２】
【従来の技術】従来のリアルタイムトレーサとしては、
図３のブロック図に示すようなリアルタイムトレーサが
ある。近年マイクロコンプュータは、ニーズの多様化と
高機能化に伴ってアプリケーションプログラムの開発効
率の向上化が重大な問題となっている。従って、インサ
ーキットエミュレータは、プログラムの流れの効率的な
リアルタイムトレース機能を要求されている。特に高級
言語においてのプログラムデバッグでは、関数毎のバッ
クトレース機能が要求されている。
図３のブロック図に示すようなリアルタイムトレーサが
ある。近年マイクロコンプュータは、ニーズの多様化と
高機能化に伴ってアプリケーションプログラムの開発効
率の向上化が重大な問題となっている。従って、インサ
ーキットエミュレータは、プログラムの流れの効率的な
リアルタイムトレース機能を要求されている。特に高級
言語においてのプログラムデバッグでは、関数毎のバッ
クトレース機能が要求されている。
【０００３】従来のリアルタイムトレーサの動作を図３
及び図６を参照して説明する。図６は、図３に示す従来
のリアルタイムトレーサにおける各部の動作タイミング
を示すタイミングチャートである。トレースメモリ３に
おけるトレースライトパルス１２は、エミュレーション
チップ１におけるバスストローブ７を入力とするインバ
ータ１０の出力であるため、バスストローブ７がアクテ
ィブとなったときにアドレスバス６，バスストローブ７
及びブランチステータス８における信号がトレースメモ
リ３に書き込まれる。
及び図６を参照して説明する。図６は、図３に示す従来
のリアルタイムトレーサにおける各部の動作タイミング
を示すタイミングチャートである。トレースメモリ３に
おけるトレースライトパルス１２は、エミュレーション
チップ１におけるバスストローブ７を入力とするインバ
ータ１０の出力であるため、バスストローブ７がアクテ
ィブとなったときにアドレスバス６，バスストローブ７
及びブランチステータス８における信号がトレースメモ
リ３に書き込まれる。
【０００４】トレースメモリ３におけるアドレスには、
カウンタ４の出力であるトレーサアドレスバス１３が接
続されている。カウンタ４におけるカウントクロックに
は、バスストローブ７の反転信号であるトレースライト
パルス１２が接続されているため、トレースメモリ３に
おけるアドレスは、バスストローブ７によってカウント
アップされる。
カウンタ４の出力であるトレーサアドレスバス１３が接
続されている。カウンタ４におけるカウントクロックに
は、バスストローブ７の反転信号であるトレースライト
パルス１２が接続されているため、トレースメモリ３に
おけるアドレスは、バスストローブ７によってカウント
アップされる。
【０００５】従って、図６のタイミングチャートに示す
バスサイクルが発生した場合には、トレースメモリ３に
は、下記表１で表わされるような１０個のフレームにト
レースデータが書き込まれる。下記表１は、図３に示す
従来のリアルタイムトレーサにおける各トレースフレー
ムに書き込まれたトレースデータの一例を示すトレース
データ表である。
バスサイクルが発生した場合には、トレースメモリ３に
は、下記表１で表わされるような１０個のフレームにト
レースデータが書き込まれる。下記表１は、図３に示す
従来のリアルタイムトレーサにおける各トレースフレー
ムに書き込まれたトレースデータの一例を示すトレース
データ表である。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のリアルタイムトレーサでは、バスストローブの
反転信号がトレースライトパルス信号となっているた
め、全てのバスサイクルにおいてトレースしてしまう。
従って、プログラムの流れのみを知りたい場合には、分
岐フレーム及びその分岐フレームの前のフレーム以外は
トレースデータとして不要となるため、トレース効率が
悪いという問題点がある。
た従来のリアルタイムトレーサでは、バスストローブの
反転信号がトレースライトパルス信号となっているた
め、全てのバスサイクルにおいてトレースしてしまう。
従って、プログラムの流れのみを知りたい場合には、分
岐フレーム及びその分岐フレームの前のフレーム以外は
トレースデータとして不要となるため、トレース効率が
悪いという問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、インサーキットエミュレータに用いられる
リアルタイムトレーサにおいて、プログラムの流れのみ
を効率的にトレースすることができるリアルタイムトレ
ーサを提供することを目的とする。
のであって、インサーキットエミュレータに用いられる
リアルタイムトレーサにおいて、プログラムの流れのみ
を効率的にトレースすることができるリアルタイムトレ
ーサを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るリアルタイ
ムトレーサは、バスストローブ及び命令開始タイミング
信号を入力し論理積をして参照アドレスラッチ信号とし
て出力する論理積回路と、アドレスバス上の信号をデー
タ入力し前記参照アドレスラッチ信号をラッチクロック
として参照アドレスバスにデータ出力するフリップフロ
ップと、ブランチステータス及び割込み受け付け信号を
入力し論理和をしてトレースライトパルスとして出力す
る論理和回路と、前記参照アドレスバス上の信号をデー
タ入力とし前記トレースライトパルスをライトイネーブ
ル入力とするトレースメモリとを有することを特徴とす
る。
ムトレーサは、バスストローブ及び命令開始タイミング
信号を入力し論理積をして参照アドレスラッチ信号とし
て出力する論理積回路と、アドレスバス上の信号をデー
タ入力し前記参照アドレスラッチ信号をラッチクロック
として参照アドレスバスにデータ出力するフリップフロ
ップと、ブランチステータス及び割込み受け付け信号を
入力し論理和をしてトレースライトパルスとして出力す
る論理和回路と、前記参照アドレスバス上の信号をデー
タ入力とし前記トレースライトパルスをライトイネーブ
ル入力とするトレースメモリとを有することを特徴とす
る。
【００１０】
【作用】本発明に係るリアルタイムトレーサにおいて
は、インサーキットエミュレータに用いられるリアルタ
イムトレーサにおいて、フリップフロップは、論理積回
路を介してバスストローブ及び命令開始タイミング信号
の論理積信号をラッチクロックとして入力し、更にアド
レスバス上の信号をデータ入力して参照アドレスバスに
データ出力する。論理和回路は、ブランチステータス及
び割込み受け付け信号を入力し論理和をしてトレースラ
イトパルスとして出力する。トレースメモリは、参照ア
ドレスバス上の信号をデータ入力としトレースライトパ
ルスをライトイネーブル入力とする。参照アドレスバス
上の信号は、ブランチステータス又は割込み受け付け信
号がアクティブになったときに、アドレスバス，バスス
トローブ，ブランチステータス及び割込み受け付け信号
と共にトレースメモリに書き込まれる。
は、インサーキットエミュレータに用いられるリアルタ
イムトレーサにおいて、フリップフロップは、論理積回
路を介してバスストローブ及び命令開始タイミング信号
の論理積信号をラッチクロックとして入力し、更にアド
レスバス上の信号をデータ入力して参照アドレスバスに
データ出力する。論理和回路は、ブランチステータス及
び割込み受け付け信号を入力し論理和をしてトレースラ
イトパルスとして出力する。トレースメモリは、参照ア
ドレスバス上の信号をデータ入力としトレースライトパ
ルスをライトイネーブル入力とする。参照アドレスバス
上の信号は、ブランチステータス又は割込み受け付け信
号がアクティブになったときに、アドレスバス，バスス
トローブ，ブランチステータス及び割込み受け付け信号
と共にトレースメモリに書き込まれる。
【００１１】これらにより、本発明に係るリアルタイム
トレーサは、プログラム分岐命令の先頭アドレスとプロ
グラム分岐先のアドレス又は、割込み発生時の命令の先
頭アドレスと割込み受け付け時のアドレスとを同一トレ
ースフレームとしてリアルタイムトレースすることがで
きて、プログラム分岐及び割込み受け付けに関しないフ
レームはリアルタイムトレースしない。従って、本発明
に係るリアルタイムトレーサは、プログラムの流れのみ
を知りたいときにはトレースメモリを効率的に使用でき
るばかりでなく、命令の先頭アドレスをトレースしてい
るのでトレース後にトレースメモリを検索する必要がな
くなり、簡単にプログラムの流れを表示することができ
る。
トレーサは、プログラム分岐命令の先頭アドレスとプロ
グラム分岐先のアドレス又は、割込み発生時の命令の先
頭アドレスと割込み受け付け時のアドレスとを同一トレ
ースフレームとしてリアルタイムトレースすることがで
きて、プログラム分岐及び割込み受け付けに関しないフ
レームはリアルタイムトレースしない。従って、本発明
に係るリアルタイムトレーサは、プログラムの流れのみ
を知りたいときにはトレースメモリを効率的に使用でき
るばかりでなく、命令の先頭アドレスをトレースしてい
るのでトレース後にトレースメモリを検索する必要がな
くなり、簡単にプログラムの流れを表示することができ
る。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は、本発明の第１の実施例に係るリア
ルタイムトレーサを示すブロック図である。なお、図１
において、図３に示す従来のリアルタイムトレーサと同
一の構成部には、同一符号を付して説明を省略する。図
１に示す本第１の実施例に係るリアルタイムトレーサに
おいて、図３に示す従来のリアルタイムトレーサに対し
て異なる構成部分は、フリップフロップ５及びＮＡＮＤ
ゲート１６が付加されている部分と、インバータ１０の
入力がブランチステータス８に接続されている部分であ
る。ＮＡＮＤゲート１６は、命令開始タイミング信号１
５及びバスストローブ７を入力し参照アドレスラッチ信
号１７としてフリップフロップ５のクロック端に出力す
る。また、フリップフロップ５は、アドレスバス６上の
信号を入力し参照アドレスバス１４としてトレースメモ
リ３に出力する。
ルタイムトレーサを示すブロック図である。なお、図１
において、図３に示す従来のリアルタイムトレーサと同
一の構成部には、同一符号を付して説明を省略する。図
１に示す本第１の実施例に係るリアルタイムトレーサに
おいて、図３に示す従来のリアルタイムトレーサに対し
て異なる構成部分は、フリップフロップ５及びＮＡＮＤ
ゲート１６が付加されている部分と、インバータ１０の
入力がブランチステータス８に接続されている部分であ
る。ＮＡＮＤゲート１６は、命令開始タイミング信号１
５及びバスストローブ７を入力し参照アドレスラッチ信
号１７としてフリップフロップ５のクロック端に出力す
る。また、フリップフロップ５は、アドレスバス６上の
信号を入力し参照アドレスバス１４としてトレースメモ
リ３に出力する。
【００１４】次に、上述の如く構成された本第１の実施
例に係るリアルタイムトレーサの動作について説明す
る。図４は、図１に示す本第１の実施例に係るリアルタ
イムトレーサにおける各部の動作タイミングを示すタイ
ミングチャートである。
例に係るリアルタイムトレーサの動作について説明す
る。図４は、図１に示す本第１の実施例に係るリアルタ
イムトレーサにおける各部の動作タイミングを示すタイ
ミングチャートである。
【００１５】参照アドレスラッチ信号１７は、命令開始
タイミング信号１５とバスストローブ７とがアクティブ
のときに“０”となる。参照アドレスバス１４は、フリ
ップフロップ５によりアドレスバス６上の信号が参照ア
ドレスラッチ信号１７の立ち上がりに同期してラッチさ
れた信号である。トレースメモリ３におけるトレースラ
イトパルス１２は、ブランチステータス８を入力とする
インバータ１０の出力であるため、ブランチステータス
８がアクティブとなったときにアドレスバス６，参照ア
ドレスバス１４，バスストローブ７及びブランチステー
タス８がトレースメモリ３に書き込まれる。
タイミング信号１５とバスストローブ７とがアクティブ
のときに“０”となる。参照アドレスバス１４は、フリ
ップフロップ５によりアドレスバス６上の信号が参照ア
ドレスラッチ信号１７の立ち上がりに同期してラッチさ
れた信号である。トレースメモリ３におけるトレースラ
イトパルス１２は、ブランチステータス８を入力とする
インバータ１０の出力であるため、ブランチステータス
８がアクティブとなったときにアドレスバス６，参照ア
ドレスバス１４，バスストローブ７及びブランチステー
タス８がトレースメモリ３に書き込まれる。
【００１６】従って、図４のタイミングチャートに示す
バスサイクルが発生した場合には、トレースメモリ３に
は、下記表２で表わされるようなトレースデータ表に示
す３つの分岐フレームがトレースデータとして書き込ま
れる。下記表２は、図１に示す本第１の実施例に係るリ
アルタイムトレーサにおける各トレースフレームに書き
込まれたトレースデータの一例を示すトレースデータ表
である。
バスサイクルが発生した場合には、トレースメモリ３に
は、下記表２で表わされるようなトレースデータ表に示
す３つの分岐フレームがトレースデータとして書き込ま
れる。下記表２は、図１に示す本第１の実施例に係るリ
アルタイムトレーサにおける各トレースフレームに書き
込まれたトレースデータの一例を示すトレースデータ表
である。
【００１７】
【表２】
【００１８】ここで、分岐による参照アドレスとして
は、命令開始タイミング信号１５がアクティブとなる分
岐命令のアドレス即ち分岐命令の先頭アドレスがトレー
スデータとしてトレースメモリ３に書き込まれる。
は、命令開始タイミング信号１５がアクティブとなる分
岐命令のアドレス即ち分岐命令の先頭アドレスがトレー
スデータとしてトレースメモリ３に書き込まれる。
【００１９】以上説明したように、本第１の実施例に係
るリアルタイムトレーサは、分岐による参照アドレスと
して分岐命令の先頭アドレスを分岐先アドレスと同一ト
レースフレームとしてリアルタイムトレースすることが
できるため、プログラムの流れのみを効率的にトレース
することができる。
るリアルタイムトレーサは、分岐による参照アドレスと
して分岐命令の先頭アドレスを分岐先アドレスと同一ト
レースフレームとしてリアルタイムトレースすることが
できるため、プログラムの流れのみを効率的にトレース
することができる。
【００２０】次に、本発明の第２に実施例について説明
する。図２は、本発明の第２の実施例に係るリアルタイ
ムトレーサを示すブロック図である。本第２の実施例に
係るリアルタイムトレーサにおいて、図１に示す第１に
実施例に係るリアルタイムトレーサに対して異なる構成
部分は、トレースメモリ３におけるトレースパルス１２
がブランチステータス８と割込み受け付け信号９との論
理和をするＮＯＲゲート１１の出力となっている部分で
ある。また、ブランチステータス８及び割込み受け付け
信号９は、トレースメモリ３にデータとして入力され
る。
する。図２は、本発明の第２の実施例に係るリアルタイ
ムトレーサを示すブロック図である。本第２の実施例に
係るリアルタイムトレーサにおいて、図１に示す第１に
実施例に係るリアルタイムトレーサに対して異なる構成
部分は、トレースメモリ３におけるトレースパルス１２
がブランチステータス８と割込み受け付け信号９との論
理和をするＮＯＲゲート１１の出力となっている部分で
ある。また、ブランチステータス８及び割込み受け付け
信号９は、トレースメモリ３にデータとして入力され
る。
【００２１】次に、上述の如く構成された本第２の実施
例に係るリアルタイムトレーサの動作について説明す
る。図５は、図２に示す本第２の実施例に係るリアルタ
イムトレーサにおける各部の動作タイミングを示すタイ
ミングチャートである。図５に示すように、ブランチス
テータス８又は割込み受け付け信号９がアクティブにな
ったとき、アドレスバス６，参照アドレスバス１４，バ
スストローブ７，ブランチステータス８及び割込み受け
付け信号９がトレースメモリ３に書き込まれる。
例に係るリアルタイムトレーサの動作について説明す
る。図５は、図２に示す本第２の実施例に係るリアルタ
イムトレーサにおける各部の動作タイミングを示すタイ
ミングチャートである。図５に示すように、ブランチス
テータス８又は割込み受け付け信号９がアクティブにな
ったとき、アドレスバス６，参照アドレスバス１４，バ
スストローブ７，ブランチステータス８及び割込み受け
付け信号９がトレースメモリ３に書き込まれる。
【００２２】図５のタイミングチャートに示すバスサイ
クルが発生した場合には、トレースメモリ３には、下記
表３で表わされるようなトレースデータ表に示す３つの
分岐フレームがトレースデータとして書き込まれる。下
記表３は、図２に示す本第２の実施例に係るリアルタイ
ムトレーサにおける各トレースフレームに書き込まれた
トレースデータの一例を示すトレースデータ表である。
クルが発生した場合には、トレースメモリ３には、下記
表３で表わされるようなトレースデータ表に示す３つの
分岐フレームがトレースデータとして書き込まれる。下
記表３は、図２に示す本第２の実施例に係るリアルタイ
ムトレーサにおける各トレースフレームに書き込まれた
トレースデータの一例を示すトレースデータ表である。
【００２３】
【表３】
【００２４】ここで、分岐による参照アドレスとして
は、分岐命令の先頭アドレスがトレースデータとしてト
レースメモリ３に書き込まれ、割込み受け付けによる参
照アドレスとしては、割込み発生時の命令の先頭アドレ
スがトレースデータとしてトレースメモリ３に書き込ま
れる。
は、分岐命令の先頭アドレスがトレースデータとしてト
レースメモリ３に書き込まれ、割込み受け付けによる参
照アドレスとしては、割込み発生時の命令の先頭アドレ
スがトレースデータとしてトレースメモリ３に書き込ま
れる。
【００２５】以上説明したように、本第２の実施例に係
るリアルタイムトレーサは、分岐による参照アドレスと
して分岐命令の先頭アドレスを分岐先アドレスと同一ト
レースフレームとしてリアルタイムトレースすることが
でき、更に割込み受け付けによる参照アドレスとして割
込み発生時の命令の先頭アドレスを割込み受け付け時の
アドレスと同一トレースフレームとしてリアルタイムト
レースすることができるため、プログラムの流れのみを
効率的にトレースすることができる。
るリアルタイムトレーサは、分岐による参照アドレスと
して分岐命令の先頭アドレスを分岐先アドレスと同一ト
レースフレームとしてリアルタイムトレースすることが
でき、更に割込み受け付けによる参照アドレスとして割
込み発生時の命令の先頭アドレスを割込み受け付け時の
アドレスと同一トレースフレームとしてリアルタイムト
レースすることができるため、プログラムの流れのみを
効率的にトレースすることができる。
【００２６】
【発明の効果】以上説明したように本発明に係るリアル
タイムトレーサによれば、プログラム分岐命令の先頭ア
ドレスとプログラム分岐先のアドレス又は、割込み発生
時の命令の先頭アドレスと割込み受け付け時のアドレス
とを同一トレースフレームとしてリアルタイムトレース
することができて、プログラム分岐及び割込み受け付け
に関しないフレームはリアルタイムトレースしない。従
って、本発明に係るリアルタイムトレーサは、プログラ
ムの流れのみを知りたいときにはトレースメモリを効率
的に使用できるばかりでなく、命令の先頭アドレスをト
レースしているのでトレース後にトレースメモリを検索
する必要がなくなり、簡単にプログラムの流れを表示で
きる。また高級言語におけるデバック時において、ある
関数がどの関数から呼ばれたかを示すバックトレース機
能及びどの関数を実行中に割込み処理が発生したかを示
す機能を効率的に実現することができる。
タイムトレーサによれば、プログラム分岐命令の先頭ア
ドレスとプログラム分岐先のアドレス又は、割込み発生
時の命令の先頭アドレスと割込み受け付け時のアドレス
とを同一トレースフレームとしてリアルタイムトレース
することができて、プログラム分岐及び割込み受け付け
に関しないフレームはリアルタイムトレースしない。従
って、本発明に係るリアルタイムトレーサは、プログラ
ムの流れのみを知りたいときにはトレースメモリを効率
的に使用できるばかりでなく、命令の先頭アドレスをト
レースしているのでトレース後にトレースメモリを検索
する必要がなくなり、簡単にプログラムの流れを表示で
きる。また高級言語におけるデバック時において、ある
関数がどの関数から呼ばれたかを示すバックトレース機
能及びどの関数を実行中に割込み処理が発生したかを示
す機能を効率的に実現することができる。
【図１】本発明の第１の実施例に係るリアルタイムトレ
ーサを示すブロック図である。
ーサを示すブロック図である。
【図２】本発明の第２の実施例に係るリアルタイムトレ
ーサを示すブロック図である。
ーサを示すブロック図である。
【図３】従来のリアルタイムトレーサの一例を示すブロ
ック図である。
ック図である。
【図４】図１に示す本発明の第１の実施例に係るリアル
タイムトレーサにおける各部の動作タイミングを示すタ
イミングチャートである。
タイムトレーサにおける各部の動作タイミングを示すタ
イミングチャートである。
【図５】図２に示す本発明の第２の実施例に係るリアル
タイムトレーサにおける各部の動作タイミングを示すタ
イミングチャートである。
タイムトレーサにおける各部の動作タイミングを示すタ
イミングチャートである。
【図６】図３に示す従来のリアルタイムトレーサにおけ
る各部の動作タイミングを示すタイミングチャートであ
る。
る各部の動作タイミングを示すタイミングチャートであ
る。
１ ；エミュレーションチップ ２ ；リアルタイムトレーサ ３ ；トレースメモリ ４ ；カウンタ ５ ；フリップフロップ ６ ；アドレスバス ７ ；バスストローブ ８ ；ブランチステータス １５ ；命令開始タイミング信号
Claims (1)
- 【請求項１】 バスストローブ及び命令開始タイミング
信号を入力し論理積をして参照アドレスラッチ信号とし
て出力する論理積回路と、アドレスバス上の信号をデー
タ入力し前記参照アドレスラッチ信号をラッチクロック
として参照アドレスバスにデータ出力するフリップフロ
ップと、ブランチステータス及び割込み受け付け信号を
入力し論理和をしてトレースライトパルスとして出力す
る論理和回路と、前記参照アドレスバス上の信号をデー
タ入力とし前記トレースライトパルスをライトイネーブ
ル入力とするトレースメモリとを有することを特徴とす
るリアルタイムトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041479A JPH05241892A (ja) | 1992-02-27 | 1992-02-27 | リアルタイムトレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041479A JPH05241892A (ja) | 1992-02-27 | 1992-02-27 | リアルタイムトレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241892A true JPH05241892A (ja) | 1993-09-21 |
Family
ID=12609489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041479A Pending JPH05241892A (ja) | 1992-02-27 | 1992-02-27 | リアルタイムトレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US6467083B1 (en) | 1998-09-30 | 2002-10-15 | Nec Corporation | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
-
1992
- 1992-02-27 JP JP4041479A patent/JPH05241892A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US6467083B1 (en) | 1998-09-30 | 2002-10-15 | Nec Corporation | Debugging system for computer program, method for checking target program and information storage medium for storing checking program |
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