JP3274634B2

JP3274634B2 - リード制御装置

Info

Publication number: JP3274634B2
Application number: JP26404197A
Authority: JP
Inventors: 晋樹阿部; 洋長澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 2002-04-15
Anticipated expiration: 2017-09-29
Also published as: JPH11110343A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ・シス
テムのリード制御装置に関し、特に、システム・バスに
リード・スプリット方式を採用したリード制御装置に関
する。ここに、リード・スプリット方式とは、リード・
リクエストに対するレスポンスがリード・リクエスト発
行先に返されるまでの間、バスを解放する方式をいう。

【０００２】

【従来の技術】従来、この種のリード制御装置は、リー
ド・リクエストとレスポンスとを対応付けるためにリー
ド管理テーブルを必要とし、これらの技術として例え
ば、特開平８−９５９０５号公報に開示されている方法
がある。この技術はリード・リクエストに対して一意の
番号をテーブルに保存し、レスポンス待ち時間にも、テ
ーブルのエントリの個数内で他のトランザクションを実
行可能とすることを特徴としている。

【０００３】本方式では、リード・リクエストとレスポ
ンスを対応付ける番号をバス・インタフェース下に接続
されるデバイスに割り当てており、複数のデバイスが複
数のバス・インタフェースに接続された場合、識別番号
が増大することが考慮されていない。また、プロセッサ
毎にキャッシュを有し、メモリを共有するシンメトリカ
ル・マルチ・プロセッサ・システム（以下ＳＭＰシステ
ム）においては、リード・アドレスが管理されないた
め、同一アドレスのトランザクションが発行された場合
など、メモリのコヒーレンシ維持が非常に複雑になると
共にハードウェア量の増大を招き、現実的ではない。

【０００４】そこで、最近ではリードに対してシステム
全体で一意に付けられる番号と共にリード・アドレスを
管理テーブルに保存する方式が用いられるようになって
きている。本方式では、バス・トランザクション発行の
際、管理テーブル内のレスポンスを待ちリード・アドレ
スを参照し、一定の処理を行うことにより、ＳＭＰシス
テムでのコヒーレンシの維持をハード・ウェア・レベル
で容易に実現することを可能としている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来のリード・スプリット方式を採用するＳＭＰシス
テムでは、コヒーレンシの維持を必要としないＩ／Ｏリ
ードまでが、メモリ・リードと同一の管理テーブルへ登
録されるため、リード・アドレス保存エリアが無駄にな
る等の問題を抱えている。また、メモリ・リードとＩ／
Ｏリードの管理テーブルを共有しているため、管理テー
ブルのエントリがメモリに比してレスポンス速度の遅い
Ｉ／Ｏリードに独占され、メモリ・リード・リクエスト
の発行が阻害される原因を生じている。

【０００６】このような問題を回避する方法として、管
理テーブルのエントリ数を増やす手段もあるが、多くの
ビットを必要とするリード・アドレスの保持に際して多
大なハード量の増加を招き、また、エントリ数を増やし
てもＩ／Ｏリードが頻発した場合には、多くのＩ／Ｏリ
ードが管理テーブルのエントリを占拠してしまうため根
本的は解決にはならない。

【０００７】本発明の目的は、レスポンス速度の遅いＩ
／Ｏリードと比較的レスポンス速度の速いメモリ・リー
ドが混在して発行されるシステム・バスにおいて、バス
の使用効率、特にメモリ・リードに対するバス使用効率
を改善することにある。

【０００８】本発明の他の目的は、Ｏｕｔ−ｏｆ−Ｏｒ
ｄｅｒ実行といったプロセッサ上のプログラムの命令順
序に関係なくリクエストを発行する技術を用いたプロセ
ッサを採用した場合、プロセッサ自身が順序性を保つ機
構を内部に有しているため、プロセッサから発行された
リクエストとシステム・バスヘ発行するリクエストは、
大きく逸脱しない限り順序を厳密に必要に保つ必要はな
いため、バス・インタフェースでリクエスト発行順序の
最適化を行いバスの使用効率を改善することにある。

【０００９】

【課題を解決するための手段】本発明のリード制御装置
は、リード・リクエストに対するレスポンスがリード・
リクエスト発行元に返されるまでの間、バスを解放する
リード・スプリット方式のシステム・バスに、１個また
は複数のプロセッサと前記システム・バスとの入出力を
制御するＣＰＵ制御バス・インタフェースと、Ｉ／Ｏデ
バイスと前記システム・バス間との入出力を制御しバス
・マスタとなりうるＩ／Ｏ制御バス・インタフェース
と、メモリと前記システム・バス間との入出力を制御す
るメモリ制御バス・インタフェースが接続され、プロセ
ッサ、及びＩ／Ｏのキャッシュとメモリ間のコヒーレン
シがハードウェア・レベルでサポートされるライト・バ
ック方式を採用するシングル・プロセッサ、及びマルチ
・プロセッサ・システムにおけるリード制御装置におい
て、前記３種のバス・インタフェースは、前記システム
・バスヘ発行されたリード・リクエストの発行アドレス
からメモり・リードとＩ／Ｏリードの種別を判断する機
能を有するバス制御部と、メモリに対するリード・リク
エスト毎にシステムに一意に割り当てられるメモリ用Ｉ
Ｄ番号、自バス・インタフェースが発行したリード・リ
クエストであることを示す自発行識別フラグおよびリー
ド・アドレスを複数個保持し、メモリからのレスポンス
との対応を管理するメモリ・リード用管理テーブルとを
有し、前記ＣＰＵ制御バス・インタフェースと前記Ｉ／
Ｏ制御バス・インタフェースは、Ｉ／Ｏに対するリード
・リクエスト毎にシステムに一意に割り当てられるＩ／
Ｏ用ＩＤ番号とを複数個保持しＩ／Ｏからのレスポンス
との対応を管理するＩ／Ｏリード用管理テーブルを有
し、メモリからのレスポンス速度に比してレスポンス速
度の遅いＩ／Ｏによって管理テーブルが独占され、メモ
リへのリードが阻害されることのないようにしたことを
特徴とする。

【００１０】

【発明の実施の形態】次に本発明にリード制御装置の実
施例について図面を参照して詳細に説明する。

【００１１】図１は本発明の第１の実施例のブロック図
であり、ＣＰＵノード１１０，Ｉ／Ｏノード２１０およ
びメモリノード３１０がシステム・バス１００に接続さ
れている。また、ＣＰＵノード１１０とメモリノード２
１０とはＩ／Ｏレスポンス通知線１０１，ＣＰＵノード
１１０とＩ／Ｏノード２１０とメモリ・ノード３１０と
はＩＤ通知線１０２にもそれぞれ接続されている。

【００１２】ＣＰＵノード１１０においては、複数のプ
ロセッサ１２０．１３０と、システム・バス１００との
入出力を制御するＣＰＵバスインタフェース１５０とが
クラスタバス１４０に接続されている。

【００１３】ＣＰＵバス・インタフェース１５０は、バ
ス制御部１８０の他に、メモリ・リード用管理テーブル
１６０と、Ｉ／Ｏリード用管理テーブル１７０と、これ
らの両テーブル１６０，１７０を制御するテーブル制御
部１９０を有する。

【００１４】メモリ・リード用管理テーブル１６０は、
（ｍ＋１）個のエントリを持ち、各エントリは、リード
とレスポンスを対応付けるためにシステム全体で一意に
付けられたメモリ用ＩＤ番号１６１と、有効フラグ１６
２と、自ノードが発行したリクエストかどうかの自発行
識別フラグ１６３と、リード・アドレス・バッファ１６
４からなる。Ｉ／Ｏリード用管理テーブル１７０は（ｎ
＋１）個のエントリを持ち、エントリは、リードとレス
ポンスを対応付けるためにシステム全体で一意に付けら
れたＩ／Ｏ用ＩＤ番号１７１と、有効フラグ１７２から
なる。

【００１５】Ｉ／Ｏノード２１０もＣＰＵノード１１０
と類似の構成である。即ち複数のＩ／Ｏデバイス２２
０，２３０と、システムバス１００との入出力を制御す
るＩ／Ｏ制御バスインタフェース２５０とがＩ／Ｏバス
２４０に接続され、Ｉ／Ｏ制御バスインタフェース２５
０は、バス制御部２８０、メモリ・リード用管理テーブ
ル２６０、Ｉ／Ｏリード用管理テーブル２７０、これら
の両テーブル２６０，２７０を制御するテーブル制御部
２９０を有する。また、メモリ・リード用管理テーブル
２６０も（ｍ＋１）個のエントリを持ち、各エントリ
は、メモリ用ＩＤ番号２６１、有効フラグ２６２、自発
行識別フラグ２６３、リードアドレス・バッファ２６４
からなり、Ｉ／Ｏノード用管理テーブル２７０は（ｎ＋
１）個のエントリを持ち、各エントリはＩ／Ｏ用ＩＤ番
号２７１と、有効フラグ２７２からなる。

【００１６】メモリ・ノード３１０は、メインメモリで
あるメモリアレイ３１２と、システム・バス１００との
入出力を制御するメモリバスインタフェース３５０から
なり、自らシステムバス１００へリクエストを発行する
ことがないため、メモリ制御バスインタフェース３５０
は、バス制御部３８０、メモリ・リード用管理テーブル
３６０およびこのテーブル３６０を制御するテーブル制
御部２９０からなる。メモリ・リード用管理テーブル３
６０は（ｎ＋１）個のエントリを持ち、各エントリはメ
モリ用ＩＤ番号３６１と、有効フラグ３６２を備えてい
る。

【００１７】ここで、メモリ・リード用管理テーブル１
６０，Ｉ／Ｏリード用管理テーブル１７０のエントリ数
はシステム・バス１００へ発行されたペンディング中の
リード・リクエストの数を示し、システム構成、規模に
よって任意に設定される。メモリ・リード用管理テーブ
ル１６０とＩ／Ｏリード用管理テーブル１７０の有効フ
ラグ１６２、１７２は、システム・バスヘリード発行済
みで、かつ、レスポンス待ち状態であることを示す。ま
た、各バス・インタフェース１５０，２５０，３５０が
システム・バス１００に対しリクエストを発行する際に
は、それぞれ管理テーブル１６０，２６０，３６０を参
照し、該当テーブルの全てが埋まっている場合は、該当
テーブル上のエントリが空くまでリクエストの発行は保
留される。

【００１８】メモリ・リード用管理テーブル１６０内の
アドレス・バッファ１６４に格納されるアドレスは、メ
モリ系リクエスト発行直前に参照され、メモリ・リード
・アドレスが既にメモリ・リード用管理テーブル１６０
に登録されている場合は、メモリ領域のコヒーレンシの
維持を容易にするため、該エントリが空くまでリクエス
トの発行は保留される。

【００１９】プロセッサ１２０，１３０によるメモリ領
域をアドレスとするリード・リクエスト発行、またはＩ
／Ｏノード２１０によるメモリ領域に対するＤＭＡリー
ド・リクエスト発行などを契機に、ＣＰＵ制御バス・イ
ンタフェース１５０、またはＩ／Ｏ制御用バス・インタ
フェース２５０がリード・リクエストをシステム・バス
１００へ発行すると、全てのノード１１０，２１０，３
１０のバス・インタフェース１５０，２５０，３５０
は、発行されたアドレスをデコードし、メモリ・リード
と判断されると、テーブル制御部１９０，２９０，３９
０を介してメモリ・リード用管理テーブル１６０，２６
０，３６０への登録を行う。この時、テーブル制御部１
９０，２９０，３９０はメモリ・リード用管理テーブル
１６０，２６０，３６０の有効フラグ１６２，２６２，
３６２の有無を調べ、空いているＩＤ番号１６１，２６
１，３６１を選び、該エントリの有効フラグ１６２，２
６２，３６２をセットし、リクエスト・アドレスを該エ
ントリのアドレス・バッファ１６４，２６４へ格納す
る。

【００２０】また、自ノードがリード・リクエストを発
行した場合は、更に自発行識別フラグ１６３、または２
６３をセットする。全ノードのテーブル制御部１９０，
２９０，３９０は同構成となっているため、このメモリ
・リードは、システム全体で同一のＩＤ番号が付けられ
ることになる。リード・アドレスのターゲットとなるメ
モリ・ノード３１０は、リードを受信し、該リードに対
するレスポンスが準備できた時点でバスを獲得し、リー
ドに対応するＩＤ通知線１０２を介してメモリ用ＩＤ番
号３６１をバスヘ通知し、リクエスト発行元のＣＰＵノ
ード１１０またはＩ／Ｏノード２１０に対してシステム
・バス１００を介してレスポンス・データを返す。

【００２１】ＣＰＵノード１１０とＩ／Ｏノード２１０
は、ＩＤ通知線１０２を監視し、通知されたＩＤ番号か
ら、自発行識別フラグ１６３，２６３を参照し、フラグ
がセットされていた場合は自ノードに対するレスポンス
と認識し、レスポンス・データを引き取る。同時に、テ
ーブル制御部１９０は該テーブルの有効ビット１６２を
消去する。

【００２２】一方、ＣＰＵノード１１０がＩ／Ｏ領域を
アドレスとするリード・リクエストをシステム・バス１
００へ発行すると、テーブル制御部１９０，２９０を介
してＩ／Ｏリード用管理テーブル１７０，２７０への登
録を行う。この時、メモリ・リード時と同様に、テーブ
ル制御部１９０．２９０はＩ／Ｏリード用管理テーブル
１７０，２７０の有効フラグ１７２，２７２の有無を調
べ、空いているＩＤ番号１７１，２７１を選び、該エン
トリの有効フラグ１７２，２７２をセットする。Ｉ／Ｄ
リード・リクエストはコヒーレンシを維持する必要がな
いため、リクエスト・アドレスは保存されない。また、
該Ｉ／Ｏリードはメモリ・リード同様に、システム全体
で同一のＩＤ番号が付けられることになる。

【００２３】リード・アドレスのターゲットとなるＩ／
Ｏノード２１０は、リードを受信し、該リードに対する
レスポンスが準備できた時点でバスを獲得し、リードに
対応するＩ／Ｏ用番号２７１を付加してＣＰＵノード１
１０に対してレスポンスを返すと共に、Ｉ／Ｏからのレ
スポンスを明示するＩ／Ｏレスポンス通知線１０１をア
サートする。ＣＰＵノード１１０はレスポンス・データ
を引きとると同時に、テーブル制御部１９０がＩＤ通知
線１０２より通知されたＩＤ番号のＩ／Ｏリード用管理
テーブル１７０の有効ビット１７２を消去する。

【００２４】以上の動作により、メモリとＩ／Ｏへの各
リード管理を完全に分離することで、メモリに比してレ
スポンス速度の遅いＩ／Ｏリードによって、リード管理
テーブルが占有されメモリへのリード・リクエストが妨
げられることがなくなり、メモリへのリード発行をシス
テム・バスが持つ最高許容数まで行うことができる。

【００２５】次に、プロセッサがＯｕｔ−ｏｆ−Ｏｒｄ
ｅｒ実行、即ちプロセッサ上のプログラムの命令の順序
に関係なくリクエストを発行し、プログラムの順序性を
プロセッサ自身が内部的に保証する技術を用いている場
合の実施例について図２を用いて説明を行う。図２はＯ
ｕｔ−ｏｆ−Ｏｅｄｅｒ技術を用いたプロセッサを採用
した場合のブロック図である。

【００２６】図２において、システム・バス１０３は、
図１で示したシステムバス１００，Ｉ／Ｄ通知線１０２
およびＩ／Ｏレスポンス通知線１０１を含んでいる。シ
ステムバス１０３には、複数のＣＰＵノード１１０，１
１１と、複数のＩ／Ｏノード２１０，２１１と、複数の
メモリ・ノード３１０，３１１とが接続されてＳＭＰシ
ステムを構成している。

【００２７】ＣＰＵノード１１０，１１１は、Ｏｕｔ−
ｏｆ−Ｏｒｄｅｒ技術を採用した複数のプロセッサ１２
１，１３１と、システム・バス１０３との入出力を制御
するＣＰＵバス・インタフェース１５０からなる。メモ
リノード３１０，３１１は、メモリとシステムバス１０
３との入出力を制御するメモリ・バス・インタフェース
を含み、Ｉ／Ｏノード２１０，２１１は、Ｉ／Ｏデバイ
スとシステム・バス１０３との入出力を制御するＩ／Ｏ
バス・インタフェースを含む。なお、Ｉ／Ｏノード２１
０，２１１とメモリ・ノード３１０，３１１の内部構成
は図１で図示するものと全く同じであるため、その詳細
は省略する。

【００２８】ＣＰＵノード１１０，１１１内のＣＰＵバ
ス・インタフェース１５０は、バス制御１８０の他に、
メモリ・リード用管理テーブル１６０と、Ｉ／Ｏリード
用管理テーブル１７０と、これらの両テーブル１６０，
１７０を制御するテーブル制御部１９０を備える。メモ
リ・リード用管理テーブル１６０は（ｍ＋１）個のエン
トリを持ち、各エントリは、リードとレスポンスを対応
付けるためにシステム全体で一意に付けられたメモリ用
ＩＤ番号１６１と、有効フラグ１６２と、自発行識別フ
ラグ１６３とリード・アドレス・バッファ１６４を備え
る。Ｉ／Ｏリード用管理テーブル１７０は（ｎ＋１）個
のエントリを持ち、各エントリは、レスポンスを対応付
けるためにシステム全体で一意に付けられたＩ／Ｏ用Ｉ
Ｄ番号１７１と、有効フラグ１７２と、ＣＰＵノードが
複数実装された場合を考慮し自発行識別フラグ１７３を
備える。

【００２９】ＣＰＵバスインタフェース１５０は、さら
に、プロセッサ１２１，１３１からのリクエスト・アド
レスをデコードし・メモリ系リクエストであれば、メモ
リ・リクエスト・キュー５１０にリクエストを登録し、
Ｉ／Ｏ系リクエストであれば、Ｉ／Ｏリクエスト・キュ
ー５１１にリクエスト登録する制御を行うプロセッサ・
リクエスト制御部５００と、両キュー５１０、５１１に
登録されるリクエストの順序性を制御するリクエスト・
キュー制御部５２０を備える。メモリ・リード用管理テ
ーブル１６０，Ｉ／Ｏリード用管理テーブル１７０の機
能については先に図１を説明した通りである。

【００３０】プロセッサ１２１，１３１からリクエスト
か発行されると、プロセッサ・リクエスト制御部５００
においてリクエストがメモリ系とＩ／Ｏ系に振り分けら
れ、それぞれメモリ・リクエスト・キュー５１０に登録
される。リクエスト・キュー制御部５２０は両キューの
登録順番を記憶し、プロセッサ１２１，１３１が発行さ
れたリクエスト順にバス制御部１８０を介してバスにリ
クエストを発行するが、Ｉ／Ｏリード発行の場合におい
てＩ／Ｏリード用管理テーブル１７０の全エントリの有
効フラグ１７２を調べＩ／Ｏのエントリが全て満たされ
れており、Ｉ／Ｏリードが発行できない場合は、Ｉ／Ｏ
ノード２１０，２１１から何らかのレスポンスが返され
てＩ／Ｏ用エントリが空くまで、メモリ・リクエストキ
ュー５１０に登録されているリクエストとを先に発行す
る。これにより、プロセッサ１２１，１３１から発行さ
れるリクエストの順序性を崩すが前述の通りＯｕｔ−ｏ
ｆＯｒｄｅｒ技術を採用したプロセッサで有れば何ら問
題はなく、Ｉ／Ｏリード用管理テーブル１７０がフルエ
ントリされ、さらに、Ｉ／Ｏリード・リクエストが存在
する場合、Ｉ／Ｏリード・リクエストが発行できないが
ために後続のメモリ・リクエストが発行できないという
事態を回避することが可能である。

【００３１】次に、図３を用いて本発明の第３の実施例
を説明する。なお、本実施例では、システム・バス、複
数のＩ／Ｏノード、複数のメモリ・ノード、Ｏｕｔ−ｏ
ｆ−Ｏｒｄｅｒ技術を用いたプロセッサ等、図２で示し
た実施例と全く構成が同じため、ＣＰＵバス・インタフ
ェース１５０のみを抜き出して説明する。

【００３２】ＣＰＵバス・インタフェース１５０は、プ
ロセッサからのリクエストを、（ｘ＋１）このプロセッ
サ・リクエストを保持可能なＦＩＦＯ形式のリクエスト
・キュー６１０へ登録する機能を持つプロセッサ・リク
エスト・制御部６００と、リクエスト・キュー６１０に
登録されているリクエスト・アドレスから、どのメモリ
ノードまたはどのＩ／Ｏへ対するリクエストなのかを判
断し、メモリ・ノード数分用意された複数のメモリ・リ
ード用管理テーブル１６０，１６５と、Ｉ／Ｏノード数
分用意された複数のＩ／Ｏノード用管理テーブル１７
０，１７５を参照し、テーブルの登録状況からシステム
・バスヘのリクエストの発行可能状態を示す発行可能フ
ラグ６２０をセットする機構を含むリクエストは発行判
断部６３０と、発行可能フラグ６２０の状態とリクエス
ト・キュー６１０の登録順番によりシステム・バスヘ発
行するリクエストを決定する機構を含むリクエスト・キ
ュー制御部６４０と、システム・バスに発行されたリク
エスト・アドレスからどのメモリ・ノード、またはどの
Ｉ／Ｏノードへ対するリクエストなのかを判断し、該当
するテーブルのエントリにリクエストを登録するテーブ
ル制御部１９０と、バス制御部１８０とから構成され
る。

【００３３】ここで、メモリ・リード用管理テーブル１
６０，１６５のエントリ数（ｍ＋１）個は、１個のメモ
リ・ノードが受け付けることが出来るリードの最大許容
数に等しくすることが望ましいが、ハードウェア量との
兼ね合いで決定される。Ｉ／Ｏリード用管理テーブル１
７０，１７５も同様に、１個のＩ／Ｏノードが受け付け
ることが出来るリードの最大許容数に等しくすることが
望ましい。また、リードリクエスト・キューのエントリ
数（ｘ＋１）個は接続されるプロセッサのリード・リク
エストの最大発行数に等しくすることが望ましい。

【００３４】システム・バス上にリード・リクエストが
発行されるとバス制御部１８０は、そのリード・アドレ
スから、どのメモリ・ノードまたはどのＩ／Ｏノードか
を判断し、テーブル１６０，１６５，１７０，１７５の
うち該当するテーブルに対し、テーブル制御部１９０を
介して空いているエントリにリクエストを登録する。一
方、プロセッサからリクエストが発行されると、プロセ
ッサ・リクエスト制御部６００を介してリクエスト・キ
ュー６１０に登録される。

【００３５】リクエスト発行判断部６３０は、常にリク
エスト・キュー６１０と管理テーブル１６０，１６５，
１７０，１７５を監視しており、リクエスト・キュー６
１０の全エントリのリード・リクエストに対し、そのリ
クエスト・アドレスからどのメモリ・ノードまたはどの
Ｉ／Ｏノードに対するリードかを判断し、メモリ・リク
エストの場合は、該当するメモリ・ノードのメモリ用管
理テーブルの有効フラグ１６２または１６７と、全ノー
ドのメモリ用管理テーブル１７０，１７５のリード・ア
ドレス・バッファ１６４，１６９を参照し、該当ノード
のテーブルがフルエントリ、または全メモリ・リード用
管理テーブル１６０，１６５のアドレス・フィールドの
どれかとアドレス一致と判断された場合は発行可能フラ
グ６２０の対応するエントリに保留ビットをセットす
る。同様に、Ｉ／Ｏリクエストの場合は該当するＩ／Ｏ
用管理テーブルの有効フラグ１７２または１７７を参照
し、フルエントリであった場合は発行可能フラグ６２０
の対応するエントリに保留ビットをセットする。

【００３６】リクエスト・キュー制御部６４０は、発行
可能フラグ６２０の全エントリを参照し、リクエストが
発行可能状態でかつ、リクエスト発行順序に最も近いエ
ントリを選択し、バス制御部１８０を介してシステム・
バスに対しリクエストを発行する。

【００３７】以上により、メモリ、Ｉ／Ｏのリード受付
状態をノードごとに監視し、さらにリクエストの追い越
し制御を行うことにより、システムに対し最適なリクエ
ストを発行することを可能とし、また無用なリクエスト
をシステム・バスに発行しバスを混雑させるという要因
を取り除くことを可能とし、結果的にシステム・バスの
スループットを向上させることが可能である。

【００３８】

【発明の効果】以上の説明で明らかなように、本発明に
よると、メモリ・リードとＩ／Ｏの管理テーブルを別々
に分割して制御することにより、レスポンス速度の遅い
Ｉ／Ｏリードがリード管理テーブルを占有しメモリ・リ
ード・リクエストの発行が妨げられることが無くなり、
ごく少量の回路の増加によって、メモリへのリードの発
行をシステム・バスが持つ最高許容数まで行うことがで
き、システム・バスのスループットを向上させることが
可能となる。また、Ｉ／Ｏに対するリードはコヒーレン
シを維持する必要がないため、リード・アドレスの保持
も必要なく、同じ管理テーブル・エントリ数であれば、
管理テーブルをＩ／Ｏ、メモリとも共用した場合に比べ
て、回路規模を縮小させることが可能である。さらに、
プロセッサに動的命令スケジューリング、Ｏｕｔ−ｏｆ
−Ｏｒｄｅｒ実行といったプロセッサ上のプログラムの
順序に関係なくリクエストを発行し、前記プログラムの
順序性をプロセッサ自身が内部的に保証する技術を用い
たプロセッサを採用した場合、リクエスト発行順序の最
適化を行うことによりＩ／Ｏリードの滞りによってメモ
リ・リードの発行が阻害されることがなくなり、バスの
スループット向上が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図。

【図２】本発明の第２の実施例を示すブロック図。

【図３】本発明の第３の実施例を示すブロック図。

【符号の説明】

１００システム・バス１０１Ｉ／Ｏレスポンス通知線１０２ＩＤ通知線１０３システム・バス１１０ＣＰＵノード１２０，１３０プロセッサ１４０クラスタ・バス１５０ＣＰＵバス・インタフェース１６０，１６５，２６０，３６０メモリ・リード用
管理テーブル１６１，１６６，２６１，３６１メモリ用ＩＤ番号１６２，１６７，２６２，３６２有効フラグ１６３，１６８，２６３自発行識別フラグ１６４，１６９，２６４リード・アドレス・バッフ
ァ１７０，１７５，２７０Ｉ／Ｏリード用管理テーブ
ル１７１，１７６，２７１Ｉ／Ｏ用ＩＤ番号１７２，１７７，２７２有効フラグ１７３，１７８自発行識別フラグ１８０，２８０，３８０バス制御部１９０，２９０，３９０テーブル制御部２４０Ｉ／Ｏバス５００プロセッサ・リクエスト制御部５１０メモリ・リクエスト・キュー５１１Ｉ／Ｏリクエスト・キュー５２０リクエスト・キュー制御部６００プロセッサ・リクエスト制御部６１０リクエスト・キュー６２０発行可能フラグ６３０リクエスト発行判断部６４０リクエスト・キュー制御部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−149730（ＪＰ，Ａ) 特開平９−244989（ＪＰ，Ａ) 特開平６−177915（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36,13/362,13/38

Claims

(57)【特許請求の範囲】

【請求項１】リード・リクエストに対するレスポンス
がリード・リクエスト発行元に返されるまでの間、バス
を解放するリード・スプリット方式のシステム・バス
に、１個または複数のプロセッサと前記システム・バス
との入出力を制御するＣＰＵ制御バス・インタフェース
と、Ｉ／Ｏデバイスと前記システム・バス間との入出力
を制御しバス・マスタとなりうるＩ／Ｏ制御バス・イン
タフェースと、メモリと前記システム・バス間との入出
力を制御するメモリ制御バス・インタフェースが接続さ
れ、プロセッサ、及びＩ／Ｏのキャッシュとメモリ間のコヒ
ーレンシがハードウェア・レベルでサポートされるライ
ト・バック方式を採用するシングル・プロセッサ、及び
マルチ・プロセッサ・システムにおけるリード制御装置
において、前記３種のバス・インタフェースは、前記システム・バ
スヘ発行されたリード・リクエストの発行アドレスから
メモり・リードとＩ／Ｏリードの種別を判断する機能を
有するバス制御部と、メモリに対するリード・リクエス
ト毎にシステムに一意に割り当てられるメモリ用ＩＤ番
号、自バス・インタフェースが発行したリード・リクエ
ストであることを示す自発行識別フラグおよびリード・
アドレスを複数個保持し、メモリからのレスポンスとの
対応を管理するメモリ・リード用管理テーブルとを有
し、前記ＣＰＵ制御バス・インタフェースと前記Ｉ／Ｏ制御
バス・インタフェースは、Ｉ／Ｏに対するリード・リク
エスト毎にシステムに一意に割り当てられるＩ／Ｏ用Ｉ
Ｄ番号とを複数個保持しＩ／Ｏからのレスポンスとの対
応を管理するＩ／Ｏリード用管理テーブルを有し、メモリからのレスポンス速度に比してレスポンス速度の
遅いＩ／Ｏによって管理テーブルが独占され、メモリへ
のリードが阻害されることのないようにしたことを特徴
とするリード制御装置。
【請求項２】前記システム・バスに複数のＣＰＵ制御
バス・インタフェースが接続されるマルチ・プロセッサ
・システムにおけるリード制御装置において、前記ＣＰ
Ｕ制御装置バス・インタフェース内のＩ／Ｏリード用管
理テーブルは、自バス・インタフェースが発行したリー
ド・リクエストであることを示す自発行識別フラグを更
に有し、前記ＣＰＵ制御バス・インタフェースがＩ／Ｏ
リード・リクエストを発行の際該自発行識別フラグをセ
ットすることにより、Ｉ／Ｏからのレスポンスと複数の
プロセッサ間との対応を管理することを特徴とする請求
項１のリード制御装置。
【請求項３】前記ＣＰＵ制御バス・インタフェースに
接続される複数プロセッサがＯｕｔ−ｏｆ−Ｏｒｄｅｒ
実行、即ちプロセッサ上のプログラムの命令の順序に関
係なくリクエストを発行し、前記プログラムの命令の順
序性を該プロセッサが保証する技術を用いている場合に
おいて、前記ＣＰＵ制御バス・インタフェースは、前記プロセッ
サが発行するリクエスト・アドレスからＩ／Ｏに対する
リクエストとメモリに対するリクエストを判断する機能
を有するプロセッサ・リクエスト制御部を有し、前記シ
ステム・バスへ発行する前記Ｉ／Ｏリクエストを登録す
るＩ／Ｏリクエスト・キューと、前記システム・バスへ
発行する前記メモリ・リクエストを登録するメモリ・リ
クエスト・キューと、前記２種類のキューから前記シス
テム・バスヘのリクエスト発行順序を制御する手段を更
に有し、前記Ｉ／Ｏリード用管理テーブルにＩ／Ｏリードがフル
・エントリされ、Ｉ／Ｏリードが前記システム・バスヘ
発行出来ない場合は、前記メモリリクエスト・キューの
リクエストを先に発行し、同様にメモリ・リード用管理
テーブルにメモリ・リードがフル・エントリ、またはコ
ヒーレンシ維持のためにメモリ・リード・リクエストが
発行できない場合は、前記Ｉ／Ｏリクエスト・キューの
リクエストを先に発行する制御手段を含むことを特徴と
する請求項２記載のリード制御装置。
【請求項４】前記ＣＰＵ制御バス・インタフェース
は、プロセッサから次々と発行されるリクエストを発行順に
保持するリクエスト・キューと、前記リクエスト・キューに対応付けられ、リクエストの
前記システム・バスヘの発行保留を示す発行可能フラグ
と、リクエスト・キュー内のリクエストのうち全てのリード
・リクエストに関し、そのアドレスからメモリ・リー
ド、またはＩ／Ｏリードの判断を行い、メモリ・リード
に関しては前記メモリ・リード用管理テーブルを参照
し、Ｉ／Ｏリードに関しては前記Ｉ／Ｏリード用管理テ
ーブルを参照し、前記システム・バスヘ発行可能または
発行保留であるかを判断し、前記発行保留フラグのセッ
ト／リセットを行う機能を有するリクエスト発行判断部
と、前記リクエスト・キューのリクエスト登録順と前記発行
可能フラグの状態を参照し、前記システム・バス発行す
るリクエストの決定、前記リクエスト・キューの制御を
行う機能を含むリクエスト・キュー制御部とを有し、前記リクエスト・キュー制御部は、前記リクエスト・キ
ューの登録順に発行可能フラグを参照し、発行可能なリ
クエストを前記リクエスト・キュー登録順に発行するこ
とにより、前記リクエスト・キューに先に登録されたリ
ード・リクエストが、前記システム・バスヘ発行できな
い場合でも、後続の発行可能リクエストを先に発行す
る、リクエストの追い越し制御手段を含むことを特徴と
する請求項２記載のリード制御装置。
【請求項５】前記システム・バスに複数のＩ／Ｏ制御
バス・インタフェースが接続されており、前記各Ｉ／Ｏ
バス・インタフェースへのリクエスト先がリクエスト・
アドレスによって区別される場合において、前記ＣＰＵ制御バス・インタフェースは、前記Ｉ／Ｏリ
ード用管理テーブルを、前記システム・バスに接続可能
なＩ／Ｏ制御バス・インタフェースの最大数分だけ有
し、前記プロセッサが発行するＩ／Ｏに対するリクエス
ト・アドレスから、複数のＩ／Ｏ制御バス・インタフェ
ースのうちどのＩ／Ｏ制御バス・インタフェースに対す
るリクエストであるかを判断するリクエスト発行判断部
をさらに有し、前記複数のＩ／Ｏリード用管理テーブルのうち、一つあ
るいはいくつかのテーブルがフル・エントリされ、Ｉ／
Ｏリードが前記システム・バスヘ発行できない場合は、
Ｉ／Ｏリクエストの追い越しを可能とすることにより、
レスポンス速度の遅いＩ／Ｏによって他のＩ／Ｏへのリ
ード・リクエスト発行が阻害されることのないようにし
たことを特徴とする請求項４記載のリード制御装置。
【請求項６】前記システム・バスに複数のメモリ制御
バス・インタフェースが接続されており、前記各メモリ
・バス・インタフェースへのリクエスト先がリクエスト
・アドレスによって区別される場合において、前記ＣＰＵ制御バス・インタフェースは前記メモリ・リ
ード用管理テーブルを、前記システム・バスに接続可能
なメモリ制御バス・インタフェースの最大数分だけを有
し、前記プロセッサが発行するメモリに対するリクエス
ト・アドレスから、複数のメモリ制御バス・インタフェ
ースのうちどのメモリ制御バス・インタフェースに対す
るリクエストであるかを判断するリクエスト発行判断部
を更に有し、前記複数のメモリ・リード用管理テーブルのうち、一つ
あるいはいくつかのテーブルがフル・エントリされる、
またはコヒーレンシ維持のためなどでメモリ・リードが
前記システム・バスヘ発行できない場合は、メモリ・リ
クエストの追い越しを可能とすることにより、メモリ・
リード・リクエスト発行が阻害されることのないように
したことを特徴とする請求項４記載のリード制御装置。