JPH0423062A

JPH0423062A - ディジタルデータ処理ユニット調停装置及び方法

Info

Publication number: JPH0423062A
Application number: JP12737390A
Authority: JP
Inventors: Katsumi Murai; 村井　克己
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-05-16
Filing date: 1990-05-16
Publication date: 1992-01-27
Anticipated expiration: 2014-10-25
Also published as: JP2966038B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は単一のメモリー空間の共有メモリをアクセスす
るデジタルデータ処理ユニット（以下プロセッサという
）を並列で駆動する場合に、プロセッサ間の調停を行う
ためのディジタルデータ処理ユニット調整装置に閏する
ものである。

従来の技術複数のプロセッサが共有メモリをアクセスする場合、当
然排他的な制御が必要になる。この時に通常用いられる
従来の方法はバス占有権をそのプロセッサに与えてＤＭ
Ａ　（ダイレクトメモリアクセス）転送等を行うことが
一般的であった。これは、例えばある優先度の割り付け
られたプロセッサが割り込みを発生し、ＣＰ　Ｕ等を停
止してバスを獲得したのちにバースト的な転送を行うの
である。例えばハードディスクから読みだしたデータを
バスを経由してメモリに書き込む場合などが一例である
。このような方法は通常のマイクロコンピュータシステ
ムでよく使用されているものであり、最初の割り込みか
らバス獲得までの無駄時開が連続転送の効率に相殺され
るため見かけ上のバスの使用効率を向」−させることが
できる。

発明が解決しようとする課題また各プロセッサがバッファメモリを持たない場合では
、バスの空きを検知してデータをやり取りするサイクル
スチールと言う手法がある。これは通常低速のデータ転
送に使用され、言うならば毎回割り込み及びバス獲得の
プロセスを繰り返して小単位のデータを転送していた。

発明が解決しようとする課題しかしながら、従来のような個々のプロセッサにバッフ
ァメモリを登載するような方法によれば、複数のプロセ
ッサを１チツプのＬＳＩに矧み込んで高速処理を図るよ
うな場合に、各プロセッサにある程度のバッファメモリ
が必要となるというハードウェアの増大の課題がある。

また並列処理のハードウェア資源を最大限に生かすため
には、通常のパース）ＤＭＡやサイクルスティール等の
効率の悪さはどうしても避けたいところである。すなわ
ち従来手法では、バス効率とハードウェア量とを両方同
時に満足することができないと言う課題が存在していた
。

本発明はこのような課題に鑑み、１チツプ内に複数の内
部プロセッサを内蔵した１、８１等において、各プロセ
ッサが外部メモリを共用しつつ、効率よくかつ高速に相
互に共有メモリを排他アクセスすることができ、またハ
ードウェアの増加も少ない調停を行うディジタルデータ
処理ユニット調停装置を提供することを目的とするもの
である。

課題を解決するための手段本発明では、少なくとも複数のプロセッサ各々に、共有
メモリにアクセスを要求していることを示す要求フラグ
と、アクセスすべき共有メモリアドレス保持パイプライ
ンレジスタと書き込みデータパイプラインレジスタ（書
き込み時）と読み込みデータパイプラインレジスタ（読
み込み時）と青き込みか読み込みかを示す書き込みフラ
グ信号パイプラインレジスタを用意して、パイプライン
処理のための同期クロックで各プロセッサの要求フラグ
を競合させてプロセッサの優先度決定を行い、ｄき込み
時には決定選択されたプロセッサの共有メモリアドレス
と書き込みデータと書き込みフラグ信号とを同期クロッ
クでパイプライン出力して次のパイプラインサイクルに
共有メモリのアドレスバスとデータバスと書き込み信号
線（Ｒ／Ｗ）に与え、また読み込み時においては共有メ
モリアドレスと読み書きフラグ信号を同期クロックで次
のパイプラインサイクルに共有メモリのアドレスバスと
データバスと書き込み信号線（Ｒ／Ｗ）に与えると共に
共有メモリからデータを読み込んてそのパイプラインサ
イクルの終わりまでには決定選択されたブ「１セツサの
読み込みパイプラインレジスタに書き込むものである。

すなわち例えば書き込３７メ時においては、各プロセッ
サのうちの要求フラグがアクティブなプロセッサの書き
込むべきデータと書き込むべき共用メモリのアドレスと
ｔ’ｆき込みか読み込みかの情報を、各々書き込みデー
タパイプラインレジスタと７トレスパイプラインレジス
タと書き込みフラグ信号パイプラインレジスタに書き込
んで次のパイプラインサイクルにそれぞれ共用メモリの
データバスとアドレスバスと書き込み入力端子に供給す
るのである。

また、少なくとも複数のプロセッサ各／？に、そのブロ
セッ（）が共有メモリにアクセスすることを要求してい
ることを示す要求フラグと、アトルスを保持するアドレ
スレジスタと、ｎき込みデータレジスタと（書き込み時
）、第１の読み込みデータパイプラインレジスタと（読
み込み時）、書き込みか読み込みかを示す書き込みフラ
グとを用意して、同期クロックで各プロセッサの要求フ
ラグを競合させてプロセッサの優先度決定を行い、同時
にその同！！ＩＩクロックのパイプラインサイクルに書
き込み時りこは決定選択されたプロセッサのアドレスレ
ジスタの内容をアドレスパイプラインレジスタに、また
書き込みデータレジスタの内容を書き込みデータパイプ
ラインレジスタへ、さらに書き込みフラグ信号の内容を
書き込みフラグ信号パイプラインレジスタに格納し、こ
の後さらに次のパイプラインサイクルにＬ記のアドレス
パイプラインレジスタの出力とデータバスパイプライン
レジスタと書き込みフラグ信号パイプラインレジスタの
内容をそれぞれ共イ１メモリのアドレスバスとデータバ
スと書き込み信号線（Ｒ／Ｗ）に与え、また読み込み時
においては同様に同期クロックで各プロセッサの要求フ
ラグを競合させてプロセッサの優先度決定を行うと同時
にその同期クロックのパイプラインサイクルに書き込み
時には決定選択されたプロセッサのアドレスレジスタの
内容をアドレスパイプラインレジスタに、また読み込み
を示す書き込みフラグ信号の内容を書き込みフラグ信号
パイプラインレジスタに格納し、この後さらに次のパイ
プラインサイクルに上記のアドレスパイプラインレジス
タの出力と書き込みフラグ信号パイプラインレジスタの
内容をそれぞれ共有メモリのアドレスバスとデータバス
と書き込み信号線（Ｒ／Ｗ）に与えてこの同期クロック
のパイプラインサイクルの終わりまでに共有メモリから
読みだされたてデータバス上のデータを第２の読みだし
データパイプラインレジスタにラッチする。

そしてこの第２の読みだしデータパイプラインレジスタ
の内容は次のパイプラインサイクルに読み込み要求を行
った時点で決定選択されたプロセッサの第１の読みだし
データパイプラインレジスタに書き込むのである。なお
第１の手段においても第２の手段においても各プロセッ
サが書き込みあるいは読み込みの単機能しか持っていな
い場合は対応するレジスタを省略するとともに書き込み
フラグ信号は固定値にしておく。

また、複数のプロセッサが競合して共有メモリをアクセ
スする場合、優先度が最下位のプロセッサをホストコン
ピュータのデータ転送等のインターフェイスを行う装置
に割り当て、その時そのインターフェイスはホストコン
ピュータとの間にＦＩＦＯレジスタを装備して、かつＦ
ＩＦＯレジスタのデータの格納状態を検出するようにし
て、ホストコンピュータへの転送時にもしＦＩＦＯレジ
スタの内容が空に近くなったときあるいはホストコンピ
ュータへの転送時にＦＩＦＯレジスタの内容が一杯に近
くなフたときはこれを検出してインターフェイスを行う
プロセッサに予め与えられていた優先度を最下位からよ
り上位に上げてやるようにして、外部から見た処理速度
を見かけ上ではあるが上げることができる。

また、複数のプロセッサが競合して共有メモリをアクセ
スする時、各プロセッサにメモリ管理機構を備え、各プ
ロセッサが各々の共用メモリ内の別々の一定の範囲の領
域のみをアクセスする場合はプロセッサで相互の競合の
優先度決定を行い、同時に２台以上のプロセッサが前記
のメモリの同一の一定の範囲の領域をアクセスする場合
には処理ユニット相互の競合の優先度決定に加えて一部
のプロセッサの共有メモリアクセスを停止させるか、ブ
ロモ・ソサの互いにアクセスする処理領域の手１１１１
２をどちらかが先に処理するような手段等を設けてバス
アクセス効率をさらに向上させることができる。

また以上の各手段において、各プロセッサの予め定めて
おいた優先度が最下位でないものは、毎パイプラインク
ロックおきには前記要求フラグをアクティブとしないよ
うに処理手順を予め定めておいてやることにより、他の
プロセッサがアクセス待ちのために処理を著しく長い間
中断することがないようにすることができる。

作用本発明は前記した構成により、共有メモリのメモリサイ
クルタイム毎に複数のディジタルデータプロセッサのう
ちの一つを各プロセッサの要求フラグと優先度に基づい
て選ぶ。この時共有メモリのアクセスを要求している各
プロセッサのアドレスパイプラインレジスタからはパイ
プラインされたアドレス、また書き込みフラグパイプラ
インレジスタからはパイプラインされた読み込み動作か
書き込み動作なのかを識別する書き込みフラグ信号がそ
れぞれ出力される。そして選ばれたプロセッサのアドレ
スとＲ／Ｗ信号がメモリサイクル毎に共有メモリのアド
レス線と１（／Ｗ線供給される。

同時にこの時、選ばれた要求フラグが受け付けられた時
点での書き込みフラグ信号が青き込み動作であったなら
ば書き込みデータパイプラインレジスタから、またもし
読み込み動作であったならば各プロセッサの読み込みパ
イプラインレジスタ入力に、それぞれ共有メモリに対し
書き込みあるいは読み込み動作を行うことになる。この
ように−定のクロックサイクル旬、言い替えるとメモリ
サイクル毎にアクセスするブロモ・ンサが決定され、同
時にまたそのアクセスが書き込みか読み込みかが決定さ
れるのである。当然多数のプロセッサが同時に要求を出
した状態では、各プロセッサに割り当てられた優先度に
応じてメモリアクセス待ちとなり、共有メモリはほとん
ど無駄なくアクセスされることになる。

また高速化を図るため、各プロセッサのアドレス（パイ
プライン）レジスタ、書き込みデータ（パイプライン）
レジスタ、書き込みフラグ（パイプライン）レジスタか
らセレクタ手段を通した後にさらにそれぞれパイプライ
ンレジスタを経由させて共有メモリのアドレス、データ
、Ｒ／Ｗ線に供給し、また共有メモリから読み出された
データも一旦パイプラインレジスタにラッチした後各プ
ロセッサの読み込みパイプラインレジスタに書き込むよ
うに構成することもできる。

つぎに複数のプロセッサが競合して共有メモリをアクセ
スするこのような処理装置系に、処理の終了したデータ
をホストコンピュータに送るか、ホストコンピュータか
ら処理すべきデータを逆に転送するインターフェイスを
設ける場合について考える。この時処理装置系内部に、
例えば処理の終Ｙしたデータを機械系を伴って媒体への
読み書きを行うデータ処理ブロセツガを含むような場合
、インターフェイスを行うプロセッサは処理の終了した
データの出口あるいは処理前のデータの人口であるわけ
であって当然のことながら同一のデータに対する一連の
処理については優先度は最下位に設定するのが最適とな
る。しかしながらホストコンピュータから処理装置系を
みれば、データ転送を待たされると言うのは問題であり
、これを避けるためどうしてもポスト間の転送待ちが発
生しそうになった時、機械系を伴うプロセッサは優先度
を下げなくとも、仙の問題のないプロセッサについては
優先度を下げ、インターフェイスを行うプロセッサの優
先度を上げ、バス使用効率よりも刻ホストコンピュータ
の転送を優先する。転送待ちの検知はホストコンピュー
タとの間にＦＩＦＯレジスタを装備して、ＦＩＦＯレジ
スタのデータの格納状態を検出するようにして、ホスト
コンピュータへの転送時にもしＦＩＦＯレジスタの内容
が空に近くなったとき、あるいはホストコンピュータへ
の転送時にＦＩＦＯレジスタの内容が一杯に近くなった
ときはこれを検出してインターフェイスを行うプロセッ
サの優先度を最下位からより」４位に上げてやるように
して、外部から見た処理速度を見かけ］−１−１−ける
ことができる。このことによってバス使用効率と見かけ
上の効率を両方とも−１−げることかできる。

また同様に高速化を目的とし以下のような処理を行うこ
ともてきる。複数のディジタルデータ処理ユニットが競
合して共有メモリをアクセスする時、処理手順によって
はプロセッサとうしが互いのデータを壊してしまうこと
がある。このためプロセッサＡからプロセッサＢそして
プロセッサＣと言う手順で同一データを処理していく場
合等では各ブＬＪセッサにメモリ管理機構を設けて、各
ブ１コセッサが共用メモリなＩＪＦ他的に一定のアドレ
ス範囲しかアクセスしないようにするのが一般的である
。当然のことながらあるフ゛ロセツサのアクセスしてい
るアドレス範囲のジョブがすべて終了したら他のプロセ
ッサの処理の終了したアドレス範囲をアクセスすれば良
い。ところがもしあるプロセッサＢの処理すべき仕事喰
に非常にほらつきがある場合、処理時間が最も長い処理
がボトルネックとなって全体の性能がでないことも起こ
りうる。

このとき高速化を優先する場合には、プロセッサＢの処
理が早く終了した時には、次に処理すべきデータを処理
中のプロセッサ八がまだ中途までしか処理を終了してい
なくとも、プロセッサ１３はプロセッサＡの処理中のア
ドレス範囲まで入り込み、順次処理の終了した領域の処
理を行うようにする。

このような機構を付は加えることにより、プロセッサ１
３の実効的な処理時間が平均化され、ブロセッ→ｔｃは
直前のプロセッサＢの処理を待たされる場合を少なくで
き、バスアクセス効率をさらに向」ニさせることができ
る。

また高速化のために、以上の各手段においては各ディジ
タル処理ユニットの予め定めておいた優先度が最下位て
ないものは、毎パイプラインクロックおきには前記要求
フラグをアクティブとしないように処理手順を予め定め
ておいてやることにより、他の処理ユニットがアクセス
待ちのために処理を著しく長い間中断することがないよ
うにすることができる。

実施例以下に本発明の実施例を図面を参照して説明する。

第１図においてｌはアドレス生成回路である。

２は前記のアドレス生成回路によって生成したアドレス
を保持するアドレスパイプラインレジスタである。３は
データの生成回路である。４は前記のデータ生成回路に
よって生成したデータを保持する書き込みデータパイプ
ラインレジスタである。

５は読み込みデータパイプラインレジスタである。

６は前記の読み込みデータパイプラインレジスタに格納
されたデータを処理する読み込みデータ処理回路である
。７は書き込みを意図して前記書き込みデータパイプラ
インレジスタの内容の読みだしを要求中あるいは読み込
みを意図して前記読み込みデータパイプラインレジスタ
に書き込みを要求中であることを示す要求フラグである
。また８は書き込みを要求するか読み込みを要求するか
を区別する書き込みフラグ信号パイプラインレジスタで
ある。また９は第１番目のプロセッサであり、１０は第
２番目のプロセッサであり、１１は第３番目のプロセッ
サであり、１２は第４番目のプロセッサである。また１
３は制御用のマイクロプロセッサであって一般的にはマ
イクロコントローラと呼ばれているものである。また１
４はマイクロコントローラのアクセス信号から要求フラ
グ入力信号と書き込みフラグ信号パイプラインレジスタ
入力信号を作成する論理回路である。１５は本発明の第
５番目のプロセッサであって、論理回路１４とマイクロ
プロセッサ１３及びこれに接続されるアドレスパイプラ
インレジスタ２′、書き込みデータパイプラインレジス
タ４′　読み込みデータパイプラインレジスタ５′　要
求フラグ７”　書き込みフラグ信号パイプラインレジス
タ８′より構成されている。また１６はアドレスセレク
タ回路であり、１７は書き込みデータセレクタ回路であ
る。また１８は読み込みデータパイプラインレジスタ５
の書き込みクロック生成回路である。１９は書き込みフ
ラグ信号パイプラインレジスタのセレクタ回路である。

また２０は、各要求フラグ７の信号の調停回路であり、
優先度を判定して各クロックサイクル毎に一つのプロセ
ッサを選択する。２１は変復調回路およびディスクドラ
イブ回路である。また２２は５Ｃ５Ｉインターフエイス
であり、２３はホストコンピュータおよびその５Ｃ５Ｉ
インターフエイスである。また２４はクロック及び制御
信号発生回路である。クロック信号及び制御信号は各プ
ロセッサやレジスタ等に供給されているが、ここでは図
が複雑になるため省略している。また同様に１３のマイ
クロコントローラからの制御線あるいはマイクロコント
ローラへの読み込みデータ線も省略しである。また２５
はメモリであり、各プロセッサの共有メモリとなってい
る。

以下に、第１図を用いて本実施例の動作の説明を行う。

９、ｌ０１１１．１２．１５の各プロセッサが共有メモ
リ２５をアクセスする場合、各プロセッサの要求フラグ
８をアクティブとする。この要求フラグはメモリサイク
ルタイム毎に調停回路２０で判定され、各プロセッサ毎
に割り当てられた優先度に従って一つのプロセッサが選
ばれる。

この時もし要求フラグが受け付けられた場合にはアクノ
リッジ信号を返して選はれたプロセッサの要求フラグは
クリアされる。またこの時要求フラグの受け付けられな
かフたプロセッサは内部待機状態に入って内部データの
喪失等を防ぐようにする。このようにして選ばれたプロ
セッサが、例えばデータを書き込もうとしていた場合、
調停回路２０で各要求フラグが選択されると同時にその
選んだ結果による選択信号を各々アドレスセレクタ回路
１６、書き込みデータセレクタ回路１７、書き込みフラ
グ信号パイプラインレジスタ１９のセレクタ回路２に供
給して、それぞれパイプラインされた各プロセッサのア
ドレスパイプラインレジスタ２、データパイプラインレ
ジスタ４、書き込みフラグ信号パイプラインレジスタ８
を選択する。

書き込みフラグ信号パイプラインレジスタ８の出力はア
クティブであり、共用メモリ２５のＲ／Ｗ線に印加され
るため、共用メモリ２５にはデータが書き込まれる。同
様にもし書き込みフラグ信号パイプラインレジスタ８の
出力はアクティブでないならば、共用メモリ２５からは
データが読み出される。要求フラグが受け付けられた時
点で選択されたプロセッサの入力パイプラインレジスタ
５にはクロック生成回路１８から書き込みパルスが印加
される。このようにメモリサイクル毎に読み込み書き込
みが決定され、例えば共用メモリ２５のアクセスタイツ
、が１００ｎＳならは１００ｎＳ毎に各プロセッサが優
先度に応じてランダムにアクセスすることになる。

次に本発明の別の一実施例を第２図と共乞こ説明する。

第２図において２６はアドレスパイプラインレジスタで
あり、２７は書き込みデータパイプラインレジスタ、ま
た２８は読み込みデータパイプラインレジスタ、２９は
書き込みフラグ信号パイプラインレジスタである。他の
手段は第１図のものと同様であるので省略する。

次にこの第２図によって同実施例の動作を説明する。基
本的には第１図と同様な動作をするのであるが、アドレ
スセレクタ１６で選択されたデータはさらにアドレスパ
イプラインレジスタ２６でもう１９０９９分パイプライ
ンされ、同様にまた書き込みデータセレクタ回路１７で
選択されたデータも書き込みデータパイプラインレジス
タ２７を経由し、また書き込みフラグ信号パイプライン
レジスタのセレクタ回路１９ももう１段の書き込みフラ
グ信号パイプラインレジスタ２９を経由してもうｌクロ
ックパイプラインする。また共用メモリ２５から読み込
まれたデータもまたさらにもう一段の読み込みデータパ
イプラインレジスタ２Ｂを経由してから各プロセッサに
送られる。

本発明の別の一実施例を、第３図に示す。図のプロセッ
サに特徴があり、そこでは書き込み専用プロセッサであ
って、書き込みパイプラインフラグは存在していない。

このため書き込み信号は直接出力されている。

本発明の別の一実施例を第４図（ａ）及び第４図（ｂ）
に示す。第４図（ａ）において３０はＦＩＦＯレジスタ
であり、３１はＦＩＦＯレジスタの中に格納されている
データがあふれそうかまたは空になりそうかを組合せゲ
ートによって検出する論理回路である。例えはＦＩＦＯ
レジスタが１６バイトあるとすると、１４バイトのデー
タが存在している時にはあふれ警告を出力し、２ハイド
のデータしかないときは空警告１バ号を調停回路２０′
に出ノＪする。もしホストコンピュータから本発明の装
置にデータが転送され、３０の）ｉ’　Ｉ　Ｆ　Ｏレジ
スタにデータが１４バイトとなった時あふれ警告によっ
て２０′の調停回路においてこのプロセッサにねりつけ
られていた優先度を最下位からもっと１−位にスイッチ
する。また同様にホストコンピュータへの転送時におい
て、３００ＦＩＦＯレジスタにデータが２バイトしかな
くなってしまった場合、空警告信号が２０′の調停回路
に出力され、同様にプロセッサの優先度を上昇させる。

第４図（＋））はこの部分をもう少し拡大して記述した
ものである。

また第５図は本発明の別の一実施例であり、３２はメモ
リ管理機構（ＭＹ　Ｕ　）である。また３３はアト１ノ
ス比較回路である。また３４は順序制御回路である。通
常これらのプロセッサのメモリアクセス時において１Ｊ
ｌ−他領域をアクセスするが下位アドレスを処理手順と
して規定して、２つのプロセッサにおけるＭＭｔＪ３２
を、同−領域量をアクセスするように設定して、アドレ
ス比較回路３３で下位アドレスを比較して処理の追越し
を防止する。この時プロセッサ１１が処理を追いついて
しまった場合、順序制御回路３４を停止させて処理を中
止する。

本発明の別の実施例を第６図にて説明する。

図において３５は１／２周間クロック発生回路である。

順序制御回路の共有メモリアクセス動作をシステムサイ
クルタイ１１の半分の時間とすることによって、共有メ
モリを毎回はアクセスしないようにしている。

発明の効果本発明は、メモリアクセス毎に各種プロセッサがそれぞ
れ処理中の仕事に必要な優先度で共有メモリをアクセス
することができる。そのため、各プロセッサは、バッフ
ァメモリを持つ必要もなく、高速にかつバス使用効率を
高くたもったまま共有メモリをアクセスできる。特に多
数のプロセッサを１チツプのＬＳＩに組み込んで高速処
理を図るような場合に、外部メモリアクセスを最適化で
きる。このハードウェアは最小限であり、かつ高速化も
実現できる。

【図面の簡単な説明】

第１図は本発明におけるディジタルデータ処理ユニット
調停装置の一実施例のブロック図、第２図は本発明にお
けるディジタルデータ処理ユニ・ント調停装置の一実施
例のブロック図、第３図は本発明におけるディジタルデ
ータ処理ユニット調停装置の一実施例を示すブロック図
、第４図（ａ）は本発明におけるディジタルデータ処理
ユニット調停装置の一実施例を示すブロック図、第４図
（ｂ）は同図（ａ）を詳細に記述したブロック図、第５
図は本発明のディジタルデータ処理ユニット調停装置の
一実施例を示すブロック図、第６図は上記実施例の共有
メモリアクセス方法の別の実施例を示すブロック図であ
る。１・・・アドレス生成回路、２・・・アドレスパイプラ
インレジスタ、３・・・データの生成回路、４・・・書
き込みデータパイプラインレジスタ、５・・・読み込み
データパイプラインレジスタ、６・・・読み込みデータ
処理回路、７・・・要求フラグ、８・・・書き込みフラ
グ信号パイプラインレジスタ、９・・・第１番目のプロ
セッサ、１０・・・第２番目のプロセッサ、１１・・・
第３番目のプロセッサ、１２・・・第４番目のプロセッ
サ、１３・・・制御用のマイクロプロセッサ、１４・・
・論理回路、１５・・・第５番目のプロセッサ、１６・
・・アドレスセレクタ回路、１７・・・書き込みデータ
セレクタ回路、１８・・・書き込みクロック生成回路、
１９・・・書き込みフラグ信号パイプラインレジスタの
セレクタ回路、２０・・・要求フラグ信号の調停回路、
２１・・・変復調回路およびディスクドライブ回路、２
２・・・５ＣＳＩインターフエイス、２３・・・ホスト
コンピュータおよびその５Ｃ５Ｉインターフエイス、２
４・・・クロック及び制御信号発生回路、２５・・・メ
モｌ几代理人　弁理士　松　１）正　道第３図第５図ＬＬＩＰｒｏｃｅｓｓｏｒＳｙｎｄｒｏｍｅＰｒｏｃｅｓｓｏｒ第４

Claims

【特許請求の範囲】

（１）少なくとも複数のプロセッサ各々に、共有メモリ
にアクセスを要求していることを示す要求フラグと、ア
クセスすべき共有メモリアドレス保持パイプラインレジ
スタと、書き込みデータパイプラインレジスタ（書き込
み時）と、読み込みデータパイプラインレジスタ（読み
込み時）と、書き込みか読み込みかを示す書き込みフラ
グ信号パイプラインレジスタを設け、パイプライン処理
のための同期クロックで前記各プロセッサの要求フラグ
を競合させてそれらプロセッサの優先度決定を行い、書
き込み時には決定選択されたプロセッサの前記共有メモ
リアドレスと書き込みデータと書き込みフラグ信号とを
同期クロックでパイプライン出力して、次のパイプライ
ンサイクルに前記共有メモリのアドレスバスとデータバ
スと書き込み信号線（Ｒ／Ｗ）に与え、また読み込み時
においては前記共有メモリアドレスと読み書きフラグ信
号を同期クロックで次のパイプラインサイクルに前記共
有メモリのアドレスバスとデータバスと書き込み信号線
（Ｒ／Ｗ）に与えると共に前記共有メモリからデータを
読み込んでそのパイプラインサイクルの終わりまでには
決定選択されたプロセッサの読み込みパイプラインレジ
スタに書き込むことを特徴とするディジタルデータ処理
ユニット調停方法。
（２）アドレス生成手段と前記のアドレス生成手段によ
って生成したアドレスを保持するアドレスパイプライン
レジスタと、データの生成手段と前記のデータ生成手段
によって生成したデータを保持する書き込みデータパイ
プラインレジスタと、読み込みデータパイプラインレジ
スタと前記の読み込みデータパイプラインレジスタに格
納されたデータを処理する読み込みデータ処理手段と、
書き込みを意図して前記書き込みデータパイプラインレ
ジスタの内容の読みだしを要求中あるいは読み込みを意
図して前記読み込みデータパイプラインレジスタに書き
込みを要求中であることを示す要求フラグと、書き込み
を要求するか読み込みを要求するかを区別する書き込み
フラグ信号パイプラインレジスタとを具備し、前記要求フラグによる書き込みが受け付けられなかった
場合に前記アドレス生成手段と前記データ生成手段の処
理の継続によって前記アドレスパイプラインレジスタお
よび前記書き込みデータパイプラインレジスタ及び前記
書き込みフラグ信号パイプラインレジスタの内容が損な
われないようにする手段あるいは前記要求フラグによる
読み込みが受け付けられなかった場合に前記アドレス生
成手段の処理の継続によって前記アドレスレジスタ及び
前記書き込みフラグ信号パイプラインレジスタの内容が
損なわれないようにする手段とを設けたところの複数台
のディジタルデータ処理ユニット群と、前記複数台のデ
ィジタルデータ処理ユニット群の前記各アドレスパイプ
ラインレジスタの各出力から一系統を選ぶ選択手段を設
けて別に設けた共有メモリのアドレスバスに供給し、か
つ前記複数台のディジタルデータ処理ユニット群の前記
各書き込みデータパイプラインレジスタの各出力のうち
からから一系統を選ぶ選択手段を設けて前記共有メモリ
のデータバスに供給あるいはまた前記共有メモリの読み
だし出力を前記複数台のディジタルデータ処理ユニット
群の選択手段を設けて選ばれた前記各第１の読み込みデ
ータパイプラインレジスタのうちの入力の少なくとも一
系統に供給し、また前記複数台のディジタルデータ処理
ユニット群の前記書き込みフラグ信号パイプラインレジ
スタの各出力信号のうちから一系統を選ぶ選択手段を設
けて選んだ内容を前記共有メモリの書き込み制御線に供
給し、かつ前記の選択手段と書き込み読みだし手順は予
め定めておいた前記各ディジタルデータ処理ユニットの
優先度に応じて前記各要求フラグの内容がアクティブな
ものを選択し、次のパイプラインサイクルに前記共有メ
モリのアドレスバスに前記の選択したアドレスパイプラ
インレジスタの値を供給すると同時に、前記共有メモリ
の書き込み信号線に対しては選択した前記の書き込みフ
ラグ信号パイプラインレジスタの内容を供給し、かつ選
択した前記の書き込みフラグ信号パイプラインレジスタ
の内容が書き込み要求の場合には前記選択した書き込み
データパイプラインレジスタの値を前記共有メモリのデ
ータバスに供給し、前記書き込みフラグ信号パイプライ
ンレジスタが読み込み要求の場合には前記共有メモリの
データバスには前記共有メモリに書き込まれていた内容
を読み出して読み込み要求を選択した時点での対応する
前記ディジタルデータ処理ユニットの読み込みデータパ
イプラインレジスタに書き込むようにするものであり、
かつ前記のディジタルデータ処理ユニットに対応した前
記要求フラグの要求が受け入れられた場合には前記要求
フラグをクリアすることを特徴とするディジタルデータ
処理ユニット調停装置。
（３）アドレス生成手段と前記のアドレス生成手段によ
って生成したアドレスを保持するアドレスレジスタと、
データの生成手段と前記のデータ生成手段によって生成
したデータを保持する書き込みデータレジスタと、第１
の読み込みデータパイプラインレジスタと前記の第１の
読み込みデータパイプラインレジスタに格納されたデー
タを処理する読み込みデータ処理手段と、書き込みを意
図して前記書き込みデータレジスタの内容の読みだしが
可能となり書き込みを要求中であることを示すか、ある
いはまた読み込みを意図して読みだされてパイプライン
された後の読み込みデータの前記第１の読み込みデータ
パイプラインレジスタへの書き込みをパイプライン前の
時点にて要求していること示す要求フラグと、書き込み
を要求するか読み込みを要求するかを区別する書き込み
フラグとを具備し、かつ前記要求フラグによる書き込み
が受け付けられなかった場合に前記アドレス生成手段と
前記データ生成手段の処理の継続によって前記アドレス
レジスタおよび前記書き込みデータレジスタの内容が損
なわれないようにする手段あるいは前記要求フラグによ
る読み込みが受け付けられなかった場合に前記アドレス
生成手段の処理の継続によって前記アドレスレジスタの
内容が損なわれないようにする手段とを設けたところの
複数台のディジタルデータ処理ユニット群と、前記複数
台のディジタルデータ処理ユニット群の前記各アドレス
レジスタの各出力のうちから一系統を選ぶ選択手段を設
けて選んだ内容を別に設けたアドレスパイプラインレジ
スタの入力に供給し、また前記複数台のディジタルデー
タ処理ユニット群の前記各書き込みデータレジスタの各
出力のうちから一系統を選ぶ選択手段を設けて選んだ内
容を別に設けた書き込みデータパイプラインレジスタの
入力に供給しあるいはまた別に設けた第２の読み込みデ
ータパイプラインレジスタの出力を前記複数台のディジ
タルデータ処理ユニット群の選択手段を設けて選ばれた
前記各第１の読み込みデータパイプラインレジスタのう
ちの入力の少なくとも一系統に供給し、また前記複数台
のディジタルデータ処理ユニット群の前記書き込みフラ
グの各出力信号のうちから一系統を選ぶ選択手段を設け
て選んだ内容を別に設けた書き込みフラグ信号パイプラ
インレジスタの入力に供給し、さらに前記書き込みフラ
グ信号パイプラインレジスタの内容は別に設けた共有メ
モリの書き込み制御線に供給し、さらにまた前記アドレ
スパイプラインレジスタの出力は前記共有メモリのアド
レスバスに供給し、さらにまた前記データパイプライン
レジスタの出力は前記共有メモリのデータバスに供しあ
るいはさらにまた前記共有メモリに書き込まれていた読
みだし内容は前記第２の読み込みデータパイプラインレ
ジスタに供給して記録あるいは読みだしを行い、かつ前
記の一系統を選ぶ選択手段と書き込み読みだし手順は予
め定めておいた前記各ディジタルデータ処理ユニットの
優先度に応じて前記要求フラグの内容がアクティブなも
のを選択するとともに、選択された前記ディジタルデー
タ処理ユニットの一系統の前記書き込みフラグの書き込
みを示す出力信号は次のパイプラインサイクルに前記書
き込みフラグパイプラインレジスタに書き込みさらにそ
の次のパイプラインサイクルに前記書き込みフラグパイ
プラインレジスタの出力信号が前記共有メモリの書き込
み制御線に供給されるようにし、これと同時に選択され
た前記ディジタルデータ処理ユニットの一系統の前記書
き込みフラグが書き込み要求の場合には選択された前記
アドレスレジスタの内容を次のパイプラインサイクルに
前記アドレスパイプラインレジスタに書き込むと共に選
択された前記書き込みデータレジスタの内容を前記書き
込みデータパイプラインレジスタに書き込みさらにその
次のパイプラインサイクルに前記アドレスパイプライン
レジスタの内容を前記共有メモリのアドレスバスに供給
すると共に前記の書き込みデータパイプラインレジスタ
の値を前記共有メモリのデータバスに供給し、あるいは
また選択された前記ディジタルデータ処理ユニットの一
系統の前記書き込みフラグの読み込みを示す出力信号は
次のパイプラインサイクルに前記書き込みフラグパイプ
ラインレジスタに書き込みさらにその次のパイプライン
サイクルに前記書き込みフラグパイプラインレジスタの
出力信号が前記共有メモリの書き込み制御線に供給され
るようにし、これと同時に選択された前記アドレスレジ
スタの内容を次のパイプラインサイクルに前記アドレス
パイプラインレジスタに書き込みさらにその次のパイプ
ラインサイクルに前記アドレスパイプラインレジスタの
内容を前記共有メモリのアドレスバスに供給すると共に
前記共有メモリの内容をデータバスに読みだして前記の
第２の読み込みパイプラインレジスタに書き込みさらに
またその次のパイプラインサイクルに前記第２の読み込
みパイプラインレジスタの内容を読み込み要求を選択し
た時点で選択された前記ディジタルデータ処理ユニット
の第１の読み込みパイプラインレジスタに書き込むよう
にしたものであり、かつ前記のディジタルデータ処理ユ
ニットに対応した前記要求フラグの要求が受け入れられ
た場合には前記要求フラグをクリアすることを特徴とす
るディジタルデータ処理ユニット調停装置。
（４）処理ユニットのうちの書き込み専用読み込み専用
のディジタルデータ処理ユニットは書き込みデータパイ
プラインレジスタあるいは読み込みデータパイプライン
レジスタのどちらかを省きかつこれに対応して前記書き
込みフラグを設けず固定信号とした請求項１又は請求項
２記載のディジタルデータ処理ユニット調停装置。
（５）各々アクセスの優先度を設定した複数のディジタ
ルデータ処理ユニットが競合して共有メモリをアクセス
するディジタルデータ処理ユニット調停装置において、
少なくともホストコンピュータのインターフェイスを行
う機能を前記ディジタルデータ処理ユニットのうちの一
つに割り当て、かつインターフェイスを行う前記ディジ
タルデータ処理ユニットを前記優先度が最下位となるよ
うに予め設定し、インターフェイスを行う前記ディジタ
ルデータ処理ユニットと前記ホストコンピュータとの間
にＦＩＦＯレジスタを装備し、前記ＦＩＦＯレジスタの
データの格納状態を検出する手段を設けてホストコンピ
ュータへの転送時にもし前記ＦＩＦＯレジスタの内容が
空に近くなったときあるいはホストコンピュータへの転
送時にＦＩＦＯレジスタの内容が一杯に近くなったとき
はこれを検出して前記ＦＩＦＯレジスタに予め与えられ
ていた優先度を最下位からより上位に設定することを特
徴とするディジタルデータ処理ユニット調停装置。
（６）複数のディジタルデータ処理ユニットが競合して
共有メモリをアクセスするディジタルデータ処理ユニッ
ト調停装置において、前記各ディジタルデータ処理ユニ
ットはメモリ管理機構を具備し、前記メモリ管理機構は
前記各ディジタルデータ処理ユニットが各々前記共用メ
モリ内の別々の一定の範囲の領域のみをアクセスする場
合は前記各処理ディジタル処理ユニット単独で相互の競
合の優先度決定を行い、また同時に２台以上の前記ディ
ジタルデータ処理ユニットが前記のメモリの同一の一定
の範囲の領域をアクセスする場合には前記メモリ管理機
構は前記の場合の相互の競合の優先度決定に加えて同一
の一定の範囲の領域をアクセスをしている前記ディジタ
ルデータ処理ユニットのうちの一部の前記ディジタルデ
ータ処理ユニットの前記共有メモリのアクセスを停止さ
せるか、あるいはまた前記ディジタルデータ処理ユニッ
トの互いにアクセスする処理領域の手順を設定する手段
を備えることを特徴とするディジタルデータ処理ユニッ
ト調停装置。
（７）少なくとも予め定めておいた前記各ディジタルデ
ータ処理ユニットのうちの優先度が最下位でないものは
、毎パイプラインクロックおきには前記要求フラグをア
クティブとしない手段を設けたことを特徴とする請求項
１、２、４、又は５記載のディジタルデータ処理ユニッ
ト調停装置。