JP3237569B2 - メモリアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアクセス制
御装置に関し、特にマルチプロセッサシステムにおける
プロセッサ間同期命令を制御するメモリアクセス制御装
置に関する。

【０００２】

【従来の技術】複数の処理装置（プロセッサ）から複数
のバンクを有するメモリへのアクセスを制御する方法と
して、バンクの状態を判断してビジーあるバンクに対す
るアクセスを回避して、ビジー状態でないそれ以外のバ
ンクに対するアクセスを優先させる方法が知られてい
る。以下にその一例を示す。

【０００３】メモリに対するアクセスは、リード命令、
ライト命令、クリア命令の３種類に分類される。リード
命令はメモリからデータの読み出しを行い、ライト命令
はメモリに対してデータの書き込みを行う。また、クリ
ア命令とは、マルチプロセッサシステムにおける同期制
御のために使用される命令であり、メモリから読み出し
を行ってその直後に書き込みを行うという動作を行う。
マルチプロセッサシステムにおいては、メモリの更新順
序を保証するために、所望の共有領域を予めロックす
る、という技術が知られている。このロックを確保する
ために使用されるのがクリア命令である。より具体的に
は、メモリ内の指定されたアドレスから読み出しを行
い、その読み出しデータをリクエスト元に返すととも
に、当該アドレスをゼロクリアする。リクエスト元で
は、読み出しデータをチェックして、その値がゼロ以外
であれば、ロックの確保に成功したと判断する。もし、
その値がゼロであれば、当該領域はロックされており更
新できないと判断する。

【０００４】図６を参照すると、リード命令とライト命
令とでは、バンクアクセス期間がずれている。これは、
リード命令はアドレスが転送された時点でメモリアクセ
スを行うのに対して、ライト命令はデータが転送されて
からメモリアクセスを行うためである。図６のアクセス
期間中には、該当するメモリバンクはビジーとなり他の
アクセスを受け取ることは出来ない。ビジーとなってい
るバンクに対するアクセスを回避するために、バンクビ
ジーフラグを設け、このフラグが立っている場合には該
当するバンクへの命令の発行を抑止するという方法が用
いられる。

【０００５】図７を参照すると、従来のメモリアクセス
制御装置は、マルチプロセッサシステムにおける各プロ
セッサ内のモジュールに適用される。各モジュールにお
いて、格納キュー２０１は、リード、ライト、及び、ク
リアの各トランザクションを格納する。この格納キュー
２０１はＦＩＦＯ構造を有し、当該キューの先頭に位置
するトランザクションをリクエスト線２０３を使用して
発行する。

【０００６】リクエストマスク部２０５は、リードバン
クビジー信号２１５によってビジーであることを通知さ
れているバンクに対するリードリクエストをマスクし
て、それ以外のリードリクエストをリード発行要求信号
２０８によって出力する。リクエストマスク部２０６及
び２０７は、それぞれクリアバンクビジー信号２１６に
よりビジーが通知されているバンクに対するライト及び
クリアリクエストをマスクして、それ以外のバンクに対
するリクエストをライト発行要求信号２０９及びクリア
発行要求信号２１０として出力する。

【０００７】バスリクエスト制御部２１１は、トランザ
クションの発行要求信号２０８〜２１０を取り込み、バ
スに対する発行優先順位の最も高いものを選択して、そ
れぞれリクエストレジスタ２１９及びトランザクション
レジスタ２１８に通知する。リクエストレジスタ２１９
に格納されたリクエストは、バスリクエスト線２２４を
介してバス上の全モジュールに対して通知される。

【０００８】バスアービター２１２は、リクエスト入力
レジスタ２２０，２２１によりリクエストを行ったモジ
ュールのいづれかに対してバス使用権を与える。またバ
スアービター２１２は、バスに発行されたトランザクシ
ョンの種類及びアクセスバンクを、通知線２１３を介し
てバンクビジー制御部２１４に通知する。

【０００９】バンクビジー制御部２１４は、バスに発行
されたトランザクションの種類によりバンクアクセスが
起こる期間を判断して、リード及びクリアトランザクシ
ョンに対するバンクビジー判定を行い、リードバンクビ
ジー信号２１５及びクリアバンクビジー信号２１６を出
力する。

【００１０】図８を参照すると、図６のバンクアクセス
タイミングを保証するためには、所定のバンクビジー信
号に従う必要がある。図８の例では、メモリバンクビジ
ーフラグとして、リード命令の発行を禁止するためのリ
ードバンクビジーと、ライト命令とクリア命令の発行を
禁止するためのクリアバンクビジーの二種類が使用され
る。ここでは、１つのバスサイクルを４クロックと仮定
している。従って、図８においてリクエストを発行でき
るタイミングは、クロックＴ１、Ｔ５、Ｔ９、Ｔ１１等
となる。

【００１１】しかしながら、この方式によると、ライト
命令発行時に参照すべきメモリバンクビジーフラグが、
クリア命令発行時に参照すべきフラグと同一のものと設
定されているため、本来はライト命令が発行可能である
にも関わらずライト命令の発行を抑止してしまうという
問題がある。

【００１２】図９を参照すると、この例ではメモリバン
クビジーフラグとして、リード命令の発行を禁止するた
めのリードバンクビジー、クリア命令の発行を禁止する
ためのクリアバンクビジー、及び、ライト命令の発行を
禁止するためのライトバンクビジーを使用している。こ
の方式によると、クリアバンクビジー期間が他の２命令
に対して長いため、クリア命令は発行禁止であるがリー
ド命令又はライト命令の発行は可能となる場合が生じ、
この２命令が発行されたことによりさらにまたクリアバ
ンクビジーの期間が継続されて、クリア命令をバス上に
長時間発行することが出来ないというケースが存在する
という問題がある。

【００１３】図１０を参照すると、特定のバンクに対す
るクリア命令が長期間発行できなくなる例として、リー
ド命令とライト命令とが交互に発行された場合が示され
る。Ｔ１でリード命令が発行されると、当該バンクはリ
ードおよびクリアバンクビジーとなる。Ｔ４でライト命
令が発行されると、クリアバンクビジーが継続されるの
でクリア命令は発行することが出来ない。さらにＴ９で
はリードバンクビジーの解除によりリード命令の発行が
行われて、さらにクリアバンクビジーが継続される。以
降、このようにしてリード命令とライト命令が交互に特
定のバンクに対して発行され、クリアバンクビジーが解
除されず、クリア命令を発行することが出来なくなるケ
ースが生じる。

【００１４】

【発明が解決しようとする課題】上述の従来技術では、
メモリのバンクビジーの判定を３種類のメモリアクセス
命令毎に行った場合、特定のバンクに対してリード命令
及びライト命令が連続すると、上述のようにクリア命令
に対するバンクビジー状態が継続されて、クリア命令が
発行出来なくなることがある。これを防ぐためには、ラ
イト命令とクリア命令に対するバンクビジーを判定する
際、同一のバンクビジー信号を使用して判定することが
考えられる。しかし、その場合は、ビジーでないバンク
に対するライト命令の発行を抑止してしまうおそれがあ
り、バスを効率良く使用することが出来なかった。

【００１５】本発明の目的は、メモリアクセス命令発行
時のメモリバンクビジー判定条件を適正化することによ
り、メモリアクセス命令をバス上に効率良く発行して性
能の向上を計ることにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に本発明のメモリアクセス制御装置は、複数のプロセッ
サと共有メモリとを有するマルチプロセッサシステムに
おいて、前記共有メモリは、複数のメモリバンクを有
し、前記複数のプロセッサの各々は、メモリから読み出
しを行うリードトランザクションと、メモリへの書き込
みを行うライトトランザクションと、メモリから読み出
しを行ってその直後に書き込みを行うクリアトランザク
ションとを監視して前記各トランザクション毎に前記複
数のメモリバンクの状態を管理するバンクビジー制御部
と、当該プロセッサにおいて前記クリアトランザクショ
ンがアクセスしようとするメモリバンクのバンクビジー
のために一定期間発行待ちとなっている場合に、前記バ
ンクビジー制御部の、前記クリアトランザクション以外
のトランザクションに対する、前記クリアトランザクシ
ョンがアクセスしようとするメモリバンクの管理状態を
ビジー状態にするリクエストを発行する疑似リクエスト
制御部とを含むことを特徴とする。

【００１７】本発明の他のメモリアクセス制御装置にお
いて、前記バンクビジー制御部は、前記疑似リクエスト
制御部により前記リクエストが発行されると、前記クリ
アトランザクション以外のトランザクションのアクセス
を禁止することを特徴とする。

【００１８】本発明の他のメモリアクセス制御装置にお
いて、前記バンクビジー制御部は、前記疑似リクエスト
制御部により前記リクエストが発行されると、自プロセ
ッサが前記リクエストを発行した場合は、当該リクエス
トに係るバンクについては次にクリアトランザクション
が発行されるまでの間、リードトランザクション及びラ
イトトランザクションのアクセスを禁止し、他プロセッ
サが前記リクエストを発行した場合は、当該リクエスト
に係るバンクについては次にクリアトランザクションが
発行されるまでの間、リードトランザクション、クリア
トランザクション、及び、ライトトランザクションのア
クセスを禁止することを特徴とする

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【発明の実施の形態】次に本発明のメモリアクセス制御
装置の実施の形態について図面を参照して詳細に説明す
る。

【００２５】図１を参照すると、本発明のメモリアクセ
ス制御装置の実施の形態は、ｎ個のプロセッサに含まれ
るモジュール３０１〜３０３と、これらモジュールに共
有されるメモリ３１１とを含むマルチプロセッサシステ
ムに適用される。メモリ３１１は、ｎ個のバンクを含
む。モジュール３０１〜３０３とメモリ３１１との間に
は共有バス３１０が存在する。

【００２６】各モジュールは、自モジュール内に共通バ
ス３１０を使用するトランザクションが存在する場合に
は、バスリクエスト線３０４〜３０６を用いて、バス上
の全モジュールに対して、発行しようとするトランザク
ションの種類及びアクセスしようとするバンク番号を通
知する。共有バス上に接続する各モジュールでは、その
内部に存在するバスアービターによって判断を行い、シ
ステム中で唯一のモジュールがバス使用権を確保する。
このようにしてバス使用権を確保したモジュールは、バ
ス３１０上にトランザクションを発行する。なお、ここ
では、バスを介する動作をトランザクションとよんでい
るが、これらはプロセッサ中の処理においては命令とも
よばれる。また、プロセッサから発行されるトランザク
ションはリクエストともよばれる。

【００２７】図２を参照すると、本発明のメモリアクセ
ス制御装置の実施の形態は、各モジュール内に存在す
る。ここでは、モジュール０とモジュール１の２つのモ
ジュールを有するシステムにより説明する。格納キュー
１０１は、リードトランザクション、ライトトランザク
ション、及び、クリアトランザクションを格納する。格
納キュー１０１は、ＦＩＦＯ構造を有し、リクエスト線
１０３により同時に高々１つのトランザクションを出力
する。これにより、格納キュー１０１内部で、有効なト
ランザクションの発行順序性を保証する。ここで、リク
エスト線１０３は、リクエスト有効化信号と、アクセス
対象となるメモリバンク番号とを含む。

【００２８】リクエストマスク部１０５〜１０７は、こ
れらのリクエスト線１０３及び１０４、リードバンクビ
ジー線１２１、ライトバンクビジー線１２２、及び、ク
リアバンクビジー線１２３を取り込むことにより、ビジ
ー状態にあるバンクに対するメモリアクセストランザク
ションのリクエストをマスクする。リクエストマスク部
１０５は、リードバンクビジー信号１２１によりリード
トランザクションのリクエストマスクを行う。同様にリ
クエストマスク部１０６及び１０７は、それぞれライト
トランザクション及びクリアトランザクションのマスク
を行う。

【００２９】疑似ビジーリクエスト制御部１１２は、リ
クエスト線１０３を監視することにより、同一バンクに
対するクリアトランザクションが一定期間以上（例え
ば、バスサイクルで数十サイクルから数百サイクル）リ
クエストされ続けている場合には同一クリアトランザク
ションの発行がペンディングされ続けていると判断す
る。この場合、疑似ビジーリクエスト制御部１１２は、
疑似ビジーリクエスト線１１３により、疑似ビジーリク
エスト及び当該バンク番号を出力する。この疑似ビジー
リクエストとは、あるメモリバンクに対するクリア命令
を一定期間以上発行できない場合に、そのクリア命令以
外についてはそのメモリバンクがビジーであるかのよう
に判断させる働きを有する。この疑似ビジーリクエスト
は、バンクビジー信号１２１〜１２３の状態に拘わら
ず、すなわち優先的に発行されるものである。

【００３０】この疑似ビジーリクエスト発行後、そのク
リア命令が発行されると、この擬似的なビジー状態は解
除される。疑似ビジーリクエストレジスタ１１６は、上
記疑似ビジーリクエスト制御部１１２から出力された疑
似ビジーリクエスト及び当該バンク番号を保持し、通知
線１３６により、各モジュール０及び１に通知する。

【００３１】バスリクエスト制御部１１１は、リクエス
ト線１０８〜１１０によるトランザクション同士のアー
ビトレーションを行った上で、バス上の全モジュールに
対して、当該モジュールからトランザクションが発行さ
れる旨を通知する。バスリクエスト制御部１１１で選択
されたトランザクションは、トランザクションレジスタ
１１４に保持されるとともに、トランザクションの種類
及びバンク番号がリクエストレジスタ１１５に保持され
る。リクエストレジスタ１１５は、通知線１３４によ
り、自モジュールが発行要求を行っているトランザクシ
ョン及びそのバンク番号を全モジュールに通知する。

【００３２】リクエスト入力レジスタ１２６及び１２７
は、自モジュール（モジュール０）及び他モジュール
（モジュール１）からのリクエストを保持して、通知線
１３０及び１３１を用いてバスアービター１１７に通知
する。バスアービタ１１７は、バス３１０上にリクエス
トされたトランザクションのアービトレーションを行
い、バスの使用権を有するモジュールを決定する。バス
アービター１１７におけるアービトレーションでは、最
も優先順位の高いトランザクションをリクエストしてい
るモジュールにバス使用権を与える。また、同一優先順
位のトランザクションが複数のモジュールからリクエス
トされている場合には、その中で最もモジュール優先順
位の高いモジュールにバス使用権を与える。

【００３３】モジュール優先順位は、バスアービトレー
ション毎に、単純なラウンドロビンにより毎回決定され
る。すなわち、前回バスを獲得したモジュールのモジュ
ール優先順位は、次回には全モジュールの中で最も低く
なる。バスアービタ内でのトランザクションの優先順位
は、クリアトランザクションが最も高く、次いでリード
トランザクションが高く、ライトトランザクションは最
も低い。

【００３４】バスアービターでのアービトレーションに
より自モジュールがバスの使用権を獲得したと判断した
場合には、出力イネーブル線１１８がアサートされて、
トランザクションレジスタ１１４からバス３１０上にト
ランザクションが発行される。また、バスアービター１
１７は、バスに発行されたトランザクションの種類及び
アクセスすべきバンク番号を、通知線１１９によりバン
クビジー制御部１２０に通知する。

【００３５】バンクビジー制御部１２０は、バスに発行
されたトランザクションの種類及びバンク番号により、
各バンクに対するトランザクションのアクセス期間を判
断して、各メモリアクセストランザクションに対してバ
ンクビジー判定を行う。また、バンクビジー制御部１２
０は、疑似ビジーリクエスト入力レジスタ１２４及び１
２５を監視する。これにより、自モジュール自身が疑似
ビジーリクエストを発行した後は、その疑似ビジーリク
エストに係るバンクについては、次にクリア命令が発行
されるまでの間、リードトランザクション及びライトト
ランザクションに対しては擬似的にビジー状態であると
判断する。一方、他モジュールが疑似ビジーリクエスト
を発行した後は、その疑似ビジーリクエストに係るバン
クについては、次にクリア命令が発行されるまでの間、
リードトランザクション、クリアトランザクション、及
び、ライトトランザクションに対しては擬似的にビジー
状態であると判断する。

【００３６】図３を参照すると、バンクビジー制御部１
２０は、疑似ビジーリクエスト判定部４０１及びトラン
ザクションアクセスビジー判定部４０２を含む。疑似ビ
ジーリクエスト判定部４０１は、疑似ビジーリクエスト
入力レジスタ１２４及び１２５を監視することにより、
モジュール０もしくはモジュール１により疑似ビジーリ
クエストが通知されたことを検知し、その場合にはその
バンクをビジー状態と判定してビジー信号４０８及び４
０９の内いずれか該当するバンクビジー信号をアサート
する。また、疑似ビジーリクエスト判定部４０１は、自
モジュールにより疑似ビジーリクエストが発行されたこ
とを認識した場合には、ビジー線４０８及び４０９と同
時に、自モジュールであることを示す自リクエスト線４
０６及び４０７の内いずれか該当するものをアサートす
る。ビジー信号４０８及び４０９、及び、自リクエスト
信号４０６及び４０７は、メモリを構成する各バンクに
対応した信号である。疑似ビジーリクエストの行われた
各バンクのビジー線４０８及び４０９及び自リクエスト
線４０６及び４０７のアサートは、ビジー判定を行って
いるバンクに対してクリアトランザクションが発行され
たことが通知線４０５により通知されるまで続けられ
る。

【００３７】トランザクションアクセスビジー判定部４
０２は、バスアービタ１１７からバス３１０に発行され
たトランザクションの種類及びバンク番号の通知を、通
知線１１９を介して受けとり、該当するバンクのビジー
判定を行い、各バンク及び各トランザクションに対する
ビジー信号４１０〜４１５をアサートする。ビジー信号
４１０〜４１１はリードトランザクションに対する各バ
ンク毎のビジー信号、４１２〜４１３はクリアトランザ
クションに対する各バンクのビジー信号、４１４〜４１
５はライトトランザクションに対する各バンクのビジー
信号である。このリードトランザクション、クリアトラ
ンザクション、ライトトランザクションに対する各バン
クのビジー信号と疑似ビジーリクエスト判定部４０１に
よる各バンクのビジー信号との論理和をとった信号が、
リードバンクビジー信号４１６及び４１７、クリアバン
クビジー信号４１８及び４１９、及び、ライトバンクビ
ジー信号４２０及び４２１としてリクエストマスク部１
０５〜１０７に通知される。ただし、自身が疑似ビジー
リクエストを行ったバンクに対するクリアバンクビジー
信号は、自リクエスト信号４０６及び４０７によってマ
スクされている。

【００３８】次に、本発明の上記実施の形態における動
作について説明する。

【００３９】図２及び図４を参照すると、モジュール０
の格納キュー１０１の先頭にリードトランザクション、
その次にクリアトランザクションが格納されており、モ
ジュール１の格納キュー１０１の先頭にライトトランザ
クションが格納されている場合、各モジュール内部のバ
スリクエスト制御部１１１において、アービトレーショ
ンが行われる。モジュール０がバス使用権を確保する
と、リードトランザクションがＴ１でリクエストレジス
タに格納され、バス３１０上のモジュールに対して通知
される。このリードトランザクションのリクエストはＴ
２でリクエスト入力レジスタ１２７に格納される。モジ
ュール０内部のバスアービター１１７はリクエスト入力
レジスタ１２７に格納されたリクエストのアービトレー
ションをＴ２で行い、自身バス使用権があるものと判断
して、Ｔ３で出力イネーブル線をアサートすることによ
ってトランザクションレジスタに格納されているリード
トランザクションをバス３１０上に発行する。また、バ
スアービタ１１７は、バスに発行されるトランザクショ
ンの種類及びアクセスするバンク番号をＴ３でバンクビ
ジー制御部１２０に通知する。

【００４０】バンクビジー制御部１２０は、バスアービ
タ１１７からの通知を受けて、該当バンクに対するビジ
ー判定を行い、Ｔ４からビジー線１１９及び１２１をア
サートする。これにより、ビジー状態が通知されるバン
クに対するリクエストはＴ４でマスクされて、バスリク
エスト制御部１１１にはリクエストが出力されなくな
る。Ｔ４の時点で、モジュール０内にはクリアトランザ
クションが存在するが、クリアトランザクションはクリ
アバンクビジー信号１２１によりマスクされる。一方、
モジュール１においては、バスリクエスト制御部１１１
にライトトランザクションのリクエストが通知されてい
る。これにより、ライトトランザクションのリクエスト
はＴ５で全モジュールに通知される。このライトトラン
ザクションは、Ｔ７でバス上に発行される。

【００４１】クリアバンクビジー状態は継続されている
ため、クリアトランザクションのリクエストはマスクさ
れたままとなり、モジュール０からのリクエストはなく
なる。Ｔ２０でクリアバンクビジーが解除されるため、
Ｔ２１でクリアトランザクションのリクエストが行われ
て、Ｔ２３でバス上に発行される。

【００４２】図２及び図５参照すると、他の例として、
同一バンクに対するリード及びライトトランザクション
が連続して発行されているときに、バス３１０上のいず
れかのモジュールの格納キュー１０１の先頭にクリアト
ランザクションが来ると、クリアトランザクションのリ
クエストはマスクされ続ける。該当モジュールの疑似ビ
ジーリクエスト制御部１１２は、Ｔ８１でクリアトラン
ザクションがペンディングされ続けていると判断して疑
似ビジーリクエストを行う。疑似ビジーリクエストは、
Ｔ８２でバス３１０に通知されて、Ｔ８３で各モジュー
ルの疑似ビジーリクエスト入力レジスタに格納される。

【００４３】疑似ビジーリクエストを行ったモジュール
以外のバス３１０上の全モジュールのバンクビジー制御
部１２０では、この疑似ビジーリクエストを受けてＴ８
４から該当バンクのリードバンクビジー、クリアバンク
ビジー、ライトバンクビジーをアサートする。また、疑
似ビジーリクエストを行ったモジュールのバンクビジー
制御部１２０では、該当バンクに対するリードバンクビ
ジー、及び、ライトバンクビジーをアサートし始める。
その結果、前者では該当バンクに対するリード、クリ
ア、及び、ライトの各トランザクションのリクエストが
マスクされ、後者では該当バンクに対するリード及びラ
イトの各トランザクションのリクエストがマスクされ
る。その結果、該当バンクに対するメモリアクセストラ
ンザクションが、疑似ビジーリクエスト以降発行されな
くなり、疑似ビジーリクエストを行ったモジュールでの
みクリアバンクビジーがＴ９０でディアサートされる。
これにより、ペンディング中のクリアトランザクション
のマスクが解除されて、バスリクエスト制御部１１１に
は該当するバンクに対するクリアトランザクションもし
くは別バンクに対するライトトランザクションが出力さ
れる。

【００４４】バスリクエスト制御部１１１は、リクエス
トの優先順位によりクリアトランザクションを選択し
て、Ｔ９４でバス３１０に対してクリアトランザクショ
ンのリクエストを発行する。Ｔ９４でクリアトランザク
ションのリクエストを行っているモジュールが他に存在
しない場合にはバスアービタ内でのトランザクション優
先順位により、Ｔ９７でクリアトランザクションを必ず
発行することが可能となる。また、Ｔ９４以降に該当バ
ンク以外に対するクリア命令のリクエストが行われた場
合には、その他のモジュールにバスを奪われることがあ
るが、モジュール優先順位により疑似ビジーリクエスト
を行ったモジュールがバス内で最優先となる時が必ずや
ってくるので、その際に必ずクリアトランザクションを
発行することが出来る。

【００４５】このように、本発明の実施の形態によれ
ば、格納キュー１０１の先頭においてクリアトランザク
ションが一定期間発行されないと、疑似ビジーリクエス
ト制御部１１２が疑似ビジーを発行することにより、他
のトランザクションを抑止して当該クリアトランザクシ
ョンを優先的に発行することができる。

【００４６】

【発明の効果】以上の説明で明らかなように、本発明に
よると、疑似ビジーリクエストを発行することによりク
リアトランザクションをデッドロックから救うことがで
きる。また、バンクビジーによるライトトランザクショ
ンの発行抑止を、現実にバンクがビジーである時のみに
限ることが可能となり、バスの使用効率が向上する。

【図面の簡単な説明】

【図１】本発明のメモリアクセス制御装置が適用される
マルチプロセッサシステムの実施の形態の構成を示すブ
ロック図である。

【図２】本発明のメモリアクセス制御装置の実施の形態
の構成を表す図である。

【図３】本発明のメモリアクセス制御装置におけるバン
クビジー制御部の構成を示す図である。

【図４】本発明のメモリアクセス制御装置における通常
のリクエストのタイミングを示す図である。

【図５】本発明のメモリアクセス制御装置における疑似
ビジーリクエストのタイミングを示す図である。

【図６】本発明のメモリアクセス制御装置における通常
のリクエストに対するバンクアクセス期間を示す図であ
る。

【図７】従来のメモリアクセス制御装置の構成を表す図
である。

【図８】２種類のバンクビジー信号を使用した場合のタ
イミングを示す図である。

【図９】３種類のバンクビジー信号を使用した場合のタ
イミングを示す図である。

【図１０】３種類のバンクビジー信号を使用した場合の
問題点を説明するための図である。

【符号の説明】

１０１ 格納キュー １０５〜１０７ リクエストマスク部 １１１ バスリクエスト制御部 １１２ 疑似ビジーリクエスト制御部 １２０ バンクビジー制御部 １１７ バスアービタ ３０１〜３０３ モジュール ３１０ 共有バス ３１１ メモリ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 15/16 - 15/177

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと共有メモリとを有す
   るマルチプロセッサシステムにおいて、 前記共有メモリは、複数のメモリバンクを有し、 前記複数のプロセッサの各々は、 メモリから読み出しを行うリードトランザクションと、
   メモリへの書き込みを行うライトトランザクションと、
   メモリから読み出しを行ってその直後に書き込みを行う
   クリアトランザクションとを監視して前記各トランザク
   ション毎に前記複数のメモリバンクの状態を管理するバ
   ンクビジー制御部と、 当該プロセッサにおいて前記クリアトランザクションが
   アクセスしようとするメモリバンクのバンクビジーのた
   めに一定期間発行待ちとなっている場合に、前記バンク
   ビジー制御部の、前記クリアトランザクション以外のト
   ランザクションに対する、前記クリアトランザクション
   がアクセスしようとするメモリバンクの管理状態をビジ
   ー状態にするリクエストを発行する疑似リクエスト制御
   部とを含むことを特徴とするメモリアクセス制御装置。
2. 【請求項２】 前記バンクビジー制御部は、前記疑似リ
   クエスト制御部により前記リクエストが発行されると、
   前記クリアトランザクション以外のトランザクションの
   アクセスを禁止することを特徴とする請求項１記載のメ
   モリアクセス制御装置。
3. 【請求項３】 前記バンクビジー制御部は、前記疑似リ
   クエスト制御部により前記リクエストが発行されると、
   自プロセッサが前記リクエストを発行した場合は、当該
   リクエストに係るバンクについては次にクリアトランザ
   クションが発行されるまでの間、リードトランザクショ
   ン及びライトトランザクションのアクセスを禁止し、他
   プロセッサが前記リクエストを発行した場合は、当該リ
   クエストに係るバンクについては次にクリアトランザク
   ションが発行されるまでの間、リードトランザクショ
   ン、クリアトランザクション、及び、ライトトランザク
   ションのアクセスを禁止することを特徴とする請求項１
   記載のメモリアクセス制御装置。