JP3237569B2 - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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Description
御装置に関し、特にマルチプロセッサシステムにおける
プロセッサ間同期命令を制御するメモリアクセス制御装
置に関する。
のバンクを有するメモリへのアクセスを制御する方法と
して、バンクの状態を判断してビジーあるバンクに対す
るアクセスを回避して、ビジー状態でないそれ以外のバ
ンクに対するアクセスを優先させる方法が知られてい
る。以下にその一例を示す。
ライト命令、クリア命令の3種類に分類される。リード
命令はメモリからデータの読み出しを行い、ライト命令
はメモリに対してデータの書き込みを行う。また、クリ
ア命令とは、マルチプロセッサシステムにおける同期制
御のために使用される命令であり、メモリから読み出し
を行ってその直後に書き込みを行うという動作を行う。
マルチプロセッサシステムにおいては、メモリの更新順
序を保証するために、所望の共有領域を予めロックす
る、という技術が知られている。このロックを確保する
ために使用されるのがクリア命令である。より具体的に
は、メモリ内の指定されたアドレスから読み出しを行
い、その読み出しデータをリクエスト元に返すととも
に、当該アドレスをゼロクリアする。リクエスト元で
は、読み出しデータをチェックして、その値がゼロ以外
であれば、ロックの確保に成功したと判断する。もし、
その値がゼロであれば、当該領域はロックされており更
新できないと判断する。
令とでは、バンクアクセス期間がずれている。これは、
リード命令はアドレスが転送された時点でメモリアクセ
スを行うのに対して、ライト命令はデータが転送されて
からメモリアクセスを行うためである。図6のアクセス
期間中には、該当するメモリバンクはビジーとなり他の
アクセスを受け取ることは出来ない。ビジーとなってい
るバンクに対するアクセスを回避するために、バンクビ
ジーフラグを設け、このフラグが立っている場合には該
当するバンクへの命令の発行を抑止するという方法が用
いられる。
制御装置は、マルチプロセッサシステムにおける各プロ
セッサ内のモジュールに適用される。各モジュールにお
いて、格納キュー201は、リード、ライト、及び、ク
リアの各トランザクションを格納する。この格納キュー
201はFIFO構造を有し、当該キューの先頭に位置
するトランザクションをリクエスト線203を使用して
発行する。
クビジー信号215によってビジーであることを通知さ
れているバンクに対するリードリクエストをマスクし
て、それ以外のリードリクエストをリード発行要求信号
208によって出力する。リクエストマスク部206及
び207は、それぞれクリアバンクビジー信号216に
よりビジーが通知されているバンクに対するライト及び
クリアリクエストをマスクして、それ以外のバンクに対
するリクエストをライト発行要求信号209及びクリア
発行要求信号210として出力する。
クションの発行要求信号208〜210を取り込み、バ
スに対する発行優先順位の最も高いものを選択して、そ
れぞれリクエストレジスタ219及びトランザクション
レジスタ218に通知する。リクエストレジスタ219
に格納されたリクエストは、バスリクエスト線224を
介してバス上の全モジュールに対して通知される。
レジスタ220,221によりリクエストを行ったモジ
ュールのいづれかに対してバス使用権を与える。またバ
スアービター212は、バスに発行されたトランザクシ
ョンの種類及びアクセスバンクを、通知線213を介し
てバンクビジー制御部214に通知する。
されたトランザクションの種類によりバンクアクセスが
起こる期間を判断して、リード及びクリアトランザクシ
ョンに対するバンクビジー判定を行い、リードバンクビ
ジー信号215及びクリアバンクビジー信号216を出
力する。
タイミングを保証するためには、所定のバンクビジー信
号に従う必要がある。図8の例では、メモリバンクビジ
ーフラグとして、リード命令の発行を禁止するためのリ
ードバンクビジーと、ライト命令とクリア命令の発行を
禁止するためのクリアバンクビジーの二種類が使用され
る。ここでは、1つのバスサイクルを4クロックと仮定
している。従って、図8においてリクエストを発行でき
るタイミングは、クロックT1、T5、T9、T11等
となる。
命令発行時に参照すべきメモリバンクビジーフラグが、
クリア命令発行時に参照すべきフラグと同一のものと設
定されているため、本来はライト命令が発行可能である
にも関わらずライト命令の発行を抑止してしまうという
問題がある。
クビジーフラグとして、リード命令の発行を禁止するた
めのリードバンクビジー、クリア命令の発行を禁止する
ためのクリアバンクビジー、及び、ライト命令の発行を
禁止するためのライトバンクビジーを使用している。こ
の方式によると、クリアバンクビジー期間が他の2命令
に対して長いため、クリア命令は発行禁止であるがリー
ド命令又はライト命令の発行は可能となる場合が生じ、
この2命令が発行されたことによりさらにまたクリアバ
ンクビジーの期間が継続されて、クリア命令をバス上に
長時間発行することが出来ないというケースが存在する
という問題がある。
るクリア命令が長期間発行できなくなる例として、リー
ド命令とライト命令とが交互に発行された場合が示され
る。T1でリード命令が発行されると、当該バンクはリ
ードおよびクリアバンクビジーとなる。T4でライト命
令が発行されると、クリアバンクビジーが継続されるの
でクリア命令は発行することが出来ない。さらにT9で
はリードバンクビジーの解除によりリード命令の発行が
行われて、さらにクリアバンクビジーが継続される。以
降、このようにしてリード命令とライト命令が交互に特
定のバンクに対して発行され、クリアバンクビジーが解
除されず、クリア命令を発行することが出来なくなるケ
ースが生じる。
メモリのバンクビジーの判定を3種類のメモリアクセス
命令毎に行った場合、特定のバンクに対してリード命令
及びライト命令が連続すると、上述のようにクリア命令
に対するバンクビジー状態が継続されて、クリア命令が
発行出来なくなることがある。これを防ぐためには、ラ
イト命令とクリア命令に対するバンクビジーを判定する
際、同一のバンクビジー信号を使用して判定することが
考えられる。しかし、その場合は、ビジーでないバンク
に対するライト命令の発行を抑止してしまうおそれがあ
り、バスを効率良く使用することが出来なかった。
時のメモリバンクビジー判定条件を適正化することによ
り、メモリアクセス命令をバス上に効率良く発行して性
能の向上を計ることにある。
に本発明のメモリアクセス制御装置は、複数のプロセッ
サと共有メモリとを有するマルチプロセッサシステムに
おいて、前記共有メモリは、複数のメモリバンクを有
し、前記複数のプロセッサの各々は、メモリから読み出
しを行うリードトランザクションと、メモリへの書き込
みを行うライトトランザクションと、メモリから読み出
しを行ってその直後に書き込みを行うクリアトランザク
ションとを監視して前記各トランザクション毎に前記複
数のメモリバンクの状態を管理するバンクビジー制御部
と、当該プロセッサにおいて前記クリアトランザクショ
ンがアクセスしようとするメモリバンクのバンクビジー
のために一定期間発行待ちとなっている場合に、前記バ
ンクビジー制御部の、前記クリアトランザクション以外
のトランザクションに対する、前記クリアトランザクシ
ョンがアクセスしようとするメモリバンクの管理状態を
ビジー状態にするリクエストを発行する疑似リクエスト
制御部とを含むことを特徴とする。
いて、前記バンクビジー制御部は、前記疑似リクエスト
制御部により前記リクエストが発行されると、前記クリ
アトランザクション以外のトランザクションのアクセス
を禁止することを特徴とする。
いて、前記バンクビジー制御部は、前記疑似リクエスト
制御部により前記リクエストが発行されると、自プロセ
ッサが前記リクエストを発行した場合は、当該リクエス
トに係るバンクについては次にクリアトランザクション
が発行されるまでの間、リードトランザクション及びラ
イトトランザクションのアクセスを禁止し、他プロセッ
サが前記リクエストを発行した場合は、当該リクエスト
に係るバンクについては次にクリアトランザクションが
発行されるまでの間、リードトランザクション、クリア
トランザクション、及び、ライトトランザクションのア
クセスを禁止することを特徴とする
装置の実施の形態について図面を参照して詳細に説明す
る。
ス制御装置の実施の形態は、n個のプロセッサに含まれ
るモジュール301〜303と、これらモジュールに共
有されるメモリ311とを含むマルチプロセッサシステ
ムに適用される。メモリ311は、n個のバンクを含
む。モジュール301〜303とメモリ311との間に
は共有バス310が存在する。
ス310を使用するトランザクションが存在する場合に
は、バスリクエスト線304〜306を用いて、バス上
の全モジュールに対して、発行しようとするトランザク
ションの種類及びアクセスしようとするバンク番号を通
知する。共有バス上に接続する各モジュールでは、その
内部に存在するバスアービターによって判断を行い、シ
ステム中で唯一のモジュールがバス使用権を確保する。
このようにしてバス使用権を確保したモジュールは、バ
ス310上にトランザクションを発行する。なお、ここ
では、バスを介する動作をトランザクションとよんでい
るが、これらはプロセッサ中の処理においては命令とも
よばれる。また、プロセッサから発行されるトランザク
ションはリクエストともよばれる。
ス制御装置の実施の形態は、各モジュール内に存在す
る。ここでは、モジュール0とモジュール1の2つのモ
ジュールを有するシステムにより説明する。格納キュー
101は、リードトランザクション、ライトトランザク
ション、及び、クリアトランザクションを格納する。格
納キュー101は、FIFO構造を有し、リクエスト線
103により同時に高々1つのトランザクションを出力
する。これにより、格納キュー101内部で、有効なト
ランザクションの発行順序性を保証する。ここで、リク
エスト線103は、リクエスト有効化信号と、アクセス
対象となるメモリバンク番号とを含む。
れらのリクエスト線103及び104、リードバンクビ
ジー線121、ライトバンクビジー線122、及び、ク
リアバンクビジー線123を取り込むことにより、ビジ
ー状態にあるバンクに対するメモリアクセストランザク
ションのリクエストをマスクする。リクエストマスク部
105は、リードバンクビジー信号121によりリード
トランザクションのリクエストマスクを行う。同様にリ
クエストマスク部106及び107は、それぞれライト
トランザクション及びクリアトランザクションのマスク
を行う。
クエスト線103を監視することにより、同一バンクに
対するクリアトランザクションが一定期間以上(例え
ば、バスサイクルで数十サイクルから数百サイクル)リ
クエストされ続けている場合には同一クリアトランザク
ションの発行がペンディングされ続けていると判断す
る。この場合、疑似ビジーリクエスト制御部112は、
疑似ビジーリクエスト線113により、疑似ビジーリク
エスト及び当該バンク番号を出力する。この疑似ビジー
リクエストとは、あるメモリバンクに対するクリア命令
を一定期間以上発行できない場合に、そのクリア命令以
外についてはそのメモリバンクがビジーであるかのよう
に判断させる働きを有する。この疑似ビジーリクエスト
は、バンクビジー信号121〜123の状態に拘わら
ず、すなわち優先的に発行されるものである。
リア命令が発行されると、この擬似的なビジー状態は解
除される。疑似ビジーリクエストレジスタ116は、上
記疑似ビジーリクエスト制御部112から出力された疑
似ビジーリクエスト及び当該バンク番号を保持し、通知
線136により、各モジュール0及び1に通知する。
ト線108〜110によるトランザクション同士のアー
ビトレーションを行った上で、バス上の全モジュールに
対して、当該モジュールからトランザクションが発行さ
れる旨を通知する。バスリクエスト制御部111で選択
されたトランザクションは、トランザクションレジスタ
114に保持されるとともに、トランザクションの種類
及びバンク番号がリクエストレジスタ115に保持され
る。リクエストレジスタ115は、通知線134によ
り、自モジュールが発行要求を行っているトランザクシ
ョン及びそのバンク番号を全モジュールに通知する。
は、自モジュール(モジュール0)及び他モジュール
(モジュール1)からのリクエストを保持して、通知線
130及び131を用いてバスアービター117に通知
する。バスアービタ117は、バス310上にリクエス
トされたトランザクションのアービトレーションを行
い、バスの使用権を有するモジュールを決定する。バス
アービター117におけるアービトレーションでは、最
も優先順位の高いトランザクションをリクエストしてい
るモジュールにバス使用権を与える。また、同一優先順
位のトランザクションが複数のモジュールからリクエス
トされている場合には、その中で最もモジュール優先順
位の高いモジュールにバス使用権を与える。
ション毎に、単純なラウンドロビンにより毎回決定され
る。すなわち、前回バスを獲得したモジュールのモジュ
ール優先順位は、次回には全モジュールの中で最も低く
なる。バスアービタ内でのトランザクションの優先順位
は、クリアトランザクションが最も高く、次いでリード
トランザクションが高く、ライトトランザクションは最
も低い。
より自モジュールがバスの使用権を獲得したと判断した
場合には、出力イネーブル線118がアサートされて、
トランザクションレジスタ114からバス310上にト
ランザクションが発行される。また、バスアービター1
17は、バスに発行されたトランザクションの種類及び
アクセスすべきバンク番号を、通知線119によりバン
クビジー制御部120に通知する。
されたトランザクションの種類及びバンク番号により、
各バンクに対するトランザクションのアクセス期間を判
断して、各メモリアクセストランザクションに対してバ
ンクビジー判定を行う。また、バンクビジー制御部12
0は、疑似ビジーリクエスト入力レジスタ124及び1
25を監視する。これにより、自モジュール自身が疑似
ビジーリクエストを発行した後は、その疑似ビジーリク
エストに係るバンクについては、次にクリア命令が発行
されるまでの間、リードトランザクション及びライトト
ランザクションに対しては擬似的にビジー状態であると
判断する。一方、他モジュールが疑似ビジーリクエスト
を発行した後は、その疑似ビジーリクエストに係るバン
クについては、次にクリア命令が発行されるまでの間、
リードトランザクション、クリアトランザクション、及
び、ライトトランザクションに対しては擬似的にビジー
状態であると判断する。
20は、疑似ビジーリクエスト判定部401及びトラン
ザクションアクセスビジー判定部402を含む。疑似ビ
ジーリクエスト判定部401は、疑似ビジーリクエスト
入力レジスタ124及び125を監視することにより、
モジュール0もしくはモジュール1により疑似ビジーリ
クエストが通知されたことを検知し、その場合にはその
バンクをビジー状態と判定してビジー信号408及び4
09の内いずれか該当するバンクビジー信号をアサート
する。また、疑似ビジーリクエスト判定部401は、自
モジュールにより疑似ビジーリクエストが発行されたこ
とを認識した場合には、ビジー線408及び409と同
時に、自モジュールであることを示す自リクエスト線4
06及び407の内いずれか該当するものをアサートす
る。ビジー信号408及び409、及び、自リクエスト
信号406及び407は、メモリを構成する各バンクに
対応した信号である。疑似ビジーリクエストの行われた
各バンクのビジー線408及び409及び自リクエスト
線406及び407のアサートは、ビジー判定を行って
いるバンクに対してクリアトランザクションが発行され
たことが通知線405により通知されるまで続けられ
る。
02は、バスアービタ117からバス310に発行され
たトランザクションの種類及びバンク番号の通知を、通
知線119を介して受けとり、該当するバンクのビジー
判定を行い、各バンク及び各トランザクションに対する
ビジー信号410〜415をアサートする。ビジー信号
410〜411はリードトランザクションに対する各バ
ンク毎のビジー信号、412〜413はクリアトランザ
クションに対する各バンクのビジー信号、414〜41
5はライトトランザクションに対する各バンクのビジー
信号である。このリードトランザクション、クリアトラ
ンザクション、ライトトランザクションに対する各バン
クのビジー信号と疑似ビジーリクエスト判定部401に
よる各バンクのビジー信号との論理和をとった信号が、
リードバンクビジー信号416及び417、クリアバン
クビジー信号418及び419、及び、ライトバンクビ
ジー信号420及び421としてリクエストマスク部1
05〜107に通知される。ただし、自身が疑似ビジー
リクエストを行ったバンクに対するクリアバンクビジー
信号は、自リクエスト信号406及び407によってマ
スクされている。
作について説明する。
の格納キュー101の先頭にリードトランザクション、
その次にクリアトランザクションが格納されており、モ
ジュール1の格納キュー101の先頭にライトトランザ
クションが格納されている場合、各モジュール内部のバ
スリクエスト制御部111において、アービトレーショ
ンが行われる。モジュール0がバス使用権を確保する
と、リードトランザクションがT1でリクエストレジス
タに格納され、バス310上のモジュールに対して通知
される。このリードトランザクションのリクエストはT
2でリクエスト入力レジスタ127に格納される。モジ
ュール0内部のバスアービター117はリクエスト入力
レジスタ127に格納されたリクエストのアービトレー
ションをT2で行い、自身バス使用権があるものと判断
して、T3で出力イネーブル線をアサートすることによ
ってトランザクションレジスタに格納されているリード
トランザクションをバス310上に発行する。また、バ
スアービタ117は、バスに発行されるトランザクショ
ンの種類及びアクセスするバンク番号をT3でバンクビ
ジー制御部120に通知する。
タ117からの通知を受けて、該当バンクに対するビジ
ー判定を行い、T4からビジー線119及び121をア
サートする。これにより、ビジー状態が通知されるバン
クに対するリクエストはT4でマスクされて、バスリク
エスト制御部111にはリクエストが出力されなくな
る。T4の時点で、モジュール0内にはクリアトランザ
クションが存在するが、クリアトランザクションはクリ
アバンクビジー信号121によりマスクされる。一方、
モジュール1においては、バスリクエスト制御部111
にライトトランザクションのリクエストが通知されてい
る。これにより、ライトトランザクションのリクエスト
はT5で全モジュールに通知される。このライトトラン
ザクションは、T7でバス上に発行される。
ため、クリアトランザクションのリクエストはマスクさ
れたままとなり、モジュール0からのリクエストはなく
なる。T20でクリアバンクビジーが解除されるため、
T21でクリアトランザクションのリクエストが行われ
て、T23でバス上に発行される。
同一バンクに対するリード及びライトトランザクション
が連続して発行されているときに、バス310上のいず
れかのモジュールの格納キュー101の先頭にクリアト
ランザクションが来ると、クリアトランザクションのリ
クエストはマスクされ続ける。該当モジュールの疑似ビ
ジーリクエスト制御部112は、T81でクリアトラン
ザクションがペンディングされ続けていると判断して疑
似ビジーリクエストを行う。疑似ビジーリクエストは、
T82でバス310に通知されて、T83で各モジュー
ルの疑似ビジーリクエスト入力レジスタに格納される。
以外のバス310上の全モジュールのバンクビジー制御
部120では、この疑似ビジーリクエストを受けてT8
4から該当バンクのリードバンクビジー、クリアバンク
ビジー、ライトバンクビジーをアサートする。また、疑
似ビジーリクエストを行ったモジュールのバンクビジー
制御部120では、該当バンクに対するリードバンクビ
ジー、及び、ライトバンクビジーをアサートし始める。
その結果、前者では該当バンクに対するリード、クリ
ア、及び、ライトの各トランザクションのリクエストが
マスクされ、後者では該当バンクに対するリード及びラ
イトの各トランザクションのリクエストがマスクされ
る。その結果、該当バンクに対するメモリアクセストラ
ンザクションが、疑似ビジーリクエスト以降発行されな
くなり、疑似ビジーリクエストを行ったモジュールでの
みクリアバンクビジーがT90でディアサートされる。
これにより、ペンディング中のクリアトランザクション
のマスクが解除されて、バスリクエスト制御部111に
は該当するバンクに対するクリアトランザクションもし
くは別バンクに対するライトトランザクションが出力さ
れる。
トの優先順位によりクリアトランザクションを選択し
て、T94でバス310に対してクリアトランザクショ
ンのリクエストを発行する。T94でクリアトランザク
ションのリクエストを行っているモジュールが他に存在
しない場合にはバスアービタ内でのトランザクション優
先順位により、T97でクリアトランザクションを必ず
発行することが可能となる。また、T94以降に該当バ
ンク以外に対するクリア命令のリクエストが行われた場
合には、その他のモジュールにバスを奪われることがあ
るが、モジュール優先順位により疑似ビジーリクエスト
を行ったモジュールがバス内で最優先となる時が必ずや
ってくるので、その際に必ずクリアトランザクションを
発行することが出来る。
ば、格納キュー101の先頭においてクリアトランザク
ションが一定期間発行されないと、疑似ビジーリクエス
ト制御部112が疑似ビジーを発行することにより、他
のトランザクションを抑止して当該クリアトランザクシ
ョンを優先的に発行することができる。
よると、疑似ビジーリクエストを発行することによりク
リアトランザクションをデッドロックから救うことがで
きる。また、バンクビジーによるライトトランザクショ
ンの発行抑止を、現実にバンクがビジーである時のみに
限ることが可能となり、バスの使用効率が向上する。
マルチプロセッサシステムの実施の形態の構成を示すブ
ロック図である。
の構成を表す図である。
クビジー制御部の構成を示す図である。
のリクエストのタイミングを示す図である。
ビジーリクエストのタイミングを示す図である。
のリクエストに対するバンクアクセス期間を示す図であ
る。
である。
イミングを示す図である。
イミングを示す図である。
問題点を説明するための図である。
Claims (3)
- 【請求項1】 複数のプロセッサと共有メモリとを有す
るマルチプロセッサシステムにおいて、 前記共有メモリは、複数のメモリバンクを有し、 前記複数のプロセッサの各々は、 メモリから読み出しを行うリードトランザクションと、
メモリへの書き込みを行うライトトランザクションと、
メモリから読み出しを行ってその直後に書き込みを行う
クリアトランザクションとを監視して前記各トランザク
ション毎に前記複数のメモリバンクの状態を管理するバ
ンクビジー制御部と、 当該プロセッサにおいて前記クリアトランザクションが
アクセスしようとするメモリバンクのバンクビジーのた
めに一定期間発行待ちとなっている場合に、前記バンク
ビジー制御部の、前記クリアトランザクション以外のト
ランザクションに対する、前記クリアトランザクション
がアクセスしようとするメモリバンクの管理状態をビジ
ー状態にするリクエストを発行する疑似リクエスト制御
部とを含むことを特徴とするメモリアクセス制御装置。 - 【請求項2】 前記バンクビジー制御部は、前記疑似リ
クエスト制御部により前記リクエストが発行されると、
前記クリアトランザクション以外のトランザクションの
アクセスを禁止することを特徴とする請求項1記載のメ
モリアクセス制御装置。 - 【請求項3】 前記バンクビジー制御部は、前記疑似リ
クエスト制御部により前記リクエストが発行されると、
自プロセッサが前記リクエストを発行した場合は、当該
リクエストに係るバンクについては次にクリアトランザ
クションが発行されるまでの間、リードトランザクショ
ン及びライトトランザクションのアクセスを禁止し、他
プロセッサが前記リクエストを発行した場合は、当該リ
クエストに係るバンクについては次にクリアトランザク
ションが発行されるまでの間、リードトランザクショ
ン、クリアトランザクション、及び、ライトトランザク
ションのアクセスを禁止することを特徴とする請求項1
記載のメモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13717997A JP3237569B2 (ja) | 1997-05-27 | 1997-05-27 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13717997A JP3237569B2 (ja) | 1997-05-27 | 1997-05-27 | メモリアクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10333974A JPH10333974A (ja) | 1998-12-18 |
JP3237569B2 true JP3237569B2 (ja) | 2001-12-10 |
Family
ID=15192666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13717997A Expired - Fee Related JP3237569B2 (ja) | 1997-05-27 | 1997-05-27 | メモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3237569B2 (ja) |
-
1997
- 1997-05-27 JP JP13717997A patent/JP3237569B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10333974A (ja) | 1998-12-18 |
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