JP3274634B2 - Lead control device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はコンピュータ・シス
テムのリード制御装置に関し、特に、システム・バスに
リード・スプリット方式を採用したリード制御装置に関
する。ここに、リード・スプリット方式とは、リード・
リクエストに対するレスポンスがリード・リクエスト発
行先に返されるまでの間、バスを解放する方式をいう。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a read control device for a computer system, and more particularly to a read control device employing a read split system for a system bus. Here, the lead split method is
This is a method of releasing the bus until a response to the request is returned to the read request issue destination.

【０００２】[0002]

【従来の技術】従来、この種のリード制御装置は、リー
ド・リクエストとレスポンスとを対応付けるためにリー
ド管理テーブルを必要とし、これらの技術として例え
ば、特開平８−９５９０５号公報に開示されている方法
がある。この技術はリード・リクエストに対して一意の
番号をテーブルに保存し、レスポンス待ち時間にも、テ
ーブルのエントリの個数内で他のトランザクションを実
行可能とすることを特徴としている。2. Description of the Related Art Conventionally, this type of read control apparatus requires a read management table for associating a read request with a response, and such a technique is disclosed in, for example, Japanese Patent Application Laid-Open No. 8-95905. There is a way. This technique is characterized in that a unique number is stored in a table for a read request, and another transaction can be executed within the number of entries in the table even during a response wait time.

【０００３】本方式では、リード・リクエストとレスポ
ンスを対応付ける番号をバス・インタフェース下に接続
されるデバイスに割り当てており、複数のデバイスが複
数のバス・インタフェースに接続された場合、識別番号
が増大することが考慮されていない。また、プロセッサ
毎にキャッシュを有し、メモリを共有するシンメトリカ
ル・マルチ・プロセッサ・システム（以下ＳＭＰシステ
ム）においては、リード・アドレスが管理されないた
め、同一アドレスのトランザクションが発行された場合
など、メモリのコヒーレンシ維持が非常に複雑になると
共にハードウェア量の増大を招き、現実的ではない。In this system, a number that associates a read request with a response is assigned to a device connected under a bus interface. When a plurality of devices are connected to a plurality of bus interfaces, the identification number increases. That is not taken into account. Further, in a symmetric multi-processor system (hereinafter referred to as an SMP system) having a cache for each processor and sharing a memory, a read address is not managed. Maintaining coherency becomes very complicated and increases the amount of hardware, which is not practical.

【０００４】そこで、最近ではリードに対してシステム
全体で一意に付けられる番号と共にリード・アドレスを
管理テーブルに保存する方式が用いられるようになって
きている。本方式では、バス・トランザクション発行の
際、管理テーブル内のレスポンスを待ちリード・アドレ
スを参照し、一定の処理を行うことにより、ＳＭＰシス
テムでのコヒーレンシの維持をハード・ウェア・レベル
で容易に実現することを可能としている。Therefore, recently, a method has been used in which a read address is stored in a management table together with a number uniquely assigned to the read throughout the system. In this method, at the time of issuing a bus transaction, waiting for a response in the management table, referring to the read address, and performing certain processing, it is easy to maintain coherency in the SMP system at the hardware level. It is possible to do.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上述し
た従来のリード・スプリット方式を採用するＳＭＰシス
テムでは、コヒーレンシの維持を必要としないＩ／Ｏリ
ードまでが、メモリ・リードと同一の管理テーブルへ登
録されるため、リード・アドレス保存エリアが無駄にな
る等の問題を抱えている。また、メモリ・リードとＩ／
Ｏリードの管理テーブルを共有しているため、管理テー
ブルのエントリがメモリに比してレスポンス速度の遅い
Ｉ／Ｏリードに独占され、メモリ・リード・リクエスト
の発行が阻害される原因を生じている。However, in the above-described SMP system adopting the conventional read split system, even the I / O read that does not need to maintain coherency is registered in the same management table as the memory read. Therefore, there is a problem that the read address storage area is wasted. In addition, memory read and I /
Since the management table of the O-read is shared, the entry of the management table is monopolized by the I / O read whose response speed is slower than that of the memory, which causes a problem that the issue of the memory read request is obstructed. .

【０００６】このような問題を回避する方法として、管
理テーブルのエントリ数を増やす手段もあるが、多くの
ビットを必要とするリード・アドレスの保持に際して多
大なハード量の増加を招き、また、エントリ数を増やし
てもＩ／Ｏリードが頻発した場合には、多くのＩ／Ｏリ
ードが管理テーブルのエントリを占拠してしまうため根
本的は解決にはならない。As a method for avoiding such a problem, there is a means for increasing the number of entries in the management table. However, a large amount of hardware is required when a read address requiring a large number of bits is held. Even if the number is increased, if I / O reads frequently occur, many I / O reads occupy the entries in the management table, and this is not a fundamental solution.

【０００７】本発明の目的は、レスポンス速度の遅いＩ
／Ｏリードと比較的レスポンス速度の速いメモリ・リー
ドが混在して発行されるシステム・バスにおいて、バス
の使用効率、特にメモリ・リードに対するバス使用効率
を改善することにある。It is an object of the present invention to provide an image processing apparatus having a low response speed.
An object of the present invention is to improve the bus use efficiency, particularly the bus use efficiency for memory reads, in a system bus in which / O reads and memory reads having a relatively high response speed are issued in a mixed manner.

【０００８】本発明の他の目的は、Ｏｕｔ−ｏｆ−Ｏｒ
ｄｅｒ実行といったプロセッサ上のプログラムの命令順
序に関係なくリクエストを発行する技術を用いたプロセ
ッサを採用した場合、プロセッサ自身が順序性を保つ機
構を内部に有しているため、プロセッサから発行された
リクエストとシステム・バスヘ発行するリクエストは、
大きく逸脱しない限り順序を厳密に必要に保つ必要はな
いため、バス・インタフェースでリクエスト発行順序の
最適化を行いバスの使用効率を改善することにある。Another object of the present invention is to provide an Out-of-Or
When a processor using a technology that issues requests irrespective of the instruction order of a program on the processor, such as der execution, is employed, the request issued from the processor is internally provided because the processor itself has a mechanism for maintaining order. And the request issued to the system bus
Since it is not necessary to keep the order strictly necessary unless there is a large deviation, it is an object of the present invention to optimize the request issue order at the bus interface and improve the bus use efficiency.

【０００９】[0009]

【課題を解決するための手段】本発明のリード制御装置
は、リード・リクエストに対するレスポンスがリード・
リクエスト発行元に返されるまでの間、バスを解放する
リード・スプリット方式のシステム・バスに、１個また
は複数のプロセッサと前記システム・バスとの入出力を
制御するＣＰＵ制御バス・インタフェースと、Ｉ／Ｏデ
バイスと前記システム・バス間との入出力を制御しバス
・マスタとなりうるＩ／Ｏ制御バス・インタフェース
と、メモリと前記システム・バス間との入出力を制御す
るメモリ制御バス・インタフェースが接続され、プロセ
ッサ、及びＩ／Ｏのキャッシュとメモリ間のコヒーレン
シがハードウェア・レベルでサポートされるライト・バ
ック方式を採用するシングル・プロセッサ、及びマルチ
・プロセッサ・システムにおけるリード制御装置におい
て、前記３種のバス・インタフェースは、前記システム
・バスヘ発行されたリード・リクエストの発行アドレス
からメモり・リードとＩ／Ｏリードの種別を判断する機
能を有するバス制御部と、メモリに対するリード・リク
エスト毎にシステムに一意に割り当てられるメモリ用Ｉ
Ｄ番号、自バス・インタフェースが発行したリード・リ
クエストであることを示す自発行識別フラグおよびリー
ド・アドレスを複数個保持し、メモリからのレスポンス
との対応を管理するメモリ・リード用管理テーブルとを
有し、前記ＣＰＵ制御バス・インタフェースと前記Ｉ／
Ｏ制御バス・インタフェースは、Ｉ／Ｏに対するリード
・リクエスト毎にシステムに一意に割り当てられるＩ／
Ｏ用ＩＤ番号とを複数個保持しＩ／Ｏからのレスポンス
との対応を管理するＩ／Ｏリード用管理テーブルを有
し、メモリからのレスポンス速度に比してレスポンス速
度の遅いＩ／Ｏによって管理テーブルが独占され、メモ
リへのリードが阻害されることのないようにしたことを
特徴とする。According to the read control apparatus of the present invention, a response to a read request is a read request.
A read-split system bus for releasing the bus until the request is returned to the request source; a CPU control bus interface for controlling input / output between one or more processors and the system bus; An I / O control bus interface that controls input / output between an I / O device and the system bus and can be a bus master, and a memory control bus interface that controls input / output between a memory and the system bus. A read processor in a single processor and a multi-processor system, which employs a write-back scheme in which a coherency between a processor and an I / O cache and a memory is supported at a hardware level. Kind of bus interface was issued to the system bus A bus control unit having a function of determining the type of issuing the address of the memory read and I / O read over de request, memory for I to be uniquely assigned to the system for each read request to the memory
A memory read management table that holds a plurality of D numbers, self-issued identification flags indicating read requests issued by its own bus interface, and read addresses, and manages correspondence with responses from the memory. The CPU control bus interface and the I / O
The O control bus interface is an I / O that is uniquely assigned to the system for each read request for I / O.
It has an I / O read management table for holding a plurality of O ID numbers and managing the correspondence with the response from the I / O, and the I / O having a slower response speed than the response speed from the memory. It is characterized in that the management table is monopolized so that reading to the memory is not hindered.

【００１０】[0010]

【発明の実施の形態】次に本発明にリード制御装置の実
施例について図面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of a read control device according to the present invention will be described in detail with reference to the drawings.

【００１１】図１は本発明の第１の実施例のブロック図
であり、ＣＰＵノード１１０，Ｉ／Ｏノード２１０およ
びメモリノード３１０がシステム・バス１００に接続さ
れている。また、ＣＰＵノード１１０とメモリノード２
１０とはＩ／Ｏレスポンス通知線１０１，ＣＰＵノード
１１０とＩ／Ｏノード２１０とメモリ・ノード３１０と
はＩＤ通知線１０２にもそれぞれ接続されている。FIG. 1 is a block diagram of a first embodiment of the present invention. A CPU node 110, an I / O node 210 and a memory node 310 are connected to a system bus 100. Also, the CPU node 110 and the memory node 2
10 is also connected to the I / O response notification line 101, and the CPU node 110, the I / O node 210, and the memory node 310 are also connected to the ID notification line 102, respectively.

【００１２】ＣＰＵノード１１０においては、複数のプ
ロセッサ１２０．１３０と、システム・バス１００との
入出力を制御するＣＰＵバスインタフェース１５０とが
クラスタバス１４０に接続されている。In the CPU node 110, a plurality of processors 120.130 and a CPU bus interface 150 for controlling input and output to and from the system bus 100 are connected to a cluster bus 140.

【００１３】ＣＰＵバス・インタフェース１５０は、バ
ス制御部１８０の他に、メモリ・リード用管理テーブル
１６０と、Ｉ／Ｏリード用管理テーブル１７０と、これ
らの両テーブル１６０，１７０を制御するテーブル制御
部１９０を有する。The CPU bus interface 150 includes, in addition to the bus controller 180, a memory read management table 160, an I / O read management table 170, and a table controller for controlling these two tables 160, 170. 190.

【００１４】メモリ・リード用管理テーブル１６０は、
（ｍ＋１）個のエントリを持ち、各エントリは、リード
とレスポンスを対応付けるためにシステム全体で一意に
付けられたメモリ用ＩＤ番号１６１と、有効フラグ１６
２と、自ノードが発行したリクエストかどうかの自発行
識別フラグ１６３と、リード・アドレス・バッファ１６
４からなる。Ｉ／Ｏリード用管理テーブル１７０は（ｎ
＋１）個のエントリを持ち、エントリは、リードとレス
ポンスを対応付けるためにシステム全体で一意に付けら
れたＩ／Ｏ用ＩＤ番号１７１と、有効フラグ１７２から
なる。The memory read management table 160 is
It has (m + 1) entries, and each entry has a memory ID number 161 uniquely assigned to the entire system for associating a read with a response, and a valid flag 16
2, a self-issued identification flag 163 indicating whether the request is issued by the own node, and a read address buffer 16
Consists of four. The I / O read management table 170 is (n
It has +1) entries, and each entry is composed of an I / O ID number 171 and a valid flag 172 uniquely assigned to the entire system in order to associate a read with a response.

【００１５】Ｉ／Ｏノード２１０もＣＰＵノード１１０
と類似の構成である。即ち複数のＩ／Ｏデバイス２２
０，２３０と、システムバス１００との入出力を制御す
るＩ／Ｏ制御バスインタフェース２５０とがＩ／Ｏバス
２４０に接続され、Ｉ／Ｏ制御バスインタフェース２５
０は、バス制御部２８０、メモリ・リード用管理テーブ
ル２６０、Ｉ／Ｏリード用管理テーブル２７０、これら
の両テーブル２６０，２７０を制御するテーブル制御部
２９０を有する。また、メモリ・リード用管理テーブル
２６０も（ｍ＋１）個のエントリを持ち、各エントリ
は、メモリ用ＩＤ番号２６１、有効フラグ２６２、自発
行識別フラグ２６３、リードアドレス・バッファ２６４
からなり、Ｉ／Ｏノード用管理テーブル２７０は（ｎ＋
１）個のエントリを持ち、各エントリはＩ／Ｏ用ＩＤ番
号２７１と、有効フラグ２７２からなる。The I / O node 210 is also a CPU node 110
It is a configuration similar to. That is, a plurality of I / O devices 22
0, 230 and an I / O control bus interface 250 for controlling input / output to / from the system bus 100 are connected to the I / O bus 240.
0 has a bus control unit 280, a memory read management table 260, an I / O read management table 270, and a table control unit 290 that controls these two tables 260 and 270. The memory read management table 260 also has (m + 1) entries, and each entry has a memory ID number 261, a valid flag 262, a self-issued identification flag 263, and a read address buffer 264.
And the I / O node management table 270 has (n +
Each entry has an I / O ID number 271 and a valid flag 272.

【００１６】メモリ・ノード３１０は、メインメモリで
あるメモリアレイ３１２と、システム・バス１００との
入出力を制御するメモリバスインタフェース３５０から
なり、自らシステムバス１００へリクエストを発行する
ことがないため、メモリ制御バスインタフェース３５０
は、バス制御部３８０、メモリ・リード用管理テーブル
３６０およびこのテーブル３６０を制御するテーブル制
御部２９０からなる。メモリ・リード用管理テーブル３
６０は（ｎ＋１）個のエントリを持ち、各エントリはメ
モリ用ＩＤ番号３６１と、有効フラグ３６２を備えてい
る。The memory node 310 is composed of a memory array 312 as a main memory and a memory bus interface 350 for controlling input / output to / from the system bus 100, and does not issue a request to the system bus 100 by itself. Memory control bus interface 350
Is composed of a bus control unit 380, a memory read management table 360, and a table control unit 290 that controls the table 360. Management table 3 for memory read
60 has (n + 1) entries, each entry having a memory ID number 361 and a valid flag 362.

【００１７】ここで、メモリ・リード用管理テーブル１
６０，Ｉ／Ｏリード用管理テーブル１７０のエントリ数
はシステム・バス１００へ発行されたペンディング中の
リード・リクエストの数を示し、システム構成、規模に
よって任意に設定される。メモリ・リード用管理テーブ
ル１６０とＩ／Ｏリード用管理テーブル１７０の有効フ
ラグ１６２、１７２は、システム・バスヘリード発行済
みで、かつ、レスポンス待ち状態であることを示す。ま
た、各バス・インタフェース１５０，２５０，３５０が
システム・バス１００に対しリクエストを発行する際に
は、それぞれ管理テーブル１６０，２６０，３６０を参
照し、該当テーブルの全てが埋まっている場合は、該当
テーブル上のエントリが空くまでリクエストの発行は保
留される。Here, the memory read management table 1
60, the number of entries in the I / O read management table 170 indicates the number of pending read requests issued to the system bus 100, and is arbitrarily set according to the system configuration and scale. The valid flags 162 and 172 of the memory read management table 160 and the I / O read management table 170 indicate that the read has been issued to the system bus and that the system is in a response waiting state. When each bus interface 150, 250, 350 issues a request to the system bus 100, it refers to the management tables 160, 260, 360, respectively. Issuance of the request is suspended until an entry on the table becomes available.

【００１８】メモリ・リード用管理テーブル１６０内の
アドレス・バッファ１６４に格納されるアドレスは、メ
モリ系リクエスト発行直前に参照され、メモリ・リード
・アドレスが既にメモリ・リード用管理テーブル１６０
に登録されている場合は、メモリ領域のコヒーレンシの
維持を容易にするため、該エントリが空くまでリクエス
トの発行は保留される。The address stored in the address buffer 164 in the memory read management table 160 is referred to immediately before the issuance of a memory request, and the memory read address is already set.
In order to facilitate maintenance of the coherency of the memory area, the issuance of the request is suspended until the entry becomes empty.

【００１９】プロセッサ１２０，１３０によるメモリ領
域をアドレスとするリード・リクエスト発行、またはＩ
／Ｏノード２１０によるメモリ領域に対するＤＭＡリー
ド・リクエスト発行などを契機に、ＣＰＵ制御バス・イ
ンタフェース１５０、またはＩ／Ｏ制御用バス・インタ
フェース２５０がリード・リクエストをシステム・バス
１００へ発行すると、全てのノード１１０，２１０，３
１０のバス・インタフェース１５０，２５０，３５０
は、発行されたアドレスをデコードし、メモリ・リード
と判断されると、テーブル制御部１９０，２９０，３９
０を介してメモリ・リード用管理テーブル１６０，２６
０，３６０への登録を行う。この時、テーブル制御部１
９０，２９０，３９０はメモリ・リード用管理テーブル
１６０，２６０，３６０の有効フラグ１６２，２６２，
３６２の有無を調べ、空いているＩＤ番号１６１，２６
１，３６１を選び、該エントリの有効フラグ１６２，２
６２，３６２をセットし、リクエスト・アドレスを該エ
ントリのアドレス・バッファ１６４，２６４へ格納す
る。The processor 120 or 130 issues a read request using a memory area as an address, or
When the CPU control bus interface 150 or the I / O control bus interface 250 issues a read request to the system bus 100 when the I / O node 210 issues a DMA read request to the memory area, all Nodes 110, 210, 3
10 bus interfaces 150, 250, 350
Decodes the issued address, and when it is determined that the address is a memory read, the table control units 190, 290, and 39
0 and memory read management tables 160 and 26
Registration at 0,360. At this time, the table control unit 1
90, 290, 390 are valid flags 162, 262, of the memory read management tables 160, 260, 360.
The presence or absence of 362 is checked, and empty ID numbers 161, 26
1, 361, and the valid flag 162, 2 of the entry is selected.
62, 362 are set, and the request address is stored in the address buffer 164, 264 of the entry.

【００２０】また、自ノードがリード・リクエストを発
行した場合は、更に自発行識別フラグ１６３、または２
６３をセットする。全ノードのテーブル制御部１９０，
２９０，３９０は同構成となっているため、このメモリ
・リードは、システム全体で同一のＩＤ番号が付けられ
ることになる。リード・アドレスのターゲットとなるメ
モリ・ノード３１０は、リードを受信し、該リードに対
するレスポンスが準備できた時点でバスを獲得し、リー
ドに対応するＩＤ通知線１０２を介してメモリ用ＩＤ番
号３６１をバスヘ通知し、リクエスト発行元のＣＰＵノ
ード１１０またはＩ／Ｏノード２１０に対してシステム
・バス１００を介してレスポンス・データを返す。If the own node has issued a read request, the self-issued identification flag 163 or 2
Set 63. Table control units 190 of all nodes,
Since 290 and 390 have the same configuration, this memory read is assigned the same ID number throughout the system. The memory node 310 that is the target of the read address receives the read, acquires the bus when a response to the read is ready, and assigns the memory ID number 361 via the ID notification line 102 corresponding to the read. Notification is sent to the bus, and response data is returned via the system bus 100 to the CPU node 110 or the I / O node 210 that issued the request.

【００２１】ＣＰＵノード１１０とＩ／Ｏノード２１０
は、ＩＤ通知線１０２を監視し、通知されたＩＤ番号か
ら、自発行識別フラグ１６３，２６３を参照し、フラグ
がセットされていた場合は自ノードに対するレスポンス
と認識し、レスポンス・データを引き取る。同時に、テ
ーブル制御部１９０は該テーブルの有効ビット１６２を
消去する。CPU node 110 and I / O node 210
Monitors the ID notification line 102, refers to the self-issued identification flag 163, 263 from the notified ID number, and if the flag is set, recognizes it as a response to its own node, and retrieves the response data. At the same time, the table control unit 190 deletes the valid bit 162 of the table.

【００２２】一方、ＣＰＵノード１１０がＩ／Ｏ領域を
アドレスとするリード・リクエストをシステム・バス１
００へ発行すると、テーブル制御部１９０，２９０を介
してＩ／Ｏリード用管理テーブル１７０，２７０への登
録を行う。この時、メモリ・リード時と同様に、テーブ
ル制御部１９０．２９０はＩ／Ｏリード用管理テーブル
１７０，２７０の有効フラグ１７２，２７２の有無を調
べ、空いているＩＤ番号１７１，２７１を選び、該エン
トリの有効フラグ１７２，２７２をセットする。Ｉ／Ｄ
リード・リクエストはコヒーレンシを維持する必要がな
いため、リクエスト・アドレスは保存されない。また、
該Ｉ／Ｏリードはメモリ・リード同様に、システム全体
で同一のＩＤ番号が付けられることになる。On the other hand, the CPU node 110 sends a read request using the I / O area as an address to the system bus 1.
When issued to the I / O read management tables 170 and 270, the I / O read management tables 170 and 270 are registered. At this time, as in the case of the memory read, the table control unit 190.290 checks the presence or absence of the valid flags 172 and 272 of the I / O read management tables 170 and 270, and selects a free ID number 171 or 271. The valid flags 172 and 272 of the entry are set. I / D
The request address is not preserved because the read request does not need to maintain coherency. Also,
The I / O read has the same ID number throughout the system as the memory read.

【００２３】リード・アドレスのターゲットとなるＩ／
Ｏノード２１０は、リードを受信し、該リードに対する
レスポンスが準備できた時点でバスを獲得し、リードに
対応するＩ／Ｏ用番号２７１を付加してＣＰＵノード１
１０に対してレスポンスを返すと共に、Ｉ／Ｏからのレ
スポンスを明示するＩ／Ｏレスポンス通知線１０１をア
サートする。ＣＰＵノード１１０はレスポンス・データ
を引きとると同時に、テーブル制御部１９０がＩＤ通知
線１０２より通知されたＩＤ番号のＩ／Ｏリード用管理
テーブル１７０の有効ビット１７２を消去する。I / I as a target of the read address
The O node 210 receives the read, acquires the bus when a response to the read is ready, adds the I / O number 271 corresponding to the read, and
10 and returns an I / O response notification line 101 for specifying a response from the I / O. At the same time as the CPU node 110 receives the response data, the table control unit 190 deletes the valid bit 172 of the I / O read management table 170 of the ID number notified from the ID notification line 102.

【００２４】以上の動作により、メモリとＩ／Ｏへの各
リード管理を完全に分離することで、メモリに比してレ
スポンス速度の遅いＩ／Ｏリードによって、リード管理
テーブルが占有されメモリへのリード・リクエストが妨
げられることがなくなり、メモリへのリード発行をシス
テム・バスが持つ最高許容数まで行うことができる。With the above operation, each read management for the memory and the I / O is completely separated, so that the read management table is occupied by the I / O read whose response speed is slower than that of the memory, and the read management table is allocated to the memory. The read request is not interrupted, and the read can be issued to the memory up to the maximum allowable number of the system bus.

【００２５】次に、プロセッサがＯｕｔ−ｏｆ−Ｏｒｄ
ｅｒ実行、即ちプロセッサ上のプログラムの命令の順序
に関係なくリクエストを発行し、プログラムの順序性を
プロセッサ自身が内部的に保証する技術を用いている場
合の実施例について図２を用いて説明を行う。図２はＯ
ｕｔ−ｏｆ−Ｏｅｄｅｒ技術を用いたプロセッサを採用
した場合のブロック図である。Next, the processor sets Out-of-Ord.
FIG. 2 shows an embodiment in which a request is issued irrespective of the order of instructions of a program on the processor, that is, the processor itself internally guarantees the order of the program. Do. FIG. 2 shows O
It is a block diagram in the case of employing a processor using out-of-Oeder technology.

【００２６】図２において、システム・バス１０３は、
図１で示したシステムバス１００，Ｉ／Ｄ通知線１０２
およびＩ／Ｏレスポンス通知線１０１を含んでいる。シ
ステムバス１０３には、複数のＣＰＵノード１１０，１
１１と、複数のＩ／Ｏノード２１０，２１１と、複数の
メモリ・ノード３１０，３１１とが接続されてＳＭＰシ
ステムを構成している。In FIG. 2, the system bus 103 is
The system bus 100 and the I / D notification line 102 shown in FIG.
And an I / O response notification line 101. The system bus 103 includes a plurality of CPU nodes 110, 1
11, the plurality of I / O nodes 210 and 211, and the plurality of memory nodes 310 and 311 are connected to form an SMP system.

【００２７】ＣＰＵノード１１０，１１１は、Ｏｕｔ−
ｏｆ−Ｏｒｄｅｒ技術を採用した複数のプロセッサ１２
１，１３１と、システム・バス１０３との入出力を制御
するＣＰＵバス・インタフェース１５０からなる。メモ
リノード３１０，３１１は、メモリとシステムバス１０
３との入出力を制御するメモリ・バス・インタフェース
を含み、Ｉ／Ｏノード２１０，２１１は、Ｉ／Ｏデバイ
スとシステム・バス１０３との入出力を制御するＩ／Ｏ
バス・インタフェースを含む。なお、Ｉ／Ｏノード２１
０，２１１とメモリ・ノード３１０，３１１の内部構成
は図１で図示するものと全く同じであるため、その詳細
は省略する。The CPU nodes 110 and 111 have Out-
Plurality of processors 12 employing of-Order technology
1 and 131 and a CPU bus interface 150 for controlling input and output to and from the system bus 103. The memory nodes 310 and 311 are connected to the memory and the system bus 10.
3 includes a memory bus interface for controlling input / output to / from the I / O device 3 and I / O nodes 210 and 211 for controlling input / output between the I / O device and the system bus 103.
Includes bus interface. The I / O node 21
The internal configurations of the memory nodes 0 and 211 and the memory nodes 310 and 311 are exactly the same as those shown in FIG.

【００２８】ＣＰＵノード１１０，１１１内のＣＰＵバ
ス・インタフェース１５０は、バス制御１８０の他に、
メモリ・リード用管理テーブル１６０と、Ｉ／Ｏリード
用管理テーブル１７０と、これらの両テーブル１６０，
１７０を制御するテーブル制御部１９０を備える。メモ
リ・リード用管理テーブル１６０は（ｍ＋１）個のエン
トリを持ち、各エントリは、リードとレスポンスを対応
付けるためにシステム全体で一意に付けられたメモリ用
ＩＤ番号１６１と、有効フラグ１６２と、自発行識別フ
ラグ１６３とリード・アドレス・バッファ１６４を備え
る。Ｉ／Ｏリード用管理テーブル１７０は（ｎ＋１）個
のエントリを持ち、各エントリは、レスポンスを対応付
けるためにシステム全体で一意に付けられたＩ／Ｏ用Ｉ
Ｄ番号１７１と、有効フラグ１７２と、ＣＰＵノードが
複数実装された場合を考慮し自発行識別フラグ１７３を
備える。The CPU bus interface 150 in each of the CPU nodes 110 and 111 has, in addition to the bus control 180,
A memory read management table 160, an I / O read management table 170, and both these tables 160,
A table control unit 190 that controls the 170 is provided. The memory read management table 160 has (m + 1) entries. Each entry has a memory ID number 161 uniquely assigned to the entire system for associating a read with a response, a valid flag 162, and a self-issued flag. An identification flag 163 and a read address buffer 164 are provided. The I / O read management table 170 has (n + 1) entries, and each entry is an I / O I / O uniquely assigned to the entire system in order to associate a response.
A D number 171, a valid flag 172, and a self-issued identification flag 173 are provided in consideration of a case where a plurality of CPU nodes are mounted.

【００２９】ＣＰＵバスインタフェース１５０は、さら
に、プロセッサ１２１，１３１からのリクエスト・アド
レスをデコードし・メモリ系リクエストであれば、メモ
リ・リクエスト・キュー５１０にリクエストを登録し、
Ｉ／Ｏ系リクエストであれば、Ｉ／Ｏリクエスト・キュ
ー５１１にリクエスト登録する制御を行うプロセッサ・
リクエスト制御部５００と、両キュー５１０、５１１に
登録されるリクエストの順序性を制御するリクエスト・
キュー制御部５２０を備える。メモリ・リード用管理テ
ーブル１６０，Ｉ／Ｏリード用管理テーブル１７０の機
能については先に図１を説明した通りである。The CPU bus interface 150 further decodes request addresses from the processors 121 and 131. If the request is a memory request, the request is registered in a memory request queue 510,
If the request is an I / O request, a processor that controls registration of the request in the I / O request queue 511
A request control unit 500 and a request for controlling the order of requests registered in both queues 510 and 511.
A queue control unit 520 is provided. The functions of the memory read management table 160 and the I / O read management table 170 are as described above with reference to FIG.

【００３０】プロセッサ１２１，１３１からリクエスト
か発行されると、プロセッサ・リクエスト制御部５００
においてリクエストがメモリ系とＩ／Ｏ系に振り分けら
れ、それぞれメモリ・リクエスト・キュー５１０に登録
される。リクエスト・キュー制御部５２０は両キューの
登録順番を記憶し、プロセッサ１２１，１３１が発行さ
れたリクエスト順にバス制御部１８０を介してバスにリ
クエストを発行するが、Ｉ／Ｏリード発行の場合におい
てＩ／Ｏリード用管理テーブル１７０の全エントリの有
効フラグ１７２を調べＩ／Ｏのエントリが全て満たされ
れており、Ｉ／Ｏリードが発行できない場合は、Ｉ／Ｏ
ノード２１０，２１１から何らかのレスポンスが返され
てＩ／Ｏ用エントリが空くまで、メモリ・リクエストキ
ュー５１０に登録されているリクエストとを先に発行す
る。これにより、プロセッサ１２１，１３１から発行さ
れるリクエストの順序性を崩すが前述の通りＯｕｔ−ｏ
ｆＯｒｄｅｒ技術を採用したプロセッサで有れば何ら問
題はなく、Ｉ／Ｏリード用管理テーブル１７０がフルエ
ントリされ、さらに、Ｉ／Ｏリード・リクエストが存在
する場合、Ｉ／Ｏリード・リクエストが発行できないが
ために後続のメモリ・リクエストが発行できないという
事態を回避することが可能である。When a request is issued from the processors 121 and 131, the processor / request control unit 500
Are distributed to a memory system and an I / O system, and are registered in the memory request queue 510 respectively. The request / queue control unit 520 stores the registration order of both queues, and issues requests to the bus via the bus control unit 180 in the order of requests issued by the processors 121 and 131. In the case of I / O read issuance, The validity flags 172 of all the entries in the / O read management table 170 are checked, and if all the I / O entries are satisfied and the I / O read cannot be issued, the I / O read cannot be issued.
Until a response is returned from the nodes 210 and 211 and the I / O entry becomes empty, the request registered in the memory request queue 510 is issued first. This breaks the order of requests issued from the processors 121 and 131, but as described above, Out-o
If the processor employs the fOrder technology, there is no problem. If the I / O read management table 170 is full-entry and an I / O read request exists, the I / O read request cannot be issued. Therefore, it is possible to avoid a situation in which a subsequent memory request cannot be issued.

【００３１】次に、図３を用いて本発明の第３の実施例
を説明する。なお、本実施例では、システム・バス、複
数のＩ／Ｏノード、複数のメモリ・ノード、Ｏｕｔ−ｏ
ｆ−Ｏｒｄｅｒ技術を用いたプロセッサ等、図２で示し
た実施例と全く構成が同じため、ＣＰＵバス・インタフ
ェース１５０のみを抜き出して説明する。Next, a third embodiment of the present invention will be described with reference to FIG. In this embodiment, a system bus, a plurality of I / O nodes, a plurality of memory nodes, and Out-o
Since the configuration such as the processor using the f-Order technology is completely the same as that of the embodiment shown in FIG. 2, only the CPU bus interface 150 will be described.

【００３２】ＣＰＵバス・インタフェース１５０は、プ
ロセッサからのリクエストを、（ｘ＋１）このプロセッ
サ・リクエストを保持可能なＦＩＦＯ形式のリクエスト
・キュー６１０へ登録する機能を持つプロセッサ・リク
エスト・制御部６００と、リクエスト・キュー６１０に
登録されているリクエスト・アドレスから、どのメモリ
ノードまたはどのＩ／Ｏへ対するリクエストなのかを判
断し、メモリ・ノード数分用意された複数のメモリ・リ
ード用管理テーブル１６０，１６５と、Ｉ／Ｏノード数
分用意された複数のＩ／Ｏノード用管理テーブル１７
０，１７５を参照し、テーブルの登録状況からシステム
・バスヘのリクエストの発行可能状態を示す発行可能フ
ラグ６２０をセットする機構を含むリクエストは発行判
断部６３０と、発行可能フラグ６２０の状態とリクエス
ト・キュー６１０の登録順番によりシステム・バスヘ発
行するリクエストを決定する機構を含むリクエスト・キ
ュー制御部６４０と、システム・バスに発行されたリク
エスト・アドレスからどのメモリ・ノード、またはどの
Ｉ／Ｏノードへ対するリクエストなのかを判断し、該当
するテーブルのエントリにリクエストを登録するテーブ
ル制御部１９０と、バス制御部１８０とから構成され
る。The CPU bus interface 150 has a processor request / control unit 600 having a function of registering a request from the processor in a (x + 1) FIFO type request queue 610 capable of holding the processor request, From the request addresses registered in the queue 610, it is determined which memory node or I / O is to be requested, and a plurality of memory read management tables 160 and 165 prepared by the number of memory nodes are determined. , A plurality of I / O node management tables 17 prepared for the number of I / O nodes
0, 175, the request including a mechanism for setting the issuable flag 620 indicating the issuable state of the request to the system bus from the registration status of the table is issued by the issuance determination unit 630, the state of the issuable flag 620 and the request A request queue control unit 640 including a mechanism for determining a request to be issued to the system bus according to the registration order of the queue 610, and a request to a memory node or an I / O node from a request address issued to the system bus. It comprises a table control unit 190 for determining whether the request is a request and registering the request in an entry of the corresponding table, and a bus control unit 180.

【００３３】ここで、メモリ・リード用管理テーブル１
６０，１６５のエントリ数（ｍ＋１）個は、１個のメモ
リ・ノードが受け付けることが出来るリードの最大許容
数に等しくすることが望ましいが、ハードウェア量との
兼ね合いで決定される。Ｉ／Ｏリード用管理テーブル１
７０，１７５も同様に、１個のＩ／Ｏノードが受け付け
ることが出来るリードの最大許容数に等しくすることが
望ましい。また、リードリクエスト・キューのエントリ
数（ｘ＋１）個は接続されるプロセッサのリード・リク
エストの最大発行数に等しくすることが望ましい。Here, the memory read management table 1
The number of entries (m + 1) of 60 and 165 is preferably equal to the maximum allowable number of reads that can be accepted by one memory node, but is determined in consideration of the amount of hardware. I / O read management table 1
Similarly, it is desirable that 70 and 175 be equal to the maximum allowable number of reads that can be accepted by one I / O node. Further, it is desirable that the number of entries (x + 1) in the read request queue be equal to the maximum number of read requests issued by the connected processor.

【００３４】システム・バス上にリード・リクエストが
発行されるとバス制御部１８０は、そのリード・アドレ
スから、どのメモリ・ノードまたはどのＩ／Ｏノードか
を判断し、テーブル１６０，１６５，１７０，１７５の
うち該当するテーブルに対し、テーブル制御部１９０を
介して空いているエントリにリクエストを登録する。一
方、プロセッサからリクエストが発行されると、プロセ
ッサ・リクエスト制御部６００を介してリクエスト・キ
ュー６１０に登録される。When a read request is issued on the system bus, the bus controller 180 determines which memory node or which I / O node is based on the read address, and the tables 160, 165, 170, and The request is registered in a vacant entry via the table control unit 190 for the corresponding table out of 175. On the other hand, when a request is issued from the processor, the request is registered in the request queue 610 via the processor request control unit 600.

【００３５】リクエスト発行判断部６３０は、常にリク
エスト・キュー６１０と管理テーブル１６０，１６５，
１７０，１７５を監視しており、リクエスト・キュー６
１０の全エントリのリード・リクエストに対し、そのリ
クエスト・アドレスからどのメモリ・ノードまたはどの
Ｉ／Ｏノードに対するリードかを判断し、メモリ・リク
エストの場合は、該当するメモリ・ノードのメモリ用管
理テーブルの有効フラグ１６２または１６７と、全ノー
ドのメモリ用管理テーブル１７０，１７５のリード・ア
ドレス・バッファ１６４，１６９を参照し、該当ノード
のテーブルがフルエントリ、または全メモリ・リード用
管理テーブル１６０，１６５のアドレス・フィールドの
どれかとアドレス一致と判断された場合は発行可能フラ
グ６２０の対応するエントリに保留ビットをセットす
る。同様に、Ｉ／Ｏリクエストの場合は該当するＩ／Ｏ
用管理テーブルの有効フラグ１７２または１７７を参照
し、フルエントリであった場合は発行可能フラグ６２０
の対応するエントリに保留ビットをセットする。The request issuance judging section 630 always requests the request queue 610 and the management tables 160, 165,
170 and 175 are monitored and request queue 6
For read requests of all 10 entries, it is determined from the request address which memory node or which I / O node is to be read, and in the case of a memory request, the memory management table of the corresponding memory node The effective flag 162 or 167 and the read address buffers 164 and 169 of the memory management tables 170 and 175 of all nodes are referred to, and the table of the corresponding node is full entry or the management tables 160 and 165 for all memory read. Is set to the corresponding entry of the issuable flag 620, the pending bit is set. Similarly, in the case of an I / O request, the corresponding I / O
Refer to the validity flag 172 or 177 of the application management table, and if it is a full entry, issue permission flag 620
Set the pending bit in the corresponding entry of.

【００３６】リクエスト・キュー制御部６４０は、発行
可能フラグ６２０の全エントリを参照し、リクエストが
発行可能状態でかつ、リクエスト発行順序に最も近いエ
ントリを選択し、バス制御部１８０を介してシステム・
バスに対しリクエストを発行する。The request queue control unit 640 refers to all the entries of the issuable flag 620, selects the entry in which the request can be issued and is closest to the request issuance order, and sends the request to the system via the bus control unit 180.
Issues a request to the bus.

【００３７】以上により、メモリ、Ｉ／Ｏのリード受付
状態をノードごとに監視し、さらにリクエストの追い越
し制御を行うことにより、システムに対し最適なリクエ
ストを発行することを可能とし、また無用なリクエスト
をシステム・バスに発行しバスを混雑させるという要因
を取り除くことを可能とし、結果的にシステム・バスの
スループットを向上させることが可能である。As described above, it is possible to issue an optimal request to the system by monitoring the read acceptance state of the memory and the I / O for each node, and performing the overtaking control of the request. Is issued to the system bus to eliminate the factor of congesting the bus, and as a result, the throughput of the system bus can be improved.

【００３８】[0038]

【発明の効果】以上の説明で明らかなように、本発明に
よると、メモリ・リードとＩ／Ｏの管理テーブルを別々
に分割して制御することにより、レスポンス速度の遅い
Ｉ／Ｏリードがリード管理テーブルを占有しメモリ・リ
ード・リクエストの発行が妨げられることが無くなり、
ごく少量の回路の増加によって、メモリへのリードの発
行をシステム・バスが持つ最高許容数まで行うことがで
き、システム・バスのスループットを向上させることが
可能となる。また、Ｉ／Ｏに対するリードはコヒーレン
シを維持する必要がないため、リード・アドレスの保持
も必要なく、同じ管理テーブル・エントリ数であれば、
管理テーブルをＩ／Ｏ、メモリとも共用した場合に比べ
て、回路規模を縮小させることが可能である。さらに、
プロセッサに動的命令スケジューリング、Ｏｕｔ−ｏｆ
−Ｏｒｄｅｒ実行といったプロセッサ上のプログラムの
順序に関係なくリクエストを発行し、前記プログラムの
順序性をプロセッサ自身が内部的に保証する技術を用い
たプロセッサを採用した場合、リクエスト発行順序の最
適化を行うことによりＩ／Ｏリードの滞りによってメモ
リ・リードの発行が阻害されることがなくなり、バスの
スループット向上が可能である。As is apparent from the above description, according to the present invention, by separately dividing and controlling the memory read and I / O management tables, an I / O read having a low response speed can be read. The management table is occupied and the issue of memory read requests is not interrupted,
With a small increase in the number of circuits, it is possible to issue the read to the memory up to the maximum allowable number of the system bus, and it is possible to improve the throughput of the system bus. In addition, since it is not necessary to maintain coherency in reading to I / O, it is not necessary to hold a read address, and if the number of management table entries is the same,
The circuit scale can be reduced as compared with the case where the management table is shared with the I / O and the memory. further,
Dynamic instruction scheduling for processor, Out-of
When a processor that issues a request irrespective of the order of programs on the processor, such as Order execution, and uses a technique that internally guarantees the order of the program itself, employs a processor that optimizes the order of issuing requests. As a result, the issue of the memory read is not hindered by the delay of the I / O read, and the bus throughput can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示すブロック図。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第２の実施例を示すブロック図。FIG. 2 is a block diagram showing a second embodiment of the present invention.

【図３】本発明の第３の実施例を示すブロック図。FIG. 3 is a block diagram showing a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１００ システム・バス １０１ Ｉ／Ｏレスポンス通知線 １０２ ＩＤ通知線 １０３ システム・バス １１０ ＣＰＵノード １２０，１３０ プロセッサ １４０ クラスタ・バス １５０ ＣＰＵバス・インタフェース １６０，１６５，２６０，３６０ メモリ・リード用
管理テーブル １６１，１６６，２６１，３６１ メモリ用ＩＤ番号 １６２，１６７，２６２，３６２ 有効フラグ １６３，１６８，２６３ 自発行識別フラグ １６４，１６９，２６４ リード・アドレス・バッフ
ァ １７０，１７５，２７０ Ｉ／Ｏリード用管理テーブ
ル １７１，１７６，２７１ Ｉ／Ｏ用ＩＤ番号 １７２，１７７，２７２ 有効フラグ １７３，１７８ 自発行識別フラグ １８０，２８０，３８０ バス制御部 １９０，２９０，３９０ テーブル制御部 ２４０ Ｉ／Ｏバス ５００ プロセッサ・リクエスト制御部 ５１０ メモリ・リクエスト・キュー ５１１ Ｉ／Ｏリクエスト・キュー ５２０ リクエスト・キュー制御部 ６００ プロセッサ・リクエスト制御部 ６１０ リクエスト・キュー ６２０ 発行可能フラグ ６３０ リクエスト発行判断部 ６４０ リクエスト・キュー制御部REFERENCE SIGNS LIST 100 system bus 101 I / O response notification line 102 ID notification line 103 system bus 110 CPU node 120, 130 processor 140 cluster bus 150 CPU bus interface 160, 165, 260, 360 memory read management table 161, 166, 261, 361 Memory ID number 162, 167, 262, 362 Valid flag 163, 168, 263 Self-issued identification flag 164, 169, 264 Read address buffer 170, 175, 270 I / O read management table 171 , 176, 271 I / O ID number 172, 177, 272 Valid flag 173, 178 Self-issued identification flag 180, 280, 380 Bus control unit 190, 290, 390 Table control unit 240 I / O bus 500 Processor Request Control Unit 510 Memory Request Queue 511 I / O Request Queue 520 Request Queue Control Unit 600 Processor Request Control Unit 610 Request Queue 620 Issuable Flag 630 Request Issuance Determination Unit 640 Request Queue Control Unit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−149730（ＪＰ，Ａ) 特開 平９−244989（ＪＰ，Ａ) 特開 平６−177915（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36,13/362,13/38 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-6-149730 (JP, A) JP-A-9-244989 (JP, A) JP-A-6-177915 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) G06F 13 / 36,13 / 362,13 / 38

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 リード・リクエストに対するレスポンス
がリード・リクエスト発行元に返されるまでの間、バス
を解放するリード・スプリット方式のシステム・バス
に、１個または複数のプロセッサと前記システム・バス
との入出力を制御するＣＰＵ制御バス・インタフェース
と、Ｉ／Ｏデバイスと前記システム・バス間との入出力
を制御しバス・マスタとなりうるＩ／Ｏ制御バス・イン
タフェースと、メモリと前記システム・バス間との入出
力を制御するメモリ制御バス・インタフェースが接続さ
れ、 プロセッサ、及びＩ／Ｏのキャッシュとメモリ間のコヒ
ーレンシがハードウェア・レベルでサポートされるライ
ト・バック方式を採用するシングル・プロセッサ、及び
マルチ・プロセッサ・システムにおけるリード制御装置
において、 前記３種のバス・インタフェースは、前記システム・バ
スヘ発行されたリード・リクエストの発行アドレスから
メモり・リードとＩ／Ｏリードの種別を判断する機能を
有するバス制御部と、メモリに対するリード・リクエス
ト毎にシステムに一意に割り当てられるメモリ用ＩＤ番
号、自バス・インタフェースが発行したリード・リクエ
ストであることを示す自発行識別フラグおよびリード・
アドレスを複数個保持し、メモリからのレスポンスとの
対応を管理するメモリ・リード用管理テーブルとを有
し、 前記ＣＰＵ制御バス・インタフェースと前記Ｉ／Ｏ制御
バス・インタフェースは、Ｉ／Ｏに対するリード・リク
エスト毎にシステムに一意に割り当てられるＩ／Ｏ用Ｉ
Ｄ番号とを複数個保持しＩ／Ｏからのレスポンスとの対
応を管理するＩ／Ｏリード用管理テーブルを有し、 メモリからのレスポンス速度に比してレスポンス速度の
遅いＩ／Ｏによって管理テーブルが独占され、メモリへ
のリードが阻害されることのないようにしたことを特徴
とするリード制御装置。1. A read-split system bus for releasing a bus until a response to a read request is returned to a read request issuer, wherein one or more processors and one or more processors are connected to the system bus. A CPU control bus interface for controlling input / output, an I / O control bus interface for controlling input / output between I / O devices and the system bus, and an I / O control bus interface capable of acting as a bus master; A memory control bus interface for controlling input / output to / from the processor, a processor, and a single processor employing a write-back method in which coherency between an I / O cache and a memory is supported at a hardware level; and A read control device in a multiprocessor system, The type of bus interface includes a bus control unit having a function of determining the type of a memory read and an I / O read from an issue address of a read request issued to the system bus, and a bus control unit for each read request to a memory. A memory ID number uniquely assigned to the system, a self-issued identification flag indicating a read request issued by the own bus interface, and a read
A memory read management table for holding a plurality of addresses and managing correspondence with a response from a memory, wherein the CPU control bus interface and the I / O control bus interface -I / O I assigned uniquely to the system for each request
An I / O read management table for holding a plurality of D numbers and managing correspondence with a response from the I / O, and a management table for the I / O having a slower response speed than the response speed from the memory. The read control device is characterized in that the device is monopolized so that reading to the memory is not hindered. 【請求項２】 前記システム・バスに複数のＣＰＵ制御
バス・インタフェースが接続されるマルチ・プロセッサ
・システムにおけるリード制御装置において、前記ＣＰ
Ｕ制御装置バス・インタフェース内のＩ／Ｏリード用管
理テーブルは、自バス・インタフェースが発行したリー
ド・リクエストであることを示す自発行識別フラグを更
に有し、前記ＣＰＵ制御バス・インタフェースがＩ／Ｏ
リード・リクエストを発行の際該自発行識別フラグをセ
ットすることにより、Ｉ／Ｏからのレスポンスと複数の
プロセッサ間との対応を管理することを特徴とする請求
項１のリード制御装置。2. A read control device in a multi-processor system in which a plurality of CPU control bus interfaces are connected to the system bus.
The I / O read management table in the U control device bus interface further has a self-issue identification flag indicating that the read request is issued by the own bus interface. O
2. The read control device according to claim 1, wherein when the read request is issued, the correspondence between the response from the I / O and the plurality of processors is managed by setting the self-issue identification flag. 【請求項３】 前記ＣＰＵ制御バス・インタフェースに
接続される複数プロセッサがＯｕｔ−ｏｆ−Ｏｒｄｅｒ
実行、即ちプロセッサ上のプログラムの命令の順序に関
係なくリクエストを発行し、前記プログラムの命令の順
序性を該プロセッサが保証する技術を用いている場合に
おいて、 前記ＣＰＵ制御バス・インタフェースは、前記プロセッ
サが発行するリクエスト・アドレスからＩ／Ｏに対する
リクエストとメモリに対するリクエストを判断する機能
を有するプロセッサ・リクエスト制御部を有し、前記シ
ステム・バスへ発行する前記Ｉ／Ｏリクエストを登録す
るＩ／Ｏリクエスト・キューと、前記システム・バスへ
発行する前記メモリ・リクエストを登録するメモリ・リ
クエスト・キューと、前記２種類のキューから前記シス
テム・バスヘのリクエスト発行順序を制御する手段を更
に有し、 前記Ｉ／Ｏリード用管理テーブルにＩ／Ｏリードがフル
・エントリされ、Ｉ／Ｏリードが前記システム・バスヘ
発行出来ない場合は、前記メモリリクエスト・キューの
リクエストを先に発行し、同様にメモリ・リード用管理
テーブルにメモリ・リードがフル・エントリ、またはコ
ヒーレンシ維持のためにメモリ・リード・リクエストが
発行できない場合は、前記Ｉ／Ｏリクエスト・キューの
リクエストを先に発行する制御手段を含むことを特徴と
する請求項２記載のリード制御装置。3. The processor connected to the CPU control bus interface includes an Out-of-Order processor.
In the case of using a technique for executing, that is, issuing a request irrespective of the order of instructions of a program on a processor and guaranteeing the order of instructions of the program by the processor, the CPU control bus interface includes the processor An I / O request that has a function of determining a request for I / O and a request for memory from a request address issued by the I / O request and registers the I / O request to be issued to the system bus A queue, a memory request queue for registering the memory request to be issued to the system bus, and means for controlling a request issuance order from the two types of queues to the system bus; I / O leads are not stored in the I / O lead management table. If an entry has been made and an I / O read cannot be issued to the system bus, the request in the memory request queue is issued first, and the memory read is similarly full-entry in the memory read management table, or 3. The read control device according to claim 2, further comprising a control unit that issues a request in the I / O request queue first when a memory read request cannot be issued to maintain coherency. 【請求項４】 前記ＣＰＵ制御バス・インタフェース
は、 プロセッサから次々と発行されるリクエストを発行順に
保持するリクエスト・キューと、 前記リクエスト・キューに対応付けられ、リクエストの
前記システム・バスヘの発行保留を示す発行可能フラグ
と、 リクエスト・キュー内のリクエストのうち全てのリード
・リクエストに関し、そのアドレスからメモリ・リー
ド、またはＩ／Ｏリードの判断を行い、メモリ・リード
に関しては前記メモリ・リード用管理テーブルを参照
し、Ｉ／Ｏリードに関しては前記Ｉ／Ｏリード用管理テ
ーブルを参照し、前記システム・バスヘ発行可能または
発行保留であるかを判断し、前記発行保留フラグのセッ
ト／リセットを行う機能を有するリクエスト発行判断部
と、 前記リクエスト・キューのリクエスト登録順と前記発行
可能フラグの状態を参照し、前記システム・バス発行す
るリクエストの決定、前記リクエスト・キューの制御を
行う機能を含むリクエスト・キュー制御部とを有し、 前記リクエスト・キュー制御部は、前記リクエスト・キ
ューの登録順に発行可能フラグを参照し、発行可能なリ
クエストを前記リクエスト・キュー登録順に発行するこ
とにより、前記リクエスト・キューに先に登録されたリ
ード・リクエストが、前記システム・バスヘ発行できな
い場合でも、後続の発行可能リクエストを先に発行す
る、リクエストの追い越し制御手段を含むことを特徴と
する請求項２記載のリード制御装置。4. The CPU control bus interface includes: a request queue for holding requests issued one after another from a processor in the order of issuance; and a request queue associated with the request queue for holding a request to be issued to the system bus. For all read requests among requests in the request queue, a memory read or an I / O read is determined from the address, and for the memory read, the memory read management table is used. For the I / O read, refer to the I / O read management table, determine whether the system bus can be issued or issuance pending, and set / reset the issue pending flag. Request issuance determination unit having the request queue request A request queue control unit including a function of determining a request to be issued by the system bus and controlling the request queue by referring to the order of registration of a request and the state of the issuable flag; The unit refers to the issuable flag in the order of registration of the request queue, and issues issuable requests in the order of registration of the request queue, so that the read request registered earlier in the request queue is 3. The read control device according to claim 2, further comprising a request overtaking control unit that issues a subsequent issuable request first even if it cannot be issued to the bus. 【請求項５】 前記システム・バスに複数のＩ／Ｏ制御
バス・インタフェースが接続されており、前記各Ｉ／Ｏ
バス・インタフェースへのリクエスト先がリクエスト・
アドレスによって区別される場合において、 前記ＣＰＵ制御バス・インタフェースは、前記Ｉ／Ｏリ
ード用管理テーブルを、前記システム・バスに接続可能
なＩ／Ｏ制御バス・インタフェースの最大数分だけ有
し、前記プロセッサが発行するＩ／Ｏに対するリクエス
ト・アドレスから、複数のＩ／Ｏ制御バス・インタフェ
ースのうちどのＩ／Ｏ制御バス・インタフェースに対す
るリクエストであるかを判断するリクエスト発行判断部
をさらに有し、 前記複数のＩ／Ｏリード用管理テーブルのうち、一つあ
るいはいくつかのテーブルがフル・エントリされ、Ｉ／
Ｏリードが前記システム・バスヘ発行できない場合は、
Ｉ／Ｏリクエストの追い越しを可能とすることにより、
レスポンス速度の遅いＩ／Ｏによって他のＩ／Ｏへのリ
ード・リクエスト発行が阻害されることのないようにし
たことを特徴とする請求項４記載のリード制御装置。5. A system bus, wherein a plurality of I / O control bus interfaces are connected to each of said I / O control bus interfaces.
The request destination to the bus interface is
In the case where the CPU control bus interface is distinguished by an address, the CPU control bus interface has the I / O read management table for the maximum number of I / O control bus interfaces that can be connected to the system bus. A request issuance determination unit that determines which I / O control bus interface of the plurality of I / O control bus interfaces is a request from a request address for I / O issued by the processor, One or several of the plurality of I / O read management tables are full-entry, and
If the O-lead cannot be issued to the system bus,
By enabling overtaking of I / O requests,
5. The read control device according to claim 4, wherein issuance of a read request to another I / O is not hindered by an I / O having a slow response speed. 【請求項６】 前記システム・バスに複数のメモリ制御
バス・インタフェースが接続されており、前記各メモリ
・バス・インタフェースへのリクエスト先がリクエスト
・アドレスによって区別される場合において、 前記ＣＰＵ制御バス・インタフェースは前記メモリ・リ
ード用管理テーブルを、前記システム・バスに接続可能
なメモリ制御バス・インタフェースの最大数分だけを有
し、前記プロセッサが発行するメモリに対するリクエス
ト・アドレスから、複数のメモリ制御バス・インタフェ
ースのうちどのメモリ制御バス・インタフェースに対す
るリクエストであるかを判断するリクエスト発行判断部
を更に有し、 前記複数のメモリ・リード用管理テーブルのうち、一つ
あるいはいくつかのテーブルがフル・エントリされる、
またはコヒーレンシ維持のためなどでメモリ・リードが
前記システム・バスヘ発行できない場合は、メモリ・リ
クエストの追い越しを可能とすることにより、メモリ・
リード・リクエスト発行が阻害されることのないように
したことを特徴とする請求項４記載のリード制御装置。6. When a plurality of memory control bus interfaces are connected to the system bus and a request destination to each of the memory bus interfaces is identified by a request address, the CPU control bus The interface has the memory read management table only for the maximum number of memory control bus interfaces that can be connected to the system bus, and stores a plurality of memory control buses from a request address for a memory issued by the processor. A request issue determination unit that determines which memory control bus interface is the request among the interfaces, wherein one or some of the plurality of memory read management tables are full entries Done,
Alternatively, when a memory read cannot be issued to the system bus, for example, to maintain coherency, the memory request can be overtaken to enable
5. The read control device according to claim 4, wherein issuance of the read request is prevented.