JP3270920B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
- Publication number
- JP3270920B2 JP3270920B2 JP17792894A JP17792894A JP3270920B2 JP 3270920 B2 JP3270920 B2 JP 3270920B2 JP 17792894 A JP17792894 A JP 17792894A JP 17792894 A JP17792894 A JP 17792894A JP 3270920 B2 JP3270920 B2 JP 3270920B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- drain
- bus
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置の製造方法
に関するものであり、特に、アクティブマトリクス型液
晶表示装置のＴＦＴ（薄膜トランジスタ）基板の端子部
の製造方法に関するものである。
に関するものであり、特に、アクティブマトリクス型液
晶表示装置のＴＦＴ（薄膜トランジスタ）基板の端子部
の製造方法に関するものである。
【０００２】
【従来の技術】従来、薄型の情報端末表示装置として液
晶表示装置が使用されており、この液晶表示装置として
は、アクティブマトリクス型液晶表示装置と単純マトリ
クス型液晶表示装置がある。
晶表示装置が使用されており、この液晶表示装置として
は、アクティブマトリクス型液晶表示装置と単純マトリ
クス型液晶表示装置がある。
【０００３】この内、アクティブマトリクス型液晶表示
装置は、多数の画素をそれぞれ単独に駆動するのと同様
な動作をさせることができるので、表示容量の増大に伴
ってライン数が増加しても単純マトリクス型液晶表示装
置のようにデューティー比が低下し、コントラストの低
下や視野角の減少をきたすなどの問題が生じない。この
ため、アクティブマトリクス型液晶表示装置は、ＣＲＴ
並のカラー表示が得られ、薄型のフラットディスプレイ
として用途を拡げつつある。
装置は、多数の画素をそれぞれ単独に駆動するのと同様
な動作をさせることができるので、表示容量の増大に伴
ってライン数が増加しても単純マトリクス型液晶表示装
置のようにデューティー比が低下し、コントラストの低
下や視野角の減少をきたすなどの問題が生じない。この
ため、アクティブマトリクス型液晶表示装置は、ＣＲＴ
並のカラー表示が得られ、薄型のフラットディスプレイ
として用途を拡げつつある。
【０００４】従来のアクティブマトリクス型液晶表示装
置においては、タブ方式の外部端子と接続するドレイン
端子及びゲート端子は、接続後の信頼性のためＩＴＯ
（インジウム・スズ酸化物からなる透明電極）であるこ
とが要求されており、そのためにその製造工程において
は、ドレインバスに電圧を印加する電気化学的堆積法を
用いることにより、少ないマスク数でＩＴＯ端子を含む
端子両面取り出し対応のＴＦＴ基板を作製していた。
置においては、タブ方式の外部端子と接続するドレイン
端子及びゲート端子は、接続後の信頼性のためＩＴＯ
（インジウム・スズ酸化物からなる透明電極）であるこ
とが要求されており、そのためにその製造工程において
は、ドレインバスに電圧を印加する電気化学的堆積法を
用いることにより、少ないマスク数でＩＴＯ端子を含む
端子両面取り出し対応のＴＦＴ基板を作製していた。
【０００５】図９乃至図１２は、従来のアクティブマト
リクス型液晶表示装置を構成するＴＦＴ（薄膜トランジ
スタ）基板の電極、配線、及び、端子の製造工程を説明
する図である。なお、図１０及び図１１の中間工程にお
いては図９に示す一点鎖線内の要素についてのみ説明す
るが、全ての要素について要素の種類が同じであれば同
じ処理をし、同じ構成になるものである。
リクス型液晶表示装置を構成するＴＦＴ（薄膜トランジ
スタ）基板の電極、配線、及び、端子の製造工程を説明
する図である。なお、図１０及び図１１の中間工程にお
いては図９に示す一点鎖線内の要素についてのみ説明す
るが、全ての要素について要素の種類が同じであれば同
じ処理をし、同じ構成になるものである。
【０００６】先ず、図９に示すように、絶縁性基板上
に、ＩＴＯ及びその上にＣｒを設け、通常のフォトリソ
グラフィー工程によってパターニングすることにより島
状のドレイン端子１、島状のゲート端子２、ドレインバ
ス３、及び、画素電極４を形成する。
に、ＩＴＯ及びその上にＣｒを設け、通常のフォトリソ
グラフィー工程によってパターニングすることにより島
状のドレイン端子１、島状のゲート端子２、ドレインバ
ス３、及び、画素電極４を形成する。
【０００７】次いで、図１０（ａ）に示すように、ドレ
インバス３に電圧を印加する電気化学的堆積法、即ち、
電着レジスト法により、ドレインバス３上にレジスト膜
（図示せず）を堆積させ、このレジスト膜をマスクとし
てＣｒをエッチングすることにより、島状のドレイン端
子１、島状のゲート端子２、及び、画素電極４の各々の
下層導電膜であるＩＴＯを露出させる。
インバス３に電圧を印加する電気化学的堆積法、即ち、
電着レジスト法により、ドレインバス３上にレジスト膜
（図示せず）を堆積させ、このレジスト膜をマスクとし
てＣｒをエッチングすることにより、島状のドレイン端
子１、島状のゲート端子２、及び、画素電極４の各々の
下層導電膜であるＩＴＯを露出させる。
【０００８】次いで、図１０（ｂ）に示すように、ｎ+
型α−Ｓｉ（アモルファスシリコン）等のコンタクト層
をＣｒ及びＩＴＯ上に選択的に堆積させ、続いて全面に
α−Ｓｉ等の活性層、及び、ＳｉＮ等のゲート絶縁膜を
連続成膜させた後、ドレインバス３とドレイン端子１と
を接続するためのコンタクトホール５，６、及び、ゲー
トバスとゲート端子２とを接続するためのコンタクトホ
ール７とを、通常のフォトリソグラフィー工程によって
形成する。
型α−Ｓｉ（アモルファスシリコン）等のコンタクト層
をＣｒ及びＩＴＯ上に選択的に堆積させ、続いて全面に
α−Ｓｉ等の活性層、及び、ＳｉＮ等のゲート絶縁膜を
連続成膜させた後、ドレインバス３とドレイン端子１と
を接続するためのコンタクトホール５，６、及び、ゲー
トバスとゲート端子２とを接続するためのコンタクトホ
ール７とを、通常のフォトリソグラフィー工程によって
形成する。
【０００９】次いで、図１１に示すように、アルミニウ
ム等の導電膜を堆積したのち、通常のフォトリソグラフ
ィー工程によってパターニングすることによりゲート電
極８、ゲートバス９、及び、ドレイン端子１とドレイン
バス３とを接続する架橋１０を形成する。
ム等の導電膜を堆積したのち、通常のフォトリソグラフ
ィー工程によってパターニングすることによりゲート電
極８、ゲートバス９、及び、ドレイン端子１とドレイン
バス３とを接続する架橋１０を形成する。
【００１０】次いで、図１２に示すように、アルミニウ
ム等の導電膜からなるゲート電極８、ゲートバス９、及
び、架橋１０をマスクとしてゲート絶縁膜及び活性層を
エッチングすることによりＴＦＴ基板を完成するもので
ある。なお、各ドレインバス３が接続する基板の上下に
走る配線層は、ＴＦＴ基板の完成後に切断して各ドレイ
ンバス単位に分離する必要がある。
ム等の導電膜からなるゲート電極８、ゲートバス９、及
び、架橋１０をマスクとしてゲート絶縁膜及び活性層を
エッチングすることによりＴＦＴ基板を完成するもので
ある。なお、各ドレインバス３が接続する基板の上下に
走る配線層は、ＴＦＴ基板の完成後に切断して各ドレイ
ンバス単位に分離する必要がある。
【００１１】
【発明が解決しようとする課題】しかしながら、図１２
の構造の場合に、ドレイン端子１間にドレインバス３が
存在することにより、ドレイン端子１間の実質的ギャッ
プＷ（即ち、ドレインバスの側端と隣接するドレイン端
子の前記側端に対向する側端との間隔）が狭くなり、外
部端子との接続の際に、高い位置合わせ精度が要求され
る等の問題があった。
の構造の場合に、ドレイン端子１間にドレインバス３が
存在することにより、ドレイン端子１間の実質的ギャッ
プＷ（即ち、ドレインバスの側端と隣接するドレイン端
子の前記側端に対向する側端との間隔）が狭くなり、外
部端子との接続の際に、高い位置合わせ精度が要求され
る等の問題があった。
【００１２】したがって、本発明は、製造工程を工夫す
ることにより、使用するフォトマスク数を増やすことな
く、ドレイン端子間のギャップの広い、端子両面取り出
し対応のアクティブマトリクス型液晶表示装置用のＴＦ
Ｔ基板を製造することを目的とする。
ることにより、使用するフォトマスク数を増やすことな
く、ドレイン端子間のギャップの広い、端子両面取り出
し対応のアクティブマトリクス型液晶表示装置用のＴＦ
Ｔ基板を製造することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、液晶表示装置
の製造工程において、薄膜トランジスタの電極として、
絶縁性基板上にＩＴＯ膜及びその上に設けた第１の導電
膜からなるドレイン端子（図４の１）、前記ドレイン端
子と一体に形成されたドレインバス（図４の３）、ゲー
ト端子（図４の２）、及び、画素電極（図４の４）を設
けたのち、少なくとも前記ドレインバス（図４の３）に
電圧を印加して電圧が印加された部位にマスク部材を選
択的に堆積させる電気化学的堆積法により、少なくとも
前記ドレインバス（図４の３）上に選択的にマスク部材
を堆積させ、前記マスク部材をマスクとして前記第１の
導電膜をエッチング除去して前記画素電極の下層導電膜
である前記ＩＴＯ膜を露出させ、さらに、少なくとも前
記ドレイン端子（図４の１）上の前記第１の導電膜の一
部をエッチングにより除去して前記下層導電膜である前
記ＩＴＯ膜を露出させることを特徴とするものである。
の製造工程において、薄膜トランジスタの電極として、
絶縁性基板上にＩＴＯ膜及びその上に設けた第１の導電
膜からなるドレイン端子（図４の１）、前記ドレイン端
子と一体に形成されたドレインバス（図４の３）、ゲー
ト端子（図４の２）、及び、画素電極（図４の４）を設
けたのち、少なくとも前記ドレインバス（図４の３）に
電圧を印加して電圧が印加された部位にマスク部材を選
択的に堆積させる電気化学的堆積法により、少なくとも
前記ドレインバス（図４の３）上に選択的にマスク部材
を堆積させ、前記マスク部材をマスクとして前記第１の
導電膜をエッチング除去して前記画素電極の下層導電膜
である前記ＩＴＯ膜を露出させ、さらに、少なくとも前
記ドレイン端子（図４の１）上の前記第１の導電膜の一
部をエッチングにより除去して前記下層導電膜である前
記ＩＴＯ膜を露出させることを特徴とするものである。
【００１４】
【作用】画素電極の下層導電膜であるＩＴＯ膜を露出さ
せる際に、電気化学的堆積法を用いているので、フォト
リソグラフィー工程において使用するフォトマスク数を
増加することがなく、且つ、電気化学的堆積法を用いな
いエッチング工程によりドレイン端子のＩＴＯ膜を露出
させているので、ドレイン端子とドレインバスとを一体
に形成することができ、ドレインバスのドレイン端子と
平行に走る部分が不要になるので、端子両面取り出し対
応の液晶表示装置において、ドレイン端子間のギャップ
を広くすることができる。
せる際に、電気化学的堆積法を用いているので、フォト
リソグラフィー工程において使用するフォトマスク数を
増加することがなく、且つ、電気化学的堆積法を用いな
いエッチング工程によりドレイン端子のＩＴＯ膜を露出
させているので、ドレイン端子とドレインバスとを一体
に形成することができ、ドレインバスのドレイン端子と
平行に走る部分が不要になるので、端子両面取り出し対
応の液晶表示装置において、ドレイン端子間のギャップ
を広くすることができる。
【００１５】
【実施例】図１乃至図４は、本発明の第１実施例である
ＴＦＴを形成する前に電着レジスト工程を行う液晶表示
装置の製造工程を説明する図である。なお、従来例の説
明と同様に図２及び図３の中間工程においては図１に示
す一点鎖線内の要素についてのみ説明する。
ＴＦＴを形成する前に電着レジスト工程を行う液晶表示
装置の製造工程を説明する図である。なお、従来例の説
明と同様に図２及び図３の中間工程においては図１に示
す一点鎖線内の要素についてのみ説明する。
【００１６】先ず、図１に示すように、絶縁性基板上に
５００ÅのＩＴＯ及び１５００ÅのＣｒをスパッタ法に
よって連続成膜し、通常のフォトリソグラフィー工程に
よってパターニングすることによりドレイン端子１、ゲ
ート端子２、ドレイン端子と一体に形成されたドレイン
バス３、及び、画素電極４を形成する。
５００ÅのＩＴＯ及び１５００ÅのＣｒをスパッタ法に
よって連続成膜し、通常のフォトリソグラフィー工程に
よってパターニングすることによりドレイン端子１、ゲ
ート端子２、ドレイン端子と一体に形成されたドレイン
バス３、及び、画素電極４を形成する。
【００１７】なお、この場合、上記ＩＴＯの膜厚は、３
００〜７００Åであれば良く、また、Ｃｒの膜厚は、１
０００〜２０００Åであれば良いものである。
００〜７００Åであれば良く、また、Ｃｒの膜厚は、１
０００〜２０００Åであれば良いものである。
【００１８】次いで、基板を電着レジスト液に浸してド
レインバス３（従って、ドレイン端子１）とゲート端子
２とに６Ｖの電圧を２０秒間印加することにより、ドレ
イン端子１、ドレインバス３、及び、ゲート端子２の上
面に電着レジストを付着させる（図示せず）。
レインバス３（従って、ドレイン端子１）とゲート端子
２とに６Ｖの電圧を２０秒間印加することにより、ドレ
イン端子１、ドレインバス３、及び、ゲート端子２の上
面に電着レジストを付着させる（図示せず）。
【００１９】次いで、図２（ａ）に示すように、付着さ
せた電着レジストをマスクとしてＣｒエッチャント、例
えば、硝酸第２セリウムアンモニウム及び過塩素酸を含
む水溶液を用いてエッチングすることによりＣｒを除去
し、画素電極４の下層導電膜であるＩＴＯ膜を露出させ
る。
せた電着レジストをマスクとしてＣｒエッチャント、例
えば、硝酸第２セリウムアンモニウム及び過塩素酸を含
む水溶液を用いてエッチングすることによりＣｒを除去
し、画素電極４の下層導電膜であるＩＴＯ膜を露出させ
る。
【００２０】次いで、図２（ｂ）に示すように、電着レ
ジストを剥離したのち、プラズマＣＶＤ法により基板の
ＩＴＯ膜及びＣｒ膜上のみにｎ+ 型α−Ｓｉコンタクト
層を選択的に堆積させ、続いて全面にα−Ｓｉ活性層、
及び、ＳｉＮゲート絶縁膜を連続成膜させる。次いで、
ドレイン端子１の中央の開口部１１、ゲート端子２の中
央の開口部１２、及び、ゲートバスとゲート端子２とを
接続するためのコンタクトホール１３とを通常のフォト
リソグラフィー工程によって形成する。
ジストを剥離したのち、プラズマＣＶＤ法により基板の
ＩＴＯ膜及びＣｒ膜上のみにｎ+ 型α−Ｓｉコンタクト
層を選択的に堆積させ、続いて全面にα−Ｓｉ活性層、
及び、ＳｉＮゲート絶縁膜を連続成膜させる。次いで、
ドレイン端子１の中央の開口部１１、ゲート端子２の中
央の開口部１２、及び、ゲートバスとゲート端子２とを
接続するためのコンタクトホール１３とを通常のフォト
リソグラフィー工程によって形成する。
【００２１】なお、上記のｎ+ 型α−Ｓｉコンタクト層
の選択的堆積工程は、連続的な水素プラズマ雰囲気中
に、間欠的にフォスフィン（ＰＨ3 ）及びシラン（Ｓｉ
Ｈ4 ）を導入するプラズマＣＶＤ法によるものであり、
水素プラズマの作用によって導電膜上への選択的堆積が
可能になる。
の選択的堆積工程は、連続的な水素プラズマ雰囲気中
に、間欠的にフォスフィン（ＰＨ3 ）及びシラン（Ｓｉ
Ｈ4 ）を導入するプラズマＣＶＤ法によるものであり、
水素プラズマの作用によって導電膜上への選択的堆積が
可能になる。
【００２２】次いで、図３（ａ）に示すように、スパッ
タ法により３０００Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極８及びゲートバス９を形成す
る。なお、上記アルミニウムの膜厚は、２０００〜４０
００Åであれば良い。
タ法により３０００Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極８及びゲートバス９を形成す
る。なお、上記アルミニウムの膜厚は、２０００〜４０
００Åであれば良い。
【００２３】次いで、図３（ｂ）に示すように、基板を
Ｃｒエッチャントに浸し、ドレイン端子１の中央の開口
部１１及びゲート端子２の中央の開口部１２に露出して
いるＣｒ膜を除去し、その下にあるＩＴＯ膜を露出させ
る。この場合、ゲート絶縁膜が実質的にエッチングマス
クとなる。
Ｃｒエッチャントに浸し、ドレイン端子１の中央の開口
部１１及びゲート端子２の中央の開口部１２に露出して
いるＣｒ膜を除去し、その下にあるＩＴＯ膜を露出させ
る。この場合、ゲート絶縁膜が実質的にエッチングマス
クとなる。
【００２４】次いで、図４に示すように、アルミニウム
からなるゲート電極８及びゲートバス９をマスクとし
て、ＳｉＮゲート絶縁膜、α−Ｓｉ活性層、及び、ｎ+
型α−Ｓｉコンタクト層を一括エッチングすることによ
りＴＦＴ基板が完成する。なお、この場合も、各ドレイ
ン端子１が接続する基板の上下に走る配線層、及び、各
ゲート端子が接続する配線層は、ＴＦＴ基板の完成後に
切断して各ドレイン端子単位及び各ゲート端子単位に分
離する必要がある。
からなるゲート電極８及びゲートバス９をマスクとし
て、ＳｉＮゲート絶縁膜、α−Ｓｉ活性層、及び、ｎ+
型α−Ｓｉコンタクト層を一括エッチングすることによ
りＴＦＴ基板が完成する。なお、この場合も、各ドレイ
ン端子１が接続する基板の上下に走る配線層、及び、各
ゲート端子が接続する配線層は、ＴＦＴ基板の完成後に
切断して各ドレイン端子単位及び各ゲート端子単位に分
離する必要がある。
【００２５】次に示す、図５乃至図８は本発明の第２の
実施例であるＴＦＴを形成した後に電着レジスト工程を
行う液晶表示装置の製造工程を説明する図であり、従来
例の説明と同様に図６及び図７の中間工程においては図
５に示す一点鎖線内の要素についてのみ説明する。
実施例であるＴＦＴを形成した後に電着レジスト工程を
行う液晶表示装置の製造工程を説明する図であり、従来
例の説明と同様に図６及び図７の中間工程においては図
５に示す一点鎖線内の要素についてのみ説明する。
【００２６】先ず、図５に示すように、第１の実施例と
同様に絶縁性基板上に５００ÅのＩＴＯ及び１５００Å
のＣｒをスパッタ法によって連続成膜し、通常のフォト
リソグラフィー工程によってパターニングすることによ
りドレイン端子１、島状のゲート端子２、ドレイン端子
と一体に形成されたドレインバス３、及び、画素電極４
を形成する。
同様に絶縁性基板上に５００ÅのＩＴＯ及び１５００Å
のＣｒをスパッタ法によって連続成膜し、通常のフォト
リソグラフィー工程によってパターニングすることによ
りドレイン端子１、島状のゲート端子２、ドレイン端子
と一体に形成されたドレインバス３、及び、画素電極４
を形成する。
【００２７】なお、この場合も、上記ＩＴＯの膜厚は、
３００〜７００Åであれば良く、また、Ｃｒの膜厚は、
１０００〜２０００Åであれば良いものである。
３００〜７００Åであれば良く、また、Ｃｒの膜厚は、
１０００〜２０００Åであれば良いものである。
【００２８】次いで、図６（ａ）に示すように、プラズ
マＣＶＤ法によりＣｒ上のみにｎ+型α−Ｓｉコンタク
ト層を選択的に堆積させ、続いて全面にα−Ｓｉ活性
層、及び、ＳｉＮゲート絶縁膜を連続成膜させる。次い
で、ドレイン端子１の中央の開口部１１、ゲート端子２
の中央の開口部１２、及び、ゲートバスとゲート端子２
とを接続するためのコンタクトホール１３とを、通常の
フォトリソグラフィー工程によって形成する。
マＣＶＤ法によりＣｒ上のみにｎ+型α−Ｓｉコンタク
ト層を選択的に堆積させ、続いて全面にα−Ｓｉ活性
層、及び、ＳｉＮゲート絶縁膜を連続成膜させる。次い
で、ドレイン端子１の中央の開口部１１、ゲート端子２
の中央の開口部１２、及び、ゲートバスとゲート端子２
とを接続するためのコンタクトホール１３とを、通常の
フォトリソグラフィー工程によって形成する。
【００２９】次いで、図６（ｂ）に示すように、スパッ
タ法により３０００Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極８及びゲートバス９を形成す
る。なお、上記アルミニウムの膜厚は、２０００〜４０
００Åであれば良い。
タ法により３０００Åのアルミニウムを堆積したのち、
通常のフォトリソグラフィー工程によってパターニング
することによりゲート電極８及びゲートバス９を形成す
る。なお、上記アルミニウムの膜厚は、２０００〜４０
００Åであれば良い。
【００３０】次いで、図７（ａ）に示すように、基板を
Ｃｒエッチャントに浸し、ドレイン端子１の中央の開口
部１１及びゲート端子２の中央の開口部１２に露出して
いるＣｒ膜を除去し、その下にあるＩＴＯ膜を露出させ
る。この場合も、ゲート絶縁膜が実質的にエッチングマ
スクとなる。
Ｃｒエッチャントに浸し、ドレイン端子１の中央の開口
部１１及びゲート端子２の中央の開口部１２に露出して
いるＣｒ膜を除去し、その下にあるＩＴＯ膜を露出させ
る。この場合も、ゲート絶縁膜が実質的にエッチングマ
スクとなる。
【００３１】次いで、図７（ｂ）に示すように、アルミ
ニウムからなるゲート電極８及びゲートバス９をマスク
としてＳｉＮゲート絶縁膜、α−Ｓｉ活性層、及び、ｎ
+ 型α−Ｓｉコンタクト層を一括エッチングすることに
よりＣｒ膜を露出させる。
ニウムからなるゲート電極８及びゲートバス９をマスク
としてＳｉＮゲート絶縁膜、α−Ｓｉ活性層、及び、ｎ
+ 型α−Ｓｉコンタクト層を一括エッチングすることに
よりＣｒ膜を露出させる。
【００３２】次いで、基板を電着レジスト液に浸してド
レインバス３（従って、ドレイン端子１）に６Ｖの電圧
を２０秒間印加することにより、ドレイン端子１及びド
レインバス３の上に電着レジストを付着させる（図示せ
ず）。
レインバス３（従って、ドレイン端子１）に６Ｖの電圧
を２０秒間印加することにより、ドレイン端子１及びド
レインバス３の上に電着レジストを付着させる（図示せ
ず）。
【００３３】次いで、図８に示すように、電着レジスト
をマスクとしてＣｒエッチャントにより露出しているＣ
ｒ膜をエッチング除去して画素電極４の下層導電膜であ
るＩＴＯ膜を露出させ、最後に、電着レジストを剥離す
ることによりＴＦＴ基板が完成する。なお、この場合
も、各ドレイン端子１が接続する基板の上下に走る配線
層は、ＴＦＴ基板の完成後に切断して各ドレイン端子単
位に分離する必要がある。
をマスクとしてＣｒエッチャントにより露出しているＣ
ｒ膜をエッチング除去して画素電極４の下層導電膜であ
るＩＴＯ膜を露出させ、最後に、電着レジストを剥離す
ることによりＴＦＴ基板が完成する。なお、この場合
も、各ドレイン端子１が接続する基板の上下に走る配線
層は、ＴＦＴ基板の完成後に切断して各ドレイン端子単
位に分離する必要がある。
【００３４】なお、上記各実施例において、電気化学的
堆積法として電着レジスト法を用いているが、Ｃｒ及び
ＩＴＯに対して選択エッチング性のある導電膜を電解メ
ッキ法により選択的に付着させ、この導電膜をＣｒのエ
ッチングの際のマスクとしても良いものである。また、
この電解メッキ法は最初の電極パターン形成時に用いる
こともできる。即ち、上記実施例においては、ＩＴＯと
Ｃｒを堆積したのちパターニングしているが、ＩＴＯの
みを堆積させてパターニングしたのち電解メッキ法でＩ
ＴＯ上にＣｒを選択的に堆積させて、ＩＴＯとＣｒとか
らなる２層電極膜を形成してもよい。
堆積法として電着レジスト法を用いているが、Ｃｒ及び
ＩＴＯに対して選択エッチング性のある導電膜を電解メ
ッキ法により選択的に付着させ、この導電膜をＣｒのエ
ッチングの際のマスクとしても良いものである。また、
この電解メッキ法は最初の電極パターン形成時に用いる
こともできる。即ち、上記実施例においては、ＩＴＯと
Ｃｒを堆積したのちパターニングしているが、ＩＴＯの
みを堆積させてパターニングしたのち電解メッキ法でＩ
ＴＯ上にＣｒを選択的に堆積させて、ＩＴＯとＣｒとか
らなる２層電極膜を形成してもよい。
【００３５】更に、上記本発明の各実施例においては、
ゲート絶縁膜としてＳｉＮを用いており、この「Ｓｉ
Ｎ」は通常のＳｉ3 Ｎ4 或いはこれに組成の近いシリコ
ン窒化膜を表すものであるが、このようなシリコン窒化
膜に限定されるものでなく、シリコン酸化膜やアルミナ
等の他の絶縁膜でも良く、また、ＴＦＴの材料としては
α−Ｓｉ以外に、Ｇｅ（ゲルマニウム）或いはＣ（炭
素）を含んだＳｉからなるアモルファス半導体でも良
い。
ゲート絶縁膜としてＳｉＮを用いており、この「Ｓｉ
Ｎ」は通常のＳｉ3 Ｎ4 或いはこれに組成の近いシリコ
ン窒化膜を表すものであるが、このようなシリコン窒化
膜に限定されるものでなく、シリコン酸化膜やアルミナ
等の他の絶縁膜でも良く、また、ＴＦＴの材料としては
α−Ｓｉ以外に、Ｇｅ（ゲルマニウム）或いはＣ（炭
素）を含んだＳｉからなるアモルファス半導体でも良
い。
【００３６】
【発明の効果】本発明によれば、従来の製造方法と同じ
フォトマスク数で、ドレイン端子間ギャップを広くする
ことができるので、アクティブマトリクス型液晶表示装
置を高精細化することができる。
フォトマスク数で、ドレイン端子間ギャップを広くする
ことができるので、アクティブマトリクス型液晶表示装
置を高精細化することができる。
【図１】本発明の第１の実施例であるＴＦＴ基板の製造
方法の途中までの製造工程を説明する図である。
方法の途中までの製造工程を説明する図である。
【図２】本発明の第１の実施例であるＴＦＴ基板の製造
方法の図１以降の製造工程を説明する図である。
方法の図１以降の製造工程を説明する図である。
【図３】本発明の第１の実施例であるＴＦＴ基板の製造
方法の図２以降の製造工程を説明する図である。
方法の図２以降の製造工程を説明する図である。
【図４】本発明の第１の実施例であるＴＦＴ基板の製造
方法の図３以降の製造工程を説明する図である。
方法の図３以降の製造工程を説明する図である。
【図５】本発明の第２の実施例であるＴＦＴ基板の製造
方法の途中までの製造工程を説明する図である。
方法の途中までの製造工程を説明する図である。
【図６】本発明の第２の実施例であるＴＦＴ基板の製造
方法の図５以降の製造工程を説明する図である。
方法の図５以降の製造工程を説明する図である。
【図７】本発明の第２の実施例であるＴＦＴ基板の製造
方法の図６以降の製造工程を説明する図である。
方法の図６以降の製造工程を説明する図である。
【図８】本発明の第２の実施例であるＴＦＴ基板の製造
方法の図７以降の製造工程を説明する図である。
方法の図７以降の製造工程を説明する図である。
【図９】従来のＴＦＴ基板の製造方法の途中までの製造
工程を説明する図である。
工程を説明する図である。
【図１０】従来のＴＦＴ基板の製造方法の図９以降の製
造工程を説明する図である。
造工程を説明する図である。
【図１１】従来のＴＦＴ基板の製造方法の図１０以降の
製造工程を説明する図である。
製造工程を説明する図である。
【図１２】従来のＴＦＴ基板の製造方法の図１１以降の
製造工程を説明する図である。
製造工程を説明する図である。
１ ドレイン端子 ２ ゲート端子 ３ ドレインバス ４ 画素電極 ５ ドレインバスとドレイン端子とを接続するためのコ
ンタクトホール ６ ドレインバスとドレイン端子とを接続するためのコ
ンタクトホール ７ ゲートバスとゲート端子とを接続するためのコンタ
クトホール ８ ゲート電極 ９ ゲートバス １０ 架橋 １１ ドレイン端子の中央の開口部 １２ ゲート端子の中央の開口部 １３ ゲートバスとゲート端子とを接続するためのコン
タクトホール
ンタクトホール ６ ドレインバスとドレイン端子とを接続するためのコ
ンタクトホール ７ ゲートバスとゲート端子とを接続するためのコンタ
クトホール ８ ゲート電極 ９ ゲートバス １０ 架橋 １１ ドレイン端子の中央の開口部 １２ ゲート端子の中央の開口部 １３ ゲートバスとゲート端子とを接続するためのコン
タクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 甫立 真理 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大形 公士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平６−194688（ＪＰ，Ａ) 特開 平６−59117（ＪＰ，Ａ) 特開 平４−365012（ＪＰ，Ａ) 特開 平２−153325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343 G02F 1/1345
Claims (11)
- 【請求項１】 薄膜トランジスタの電極として、絶縁性
基板上にＩＴＯ膜及びその上に設けた第１の導電膜から
なるドレイン端子、前記ドレイン端子と一体に形成され
たドレインバス、ゲート端子、及び、画素電極を設けた
のち、少なくとも前記ドレインバスに電圧を印加して電
圧が印加された部位にマスク部材を選択的に堆積させる
電気化学的堆積法により、少なくとも前記ドレインバス
上に選択的にマスク部材を堆積させ、前記マスク部材を
マスクとして前記第１の導電膜をエッチング除去して前
記画素電極の下層導電膜である前記ＩＴＯ膜を露出させ
る工程、前記ドレイン端子上を含む基板上に前記薄膜ト
ランジスタのゲート絶縁膜を形成する工程、及び、少な
くとも前記ドレイン端子上の前記第１の導電膜の一部を
エッチングにより除去して前記ＩＴＯ膜を露出させる工
程を有することを特徴とする液晶表示装置の製造方法。 - 【請求項２】 上記画素電極の下層導電膜である上記Ｉ
ＴＯ膜を露出させる工程をゲート電極及びゲートバスの
形成前に行うことを特徴とする請求項１記載の液晶表示
装置の製造方法。 - 【請求項３】 上記ゲート電極及び上記ゲートバスがア
ルミニウムからなることを特徴とする請求項２記載の液
晶表示装置の製造方法。 - 【請求項４】 上記の少なくとも上記ドレインバスに電
圧を印加する工程において、上記ゲート端子にも電圧を
印加して、前記ゲート端子上にも選択的に上記マスク部
材を堆積させることを特徴とする請求項２又は３記載の
液晶表示装置の製造方法。 - 【請求項５】 上記画素電極の下層導電膜である上記Ｉ
ＴＯ膜を露出させる工程をゲート電極及びゲートバスの
形成後に行うことを特徴とする請求項１記載の液晶表示
装置の製造方法。 - 【請求項６】 上記ゲート電極及び上記ゲートバスがア
ルミニウムからなることを特徴とする請求項５記載の液
晶表示装置の製造方法。 - 【請求項７】 上記の少なくとも上記ドレインバスに電
圧を印加する工程が、前記ドレインバスにのみ電圧を印
加する工程であり、上記画素電極の下層導電膜である上
記ＩＴＯ膜を露出させる際に、上記ゲート端子上の上記
第１の導電膜も除去して前記ＩＴＯ膜を露出させること
を特徴とする請求項５又は６記載の液晶表示装置の製造
方法。 - 【請求項８】 上記電気化学的堆積法が電着レジスト法
であることを特徴とする請求項１乃至７のいずれか１項
に記載の液晶表示装置の製造方法。 - 【請求項９】 上記第１の導電膜がＣｒ膜であることを
特徴とする請求項１乃至８のいずれか１項に記載の液晶
表示装置の製造方法。 - 【請求項１０】 上記ドレイン端子上の上記第１の導電
膜の一部を除去して上記ＩＴＯ膜露出させる工程に先立
って、前記ドレイン端子、上記ドレインバス、上記ゲー
ト端子、及び、上記画素電極上にプラズマＣＶＤ法によ
って、コンタクト層を選択的に堆積させる工程を有する
ことを特徴とする請求項１記載の液晶表示装置の製造方
法。 - 【請求項１１】 上記コンタクト層の堆積後に、アモル
ファスシリコン活性層及びゲート絶縁膜を連続的に堆積
させることを特徴とする請求項１０記載の液晶表示装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792894A JP3270920B2 (ja) | 1994-07-29 | 1994-07-29 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792894A JP3270920B2 (ja) | 1994-07-29 | 1994-07-29 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0843857A JPH0843857A (ja) | 1996-02-16 |
| JP3270920B2 true JP3270920B2 (ja) | 2002-04-02 |
Family
ID=16039524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17792894A Expired - Fee Related JP3270920B2 (ja) | 1994-07-29 | 1994-07-29 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270920B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100603844B1 (ko) * | 1999-08-26 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 화소전극의 제조방법. |
| WO2001027998A1 (en) * | 1999-10-11 | 2001-04-19 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| JP5336102B2 (ja) * | 2008-04-03 | 2013-11-06 | 三菱電機株式会社 | Ｔｆｔ基板 |
-
1994
- 1994-07-29 JP JP17792894A patent/JP3270920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0843857A (ja) | 1996-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030197181A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| KR100467545B1 (ko) | 트랜지스터 디바이스 | |
| JPH09265113A (ja) | アクティブマトリクス型液晶表示装置およびその製造方 法 | |
| KR19990017836A (ko) | 박막트랜지스터 및 그의 제조방법 | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| JP2000022162A (ja) | 液晶表示装置の製法 | |
| US6043000A (en) | Method for manufacturing a semiconductor device | |
| JP2004515045A (ja) | 透明導電層の導電率の増大方法 | |
| JPH05323373A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0580650B2 (ja) | ||
| JP2000002886A (ja) | 液晶表示装置の製造方法 | |
| JPH01183853A (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JP3270920B2 (ja) | 液晶表示装置の製造方法 | |
| JP3200639B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP2004013003A (ja) | 液晶表示装置 | |
| JP3249284B2 (ja) | 液晶表示装置の製造方法 | |
| JPH02139972A (ja) | 半導体装置の製造方法 | |
| JPH0334045B2 (ja) | ||
| JPH1039331A (ja) | アクティブマトリクス方式液晶表示装置の製造方法及びその方法によって製造されるアクティブマトリクス方式液晶表示装置 | |
| JP3187004B2 (ja) | 液晶表示装置およびその製造方法 | |
| JP3200638B2 (ja) | 配線形成方法 | |
| KR0145898B1 (ko) | 액정 표시장치의 패드 형성방법 및 구조 | |
| JPH0496022A (ja) | アクティブマトリクス基板とその製造方法並びにこれを用いた液晶表示素子 | |
| JP2000187241A (ja) | 液晶表示装置及びその製造方法 | |
| KR100265053B1 (ko) | 표시패널 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011211 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080125 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |