JP3269171B2 - 半導体装置およびそれを有した時計 - Google Patents
半導体装置およびそれを有した時計Info
- Publication number
- JP3269171B2 JP3269171B2 JP08220793A JP8220793A JP3269171B2 JP 3269171 B2 JP3269171 B2 JP 3269171B2 JP 08220793 A JP08220793 A JP 08220793A JP 8220793 A JP8220793 A JP 8220793A JP 3269171 B2 JP3269171 B2 JP 3269171B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- semiconductor
- circuit board
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 239000004020 conductor Substances 0.000 claims description 24
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 18
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/4554—Coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/4554—Coating
- H01L2224/45599—Material
- H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45644—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
造及びそれを有した時計に関するもので、特にチップサ
イズの大きな半導体素子の実装及び、クォ−ツ腕時計に
多用されるフレキシブルテ−プを回路基板に使用した半
導体装置に有効である。
構造を示す断面図で(a)は回路基板2に接着されたリ
−ド線3の半導体チップとの接合部をフォ−ミングし回
路基板に接合している。このリ−ド線のフォ−ミング
は、半導体のエッジとリ−ド線とのショ−トを防止する
ためのものである。また。(b)は半田バンプを形成し
た半導体チップを加熱し回路基板上のリ−ド線に接合す
る構造であり半導体装置の薄型化に関しては有効な手段
として採用されてきた。
装置の(a)の様な構造では、半導体チップを接合する
部分のリ−ド線を曲げ加工等のフォ−ミングするため半
導体装置全体が厚くなり薄型化の妨げとなる。また、リ
−ド線のフォ−ミングは本数が多くなるほど形状及び位
置精度の個々のばらつきが大きくなり、さらに、チップ
サイズの大きな半導体を(a)のような回路基板に実装
するためには、チップの平坦度を厳密に管理する必要が
あるためすべてのバンプとリ−ド線を確実に実装するこ
とは困難である。また、半導体チップを接合するための
回路基板の穴はチップサイズよりも大きな穴が必要とな
り、装置の平面サイズが大きくなりクォ−ツ腕時計の様
な小型化が要求される電子機器には汎用性は期待できな
い。
プの能動面側にもリ−ド線の配線が可能なためパタ−ン
設計の自由度が大きく半導体装置を薄くするためにも有
効な手段ではあるが、半導体チップ上にハンダバンプを
形成する必要がある。このハンダバンプは製造行程が複
雑でコスト高の要因となる。また、(b)の構造での実
装工程では半導体チップを加熱した後、冷却する行程が
必要となるため部品製造のサイクルタイムが長くなり量
産でのコストダウンには限界があった。
るものであり、従来通りの信頼性とリ−ド線の配置の自
由度を確保した上で薄型化と低コスト化を実現する半導
体装置を提供するものである。
半導体チップと、絶縁部材及び前記絶縁部材に形成され
た導体部材とを備えた回路基板を有し、前記絶縁部材の
一部を除去した穴の内方へオーバーハングした前記導体
部材と前記半導体チップとが接合された半導体装置にお
いて、前記絶縁部材と前記半導体チップは平面的に重な
る部分を有し、前記半導体チップのエッジと前記導体部
材との電気的ショートを防止する複数個の突起は、平面
的には前記重なる部分における前記絶縁部材に前記導体
部材が形成された面に配置され、断面的には前記絶縁部
材と半導体チップとの間に配置されていることを特徴と
する。また、前記バンプは、前記導体部材と前記半導体
チップ内の回路とは電気的に絶縁されていることを特徴
とする。さらに、半導体チップを接合するための回路基
板の穴を複数に分割したことを特徴とする。加えて、半
導体チップの能動面のほぼ中央部位置に微***を形成し
た回路基板を有することを特徴とする。また、前記導体
部材には突起部が設けられ、前記突起部と前記バンプと
が平面的に重なっていることを特徴とする。また本発明
の時計は、上述の半導体装置を有する時計であることを
特徴とする。
機能電子時計の回路ブロックの平面図である。また図2
はその断面図である。1はCPUを搭載した半導体チッ
プで、その大きさは約5mm×5mmでありボンディン
グを必要とするバンプは36個ある。通常、クォ−ツ腕
時計に使用される半導体チップは2mm×2mm前後で
ありバンプ数は10数個である。したがって本実施例の
半導体チップはその面積が通常の約6倍ありボンディン
グ箇所も2倍以上ある。2は回路基板で厚さ130μm
のフレキシブルな絶縁部材の−つであるポリイミド樹脂
のテ−プ材で作られている。3は銅箔に厚さ1μmの金
メッキを施したリ−ド線で回路基板2に接着され一体と
なっている。更に回路基板2の半導体チップ1が実装さ
れる部分には4ヵ所のボンディング用の穴5と半導体チ
ップ1のほぼ中央部に直径0. 4mmの微***6があけ
られている。3−aはボンディング用穴5の内側にオ−
バ−ハングされたリ−ド線で半導体チップ1と接合され
る部分である。この部分は他のリ−ド線と異なり幅が狭
くなっているがこれはボンディングが確実に行われるた
めの最適な条件に設定されているためである。リ−ド線
3−bはボンディング用穴5を横断する形でオ−バ−ハ
ングされている。この様にリ−ド線を半導体チップ1の
能動面側にも自由に配線できることは、本発明の特徴の
−つである。また、3−cは3−aと同様のボンディン
グされるリ−ド線であるが通常ボンディング部のリ−ド
線がオ−バ−ハングされる方向は半導体チップ1のエッ
ジより外からから内側へ向う方向であるが、本発明のリ
−ド線3−cはオ−バ−ハング部がすべて半導体チップ
1の能動面内にありその方向も自由である。図1では3
−aと垂直方向に形成されている。このように本発明で
はリ−ド線のボンディング部においても自由な配線が可
能である。4−aは半導体チップ1上に形成されたバン
プでリ−ド線3−cまたは3−aとボンディングされて
いる。4−bは半導体チップ1上に形成されたバンプで
あるがリ−ド線とは接合されていない。4−cは半導体
チップ1上に形成されたバンプであるが半導体内にある
回路とは導体部材での接合部分を持たず電気的に絶縁さ
れている。そのためリ−ド線と接触しても回路の誤動作
を起こすような問題はない。このバンプ4−cを以後ダ
ミ−バンプと呼ぶ。本実施例ではこのダミ−バンプは8
ヵ所に形成されている。このダミ−バンプは回路基板と
平面的に重なり、いずれもダミーバンプと回路基板との
間にリ−ド線を介している。このため、半導体チップ1
のエッヂとリ−ド線とは常にバンプの高さ分の距離が保
たれショ−トを防止している。また、ダミ−バンプと重
なる部分のリ−ド線は面積を広くしてあるため半導体チ
ップ1が多少位置ずれをおこしても必ずバンプがリ−ド
線上に置かれるため半導体チップのエッヂとリ−ド線と
の距離が保たれるようになっている。また、5は半導体
チップを封止するためのモ−ルド剤を注入するための穴
でもある。穴を4つに分割することでモ−ルド剤がチッ
プの四隅にもよく行き渡らせることができる。また回路
基板を半導体チップの能動面内に残すことでチップ周辺
部の強度を確保でき、さらにリ−ド線を半導体チップの
能動面内にも引き回すことができるため配線の自由度が
大きくなっている。4分割された穴で囲まれた部分の中
央部に微***6があるが、これは4ヵ所から注入された
モ−ルド剤が中央部にもスム−ズに流れ込むようにエア
−抜きを行うためのもである。
チップを実装した半導体装置でも従来通りの薄さと厚み
を確保でき、さらにエッヂショ−トの防止もできる。
で、突起形状の一例として、バンプを回路基板のリ−ド
線側に形成したものである。7はリ−ド線上に転写され
たバンプである。この転写バンプは半導体チップ1に形
成されたバンプ4と重なりエッヂとの距離を保ってい
る。8はバンプと接合されたリ−ド線で、ボンディング
によりチップ側に曲げられている。通常ボンディングに
よりバンプとリ−ド線はつぶれて変形する。もし転写バ
ンプ7のような高さ決めのための突起がなければ半導体
チップのエッヂとリ−ド線との距離は確保できずショ−
トを起こす危険性がある。
半導体チップにはダミ−バンプは形成されておらず、回
路基板上のリ−ド線をハ−フエッチングすることでエッ
ヂとの隙間を確保している。この実装構造では半導体チ
ップにバンプを形成する必要がないため安価な半導体装
置を提供することができる。9は金メッキされたリ−ド
線で半導体上のアルミパッドにボンディングされてい
る。10は半導体チップ1と平面的に重なった回路基板
2との間に位置し半導体内の回路とは絶縁されたアルミ
パッドの位置にある。また、このリ−ド線10はアルミ
パッド上ではなく絶縁コ−ティングされた半導体チップ
の能動面上であれば同様の効果が得られる。
半導体チップを実装した回路の信頼性を従来通り確保し
たうえで回路薄型化が可能となりかつ半導体実装のコス
トも低減できる。また、半導体チップの能動面側にもリ
−ド線の配線が可能なため基板設計の自由度も広がり半
導体チップの汎用化も可能となり、さらに、モ−ルド剤
の流れもスム−ズになるため実装工程でのサイクルタイ
ム向上にもつながる。また、本発明の半導体実装構造は
半導体チップ上にバンプを形成しなくともリ−ド線上あ
るいは、基板上に凸形状を形成することで同様の効果を
得ることができるため、その応用範囲は広く半導体実装
におけるあらゆる分野で有効な手段となる。
部材と前記半導体チップは平面的に重なる部分を有し、
前記半導体チップのエッジと前記導体部材との電気的シ
ョートを防止する複数個の突起は、平面的には前記重な
る部分における前記絶縁部材に前記導体部材が形成され
た面に配置され、断面的には前記絶縁部材と半導体チッ
プとの間に配置されているので、半導体チップの外周部
に形成されている電極と前記導体部材とが、前記突起に
よってショート防止上必要な距離を確保しやすくなり、
ショート防止が確実となる。すなわち、前記導体部材と
半導体チップとの接合を行うときに、前記突起によっ
て、回路基板と半導体チップとの間に隙間を確保するこ
とが可能となるので、半導体チップのエッジと導体部材
との電気的ショートを防止することができる。また、本
発明によれば、前記重なる部分が設けられていることに
よって、この重なる部分が前記導体部材を支持する回路
基板開口部の内方にオーバーハングする配置が可能とな
るので、前記導体部材が前記絶縁部材から突出したオー
バーハング部の長さを短くすることができる。よって、
半導体チップと前記導体部材との接合を行うときに、前
記導体部材の変形を抑止して、半導体チップと前記導体
部材との位置決め精度がよくなるので、接合の作業性を
向上させることが可能となる。さらに、本発明によれ
ば、前記半導体チップと前記絶縁部材とが平面的に重な
る部分を有しており、前記重なる部分は半導体チップの
バンプと導電部材との接合を行う必要がない領域には何
のさまたげもなく広い面積にわたって形成できるので、
回路基板の開口面積が小さくなって、前記重なった部分
の絶縁部材の剛性が増加して、回路基板の強度を向上さ
せることができる。ゆえに、前記半導体装置を電子機器
に組みこむときに、前記導体部材の変形を抑止して、前
述の電気ショートを防止することができる。
Claims (6)
- 【請求項1】半導体チップと、絶縁部材及び前記絶縁部
材に形成された導体部材とを備えた回路基板を有し、前
記絶縁部材の一部を除去した穴の内方へオーバーハング
した前記導体部材と前記半導体チップとが接合された半
導体装置において、前記絶縁部材と前記半導体チップは
平面的に重なる部分を有し、前記半導体チップのエッジ
と前記導体部材との電気的ショートを防止する複数個の
突起は、平面的には前記重なる部分における前記絶縁部
材に前記導体部材が形成された面に配置され、断面的に
は前記絶縁部材と半導体チップとの間に配置されている
ことを特徴とする半導体装置。 - 【請求項2】 請求項1において、前記バンプは、前記
導体部材と前記半導体チップ内の回路とは電気的に絶縁
されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項3】 請求項1または2において、半導体チッ
プを接合するための回路基板の穴を複数に分割したこと
を特徴とする半導体装置。 - 【請求項4】 請求項3において、半導体チップの能動
面のほぼ中央部位置に微***を形成した回路基板を有す
ることを特徴とする半導体装置。 - 【請求項5】 請求項1〜4のいずれかにおいて、前記
導体部材には突起部が設けられ、前記突起部と前記バン
プとが平面的に重なっていることを特徴とする半導体装
置。 - 【請求項6】 請求項1乃至5の少なくとも1記載の半
導体装置を有した時計。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08220793A JP3269171B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびそれを有した時計 |
TW083102942A TW301793B (ja) | 1993-04-08 | 1994-04-02 | |
US08/351,383 US5563445A (en) | 1993-04-08 | 1994-04-04 | Semiconductor device |
EP94910595A EP0645806B1 (en) | 1993-04-08 | 1994-04-04 | Semiconductor device |
CN94190177A CN1047470C (zh) | 1993-04-08 | 1994-04-04 | 半导体器件 |
KR1019940704091A KR100296834B1 (ko) | 1993-04-08 | 1994-04-04 | 반도체장치 |
PCT/JP1994/000551 WO1994024698A1 (en) | 1993-04-08 | 1994-04-04 | Semiconductor device |
DE69433543T DE69433543T2 (de) | 1993-04-08 | 1994-04-04 | Halbleitervorrichtung. |
HK98115925A HK1014612A1 (en) | 1993-04-08 | 1998-12-28 | Semiconductor device. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08220793A JP3269171B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびそれを有した時計 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06295939A JPH06295939A (ja) | 1994-10-21 |
JP3269171B2 true JP3269171B2 (ja) | 2002-03-25 |
Family
ID=13767983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08220793A Expired - Lifetime JP3269171B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置およびそれを有した時計 |
Country Status (9)
Country | Link |
---|---|
US (1) | US5563445A (ja) |
EP (1) | EP0645806B1 (ja) |
JP (1) | JP3269171B2 (ja) |
KR (1) | KR100296834B1 (ja) |
CN (1) | CN1047470C (ja) |
DE (1) | DE69433543T2 (ja) |
HK (1) | HK1014612A1 (ja) |
TW (1) | TW301793B (ja) |
WO (1) | WO1994024698A1 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5834339A (en) | 1996-03-07 | 1998-11-10 | Tessera, Inc. | Methods for providing void-free layers for semiconductor assemblies |
US6232152B1 (en) | 1994-05-19 | 2001-05-15 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures |
US6359335B1 (en) | 1994-05-19 | 2002-03-19 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages and the resulting semiconductor package structures |
US5706174A (en) * | 1994-07-07 | 1998-01-06 | Tessera, Inc. | Compliant microelectrionic mounting device |
US6169328B1 (en) | 1994-09-20 | 2001-01-02 | Tessera, Inc | Semiconductor chip assembly |
US5659952A (en) | 1994-09-20 | 1997-08-26 | Tessera, Inc. | Method of fabricating compliant interface for semiconductor chip |
US5915170A (en) * | 1994-09-20 | 1999-06-22 | Tessera, Inc. | Multiple part compliant interface for packaging of a semiconductor chip and method therefor |
US6870272B2 (en) * | 1994-09-20 | 2005-03-22 | Tessera, Inc. | Methods of making microelectronic assemblies including compliant interfaces |
US6046076A (en) * | 1994-12-29 | 2000-04-04 | Tessera, Inc. | Vacuum dispense method for dispensing an encapsulant and machine therefor |
JP3643640B2 (ja) * | 1995-06-05 | 2005-04-27 | 株式会社東芝 | 表示装置及びこれに使用されるicチップ |
JP3270807B2 (ja) * | 1995-06-29 | 2002-04-02 | シャープ株式会社 | テープキャリアパッケージ |
US6211572B1 (en) | 1995-10-31 | 2001-04-03 | Tessera, Inc. | Semiconductor chip package with fan-in leads |
US6284563B1 (en) * | 1995-10-31 | 2001-09-04 | Tessera, Inc. | Method of making compliant microelectronic assemblies |
US6686015B2 (en) | 1996-12-13 | 2004-02-03 | Tessera, Inc. | Transferable resilient element for packaging of a semiconductor chip and method therefor |
JPH11260863A (ja) * | 1998-03-09 | 1999-09-24 | Sumitomo Electric Ind Ltd | 半導体装置用接続端子とその製造方法 |
FR2778475B1 (fr) * | 1998-05-11 | 2001-11-23 | Schlumberger Systems & Service | Carte a memoire du type sans contact, et procede de fabrication d'une telle carte |
JP3919972B2 (ja) | 1998-07-31 | 2007-05-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
KR20000012074A (ko) * | 1998-07-31 | 2000-02-25 | 야스카와 히데아키 | 반도체 장치 및 그 제조 방법, 반도체 장치의 제조 장치, 회로기판 및 전자 기기 |
US6214640B1 (en) | 1999-02-10 | 2001-04-10 | Tessera, Inc. | Method of manufacturing a plurality of semiconductor packages |
US6146984A (en) * | 1999-10-08 | 2000-11-14 | Agilent Technologies Inc. | Method and structure for uniform height solder bumps on a semiconductor wafer |
US6096649A (en) * | 1999-10-25 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Top metal and passivation procedures for copper damascene structures |
US6833557B1 (en) * | 2000-06-27 | 2004-12-21 | Agere Systems Inc. | Integrated circuit and a method of manufacturing an integrated circuit |
JP3490987B2 (ja) * | 2001-07-19 | 2004-01-26 | 沖電気工業株式会社 | 半導体パッケージおよびその製造方法 |
JP4099673B2 (ja) * | 2004-12-21 | 2008-06-11 | セイコーエプソン株式会社 | 半導体装置 |
US7999379B2 (en) * | 2005-02-25 | 2011-08-16 | Tessera, Inc. | Microelectronic assemblies having compliancy |
TWI310983B (en) * | 2006-10-24 | 2009-06-11 | Au Optronics Corp | Integrated circuit structure, display module, and inspection method thereof |
US7749886B2 (en) * | 2006-12-20 | 2010-07-06 | Tessera, Inc. | Microelectronic assemblies having compliancy and methods therefor |
US8045333B2 (en) * | 2008-01-14 | 2011-10-25 | Rosemount Inc. | Intrinsically safe compliant circuit element spacing |
TWI429000B (zh) * | 2010-07-08 | 2014-03-01 | Novatek Microelectronics Corp | 晶片線路扇出方法及薄膜晶片裝置 |
US9691686B2 (en) | 2014-05-28 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact pad for semiconductor device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3871015A (en) * | 1969-08-14 | 1975-03-11 | Ibm | Flip chip module with non-uniform connector joints |
JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
JPS601968A (ja) * | 1983-06-17 | 1985-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPS6031244A (ja) * | 1983-08-01 | 1985-02-18 | Oki Electric Ind Co Ltd | 半導体装置 |
JPS6286737A (ja) * | 1985-10-11 | 1987-04-21 | Seiko Epson Corp | フエイスダウンボンデイング用基板 |
JPS6395639A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | テ−プキヤリア |
JP2623578B2 (ja) * | 1987-07-14 | 1997-06-25 | 日本電気株式会社 | 半導体集積回路装置 |
JPH01319957A (ja) * | 1988-06-21 | 1989-12-26 | Nec Corp | 集積回路 |
JPH03126237A (ja) * | 1989-10-12 | 1991-05-29 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法 |
JPH0574852A (ja) * | 1991-09-17 | 1993-03-26 | Nec Corp | 半導体装置 |
US5186383A (en) * | 1991-10-02 | 1993-02-16 | Motorola, Inc. | Method for forming solder bump interconnections to a solder-plated circuit trace |
US5198963A (en) * | 1991-11-21 | 1993-03-30 | Motorola, Inc. | Multiple integrated circuit module which simplifies handling and testing |
US5400950A (en) * | 1994-02-22 | 1995-03-28 | Delco Electronics Corporation | Method for controlling solder bump height for flip chip integrated circuit devices |
-
1993
- 1993-04-08 JP JP08220793A patent/JP3269171B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-02 TW TW083102942A patent/TW301793B/zh not_active IP Right Cessation
- 1994-04-04 US US08/351,383 patent/US5563445A/en not_active Expired - Lifetime
- 1994-04-04 CN CN94190177A patent/CN1047470C/zh not_active Expired - Lifetime
- 1994-04-04 EP EP94910595A patent/EP0645806B1/en not_active Expired - Lifetime
- 1994-04-04 KR KR1019940704091A patent/KR100296834B1/ko not_active IP Right Cessation
- 1994-04-04 DE DE69433543T patent/DE69433543T2/de not_active Expired - Lifetime
- 1994-04-04 WO PCT/JP1994/000551 patent/WO1994024698A1/ja active IP Right Grant
-
1998
- 1998-12-28 HK HK98115925A patent/HK1014612A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0645806B1 (en) | 2004-02-11 |
TW301793B (ja) | 1997-04-01 |
KR950701769A (ko) | 1995-04-28 |
WO1994024698A1 (en) | 1994-10-27 |
CN1047470C (zh) | 1999-12-15 |
CN1104415A (zh) | 1995-06-28 |
EP0645806A1 (en) | 1995-03-29 |
DE69433543T2 (de) | 2004-12-23 |
HK1014612A1 (en) | 1999-09-30 |
EP0645806A4 (en) | 1995-10-11 |
JPH06295939A (ja) | 1994-10-21 |
US5563445A (en) | 1996-10-08 |
DE69433543D1 (de) | 2004-03-18 |
KR100296834B1 (ko) | 2001-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3269171B2 (ja) | 半導体装置およびそれを有した時計 | |
JP4058642B2 (ja) | 半導体装置 | |
US7018871B2 (en) | Solder masks for use on carrier substrates, carrier substrates and semiconductor device assemblies including such solder masks, and methods | |
JP3238004B2 (ja) | 半導体装置の製造方法 | |
JPH0669275A (ja) | 半導体装置 | |
JP2007305881A (ja) | テープキャリアおよび半導体装置並びに半導体モジュール装置 | |
JP2000077563A (ja) | 半導体装置およびその製造方法 | |
JP3314757B2 (ja) | 半導体回路装置の製造方法 | |
JPH0794551A (ja) | 半導体装置 | |
KR20050023930A (ko) | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 | |
KR20020065705A (ko) | 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지 | |
JP3529915B2 (ja) | リードフレーム部材及びその製造方法 | |
JP4506168B2 (ja) | 半導体装置およびその実装構造 | |
JP3280243B2 (ja) | Bga型半導体装置の製造方法 | |
KR100541397B1 (ko) | 절연된 더미 솔더 볼을 갖는 비지에이 패키지 | |
JP3258564B2 (ja) | 半導体装置およびその製造方法 | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JP3271500B2 (ja) | 半導体装置 | |
JP2993480B2 (ja) | 半導体装置 | |
KR100247909B1 (ko) | 반도체장치 | |
JPH04291737A (ja) | Tabフィルムキャリアテープ | |
JPH03255655A (ja) | 半導体装置 | |
JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
JPH06291221A (ja) | 半導体装置及びその製造方法 | |
JP2001094031A (ja) | 無線周波数タグ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100118 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 12 |