JP2795046B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP2795046B2 JP2795046B2 JP4107168A JP10716892A JP2795046B2 JP 2795046 B2 JP2795046 B2 JP 2795046B2 JP 4107168 A JP4107168 A JP 4107168A JP 10716892 A JP10716892 A JP 10716892A JP 2795046 B2 JP2795046 B2 JP 2795046B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- output
- output buffer
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にMOSトランジスタにより構成される半導体集
積回路のTTLコンパチブルの出力バッファ回路に関す
る。
し、特にMOSトランジスタにより構成される半導体集
積回路のTTLコンパチブルの出力バッファ回路に関す
る。
【0002】
【従来の技術】従来のこの種の出力バッファ回路は、大
別して2つの方式のものが用いられていた。第一の方式
は、図2に示すように、Pチャンネル形MOSトランジ
スタP1とNチャンネル形MOSトランジスタN1とで
構成されるCMOSインバータ回路である。このインバ
ータ回路1は、回路構成が簡単で、製造プロセス変動や
電源電圧変動等に対し影響されにくく動作が安定してお
り、広く用いられている。しかし、出力振幅は、電源電
圧VCから接地電位VSまで変化するので特に高速動作
の場合に、スイッチングノイズが大きくなるという問題
点がある。
別して2つの方式のものが用いられていた。第一の方式
は、図2に示すように、Pチャンネル形MOSトランジ
スタP1とNチャンネル形MOSトランジスタN1とで
構成されるCMOSインバータ回路である。このインバ
ータ回路1は、回路構成が簡単で、製造プロセス変動や
電源電圧変動等に対し影響されにくく動作が安定してお
り、広く用いられている。しかし、出力振幅は、電源電
圧VCから接地電位VSまで変化するので特に高速動作
の場合に、スイッチングノイズが大きくなるという問題
点がある。
【0003】この改善策として、図3に示す第二の方式
の回路も広く用いられている。図2に示すCMOSイン
バータ回路との基本的な相違点は、インバータ回路1に
Nチャンネル形MOSトランジスタN2,N3からなる
出力回路2を付加したことである。その動作は、出力O
のレベルのロウからハイへの引上げをNチャンネル形M
OSトランジスタN2により行ない、出力Oのレベルの
ハイからロウへの引下げは、CMOSインバータ回路と
同様に、Nチャンネル形MOSトランジスタN3により
行なう。
の回路も広く用いられている。図2に示すCMOSイン
バータ回路との基本的な相違点は、インバータ回路1に
Nチャンネル形MOSトランジスタN2,N3からなる
出力回路2を付加したことである。その動作は、出力O
のレベルのロウからハイへの引上げをNチャンネル形M
OSトランジスタN2により行ない、出力Oのレベルの
ハイからロウへの引下げは、CMOSインバータ回路と
同様に、Nチャンネル形MOSトランジスタN3により
行なう。
【0004】図4に示す第二の方式の出力バッファ回路
は、出力Oのハイレベル値を低減することにより、スイ
ッチングノイズを抑圧することである。一方、TTLコ
ンパチブルを達成するためのTTLインタフェースの規
格は、出力信号のハイレベル値VOHが2.4V以上で
ある。したがって、Nチャンネル形MOSトランジスタ
N2のしきい値VTNが増加した場合、上記第二の方式
の出力バッファ回路の出力信号のハイレベル値VOHが
上記規格を満足しない可能性がある。
は、出力Oのハイレベル値を低減することにより、スイ
ッチングノイズを抑圧することである。一方、TTLコ
ンパチブルを達成するためのTTLインタフェースの規
格は、出力信号のハイレベル値VOHが2.4V以上で
ある。したがって、Nチャンネル形MOSトランジスタ
N2のしきい値VTNが増加した場合、上記第二の方式
の出力バッファ回路の出力信号のハイレベル値VOHが
上記規格を満足しない可能性がある。
【0005】上記出力信号のハイレベル値VOHは次式
で表される。
で表される。
【0006】VOH=VC−VTN 通常、Nチャンネル形MOSトランジスタN2のソース
とPウエル電位が最低電位、すなわち接地電位VSの場
合は、しきい値電圧VTNは0.8V程度である。しか
し、出力レベルがハイレベル、すなわち、Nチャンネル
形MOSトランジスタN2のソース電位が電源電圧VC
近くまで上昇すると、しきい値電圧VTNも上昇し、
2.0V程度に達する。ここで、電源電圧VCが4.5
Vととすると、出力信号のハイレベル値VOHは2.5
Vととなり、上記規格に対しマージンがなくなるという
ものであった。
とPウエル電位が最低電位、すなわち接地電位VSの場
合は、しきい値電圧VTNは0.8V程度である。しか
し、出力レベルがハイレベル、すなわち、Nチャンネル
形MOSトランジスタN2のソース電位が電源電圧VC
近くまで上昇すると、しきい値電圧VTNも上昇し、
2.0V程度に達する。ここで、電源電圧VCが4.5
Vととすると、出力信号のハイレベル値VOHは2.5
Vととなり、上記規格に対しマージンがなくなるという
ものであった。
【0007】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、出力信号のハイレベル値が製造プロセス
上変動が大きいトランジスタのしきい値に依存している
ので、しきい値の変化によりTTLコンパチブルを達成
するためのTTLインタフェース規格における出力信号
のハイレベル値を満足しない可能性があるという欠点が
あった。
ッファ回路は、出力信号のハイレベル値が製造プロセス
上変動が大きいトランジスタのしきい値に依存している
ので、しきい値の変化によりTTLコンパチブルを達成
するためのTTLインタフェース規格における出力信号
のハイレベル値を満足しない可能性があるという欠点が
あった。
【0008】
【課題を解決するための手段】本発明の出力バッファ回
路は、第一の電源と第二の電源との間に直列接続されこ
の直列接続点から入力信号の反転信号を出力しそれぞれ
第一および第二の導電型の第一および第二のMOSトラ
ジスタから成るCMOSインバータ回路と、前記第一お
よび第二の電源との間に直列接続されこの直列接続点を
出力端子としそれぞれ前記第二の導電型のゲートに前記
反転信号が接続された第三のMOSトラジスタとゲート
に前記入力信号が接続された第四のMOSトランジスタ
とから成る出力回路とを有する出力バッファ回路におい
て、前記第一の電源に接続され前記第一の電源の電位か
ら予め定めた電圧を低減したクランプ電圧を発生する電
圧降下回路と、前記入力信号により制御され前記クラン
プ電圧を前記出力端子に接続するスイッチ回路とを有す
るクランプ回路を備えて構成されている。
路は、第一の電源と第二の電源との間に直列接続されこ
の直列接続点から入力信号の反転信号を出力しそれぞれ
第一および第二の導電型の第一および第二のMOSトラ
ジスタから成るCMOSインバータ回路と、前記第一お
よび第二の電源との間に直列接続されこの直列接続点を
出力端子としそれぞれ前記第二の導電型のゲートに前記
反転信号が接続された第三のMOSトラジスタとゲート
に前記入力信号が接続された第四のMOSトランジスタ
とから成る出力回路とを有する出力バッファ回路におい
て、前記第一の電源に接続され前記第一の電源の電位か
ら予め定めた電圧を低減したクランプ電圧を発生する電
圧降下回路と、前記入力信号により制御され前記クラン
プ電圧を前記出力端子に接続するスイッチ回路とを有す
るクランプ回路を備えて構成されている。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0010】図1は本発明の出力バッファ回路の一実施
例を示す回路図である。
例を示す回路図である。
【0011】本実施例の出力バッファ回路は、図1に示
すように、従来例と同様のPチャンネル形MOSトラン
ジスタP1とNチャンネル形MOSトランジスタN1と
で構成されるインバータ回路1と、Nチャンネル形MO
SトランジスタN2,N3からなる出力回路2とに加え
て、電源VCに対し順方向に接続したダイオードD1,
D2から成る電圧降下回路31と入力信号がゲートに接
続されたPチャンネル形MOSトランジスタP2とから
成るスイッチ回路32とを有する出力レベルのクランプ
回路3を備えて構成されている。
すように、従来例と同様のPチャンネル形MOSトラン
ジスタP1とNチャンネル形MOSトランジスタN1と
で構成されるインバータ回路1と、Nチャンネル形MO
SトランジスタN2,N3からなる出力回路2とに加え
て、電源VCに対し順方向に接続したダイオードD1,
D2から成る電圧降下回路31と入力信号がゲートに接
続されたPチャンネル形MOSトランジスタP2とから
成るスイッチ回路32とを有する出力レベルのクランプ
回路3を備えて構成されている。
【0012】次に、本実施例の動作について説明する。
【0013】まず、入力信号INがハイレベルからロウ
レベルに変化した場合について説明する。この場合、イ
ンバータ回路1のNチャンネル形MOSトランジスタN
1と出力回路2のNチャンネル形MOSトランジスタN
3とは遮断状態となる。同時に、インバータ回路1のP
チャンネル形MOSトランジスタP1が導通状態となる
ため、出力回路2のNチャンネル形MOSトランジスタ
N2のゲート電位は電源電圧VCの電位まで引上げられ
る。この結果、Nチャンネル形MOSトランジスタN2
は導通状態となり、出力信号Oのレベルを上昇させる。
同時に入力信号により、クランプ回路3のスイッチ回路
32であるPチャンネル形MOSトランジスタP2が導
通状態となり、出力Oのハイレベル値VOHをダイオー
ドD2のカソード側の電位であるクランプ電圧VDに保
持する。
レベルに変化した場合について説明する。この場合、イ
ンバータ回路1のNチャンネル形MOSトランジスタN
1と出力回路2のNチャンネル形MOSトランジスタN
3とは遮断状態となる。同時に、インバータ回路1のP
チャンネル形MOSトランジスタP1が導通状態となる
ため、出力回路2のNチャンネル形MOSトランジスタ
N2のゲート電位は電源電圧VCの電位まで引上げられ
る。この結果、Nチャンネル形MOSトランジスタN2
は導通状態となり、出力信号Oのレベルを上昇させる。
同時に入力信号により、クランプ回路3のスイッチ回路
32であるPチャンネル形MOSトランジスタP2が導
通状態となり、出力Oのハイレベル値VOHをダイオー
ドD2のカソード側の電位であるクランプ電圧VDに保
持する。
【0014】クランプ回路3の電圧降下回路31のダイ
オードD1,D2の順方向電圧をVFとすると、ダイオ
ードD2のカソード側の電位すなわちクランプ電圧VD
は次のようになる。
オードD1,D2の順方向電圧をVFとすると、ダイオ
ードD2のカソード側の電位すなわちクランプ電圧VD
は次のようになる。
【0015】VD=VC−2VF 通常、ダイオードの順方向電圧VFは0.8Vであるか
ら、電源電圧VCが4.5Vのときは、出力Oのハイレ
ベル値VOHは上記のようにクランプ電圧VDと等しい
ので、次式のようになる。
ら、電源電圧VCが4.5Vのときは、出力Oのハイレ
ベル値VOHは上記のようにクランプ電圧VDと等しい
ので、次式のようになる。
【0016】 VOH=VD=VC−2VF=4.5−2×0.8=2.9V 周知のように、ダイオードの順方向電圧VFは製造プロ
セス変動に殆ど無関係であり安定であるので、出力Oの
ハイレベル値VOHのレベルを安定に保持することがで
きる。
セス変動に殆ど無関係であり安定であるので、出力Oの
ハイレベル値VOHのレベルを安定に保持することがで
きる。
【0017】次に、入力信号INがロウレベルからハイ
レベルに変化した場合は、クランプ回路3のスイッチ回
路32のPチャンネル形MOSトランジスタP2は遮断
状態となる。したがって、電圧降下回路31からの不要
な電流は遮断され、出力回路2のNチャンネル形MOS
トランジスタN3に流れ込むことはないので、出力信号
Oのロウレベル値が上昇するということはない。
レベルに変化した場合は、クランプ回路3のスイッチ回
路32のPチャンネル形MOSトランジスタP2は遮断
状態となる。したがって、電圧降下回路31からの不要
な電流は遮断され、出力回路2のNチャンネル形MOS
トランジスタN3に流れ込むことはないので、出力信号
Oのロウレベル値が上昇するということはない。
【0018】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【0019】たとえば、電圧降下回路のダイオードの代
りに、ダイオード接続したMOSトランジスタを用いる
ことも本発明の主旨を逸脱しない限り適用できることは
勿論である。
りに、ダイオード接続したMOSトランジスタを用いる
ことも本発明の主旨を逸脱しない限り適用できることは
勿論である。
【0020】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、電源電位から設定電圧を低減したクランプ
電圧を発生する電圧降下回路と、入力信号により制御さ
れ上記クランプ電圧を出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることにより、半導体集
積回路の製造プロセスの変動に影響されずに出力信号の
ハイレベル値を安定化することができるという効果があ
る。
ファ回路は、電源電位から設定電圧を低減したクランプ
電圧を発生する電圧降下回路と、入力信号により制御さ
れ上記クランプ電圧を出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることにより、半導体集
積回路の製造プロセスの変動に影響されずに出力信号の
ハイレベル値を安定化することができるという効果があ
る。
【図1】本発明の出力バッファ回路の一実施例を示す回
路図である。
路図である。
【図2】従来の出力バッファ回路の第一の例を示す回路
図である。
図である。
【図3】従来の出力バッファ回路の第二の例を示す回路
図である。
図である。
1 イバータ回路 2 出力回路 3 クランプ回路 31 電圧降下回路 32 スイッチ回路
Claims (2)
- 【請求項1】 第一の電源と第二の電源との間に直列接
続されこの直列接続点から入力信号の反転信号を出力し
それぞれ第一および第二の導電型の第一および第二のM
OSトラジスタから成るCMOSインバータ回路と、前
記第一および第二の電源との間に直列接続されこの直列
接続点を出力端子としそれぞれ前記第二の導電型のゲー
トに前記反転信号が接続された第三のMOSトラジスタ
とゲートに前記入力信号が接続された第四のMOSトラ
ンジスタとから成る出力回路とを有する出力バッファ回
路において、前記第一の電源に接続され前記第一の電源
の電位から予め定めた電圧を低減したクランプ電圧を発
生する電圧降下回路と、前記入力信号により制御され前
記クランプ電圧を前記出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることを特徴とする出力
バッファ回路。 - 【請求項2】 前記電圧降下回路が前記第一の電源に対
し順方向に接続したダイオードを備え、前記スイッチ回
路が前記第一の導電型のMOSトランジスタを備えるこ
とを特徴とする請求項1記載の出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4107168A JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4107168A JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06196996A JPH06196996A (ja) | 1994-07-15 |
JP2795046B2 true JP2795046B2 (ja) | 1998-09-10 |
Family
ID=14452212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4107168A Expired - Fee Related JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2795046B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02163092A (ja) * | 1988-12-16 | 1990-06-22 | Showa Denko Kk | 糖化合物の製造法 |
KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
KR100613049B1 (ko) * | 1999-12-28 | 2006-08-16 | 주식회사 하이닉스반도체 | 워드라인 전압 부스팅 회로 |
CN110174603A (zh) * | 2019-05-13 | 2019-08-27 | 上海交通大学 | 功率半导体器件导通压降的在线测量电路 |
-
1992
- 1992-04-27 JP JP4107168A patent/JP2795046B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06196996A (ja) | 1994-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5661414A (en) | Output circuit for use in a semiconductor integrated circuit | |
US5742183A (en) | Level shift semiconductor device | |
US6064227A (en) | Output buffer circuit having low breakdown voltage | |
JP2758259B2 (ja) | バッファ回路 | |
US6194920B1 (en) | Semiconductor circuit | |
US6791391B2 (en) | Level shifting circuit | |
EP0847623B1 (en) | Output buffer incorporating shared intermediate nodes | |
US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
KR920005354B1 (ko) | 출력회로 | |
US4267501A (en) | NMOS Voltage reference generator | |
US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
US5864245A (en) | Output circuit with overvoltage protection | |
JP2795046B2 (ja) | 出力バッファ回路 | |
KR100241201B1 (ko) | 버스홀드회로 | |
US5280204A (en) | ECI compatible CMOS off-chip driver using feedback to set output levels | |
EP0448269A2 (en) | Interface circuit provided between a compound semiconductor logic circuit and a bipolar transistor circuit | |
US5218244A (en) | Logic level converter circuit | |
US7737734B1 (en) | Adaptive output driver | |
EP0284936A2 (en) | TTL-compatible cell for CMOS integrated circuits | |
US5361004A (en) | TTL-CMOS output stage for an integrated circuit | |
US20240250676A1 (en) | Output circuit | |
KR100350820B1 (ko) | 넓은전원범위에서동작하기에적합한 저전압BiCMOS디지털지연체인 | |
KR940006507B1 (ko) | 출력버퍼회로 | |
JP3682801B2 (ja) | スイッチ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
|
LAPS | Cancellation because of no payment of annual fees |