JPH09283643A - 半導体装置および半導体装置の製造法 - Google Patents
半導体装置および半導体装置の製造法Info
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- JPH09283643A JPH09283643A JP8097885A JP9788596A JPH09283643A JP H09283643 A JPH09283643 A JP H09283643A JP 8097885 A JP8097885 A JP 8097885A JP 9788596 A JP9788596 A JP 9788596A JP H09283643 A JPH09283643 A JP H09283643A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】動作速度を高速化することができ、しかも導電
層を薄くすることによって微細化が容易な半導体装置お
よび半導体装置の製造方法の提供を目的とする。 【解決手段】 フローティングゲート14およびその上
に設けたコントロールゲート17を備えたメモリセル7
と、セレクトゲート21を備えたセレクトトランジスタ
8と、高耐圧トランジスタ9およびロジックトランジス
タ10を備えており、前記コントロールゲート17、セ
レクトゲート21、さらに高耐圧トランジスタ9および
ロジックトランジスタ10の各ゲートの表面がそれぞれ
シリサイド化されている半導体装置。
層を薄くすることによって微細化が容易な半導体装置お
よび半導体装置の製造方法の提供を目的とする。 【解決手段】 フローティングゲート14およびその上
に設けたコントロールゲート17を備えたメモリセル7
と、セレクトゲート21を備えたセレクトトランジスタ
8と、高耐圧トランジスタ9およびロジックトランジス
タ10を備えており、前記コントロールゲート17、セ
レクトゲート21、さらに高耐圧トランジスタ9および
ロジックトランジスタ10の各ゲートの表面がそれぞれ
シリサイド化されている半導体装置。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造法に関し、特に多層構造の導電層を有す
る半導体装置および半導体装置の製造法に関する。
導体装置の製造法に関し、特に多層構造の導電層を有す
る半導体装置および半導体装置の製造法に関する。
【0002】
【従来の技術】EPROMやEEPROMのような不揮
発性メモリでは、フローティングゲートを第1層とし、
コントロールゲートを第2層で構成する多層構造として
いる。フローティングゲート、コントロールゲートは導
電性を有しており、ポリシリコン(不純物を含む多結晶
シリコン)によって形成されている。これらの層は上記
の各ゲートの他、セレクトトランジスタ、高耐圧トラン
ジスタ、ロジックトランジスタなどの周辺回路のゲート
にも用いられる。
発性メモリでは、フローティングゲートを第1層とし、
コントロールゲートを第2層で構成する多層構造として
いる。フローティングゲート、コントロールゲートは導
電性を有しており、ポリシリコン(不純物を含む多結晶
シリコン)によって形成されている。これらの層は上記
の各ゲートの他、セレクトトランジスタ、高耐圧トラン
ジスタ、ロジックトランジスタなどの周辺回路のゲート
にも用いられる。
【0003】一方、線幅や回路単位を微細化したロジッ
ク集積回路(ROGIC・IC)を備えた半導体装置で
は、シリサイド化技術を採用して動作速度の高速化を図
ることが行われている。たとえばゲート、電極などの抵
抗を、ポリサイドやサリサイドなどのシリサイド技術に
より減少させ、動作速度を高速化している。
ク集積回路(ROGIC・IC)を備えた半導体装置で
は、シリサイド化技術を採用して動作速度の高速化を図
ることが行われている。たとえばゲート、電極などの抵
抗を、ポリサイドやサリサイドなどのシリサイド技術に
より減少させ、動作速度を高速化している。
【0004】
【発明が解決しようとする課題】前述のフローティング
ゲートを備えた不揮発性メモリ(FLOATOX構造の
メモリ)は、従来の使用方法ではそれほど大きい動作速
度は要求されず、高速化することはそれほど重要でな
い。しかしロジック混載のメモリなどでは、ロジック回
路や周辺回路、さらにメモリの動作速度の高速化が望ま
れる。そのため線幅やセル単位の微細化が要求される。
また消費電力のためにも微細化が望ましい。
ゲートを備えた不揮発性メモリ(FLOATOX構造の
メモリ)は、従来の使用方法ではそれほど大きい動作速
度は要求されず、高速化することはそれほど重要でな
い。しかしロジック混載のメモリなどでは、ロジック回
路や周辺回路、さらにメモリの動作速度の高速化が望ま
れる。そのため線幅やセル単位の微細化が要求される。
また消費電力のためにも微細化が望ましい。
【0005】ところが従来の多層構造の半導体装置で用
いられているポリシリコンのゲートは金属などに比べて
比抵抗が大きく、抵抗を下げるにはある程度の厚さが必
要である。すなわち、抵抗を下げるため、ポリシリコン
にリン等をドーピングして濃度を高めるが、ゲートが薄
い場合、突き抜けが発生してしまう。
いられているポリシリコンのゲートは金属などに比べて
比抵抗が大きく、抵抗を下げるにはある程度の厚さが必
要である。すなわち、抵抗を下げるため、ポリシリコン
にリン等をドーピングして濃度を高めるが、ゲートが薄
い場合、突き抜けが発生してしまう。
【0006】したがって従来、ポリシリコンのゲートの
層の厚さは、約4000オングストローム程度にしてお
く必要がある。そのため線幅などを微細化しても、周辺
回路の動作速度を高速化することができない。
層の厚さは、約4000オングストローム程度にしてお
く必要がある。そのため線幅などを微細化しても、周辺
回路の動作速度を高速化することができない。
【0007】また多層の部分とウエハー表面との段差が
大きいため、層間膜が平坦にならない。そのため細いア
ルミニウム線を接続するときに断線し易くなり、微細化
するが困難である。特に、多層構造の場合は、単層に比
べてウエハー表面との段差がより大きくなり、微細化は
さらに難しい。
大きいため、層間膜が平坦にならない。そのため細いア
ルミニウム線を接続するときに断線し易くなり、微細化
するが困難である。特に、多層構造の場合は、単層に比
べてウエハー表面との段差がより大きくなり、微細化は
さらに難しい。
【0008】そこで本発明は、動作速度を高速化するこ
とができ、しかも導電層を薄くすることによって微細化
が容易な半導体装置および半導体装置の製造方法の提供
を目的とする。
とができ、しかも導電層を薄くすることによって微細化
が容易な半導体装置および半導体装置の製造方法の提供
を目的とする。
【0009】
【課題を解決するための手段】請求項1に係る半導体装
置は、半導体基板表面に設けられており、当該半導体基
板表面から突出して位置する多層構造の導電層、を有す
る半導体基板において、導電層は、シリサイド化された
部分を備えて構成されている、ことを特徴としている。
置は、半導体基板表面に設けられており、当該半導体基
板表面から突出して位置する多層構造の導電層、を有す
る半導体基板において、導電層は、シリサイド化された
部分を備えて構成されている、ことを特徴としている。
【0010】請求項2に係る半導体装置は、請求項1に
係る半導体装置において、前記導電層の表面がシリサイ
ド化されている、ことを特徴としている。
係る半導体装置において、前記導電層の表面がシリサイ
ド化されている、ことを特徴としている。
【0011】請求項3に係る半導体装置は、請求項2に
係る半導体装置において、前記導電層は、フローティン
グゲートおよびその上部に位置するコントロールゲート
として構成されており、コントロールゲートの表面がシ
リサイド化されている、ことを特徴としている。
係る半導体装置において、前記導電層は、フローティン
グゲートおよびその上部に位置するコントロールゲート
として構成されており、コントロールゲートの表面がシ
リサイド化されている、ことを特徴としている。
【0012】請求項4に係る半導体装置の製造方法は、
半導体基板上に、所定のパターンで多層構造の導電層を
形成するステップ、前記導電層を覆って金属膜を形成す
るステップ、前記金属膜と接している前記導電層の表面
をシリサイド化するステップ、前記金属膜を除去するス
テップ、を備えたことを特徴としている。
半導体基板上に、所定のパターンで多層構造の導電層を
形成するステップ、前記導電層を覆って金属膜を形成す
るステップ、前記金属膜と接している前記導電層の表面
をシリサイド化するステップ、前記金属膜を除去するス
テップ、を備えたことを特徴としている。
【0013】
【発明の効果】請求項1に係る半導体装置においては、
半導体基板表面から突出して位置する多層構造の導電層
は、シリサイド化された部分を備えて構成されている。
半導体基板表面から突出して位置する多層構造の導電層
は、シリサイド化された部分を備えて構成されている。
【0014】したがって、導電層の電気抵抗を小さくす
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【0015】請求項2に係る半導体装置においては、導
電層の表面がシリサイド化されている。したがって、導
電層の電気抵抗を小さくすることができ、動作速度を高
速化することができる。また抵抗が小さいため、導電層
を薄くすることができる。したがって半導体基板表面と
の間が平滑になり、線幅などの微細化が容易である。
電層の表面がシリサイド化されている。したがって、導
電層の電気抵抗を小さくすることができ、動作速度を高
速化することができる。また抵抗が小さいため、導電層
を薄くすることができる。したがって半導体基板表面と
の間が平滑になり、線幅などの微細化が容易である。
【0016】請求項3に係る半導体装置においては、導
電層は、フローティングゲートおよびその上部に位置す
るコントロールゲートとして構成されている。そして、
コントロールゲートの表面がシリサイド化されている。
電層は、フローティングゲートおよびその上部に位置す
るコントロールゲートとして構成されている。そして、
コントロールゲートの表面がシリサイド化されている。
【0017】したがって、コントロールゲートの電気抵
抗を小さくすることができ、動作速度を高速化すること
ができる。また抵抗が小さいため、フローティングゲー
トおよびコントロールゲートを薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
抗を小さくすることができ、動作速度を高速化すること
ができる。また抵抗が小さいため、フローティングゲー
トおよびコントロールゲートを薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【0018】請求項4に係る半導体装置の製造方法にお
いては、半導体基板上に、所定のパターンで多層構造の
導電層を形成し、導電層を覆って金属膜を形成する。そ
して、金属膜と接している導電層の表面をシリサイド化
し、金属膜を除去する。
いては、半導体基板上に、所定のパターンで多層構造の
導電層を形成し、導電層を覆って金属膜を形成する。そ
して、金属膜と接している導電層の表面をシリサイド化
し、金属膜を除去する。
【0019】したがって、導電層の電気抵抗を小さくす
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
ることができ、動作速度を高速化することができる。ま
た抵抗が小さいため、導電層を薄くすることができる。
したがって半導体基板表面との間が平滑になり、線幅な
どの微細化が容易である。
【0020】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造法の一実施形態を図面に基づいて説明する。図1
は本発明に係る半導体装置の一実施形態を模式的に示す
拡大断面図であり、図2はその製造工程を示す工程図で
ある。なお以下の実施の形態では、ロジック混載の不揮
発性のメモリに適用する場合について説明しているが、
本発明はこれらに限定されるものではなく、他の半導体
装置にも適用することができる。
の製造法の一実施形態を図面に基づいて説明する。図1
は本発明に係る半導体装置の一実施形態を模式的に示す
拡大断面図であり、図2はその製造工程を示す工程図で
ある。なお以下の実施の形態では、ロジック混載の不揮
発性のメモリに適用する場合について説明しているが、
本発明はこれらに限定されるものではなく、他の半導体
装置にも適用することができる。
【0021】図1において符号1は単結晶のp形シリコ
ンからなる基材であり、一般的にはシリコンウエハーで
ある。基材1の表面には、公知のLOCOS法などによ
って形成されたフィールド酸化膜2が分離領域として設
けられている。各分離領域の間の素子形成領域3、4、
5の表面には、ゲート酸化膜6が設けられている。
ンからなる基材であり、一般的にはシリコンウエハーで
ある。基材1の表面には、公知のLOCOS法などによ
って形成されたフィールド酸化膜2が分離領域として設
けられている。各分離領域の間の素子形成領域3、4、
5の表面には、ゲート酸化膜6が設けられている。
【0022】図1における左端の素子形成領域3には、
メモリセル7と、そのメモリセル用のセレクトトランジ
スタ8とが形成されている。中央の素子形成領域4には
高耐圧トランジスタ9が、右端(図1では下段)の素子
形成領域5にはロジックトランジスタ10がそれぞれ形
成されている。
メモリセル7と、そのメモリセル用のセレクトトランジ
スタ8とが形成されている。中央の素子形成領域4には
高耐圧トランジスタ9が、右端(図1では下段)の素子
形成領域5にはロジックトランジスタ10がそれぞれ形
成されている。
【0023】メモリセル7のゲート酸化膜6には、その
厚さを減じたトンネル酸化膜11が設けられている。そ
のトンネル酸化膜11を含む所定の範囲の裏面側、すな
わち基材1の内部側には、n- 化した第1のメモリセル
拡散層12が設けられている。さらにそのメモリセル拡
散層12と所定の間隔をあけて、第2のメモリセル拡散
層13が設けられている。
厚さを減じたトンネル酸化膜11が設けられている。そ
のトンネル酸化膜11を含む所定の範囲の裏面側、すな
わち基材1の内部側には、n- 化した第1のメモリセル
拡散層12が設けられている。さらにそのメモリセル拡
散層12と所定の間隔をあけて、第2のメモリセル拡散
層13が設けられている。
【0024】他方、ゲート酸化膜6の表面側には、トン
ネル酸化膜11を含む所定の範囲に形成したポリシリコ
ンの層からなるフローティングゲート14が設けられて
いる。さらにフローティングゲート14の表面には、絶
縁用のONO膜15が形成されている。ONO膜15は
フローティングゲート14の側面にも形成されている。
ONO膜15の表面および側面の上には、ポリシリコン
からなるコントロールゲート17が形成されている。コ
ントロールゲート17の周囲には、サイドウオール19
が設けられている。
ネル酸化膜11を含む所定の範囲に形成したポリシリコ
ンの層からなるフローティングゲート14が設けられて
いる。さらにフローティングゲート14の表面には、絶
縁用のONO膜15が形成されている。ONO膜15は
フローティングゲート14の側面にも形成されている。
ONO膜15の表面および側面の上には、ポリシリコン
からなるコントロールゲート17が形成されている。コ
ントロールゲート17の周囲には、サイドウオール19
が設けられている。
【0025】さらにコントロールゲート17の上面に
は、この半導体装置の特徴であるシリサイド層20が設
けられている。すなわちコントロールゲート17全体で
見れば、ポリシリコンとシリサイドの積層構造、すなわ
ちポリサイド構造となっている。このシリサイド層20
の金属成分は、半導体装置の目的や下地となるポリシリ
コンの組成に応じて選択することができる。金属成分と
しては、たとえばチタン(Ti)、タングステン
(W)、モリブデン(Mo)、白金(Pt)などがあ
る。なお不揮発性のメモリの動作速度を上げるためのシ
リサイド用には、チタンが好ましい。
は、この半導体装置の特徴であるシリサイド層20が設
けられている。すなわちコントロールゲート17全体で
見れば、ポリシリコンとシリサイドの積層構造、すなわ
ちポリサイド構造となっている。このシリサイド層20
の金属成分は、半導体装置の目的や下地となるポリシリ
コンの組成に応じて選択することができる。金属成分と
しては、たとえばチタン(Ti)、タングステン
(W)、モリブデン(Mo)、白金(Pt)などがあ
る。なお不揮発性のメモリの動作速度を上げるためのシ
リサイド用には、チタンが好ましい。
【0026】このようなシリサイド層20はコントロー
ルゲート17の抵抗を低くする働きがある。そのためコ
ントロールゲート17の動作速度、ひいてはフローティ
ングゲート14の動作速度も早くなる。また抵抗が低下
することにより、通常は4000オングストローム程度
必要であるフローティングゲート14およびコントロー
ルゲート17の厚さを、約2000オングストロームと
することができる。
ルゲート17の抵抗を低くする働きがある。そのためコ
ントロールゲート17の動作速度、ひいてはフローティ
ングゲート14の動作速度も早くなる。また抵抗が低下
することにより、通常は4000オングストローム程度
必要であるフローティングゲート14およびコントロー
ルゲート17の厚さを、約2000オングストロームと
することができる。
【0027】このように、フローティングゲート14お
よびコントロールゲート17を薄くすることにより、基
材1との段差が小さくなる。これによって、後工程での
層間膜の平坦化が行いやすくなるので、アルミニウム線
などの形成、微細化も容易になる。
よびコントロールゲート17を薄くすることにより、基
材1との段差が小さくなる。これによって、後工程での
層間膜の平坦化が行いやすくなるので、アルミニウム線
などの形成、微細化も容易になる。
【0028】前述のメモリセルに隣接して設けたセレク
トトランジスタ8は、1層目のポリシリコン層のセレク
トゲート21と、その上のシリサイド層22とを備えて
いる。すなわちこのセレクトトランジスタ8もポリサイ
ド構造としている。セレクトトランジスタ8とメモリセ
ル7との間は、ゲート酸化膜6が除去されており、その
間の基板1中に、n+ 形にされたソース23が形成され
ている。またセレクトトランジスタ8と右側の分離領域
(フィールド酸化膜2)との間もゲート酸化膜6が除去
され、n+ 形にされたドレン24が形成されている。
トトランジスタ8は、1層目のポリシリコン層のセレク
トゲート21と、その上のシリサイド層22とを備えて
いる。すなわちこのセレクトトランジスタ8もポリサイ
ド構造としている。セレクトトランジスタ8とメモリセ
ル7との間は、ゲート酸化膜6が除去されており、その
間の基板1中に、n+ 形にされたソース23が形成され
ている。またセレクトトランジスタ8と右側の分離領域
(フィールド酸化膜2)との間もゲート酸化膜6が除去
され、n+ 形にされたドレン24が形成されている。
【0029】前述の中央の素子形成領域4の高耐圧トラ
ンジスタ9は、ゲート酸化膜6上に形成したポリシリコ
ンからなるゲート25と、そのゲートの表面に形成した
シリサイド層26とを備えている。すなわち、これもポ
リサイド構造を備えている。また、上記と同様のソース
27およびドレン28を備えている。
ンジスタ9は、ゲート酸化膜6上に形成したポリシリコ
ンからなるゲート25と、そのゲートの表面に形成した
シリサイド層26とを備えている。すなわち、これもポ
リサイド構造を備えている。また、上記と同様のソース
27およびドレン28を備えている。
【0030】さらに右端の素子形成領域5に設けたロジ
ックトランジスタ10は、ゲート酸化膜6の上に形成し
たポリシリコンからなるゲート29と、その上に形成し
たシリサイド層30を備えている。これにもソース31
およびドレン32が設けられている。
ックトランジスタ10は、ゲート酸化膜6の上に形成し
たポリシリコンからなるゲート29と、その上に形成し
たシリサイド層30を備えている。これにもソース31
およびドレン32が設けられている。
【0031】なお上記の各メモリ、トランジスタの素子
の上だけでなく、素子形成領域の基板表面にも、チタン
シリサイド層33が形成されている。上記の各トランジ
スタの表面に設けたシリサイド層22、26、30は、
それぞれ各ゲートの抵抗を低くする働きがある。そのた
め通常は4000オングストローム程度必要であるゲー
トの厚さを、約2000オングストロームとすることが
できる。したがって、基材1との段差が小さくなり、後
工程での層間膜の平坦化が行いやすくなるので、アルミ
ニウム線などの形成、微細化も容易になる。
の上だけでなく、素子形成領域の基板表面にも、チタン
シリサイド層33が形成されている。上記の各トランジ
スタの表面に設けたシリサイド層22、26、30は、
それぞれ各ゲートの抵抗を低くする働きがある。そのた
め通常は4000オングストローム程度必要であるゲー
トの厚さを、約2000オングストロームとすることが
できる。したがって、基材1との段差が小さくなり、後
工程での層間膜の平坦化が行いやすくなるので、アルミ
ニウム線などの形成、微細化も容易になる。
【0032】つぎに図2を参照しながら本実施形態にお
ける半導体装置の製造方法を説明する。まず単結晶のp
形シリコンからなる基材(ウエハー)1の表面に、公知
のLOCOS法などによって分離領域となるフィールド
酸化膜2を形成する分離工程(ステップS1)を行う。
各分離領域の間は、素子が形成される素子形成領域3、
4、5である。
ける半導体装置の製造方法を説明する。まず単結晶のp
形シリコンからなる基材(ウエハー)1の表面に、公知
のLOCOS法などによって分離領域となるフィールド
酸化膜2を形成する分離工程(ステップS1)を行う。
各分離領域の間は、素子が形成される素子形成領域3、
4、5である。
【0033】次いで、各素子形成領域の表面を高温で酸
化して、ゲート酸化膜6を形成する。左端の素子形成領
域3には、メモリセルを形成するので、部分的にエッチ
ングして、厚さを減じたトンネル酸化膜11を設ける。
さらに基材1の内部側に、イオン注入してチャネルを生
成し、n- 化した第1および第2のメモリセル拡散層1
2、13を形成する(ステップS2)。
化して、ゲート酸化膜6を形成する。左端の素子形成領
域3には、メモリセルを形成するので、部分的にエッチ
ングして、厚さを減じたトンネル酸化膜11を設ける。
さらに基材1の内部側に、イオン注入してチャネルを生
成し、n- 化した第1および第2のメモリセル拡散層1
2、13を形成する(ステップS2)。
【0034】次に、フィールド酸化膜2の表面にCVD
法などによりポリシリコン層を成長させる。さらに所定
のレジストパターンでマスキングし、エッチングして所
定のパターンの1層目のポリシリコン層を設ける。この
1層目のポリシリコン層により、前述のメモリセル7の
フローティングゲート14を作成する。さらにセレクト
トランジスタ8のセレクトゲート21および高耐圧トラ
ンジスタ9のゲート25を同時に作成する(ステップS
3)。
法などによりポリシリコン層を成長させる。さらに所定
のレジストパターンでマスキングし、エッチングして所
定のパターンの1層目のポリシリコン層を設ける。この
1層目のポリシリコン層により、前述のメモリセル7の
フローティングゲート14を作成する。さらにセレクト
トランジスタ8のセレクトゲート21および高耐圧トラ
ンジスタ9のゲート25を同時に作成する(ステップS
3)。
【0035】この後、各ゲート間の不要な部位のゲート
酸化膜6をエッチングにより除去する。そして、フロー
ティングゲート14の表面に絶縁用のONO膜15を形
成する。ONO膜15はフローティングゲート14の側
面にも形成する。続いて、CVD法などによりポリシリ
コン層を成長させ、レジストパターンでマスキングし、
エッチングして2層目のポリシリコン層を設ける。この
2層目のポリシリコン層により、メモリセル7のコント
ロールゲート17およびロジックトランジスタ10のゲ
ート29を作成する。2層目のポリシリコンを形成した
後、各ゲートの側面に異方エッチングを施して、サイド
ウォール19を形成する(ステップS4)。
酸化膜6をエッチングにより除去する。そして、フロー
ティングゲート14の表面に絶縁用のONO膜15を形
成する。ONO膜15はフローティングゲート14の側
面にも形成する。続いて、CVD法などによりポリシリ
コン層を成長させ、レジストパターンでマスキングし、
エッチングして2層目のポリシリコン層を設ける。この
2層目のポリシリコン層により、メモリセル7のコント
ロールゲート17およびロジックトランジスタ10のゲ
ート29を作成する。2層目のポリシリコンを形成した
後、各ゲートの側面に異方エッチングを施して、サイド
ウォール19を形成する(ステップS4)。
【0036】次にメモリセル7のコントロールゲート1
7の上面および各トランジスタ8、9、10のゲートの
上面に、以下のようにシリサイド法でシリサイド層を形
成する。すなわち、まず全体にチタンなどの金属膜をス
パッタリングにより形成し、800〜1000℃程度で
約数十秒間、アニーリングする。そして、金属原子を約
500〜1500オングストローム程度の深さまで、ポ
リシリコン層内に拡散させる。このときポリシリコンが
露出して金属膜と接している部分のみがシリサイド化さ
れる。そしてウエットエッチングにより、全体の金属膜
を除去すると、上記の各ゲートにシリサイド層が形成さ
れる(ステップS5)。なお、さらに所定の温度でアニ
ーリングして、シリサイドの範囲を制御するようにして
もよい。これにより図1に示すロジック混載タイプの不
揮発性メモリが得られる。
7の上面および各トランジスタ8、9、10のゲートの
上面に、以下のようにシリサイド法でシリサイド層を形
成する。すなわち、まず全体にチタンなどの金属膜をス
パッタリングにより形成し、800〜1000℃程度で
約数十秒間、アニーリングする。そして、金属原子を約
500〜1500オングストローム程度の深さまで、ポ
リシリコン層内に拡散させる。このときポリシリコンが
露出して金属膜と接している部分のみがシリサイド化さ
れる。そしてウエットエッチングにより、全体の金属膜
を除去すると、上記の各ゲートにシリサイド層が形成さ
れる(ステップS5)。なお、さらに所定の温度でアニ
ーリングして、シリサイドの範囲を制御するようにして
もよい。これにより図1に示すロジック混載タイプの不
揮発性メモリが得られる。
【図1】本発明に係る半導体装置の一実施形態を模式的
に示す拡大断面図である。
に示す拡大断面図である。
【図2】図1に示す半導体装置の製造工程の一実施形態
を示す工程図である。
を示す工程図である。
1・・・・・基材 2・・・・・フィールド酸化膜 5・・・・・ゲート酸化膜 7・・・・・メモリセル 8・・・・・セレクトトランジスタ 9・・・・・高耐圧トランジスタ 10・・・・・ロジックトランジスタ 14・・・・・フローティングゲート 17・・・・・コントロールゲート 20・・・・・シリサイド層 21・・・・・セレクトゲート 22・・・・・シリサイド層 25・・・・・ゲート 26・・・・・シリサイド層 29・・・・・ゲート 30・・・・・シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78
Claims (4)
- 【請求項1】半導体基板表面に設けられており、当該半
導体基板表面から突出して位置する多層構造の導電層、
を有する半導体基板において、 導電層は、シリサイド化された部分を備えて構成されて
いる、 ことを特徴とする半導体装置。 - 【請求項2】請求項1に係る半導体装置において、 前記導電層の表面がシリサイド化されている、 ことを特徴とする半導体装置。
- 【請求項3】請求項2に係る半導体装置において、 前記導電層は、フローティングゲートおよびその上部に
位置するコントロールゲートとして構成されており、 コントロールゲートの表面がシリサイド化されている、 ことを特徴とする半導体装置。 - 【請求項4】半導体基板上に、所定のパターンで多層構
造の導電層を形成するステップ、 前記導電層を覆って金属膜を形成するステップ、 前記金属膜と接している前記導電層の表面をシリサイド
化するステップ、 前記金属膜を除去するステップ、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8097885A JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8097885A JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09283643A true JPH09283643A (ja) | 1997-10-31 |
Family
ID=14204212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8097885A Pending JPH09283643A (ja) | 1996-04-19 | 1996-04-19 | 半導体装置および半導体装置の製造法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09283643A (ja) |
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-
1996
- 1996-04-19 JP JP8097885A patent/JPH09283643A/ja active Pending
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