JP3255227B2 - アドレス変換システム - Google Patents
アドレス変換システムInfo
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- JP3255227B2 JP3255227B2 JP34016597A JP34016597A JP3255227B2 JP 3255227 B2 JP3255227 B2 JP 3255227B2 JP 34016597 A JP34016597 A JP 34016597A JP 34016597 A JP34016597 A JP 34016597A JP 3255227 B2 JP3255227 B2 JP 3255227B2
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Description
【0001】
【発明の属する技術分野】本発明は、メモリのアクセス
回路に関し、特にメモリに書き込まれたデータのセキュ
リティのためにアドレス信号変換を行うアドレス変換シ
ステムに関する。
回路に関し、特にメモリに書き込まれたデータのセキュ
リティのためにアドレス信号変換を行うアドレス変換シ
ステムに関する。
【0002】
【従来の技術】図9はアドレス信号変換のための従来例
の構成図である。
の構成図である。
【0003】この例によれば、CPU20のアドレスバ
ス、およびデータバスが変換部21と接続されている。
また、変換部21と外部メモリ22もアドレスバスおよ
びデータバスが接続されている。
ス、およびデータバスが変換部21と接続されている。
また、変換部21と外部メモリ22もアドレスバスおよ
びデータバスが接続されている。
【0004】外部メモリ22には、ホストシステムから
のアドレス信号のアドレスの変換テーブルが書き込まれ
ている。
のアドレス信号のアドレスの変換テーブルが書き込まれ
ている。
【0005】CPU20は、外部メモリ22をアクセス
する前に、変換部21で規定される特定のアドレスから
外部メモリ22に書き込まれているアドレス変換テーブ
ルのアドレスデータを読み出す。読み出されたアドレス
データは自動的に変換部21にあるメモリに書き込ま
れ、CPU20がアクセス可能なアドレスに、一対一に
対応した変換アドレスのデータが書き込まれる。
する前に、変換部21で規定される特定のアドレスから
外部メモリ22に書き込まれているアドレス変換テーブ
ルのアドレスデータを読み出す。読み出されたアドレス
データは自動的に変換部21にあるメモリに書き込ま
れ、CPU20がアクセス可能なアドレスに、一対一に
対応した変換アドレスのデータが書き込まれる。
【0006】CPU20が外部メモリ22にアクセスす
る場合は、変換部21の変換アドレスのテーブルを介し
アドレスの設定を外部メモリ22に対して行う。
る場合は、変換部21の変換アドレスのテーブルを介し
アドレスの設定を外部メモリ22に対して行う。
【0007】
【発明が解決しようとする課題】第1の問題点は、メモ
リのデータが容易に読み出し可能である。その理由は、
メモリのアドレスマッピングとホストシステムのアドレ
スマッピングが一意的に決定されているからである。
リのデータが容易に読み出し可能である。その理由は、
メモリのアドレスマッピングとホストシステムのアドレ
スマッピングが一意的に決定されているからである。
【0008】本発明の目的は、メモリに書き込まれてい
るデータのマッピングを、ホストシステムからみたマッ
ピングと相異させる手段を用い、メモリのデータに対す
るセキュリティを向上させるアドレスコントローラの提
供である。
るデータのマッピングを、ホストシステムからみたマッ
ピングと相異させる手段を用い、メモリのデータに対す
るセキュリティを向上させるアドレスコントローラの提
供である。
【0009】
【課題を解決するための手段】本発明のアドレス変換シ
ステムは、ホストシステムから外部メモリへのアクセス
に際し、前記外部メモリのセキュリティのために前記外
部メモリ内のアドレスにアクセスするアドレス信号を変
換するアドレス変換システムにおいて、前記ホストシス
テムからの前記外部メモリに対する第1のアドレス信号
を、前記外部メモリの固有の第2のアドレス信号に任意
に変換して接続可能な変換接続設定手段を具備するアド
レスコントローラを有し、前記ホストシステムは、第1
のアドレス信号から第2のアドレス信号への変換する設
定状態を示すID管理エリアと、IDに対応したアドレ
ス変換接続設定情報エリアとを備え、アドレス変換接続
設定内容を管理するアクセス管理手段を有するものであ
り、 かつ、前記ホストシステムは、前記外部メモリ書き
込み時、IDに対応したアドレス変換接続設定後、予め
定められた外部メモリのアドレスにIDを書き込み、前
記外部メモリ読み出し時、前記ホストシステムは、ID
に対応したアドレス変換接続設定後、前記予め定められ
た外部メモリのアドレスからIDを読み出し、ホストシ
ステムで保管していたIDと一致するか否かをチェック
し、一致していた場合、以降の外部メモリに対するアク
セスを保証するものであることを特徴とする。
ステムは、ホストシステムから外部メモリへのアクセス
に際し、前記外部メモリのセキュリティのために前記外
部メモリ内のアドレスにアクセスするアドレス信号を変
換するアドレス変換システムにおいて、前記ホストシス
テムからの前記外部メモリに対する第1のアドレス信号
を、前記外部メモリの固有の第2のアドレス信号に任意
に変換して接続可能な変換接続設定手段を具備するアド
レスコントローラを有し、前記ホストシステムは、第1
のアドレス信号から第2のアドレス信号への変換する設
定状態を示すID管理エリアと、IDに対応したアドレ
ス変換接続設定情報エリアとを備え、アドレス変換接続
設定内容を管理するアクセス管理手段を有するものであ
り、 かつ、前記ホストシステムは、前記外部メモリ書き
込み時、IDに対応したアドレス変換接続設定後、予め
定められた外部メモリのアドレスにIDを書き込み、前
記外部メモリ読み出し時、前記ホストシステムは、ID
に対応したアドレス変換接続設定後、前記予め定められ
た外部メモリのアドレスからIDを読み出し、ホストシ
ステムで保管していたIDと一致するか否かをチェック
し、一致していた場合、以降の外部メモリに対するアク
セスを保証するものであることを特徴とする。
【0010】すなわち、ホストシステム1からアドレス
の接続変更が可能なアドレススイッチ部6乃至7を有
し、アドレススイッチ6乃至アドレススイッチ7は、ホ
ストシステム1からアクセス可能で、ホストシステム1
側で任意に決定したアドレスの接続が可能となる。
の接続変更が可能なアドレススイッチ部6乃至7を有
し、アドレススイッチ6乃至アドレススイッチ7は、ホ
ストシステム1からアクセス可能で、ホストシステム1
側で任意に決定したアドレスの接続が可能となる。
【0011】また、ホストシステム1は、ID管理エリ
アとアドレススイッチ設定情報エリアを備え、アドレス
接続設定内容を管理する手段を有する。
アとアドレススイッチ設定情報エリアを備え、アドレス
接続設定内容を管理する手段を有する。
【0012】
【実施の形態】図1は、本発明のアドレスコントローラ
2を使用した場合第1の実施の形態ののシステム構成図
である。
2を使用した場合第1の実施の形態ののシステム構成図
である。
【0013】図2は、図1に示すアドレスコントローラ
2の詳細ブロック図である。
2の詳細ブロック図である。
【0014】図3は、図2に示すアドレススイッチ部5
の内部構成とデコーダ部4の接続図である。
の内部構成とデコーダ部4の接続図である。
【0015】図4は、図3に示すアドレススイッチ6お
よびアドレススイッチ7の内部の信号の接続概念図であ
る。
よびアドレススイッチ7の内部の信号の接続概念図であ
る。
【0016】図5は、本発明のアドレスコントローラ2
を使用した際のホストシステムにおける外部メモリ3を
見たアドレスマッピングの例である。
を使用した際のホストシステムにおける外部メモリ3を
見たアドレスマッピングの例である。
【0017】図1、図2、図3、図4の詳細説明は、以
下の通りである。
下の通りである。
【0018】図1はシステムの構成例を示す図であり、
アドレスコントローラ2はホストシステム1から出力さ
れる複数本のアドレス信号であるAD0〜ADn(以下A
D*の様に*を使用して表示する)信号を受信し、アド
レスの割り振りを変更し、対応するCAD0〜CAD
n(以下CAD*と表示する)信号としてメモリ部3に
出力する。
アドレスコントローラ2はホストシステム1から出力さ
れる複数本のアドレス信号であるAD0〜ADn(以下A
D*の様に*を使用して表示する)信号を受信し、アド
レスの割り振りを変更し、対応するCAD0〜CAD
n(以下CAD*と表示する)信号としてメモリ部3に
出力する。
【0019】図2はアドレスコントローラの内部ブロッ
ク図であるが、デコーダ部4はアドレススイッチ部5に
対し、データアクセスを可能とする制御信号ADCS0
〜ADCSn(以下ADCS*と表示する)信号を生成
する。
ク図であるが、デコーダ部4はアドレススイッチ部5に
対し、データアクセスを可能とする制御信号ADCS0
〜ADCSn(以下ADCS*と表示する)信号を生成
する。
【0020】アドレススイッチ部5はホストシステム1
からの書き込みデータにより、ホストシステム1から入
力されたアドレス信号であるAD*信号に対し、メモリ
部3のアドレス信号となるCAD*信号の接続を設定す
る。
からの書き込みデータにより、ホストシステム1から入
力されたアドレス信号であるAD*信号に対し、メモリ
部3のアドレス信号となるCAD*信号の接続を設定す
る。
【0021】図3は、アドレススイッチ部5の内部構成
図である。図3に示すアドレススイッチ部5では、アド
レス信号の本数を20本としている。
図である。図3に示すアドレススイッチ部5では、アド
レス信号の本数を20本としている。
【0022】アドレススイッチ部5は、アドレススイッ
チ60乃至アドレススイッチ619迄の20個から構成さ
れる。また、各アドレススイッチ60〜619の内部回路
構成は同一の構成である。
チ60乃至アドレススイッチ619迄の20個から構成さ
れる。また、各アドレススイッチ60〜619の内部回路
構成は同一の構成である。
【0023】図4はアドレススイッチ60〜619内部で
実施されるアドレスの接続概念図である。各アドレスス
イッチ例えばアドレススイッチ60内には20個のスイ
ッチ80〜819を有し、スイッチ80はホストシステム1
からのアドレス入力信号であるAD0信号、AD1信号、
AD2信号、・・・、AD19信号の中からホストシステ
ムからの指示でAD0信号をメモリ部3へのアドレス入
力信号であるA0信号に接続し、また、スイッチ819は
ホストシステムから指示されたAD19信号をA0信号へ
接続する。
実施されるアドレスの接続概念図である。各アドレスス
イッチ例えばアドレススイッチ60内には20個のスイ
ッチ80〜819を有し、スイッチ80はホストシステム1
からのアドレス入力信号であるAD0信号、AD1信号、
AD2信号、・・・、AD19信号の中からホストシステ
ムからの指示でAD0信号をメモリ部3へのアドレス入
力信号であるA0信号に接続し、また、スイッチ819は
ホストシステムから指示されたAD19信号をA0信号へ
接続する。
【0024】図4では、スイッチ82がオン状態となっ
ており、AD2信号とA0信号が接続されている。即ち、
ホストシステム1からのAD2信号は、メモリ部3のA0
信号として、アドレスコントローラ2により変換され出
力される。
ており、AD2信号とA0信号が接続されている。即ち、
ホストシステム1からのAD2信号は、メモリ部3のA0
信号として、アドレスコントローラ2により変換され出
力される。
【0025】図4に示す概念図のスイッチ80、スイッ
チ81、スイッチ82、・・・、スイッチ819は、それぞ
れ、AD0,AD1,AD2,・・・AD19を入力とし、
メカニカルなスイッチではなく、電気的なスイッチであ
る。例えば、電子スイッチ、あるいは書き換え可能なE
EPROMのセルを採用して実現してもよい。
チ81、スイッチ82、・・・、スイッチ819は、それぞ
れ、AD0,AD1,AD2,・・・AD19を入力とし、
メカニカルなスイッチではなく、電気的なスイッチであ
る。例えば、電子スイッチ、あるいは書き換え可能なE
EPROMのセルを採用して実現してもよい。
【0026】次に,本発明の動作について説明する。
【0027】まず初めに、図4で示したアドレスの接続
概念図で示した各アドレスの接続手順について説明す
る。
概念図で示した各アドレスの接続手順について説明す
る。
【0028】図10に示すように、ホストシステム1
は、特定のアドレス空間に接続を設定されたアドレスス
イッチ60乃至アドレススイッチ619に対し、アドレス
の接続を実施する。例えば、図11に示すように、AD
2信号をA0信号に変換したいのであれば、データバス信
号であるDB0〜7信号を介しアドレススイッチ60に
対し“02h”を設定すれば良い。
は、特定のアドレス空間に接続を設定されたアドレスス
イッチ60乃至アドレススイッチ619に対し、アドレス
の接続を実施する。例えば、図11に示すように、AD
2信号をA0信号に変換したいのであれば、データバス信
号であるDB0〜7信号を介しアドレススイッチ60に
対し“02h”を設定すれば良い。
【0029】各アドレススイッチ60〜619には、バイ
ナリー/ビット変換部50と、スイッチ20個を有し、
各スイッチ80〜819には、AD0〜AD19が、それぞれ
対応して個別に接続され、またバイナリー/ビット変換
部で50でビット変換されたBIT0〜BIT19も順に
個別に接続されており、指定接続が行われる。
ナリー/ビット変換部50と、スイッチ20個を有し、
各スイッチ80〜819には、AD0〜AD19が、それぞれ
対応して個別に接続され、またバイナリー/ビット変換
部で50でビット変換されたBIT0〜BIT19も順に
個別に接続されており、指定接続が行われる。
【0030】したがって、AD0信号をA19信号に接続
したいのであれば、図14に示すデータバス信号表によ
り、アドレススイッチ619に対し、“00h”を設定す
れば良い。
したいのであれば、図14に示すデータバス信号表によ
り、アドレススイッチ619に対し、“00h”を設定す
れば良い。
【0031】すなわち、”1”を所望の位置とすると、
AD2は3番目の位置なので、バイナリー/ビット変換
部50に対し”02h”をセットし、バイナリー/ビッ
ト変換部50の出力として、”BIT0 BIT1 BI
T2 ・・・ BIT18 BIT19” の対応として、”
0 0 1 ・・・ 0 0” が
出力される。
AD2は3番目の位置なので、バイナリー/ビット変換
部50に対し”02h”をセットし、バイナリー/ビッ
ト変換部50の出力として、”BIT0 BIT1 BI
T2 ・・・ BIT18 BIT19” の対応として、”
0 0 1 ・・・ 0 0” が
出力される。
【0032】AD0は 1番目の位置なので、バイナリ
ー/ビット変換部50に対し、”00h”をセットし、
バイナリー/ビット変換部50の出力として、”BIT
0 BIT1 BIT3 ・・・ BIT18 BIT19” の
対応として、” 1 0 0 ・・・ 0
0” が出力される。
ー/ビット変換部50に対し、”00h”をセットし、
バイナリー/ビット変換部50の出力として、”BIT
0 BIT1 BIT3 ・・・ BIT18 BIT19” の
対応として、” 1 0 0 ・・・ 0
0” が出力される。
【0033】以上のようにしてAD0信号、AD1信号、
・・・、AD19信号とA0信号、A1信号、・・・、A19
信号を1対1に接続変換する。このことにより、ホスト
システム1ではアドレススイッチの接続状態をアドレス
スイッチ設定情報エリアにプロットして認識し、このメ
モリ部3でアクセスされるメモリ空間の構成は、全く異
なることとすることができる。
・・・、AD19信号とA0信号、A1信号、・・・、A19
信号を1対1に接続変換する。このことにより、ホスト
システム1ではアドレススイッチの接続状態をアドレス
スイッチ設定情報エリアにプロットして認識し、このメ
モリ部3でアクセスされるメモリ空間の構成は、全く異
なることとすることができる。
【0034】各アドレスのデータの対応は1対1となる
が、アドレススイッチ部5のアドレス接続の各接続設定
により、メモリ部3は各々異なったアドレスの対応を実
現できる。
が、アドレススイッチ部5のアドレス接続の各接続設定
により、メモリ部3は各々異なったアドレスの対応を実
現できる。
【0035】以上のように、アドレススイッチ部5の内
部スイッチの接続変更により各々のアドレス接続が可能
となる訳であるが、接続変更の管理方法について説明す
る。
部スイッチの接続変更により各々のアドレス接続が可能
となる訳であるが、接続変更の管理方法について説明す
る。
【0036】図5は外部メモリ3に設定されているメモ
リマップの例で、ID管理エリア4バイトとユーザメモ
リエリアとからなり、メモリ部3に対し、ID管理エリ
アおよびアドレススイッチ5設定情報エリアを設ける。
ID管理エリアを4バイトとし、アドレスのFFFFC
〜FFFFF番地にマッピングしている。
リマップの例で、ID管理エリア4バイトとユーザメモ
リエリアとからなり、メモリ部3に対し、ID管理エリ
アおよびアドレススイッチ5設定情報エリアを設ける。
ID管理エリアを4バイトとし、アドレスのFFFFC
〜FFFFF番地にマッピングしている。
【0037】ID管理エリアが具体的にどの様な構成に
なるかというと、図5の例では(詳細は図6)3バイト
のIDデータと1バイトのチェックビットから構成され
る。
なるかというと、図5の例では(詳細は図6)3バイト
のIDデータと1バイトのチェックビットから構成され
る。
【0038】また、図13はホストシステム側で有する
管理用のマップで、ID管理エリアは、図5に示すID
管理エリアと同様の内容であり、さらに、アドレススイ
ッチ5設定情報エリアを設け、各アドレススイッチの接
続設定情報をマッピングしている。
管理用のマップで、ID管理エリアは、図5に示すID
管理エリアと同様の内容であり、さらに、アドレススイ
ッチ5設定情報エリアを設け、各アドレススイッチの接
続設定情報をマッピングしている。
【0039】ホストシステム1では、上記の管理用マッ
プにより、アドレススイッチ部5のアドレス信号接続情
報を管理しており、ID管理エリアのIDバイトは、1
対1で、ホストシステム1の内部で管理されている。
プにより、アドレススイッチ部5のアドレス信号接続情
報を管理しており、ID管理エリアのIDバイトは、1
対1で、ホストシステム1の内部で管理されている。
【0040】次に、実際のメモリアクセスのフローを説
明する。
明する。
【0041】ホストシステム1は、まず特定のアドレス
空間に設定されているアドレススイッチ部5のアドレス
スイッチ60〜619に対し、アドレスの設定を実行す
る。前述したように、図4で示されるスイッチ80〜8
19に対しビット指定で設定を行う。例えば、AD0信号
をA10信号に接続したい場合は、データバス信号である
DB0〜7信号を介し、該当のビットを“1”にした設
定を行う。この場合、ホストシステム1はアドレススイ
ッチ部5のアドレススイッチ610にに対し“0Ah”、
とデータ設定を実施する。
空間に設定されているアドレススイッチ部5のアドレス
スイッチ60〜619に対し、アドレスの設定を実行す
る。前述したように、図4で示されるスイッチ80〜8
19に対しビット指定で設定を行う。例えば、AD0信号
をA10信号に接続したい場合は、データバス信号である
DB0〜7信号を介し、該当のビットを“1”にした設
定を行う。この場合、ホストシステム1はアドレススイ
ッチ部5のアドレススイッチ610にに対し“0Ah”、
とデータ設定を実施する。
【0042】ホストシステム1は同様な手順により、A
D0信号からAD19信号について、アドレススイッチ60
からアドレススイッチ619まで、アドレスの接続設定を
行う。
D0信号からAD19信号について、アドレススイッチ60
からアドレススイッチ619まで、アドレスの接続設定を
行う。
【0043】ホストシステム1はアドレスの接続設定内
容に対し、3バイトのIDを決定する。3バイトのID
に対し、チェックビットを生成する。ホストシステム1
は、ホストシステム1からみる外部メモリ3のユーザメ
モリマップの“FFFFFh”番地乃至“FFFFc
h”番地に3バイトのIDと1バイトのチェックビット
を書き込む。アドレスの接続設定内容とIDは1対1の
対応がとられている。アドレスの接続内容とそれに対応
するIDはホストシステム1側で管理保管する。
容に対し、3バイトのIDを決定する。3バイトのID
に対し、チェックビットを生成する。ホストシステム1
は、ホストシステム1からみる外部メモリ3のユーザメ
モリマップの“FFFFFh”番地乃至“FFFFc
h”番地に3バイトのIDと1バイトのチェックビット
を書き込む。アドレスの接続設定内容とIDは1対1の
対応がとられている。アドレスの接続内容とそれに対応
するIDはホストシステム1側で管理保管する。
【0044】図1のシステム接続例ではメモリ部3は固
定的に記載されているが、メモリ部3はホストシステム
1から分離可能なメモリでもよい。この場合、ホストシ
ステム1は複数のメモリ部3に対するアドレス接続設定
内容とIDの管理保管を実施する。
定的に記載されているが、メモリ部3はホストシステム
1から分離可能なメモリでもよい。この場合、ホストシ
ステム1は複数のメモリ部3に対するアドレス接続設定
内容とIDの管理保管を実施する。
【0045】次に、ホストシステム1が、メモリ部3か
らデータの読み出しを実施する場合のフローを示す。
らデータの読み出しを実施する場合のフローを示す。
【0046】ホストシステム1は管理保管しているID
に基づき、アドレススイッチ部5のアドレス接続を実施
する。
に基づき、アドレススイッチ部5のアドレス接続を実施
する。
【0047】ホストシステム1は“FFFFFh”番地
から“FFFFch”番地のID管理エリアを読み出
し、図12に示すID管理マップにより、3バイトのI
Dと1バイトのチェックビットが、ホストシステム1で
保管していたデータと一致するか否かをチェックする。
一致していた場合、以降のメモリ部3に対するアクセス
が保証される。
から“FFFFch”番地のID管理エリアを読み出
し、図12に示すID管理マップにより、3バイトのI
Dと1バイトのチェックビットが、ホストシステム1で
保管していたデータと一致するか否かをチェックする。
一致していた場合、以降のメモリ部3に対するアクセス
が保証される。
【0048】メモリ部3が複数存在する場合は、同様な
手順で、ホストシステム1で保管するIDとメモリ部3
から読み出したIDとが一致するまで実行する。
手順で、ホストシステム1で保管するIDとメモリ部3
から読み出したIDとが一致するまで実行する。
【0049】図7は、ホストシステム1の内部にメモリ
部3が組み込まれている例である。この場合、メモリ部
3がホストシステム1から取り除かれ、メモリ部3のみ
のデータをメモリ部3のアドレス配置から順番に読み出
しても本来のデータ列となっていないため、データに対
するセキュリティ効果がある。
部3が組み込まれている例である。この場合、メモリ部
3がホストシステム1から取り除かれ、メモリ部3のみ
のデータをメモリ部3のアドレス配置から順番に読み出
しても本来のデータ列となっていないため、データに対
するセキュリティ効果がある。
【0050】図8は、メモリ部3がメモリ部13、メモ
リ部14と複数存在する場合の例である。ホストシステ
ム1は、図13に示すように、メモリ部13およびメモ
リ部14に対しそれぞれのIDとアドレス接続設定内容
を管理している。メモリ部13、メモリ部14はホスト
システム1に対しコネクタ等を介し接続可能である。ホ
ストシステム1は接続されたメモリ部13、メモリ部1
4に対しIDが一致するかをチェックし、各々に対しア
クセス可能となる。
リ部14と複数存在する場合の例である。ホストシステ
ム1は、図13に示すように、メモリ部13およびメモ
リ部14に対しそれぞれのIDとアドレス接続設定内容
を管理している。メモリ部13、メモリ部14はホスト
システム1に対しコネクタ等を介し接続可能である。ホ
ストシステム1は接続されたメモリ部13、メモリ部1
4に対しIDが一致するかをチェックし、各々に対しア
クセス可能となる。
【0051】図8で示した例では、メモリ部13、メモ
リ部14は可搬型のメモリカードを想定している。メモ
リ部13、およびメモリ部14をホストシステム1で管
理保管されているIDとアドレス接続設定内容と同一の
情報をもつホストシステム以外では本来のデータ列の復
現は不可能となる為、メモリ部13、メモリ部14のデ
ータに対しセキュリティ効果がある。
リ部14は可搬型のメモリカードを想定している。メモ
リ部13、およびメモリ部14をホストシステム1で管
理保管されているIDとアドレス接続設定内容と同一の
情報をもつホストシステム以外では本来のデータ列の復
現は不可能となる為、メモリ部13、メモリ部14のデ
ータに対しセキュリティ効果がある。
【0052】
【発明の効果】第1の効果は、アドレスの接続を随時任
意に変更することにより、メモリ内部のデータに対しセ
キュリティ効果がある。その理由は、アドレスの接続情
報とID管理をホストで実行し、アドレスの接続切換を
ホストから随時任意に実施しているためである。
意に変更することにより、メモリ内部のデータに対しセ
キュリティ効果がある。その理由は、アドレスの接続情
報とID管理をホストで実行し、アドレスの接続切換を
ホストから随時任意に実施しているためである。
【図1】本発明のアドレスコントローラを使用したメモ
リのアクセス回路の概念を示すブロック図である。
リのアクセス回路の概念を示すブロック図である。
【図2】本発明のアドレスコントローラの一第1の実施
例のブロック図である。
例のブロック図である。
【図3】図2に示すアドレススイッチ部5の詳細ブロッ
ク図である。
ク図である。
【図4】図3に示すアドレススイッチの詳細図である。
【図5】本発明のアドレスコントローラを使用した際の
システムから見たアドレスマッピングの例である。
システムから見たアドレスマッピングの例である。
【図6】図5に示すID管理エリアの概念図である。
【図7】本発明のアドレスコントロールを含むメモリア
クセス回路の第2の実施例のブロック図である。
クセス回路の第2の実施例のブロック図である。
【図8】本発明のアドレスコントローラを含むメモリア
クセス回路の第3の実施例のブロック図である。
クセス回路の第3の実施例のブロック図である。
【図9】従来の外部メモリアドレスアクセス装置のシス
テム概念図である。
テム概念図である。
【図10】図3に示すアドレススイッチ60の構成図で
ある。
ある。
【図11】図10に示すアドレススイッチ60における
スイッチ82の動作状態を示す図である。
スイッチ82の動作状態を示す図である。
【図12】ホストシステム1のID管理マップの構成を
示す図である。
示す図である。
【図13】ホストシステムの外部メモリ13、14の管
理のためのID管理マップの構成を示すずである。
理のためのID管理マップの構成を示すずである。
【図14】データバス信号のBIT変換を示す図表であ
る。
る。
1 ホストシステム 2 アドレスコントローラ 3 メモリ部 4 デコーダ 5 アドレススイッチ部 6 アドレススイッチ 7 アドレススイッチ 8 スイッチ 9 スイッチ 10 スイッチ 11 スイッチ 12 ホストシステム 13 メモリ部 14 メモリ部
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 12/14 320
Claims (5)
- 【請求項1】 ホストシステムから外部メモリへのアク
セスに際し、前記外部メモリのセキュリティのために前
記外部メモリ内のアドレスにアクセスするアドレス信号
を変換するアドレス変換システムにおいて、 前記ホストシステムからの前記外部メモリに対する第1
のアドレス信号を、前記外部メモリの固有の第2のアド
レス信号に任意に変換して接続可能な変換接続設定手段
を具備するアドレスコントローラを有し、 前記ホストシステムは、第1のアドレス信号から第2の
アドレス信号への変換する設定状態を示すID管理エリ
アと、IDに対応したアドレス変換接続設定情報エリア
とを備え、アドレス変換接続設定内容を管理するアクセ
ス管理手段を有するものであり、 かつ、前記ホストシステムは、前記外部メモリ書き込み
時、IDに対応したアドレス変換接続設定後、予め定め
られた外部メモリのアドレスにIDを書き込み、 前記外部メモリ読み出し時、前記ホストシステムは、I
Dに対応したアドレス変換接続設定後、前記予め定めら
れた外部メモリのアドレスからIDを読み出し、ホスト
システムで保管していたIDと一致するか否かをチェッ
クし、一致していた場合、以降の外部メモリに対するア
クセスを保証するものである ことを特徴とするアドレス
変換システム。 - 【請求項2】 前記変換接続設定手段が、ホストシステ
ムからの複数のアドレス信号を入力とし、外部メモリの
固有アドレスへの個別のアドレス信号を出力とする、個
別のアドレス信号別に設けられた複数のスイッチからな
る請求項1記載のアドレス変換システム。 - 【請求項3】 前記スイッチが、電子スイッチである請
求項2記載のアドレス変換システム。 - 【請求項4】 前記スイッチが、EEPROMである請
求項2記載のアドレス変換システム。 - 【請求項5】 前記ホストシステムから前記変換接続設
定手段の設定をデータバスを介してバイナリコードによ
りアドレススイッチに指示する手段を有する請求項1記
載のアドレス変換システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34016597A JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34016597A JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11175404A JPH11175404A (ja) | 1999-07-02 |
JP3255227B2 true JP3255227B2 (ja) | 2002-02-12 |
Family
ID=18334360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34016597A Expired - Fee Related JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Country Status (1)
Country | Link |
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JP (1) | JP3255227B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4173768B2 (ja) | 2002-05-21 | 2008-10-29 | 松下電器産業株式会社 | 回路装置およびその動作方法 |
JP3984206B2 (ja) | 2003-09-02 | 2007-10-03 | 株式会社東芝 | マイクロプロセッサー及び映像音声システム |
JP2006236064A (ja) | 2005-02-25 | 2006-09-07 | Oki Electric Ind Co Ltd | メモリ制御装置およびメモリシステム |
JP5571883B2 (ja) * | 2007-06-18 | 2014-08-13 | 軒▲ソン▼科技有限公司 | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
-
1997
- 1997-12-10 JP JP34016597A patent/JP3255227B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH11175404A (ja) | 1999-07-02 |
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