JPH046980B2 - - Google Patents
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- JPH046980B2 JPH046980B2 JP57036408A JP3640882A JPH046980B2 JP H046980 B2 JPH046980 B2 JP H046980B2 JP 57036408 A JP57036408 A JP 57036408A JP 3640882 A JP3640882 A JP 3640882A JP H046980 B2 JPH046980 B2 JP H046980B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は外部記憶装置と計算機とを接続するた
めの該装置制御用の装置に係り、とくに該制御装
置内にデータの一時記憶回路等を設けることによ
り計算機システムの情報処理能力を向上させるこ
とに適する。
めの該装置制御用の装置に係り、とくに該制御装
置内にデータの一時記憶回路等を設けることによ
り計算機システムの情報処理能力を向上させるこ
とに適する。
従来の外部記憶装置(たとえばデイスク装置)
を含む計算機(たとえばマイクロコンピユータ)
のシステム構成例を第1図に示す。マイクロコン
ピユータ(MPU)101はランダムアクセスメ
モリ(RAM)102、およびデイスク制御装置
(DC)103の情報をアドレスバス104、デー
タバス105を用いて処理している。これらのバ
スにはダイレクトメモリアクセスコントローラ
(DMAC)106の他、図示していないが他のメ
モリや周辺入出力機器等が接続されてMPUシス
テムが構成されている。DC103はMPU101
とデイスク装置(DD)107とのデータ転送を
制御する。
を含む計算機(たとえばマイクロコンピユータ)
のシステム構成例を第1図に示す。マイクロコン
ピユータ(MPU)101はランダムアクセスメ
モリ(RAM)102、およびデイスク制御装置
(DC)103の情報をアドレスバス104、デー
タバス105を用いて処理している。これらのバ
スにはダイレクトメモリアクセスコントローラ
(DMAC)106の他、図示していないが他のメ
モリや周辺入出力機器等が接続されてMPUシス
テムが構成されている。DC103はMPU101
とデイスク装置(DD)107とのデータ転送を
制御する。
DCは入出力制御回路(IPU)108、デー
タ処理回路(DPU)109、データバツフア
(BUF)110、BUFのアドレスを与えるカウ
ンタ(CNT)111からなる。DDの入出力する
低転送レートのシリアルデータはDPUにてパラ
レルデータに変換される。パラレルデータは
RAMで構成されるBUFに入出力される。BUF
はIOPUにそのアドレスを管理されながらデータ
バス105を通じて、MPU101や外部RAM
102とデータを交換する。なおIOPUはCNT
の更新を制御線112を用いて制御することによ
りBUFにアドレスを与える他、DPU等のDC10
3内の各回路を制御し、さらに外部のDD107
をも制御する。
タ処理回路(DPU)109、データバツフア
(BUF)110、BUFのアドレスを与えるカウ
ンタ(CNT)111からなる。DDの入出力する
低転送レートのシリアルデータはDPUにてパラ
レルデータに変換される。パラレルデータは
RAMで構成されるBUFに入出力される。BUF
はIOPUにそのアドレスを管理されながらデータ
バス105を通じて、MPU101や外部RAM
102とデータを交換する。なおIOPUはCNT
の更新を制御線112を用いて制御することによ
りBUFにアドレスを与える他、DPU等のDC10
3内の各回路を制御し、さらに外部のDD107
をも制御する。
従来、BUFはRAM等を対象とした高速なデー
タバス105上のデータ転送と、低速なDD10
7とのデータ転送を整合させる目的で設けられて
きたため、BUFのアドレス空間とRAM102の
アドレス空間とを分離させてきた。これは1つに
は、DDとBUFの低速データ転送時にデータバ
ス、アドレスバスを占有しないようにしてMPU
がDCとは無関係の処理を行うことによりMPUシ
ステムのスループツトを向上させてきたからであ
る。他の理由はBUFとRAMが高速転送する際
に、MPUと同じ働きをするDMACはRAMに対
してアドレスを出してアクセスする一方、BUF
に対しては図示していないがただ1本のDMA許
可信号を与えるだけでアクセスするような構成を
とつたからである。もしBUFのアドレスをIOPU
が管理せずDMACから並列に与えたとすると、
BUFとRAMとの転送レートはほぼ半減する。
タバス105上のデータ転送と、低速なDD10
7とのデータ転送を整合させる目的で設けられて
きたため、BUFのアドレス空間とRAM102の
アドレス空間とを分離させてきた。これは1つに
は、DDとBUFの低速データ転送時にデータバ
ス、アドレスバスを占有しないようにしてMPU
がDCとは無関係の処理を行うことによりMPUシ
ステムのスループツトを向上させてきたからであ
る。他の理由はBUFとRAMが高速転送する際
に、MPUと同じ働きをするDMACはRAMに対
してアドレスを出してアクセスする一方、BUF
に対しては図示していないがただ1本のDMA許
可信号を与えるだけでアクセスするような構成を
とつたからである。もしBUFのアドレスをIOPU
が管理せずDMACから並列に与えたとすると、
BUFとRAMとの転送レートはほぼ半減する。
以上の利用のため従来構成ではMPUから(当
然DMACからも)BUFへ直接アドレスを与えら
れなかつた。このためたとえばBUF内のデータ
をRAMに転送する場合、転送開始はつねに一番
最初にBUFに格納されたデータからであつた。
したがつてBUF内のデータ列の途中からRAMへ
のデータ転送は不可能であり、最初のデータから
途中のデータまでは無駄に転送せねばならず、転
送時間およびRAM内のエリア確保の二点で無駄
があつた。
然DMACからも)BUFへ直接アドレスを与えら
れなかつた。このためたとえばBUF内のデータ
をRAMに転送する場合、転送開始はつねに一番
最初にBUFに格納されたデータからであつた。
したがつてBUF内のデータ列の途中からRAMへ
のデータ転送は不可能であり、最初のデータから
途中のデータまでは無駄に転送せねばならず、転
送時間およびRAM内のエリア確保の二点で無駄
があつた。
そこで本発明の目的は、低速の外部記憶装置を
制御する装置において、該制御装置内のデータバ
ツフアと外部メモリないしホスト計算機等とのデ
ータ転送期間を短縮することが可能な制御装置を
提供することにある。とくに集積回路技術を用い
て1チツプ化された制御装置において本発明は効
果が大きい。
制御する装置において、該制御装置内のデータバ
ツフアと外部メモリないしホスト計算機等とのデ
ータ転送期間を短縮することが可能な制御装置を
提供することにある。とくに集積回路技術を用い
て1チツプ化された制御装置において本発明は効
果が大きい。
本発明では、データバツフアのアドレスを制御
装置の内部ではもちろんのこと、外部から与える
ことができるような信号径路を設けた。これによ
り、データバツフア内の必要なデータのみ外部メ
モリないしホスト計算機等との間で転送すること
が可能となり、不要なデータ転送を防いだ。
装置の内部ではもちろんのこと、外部から与える
ことができるような信号径路を設けた。これによ
り、データバツフア内の必要なデータのみ外部メ
モリないしホスト計算機等との間で転送すること
が可能となり、不要なデータ転送を防いだ。
すなわち、本願において開示される代表的発明
は、マイクロコンピユータMPU,101と、ラ
ンダムアクセスメモリRAM,102と、上記マ
イクロコンピユータと上記ランダムアクセスメモ
リとを接続するバス104,105と、外部記憶
装置DD,107とからなるマイクロコンピユー
タシステムに用いられかつ上記外部記憶装置と上
記バスとの間のデータ転送を制御するための外部
記憶装置制御用回路103であつて、 (1) 上記外部記憶装置よりの直列データを並列デ
ータに変換するデータ変換手段DPU,109
と、 (2) 上記データ変換手段からの上記並列データを
格納するデータ記憶手段BUF,110と、 (3) 上記データ記憶手段に書き込みおよび読み出
しのためのアドレスを与えるカウンタ手段
CNT,111と、 (4) 上記データ記憶手段から読み出されたデータ
を上記バスに伝送する一方、上記バス上の信号
を上記外部記憶装置制御用回路内部に取り込む
ための入出力制御手段IOPU,108と、 (5) 上記カウンタ手段に任意のアドレスをセツト
する如く上記入出力制御手段と上記カウンタ手
段との間に接続された信号径路202,303
とを具備することを特徴とする。
は、マイクロコンピユータMPU,101と、ラ
ンダムアクセスメモリRAM,102と、上記マ
イクロコンピユータと上記ランダムアクセスメモ
リとを接続するバス104,105と、外部記憶
装置DD,107とからなるマイクロコンピユー
タシステムに用いられかつ上記外部記憶装置と上
記バスとの間のデータ転送を制御するための外部
記憶装置制御用回路103であつて、 (1) 上記外部記憶装置よりの直列データを並列デ
ータに変換するデータ変換手段DPU,109
と、 (2) 上記データ変換手段からの上記並列データを
格納するデータ記憶手段BUF,110と、 (3) 上記データ記憶手段に書き込みおよび読み出
しのためのアドレスを与えるカウンタ手段
CNT,111と、 (4) 上記データ記憶手段から読み出されたデータ
を上記バスに伝送する一方、上記バス上の信号
を上記外部記憶装置制御用回路内部に取り込む
ための入出力制御手段IOPU,108と、 (5) 上記カウンタ手段に任意のアドレスをセツト
する如く上記入出力制御手段と上記カウンタ手
段との間に接続された信号径路202,303
とを具備することを特徴とする。
以下、本発明の第1の実施例を従来例と比較し
ながら第2図を用いて説明する。第1図の従来例
に比して、本発明ではBUF110のアドレスを
与えるバイナリカウンタ111を外部のデータバ
ス105からプリセツト可能とする信号径路20
2を設けた。通常のDD−BUF間ないしBUF−
RAM間のデータ転送ではIPU108よりの
制御信号203の1つを受けて、カウンタ111
はインクリメントないしデクリメントされる。こ
れに対しMPU101がBUF110にアドレスを
与える場合はDC103にあらかじめコマンドを
発行し、これによりIPU108が制御信号2
03の1つを用いてカウンタ111をプリセツト
可能な状態にしておく。その後MPU101がデ
ータバス105を通じてBUF110のアドレス
をカウンタ111にセツトする。
ながら第2図を用いて説明する。第1図の従来例
に比して、本発明ではBUF110のアドレスを
与えるバイナリカウンタ111を外部のデータバ
ス105からプリセツト可能とする信号径路20
2を設けた。通常のDD−BUF間ないしBUF−
RAM間のデータ転送ではIPU108よりの
制御信号203の1つを受けて、カウンタ111
はインクリメントないしデクリメントされる。こ
れに対しMPU101がBUF110にアドレスを
与える場合はDC103にあらかじめコマンドを
発行し、これによりIPU108が制御信号2
03の1つを用いてカウンタ111をプリセツト
可能な状態にしておく。その後MPU101がデ
ータバス105を通じてBUF110のアドレス
をカウンタ111にセツトする。
以上の構成により次に述べることが可能とな
る。
る。
(1) BUFの一部のデータをRAMへ転送する。
(2) DDのメデイアのデータを一部書換える。
従来は、MPUが読出しコマンドを発行し、
DCはDDのデータをたとえば1セクタ分BUF
に格納した。その後DMACがBUFの内容を
RAMへ移した。MPUがRAMを書換た後、
DMACはRAMの内容をBUFへ移した。その
後MPUが書込みコマンドを発行し、DCは
BUFの内容を該当するセクタに書込んだ。こ
れに対し本発明ではBUFとRAM間の転送が不
要となり、MPUはデータバスを常に使用でき
るためMPUシステムのスループツトが向上す
る。
DCはDDのデータをたとえば1セクタ分BUF
に格納した。その後DMACがBUFの内容を
RAMへ移した。MPUがRAMを書換た後、
DMACはRAMの内容をBUFへ移した。その
後MPUが書込みコマンドを発行し、DCは
BUFの内容を該当するセクタに書込んだ。こ
れに対し本発明ではBUFとRAM間の転送が不
要となり、MPUはデータバスを常に使用でき
るためMPUシステムのスループツトが向上す
る。
(3) DDのメデイア上のフアイルの統合を行な
う。
う。
従来は(2)の前半で示したのと同じ手順でメデ
イア上のあるフアイルデータをRAMに格納し
た。次にMPDはDMACに対してRAMの格納
エリアを新たに指定した後、再びメデイア上の
別フアイルデータないしDDが複数台ある場合
は別メデイアのフアイルデータをRAMに格納
した。このようにRAM上でフアイルを統合し
た後に(2)の後半で述べた手順でRAMの内容を
メデイアに書込んだ。これに対して本発明では
BUFとRAMの転送が不要であり、BUF上で
フアイルの統合を行なうためにMPUはDMAC
1の格納エリア指定の代わりに、カウンタ11
1にアドレスをセツトする。
イア上のあるフアイルデータをRAMに格納し
た。次にMPDはDMACに対してRAMの格納
エリアを新たに指定した後、再びメデイア上の
別フアイルデータないしDDが複数台ある場合
は別メデイアのフアイルデータをRAMに格納
した。このようにRAM上でフアイルを統合し
た後に(2)の後半で述べた手順でRAMの内容を
メデイアに書込んだ。これに対して本発明では
BUFとRAMの転送が不要であり、BUF上で
フアイルの統合を行なうためにMPUはDMAC
1の格納エリア指定の代わりに、カウンタ11
1にアドレスをセツトする。
これらはいずれもBUFとRAMの転送回数を従
来の構成法に比して減らすことにより、MPUシ
ステムの処理能力を向上させている。ここでは特
に(2)の例を第3図および第4図を用いてさらに詳
しく述べる。
来の構成法に比して減らすことにより、MPUシ
ステムの処理能力を向上させている。ここでは特
に(2)の例を第3図および第4図を用いてさらに詳
しく述べる。
第3図を用いて、第2図で示したDC103の
うち、IPU部をDPU部を示す。IPUにお
いてDC103はMPUと端子104および105
を用いて情報を交換し、端子307および309
を通してDDと情報交換する。端子105はデー
タバスで、バスドライバ302により内部データ
バス303を通じて情報が転送される。端子10
4は制御信号を含むアドレスバスであり、制御回
路305はこの信号を用いてMPUとDCの情報伝
送を制御する。情報処理回路306はMPUより
コマンドを受けてDDの動作状態のチエツクやヘ
ツド等の動作制御を端子307により行なうと同
時に、DC内の各回路の動作制御やデータフロー
制御を制御線308で行なう。
うち、IPU部をDPU部を示す。IPUにお
いてDC103はMPUと端子104および105
を用いて情報を交換し、端子307および309
を通してDDと情報交換する。端子105はデー
タバスで、バスドライバ302により内部データ
バス303を通じて情報が転送される。端子10
4は制御信号を含むアドレスバスであり、制御回
路305はこの信号を用いてMPUとDCの情報伝
送を制御する。情報処理回路306はMPUより
コマンドを受けてDDの動作状態のチエツクやヘ
ツド等の動作制御を端子307により行なうと同
時に、DC内の各回路の動作制御やデータフロー
制御を制御線308で行なう。
DPUにおいてデータ変換回路310は端子3
09上のDDの直列データとDC内で処理される並
列データとの交換を行ない、併せて直列データの
誤りの検出や訂正を行なう。レジスタ群311は
上記並列データの他、DD内の記憶レコードの番
地等を記憶しており、内部データバス303を通
じてMPUとのデータ交換ができる。さらにレジ
スタ群311の内容は情報処理回路306の制御
のもとで演算回路312およびラツチ313によ
つて演算・比較等のオペレーシヨンを受ける。
09上のDDの直列データとDC内で処理される並
列データとの交換を行ない、併せて直列データの
誤りの検出や訂正を行なう。レジスタ群311は
上記並列データの他、DD内の記憶レコードの番
地等を記憶しており、内部データバス303を通
じてMPUとのデータ交換ができる。さらにレジ
スタ群311の内容は情報処理回路306の制御
のもとで演算回路312およびラツチ313によ
つて演算・比較等のオペレーシヨンを受ける。
端子309の信号はDDの動作に同期した転送
レートの低い(たとえば500Kbit/s)直列信号
で、端子104の信号はMPUの動作に同期した
転送レートの高い(たとえば2MByte/s)並列
信号である。
レートの低い(たとえば500Kbit/s)直列信号
で、端子104の信号はMPUの動作に同期した
転送レートの高い(たとえば2MByte/s)並列
信号である。
第2図のDCのうち本発明に係わる部分の詳細
を第4図に示す。後述するデータバツフアを用い
ない場合にはシフトレジスタ405はDDよりの
直列データ402をDDよりのクロツク信号40
3を用いて取込み、並列データとしてレジスタ群
311へ送る。逆の場合はレジスタ群311より
並列データがシフトレジスタ405にセツトされ
た後、図示はしていないがDC外部で発生させた
書込み用クロツク信号404により並列データを
シフトして直列データ401としてこれをDDに
送る。シフトレジスタ405のクロツク切換えス
イツチ、およびシフトレジスタ405とレジス
タ群311との並列データの受渡し制御は、情報
処理回路306により切換えられる。情報処理回
路306はたとえばマイクロプログラムによつ
て、MPUからのコマンドを内部データバス30
3を通じて受け、これを解釈(デコード)して制
御線308から適当なタイミングで制御信号を入
出力する。
を第4図に示す。後述するデータバツフアを用い
ない場合にはシフトレジスタ405はDDよりの
直列データ402をDDよりのクロツク信号40
3を用いて取込み、並列データとしてレジスタ群
311へ送る。逆の場合はレジスタ群311より
並列データがシフトレジスタ405にセツトされ
た後、図示はしていないがDC外部で発生させた
書込み用クロツク信号404により並列データを
シフトして直列データ401としてこれをDDに
送る。シフトレジスタ405のクロツク切換えス
イツチ、およびシフトレジスタ405とレジス
タ群311との並列データの受渡し制御は、情報
処理回路306により切換えられる。情報処理回
路306はたとえばマイクロプログラムによつ
て、MPUからのコマンドを内部データバス30
3を通じて受け、これを解釈(デコード)して制
御線308から適当なタイミングで制御信号を入
出力する。
次にデータバツフアを用いる場合の動作を示
す。分周器406はたとえば8分周回路であり、
直列データの連続した8ケをバイトデータとして
区切るために設けられており、並列データ転送の
タイミング信号を作る。このバイト信号はデータ
バツフアのアドレス発生用のカウンタ111aに
与えられる。ここではデータバツフアは二重系に
なつており、大量のデータの連続転送が可能とな
つている。
す。分周器406はたとえば8分周回路であり、
直列データの連続した8ケをバイトデータとして
区切るために設けられており、並列データ転送の
タイミング信号を作る。このバイト信号はデータ
バツフアのアドレス発生用のカウンタ111aに
与えられる。ここではデータバツフアは二重系に
なつており、大量のデータの連続転送が可能とな
つている。
読出しコマンド発生時は直列データが変換され
て1バイトの並列データが得られるごとにカウン
タ111aが更新されていく。データバツフア1
10aはカウンタ111aによりアドレスづけさ
れた番地にシフトレジスタ405より得た並列デ
ータを情報処理回路306よりのWRITE信号に
より格納していく。データバツフアを用いる場合
は前述のレジスタ群311の代わりにデータバツ
フアがシフトレジスタのデータ転送の対象とな
る。このようにしてDDよりの直列データ402
は並列データに変換されてデータバツフア110
aに順序に従つて格納されていく。
て1バイトの並列データが得られるごとにカウン
タ111aが更新されていく。データバツフア1
10aはカウンタ111aによりアドレスづけさ
れた番地にシフトレジスタ405より得た並列デ
ータを情報処理回路306よりのWRITE信号に
より格納していく。データバツフアを用いる場合
は前述のレジスタ群311の代わりにデータバツ
フアがシフトレジスタのデータ転送の対象とな
る。このようにしてDDよりの直列データ402
は並列データに変換されてデータバツフア110
aに順序に従つて格納されていく。
一方データバツフア110bはすでに前に述べ
た手順にしたがつてDDよりのデータが格納され
ているとする。MPUより“読出し”の制御信号
104(MPUの読出し命令またはDMA転送に
よつて発生した読出し信号)を受けた制御回路3
05は読出しストローブ信号を発生し、カウンタ
111bを更新する。該カウンタはデータバツフ
ア110bのアドレス信号を発生するため、デー
タバツフア110bの内容はカウンタ111bの
更新に同期して連続して内部データバス303に
送出され、制御回路305が内部データバス30
3とデータバス105を接続するためMPUがこ
れを読出せる。したがつてMPUはDDに同期し
てでなく、自身の動作速度でもつてデータバツフ
ア110bの内容を連続して読出せる。
た手順にしたがつてDDよりのデータが格納され
ているとする。MPUより“読出し”の制御信号
104(MPUの読出し命令またはDMA転送に
よつて発生した読出し信号)を受けた制御回路3
05は読出しストローブ信号を発生し、カウンタ
111bを更新する。該カウンタはデータバツフ
ア110bのアドレス信号を発生するため、デー
タバツフア110bの内容はカウンタ111bの
更新に同期して連続して内部データバス303に
送出され、制御回路305が内部データバス30
3とデータバス105を接続するためMPUがこ
れを読出せる。したがつてMPUはDDに同期し
てでなく、自身の動作速度でもつてデータバツフ
ア110bの内容を連続して読出せる。
DDのデータ転送レートはたとえば毎秒
500Kbitであり、MPUのデータ転送レートはた
とえば毎秒2MByteであるため、データバツフア
110bが空になつても、110aはまだDDか
らのデータを格納中である。データバツフア11
0aがDDよりの読出しデータで満たされたら、
情報処理回路306はスイツチ,,,を
第4図で示した状態から反対の状態に移す。した
がつて以後DDよりのデータはデータバツフア1
10bへ格納され、データバツフア110aの内
容はMPUに読出され得る。
500Kbitであり、MPUのデータ転送レートはた
とえば毎秒2MByteであるため、データバツフア
110bが空になつても、110aはまだDDか
らのデータを格納中である。データバツフア11
0aがDDよりの読出しデータで満たされたら、
情報処理回路306はスイツチ,,,を
第4図で示した状態から反対の状態に移す。した
がつて以後DDよりのデータはデータバツフア1
10bへ格納され、データバツフア110aの内
容はMPUに読出され得る。
以上のシーケンスを第5図に示す。信号403
と信号303の転送レートは数十倍も異なるため
第5図の水平方向は実時間軸と対応させずに描い
てある。データバツフア110aないし110b
からMPUへのデータ転送期間は図で示すように
バースト状になつており、非転送期間にはMPU
は他のDC制御と無関係の処理を実行できる。第
5図の下部は上部を拡大して示したものである。
と信号303の転送レートは数十倍も異なるため
第5図の水平方向は実時間軸と対応させずに描い
てある。データバツフア110aないし110b
からMPUへのデータ転送期間は図で示すように
バースト状になつており、非転送期間にはMPU
は他のDC制御と無関係の処理を実行できる。第
5図の下部は上部を拡大して示したものである。
次に以上に述べた情報処理回路について詳しく
述べる。本実施例では情報処理回路として周知の
マイクロプログラムによるコントローラを用いて
いる。第6図にマイクロプログラムの流れを示し
たが、I,L,Bはプログラム上のインデクスで
あり、Iの2系統のデータバツフアのどちらに書
込むかを示し、Lは1回のMPUによる読出しコ
マンドにおけるDDよりの総読出しデータ長(バ
イト数)L0に対応したバイトカウンタで、Bは
データバツフア容量B0に対応するバイトカウン
タ数を表わしている。なおL0,B0はMPUがコマ
ンド発行時に第3図のレジスタ群311に与えて
いるとする。スイツチ,,,はインデク
スIにより切換えられる。マイクロプログラムの
分周器406の出力を待つて、データバツフアに
シフトレジスタ405のデータを書込み、ソフト
上のバイトカウンタをインクリメントし、所定の
バイト数まで以上の動作を繰返す。
述べる。本実施例では情報処理回路として周知の
マイクロプログラムによるコントローラを用いて
いる。第6図にマイクロプログラムの流れを示し
たが、I,L,Bはプログラム上のインデクスで
あり、Iの2系統のデータバツフアのどちらに書
込むかを示し、Lは1回のMPUによる読出しコ
マンドにおけるDDよりの総読出しデータ長(バ
イト数)L0に対応したバイトカウンタで、Bは
データバツフア容量B0に対応するバイトカウン
タ数を表わしている。なおL0,B0はMPUがコマ
ンド発行時に第3図のレジスタ群311に与えて
いるとする。スイツチ,,,はインデク
スIにより切換えられる。マイクロプログラムの
分周器406の出力を待つて、データバツフアに
シフトレジスタ405のデータを書込み、ソフト
上のバイトカウンタをインクリメントし、所定の
バイト数まで以上の動作を繰返す。
以上が一般的なDDからRAMへのデータ転送
手順の群細であるが、RAMからDDへのデータ
転送は、スイツチを切換えかつデータバツフア
書込み信号(WRITE)をシフトレジスタ405
への書込み信号とし、他は前述の転送手順にした
がうことで実現できる。
手順の群細であるが、RAMからDDへのデータ
転送は、スイツチを切換えかつデータバツフア
書込み信号(WRITE)をシフトレジスタ405
への書込み信号とし、他は前述の転送手順にした
がうことで実現できる。
次に本発明の目的であるMPUがDDのメデイ
ア上のデータを一部書換える場合を第4図を用い
て説明する。前述のようにMPUが発行したコマ
ンドを受けてDCはDDから、たとえば1セクタの
データを読みデータバツフア110aに格格した
とする。つぎに、書換えたい部分のアドレスが
MPUからコマンドと共に与えられ内部データバ
ス303を通じてカウンタ111aにセツトされ
る。このとき情報処理回路はMPUからのコマン
ドに応じてスイツチのみを閉じる。カウンタは
情報処理回路306により停止状態のままであり
データバツフアのアドレスを記憶しているため、
MPUはカウンタの示すアドレスで指定されるデ
ータを書換えることができ、つぎにさらに書換え
るデータのアドレスが先の番地に隣接する場合は
情報処理回路306はカウンタ111aを1クロ
ツク動作させ、アドレスが隣接していない場合は
カウンタ111aにMPUが再び適当なアドレス
をセツトして、データを書換える。カウンタ11
1aを+1するか否かはMPUよりのコマンドに
含まれる情報により情報処理回路306が制御す
る。
ア上のデータを一部書換える場合を第4図を用い
て説明する。前述のようにMPUが発行したコマ
ンドを受けてDCはDDから、たとえば1セクタの
データを読みデータバツフア110aに格格した
とする。つぎに、書換えたい部分のアドレスが
MPUからコマンドと共に与えられ内部データバ
ス303を通じてカウンタ111aにセツトされ
る。このとき情報処理回路はMPUからのコマン
ドに応じてスイツチのみを閉じる。カウンタは
情報処理回路306により停止状態のままであり
データバツフアのアドレスを記憶しているため、
MPUはカウンタの示すアドレスで指定されるデ
ータを書換えることができ、つぎにさらに書換え
るデータのアドレスが先の番地に隣接する場合は
情報処理回路306はカウンタ111aを1クロ
ツク動作させ、アドレスが隣接していない場合は
カウンタ111aにMPUが再び適当なアドレス
をセツトして、データを書換える。カウンタ11
1aを+1するか否かはMPUよりのコマンドに
含まれる情報により情報処理回路306が制御す
る。
データバツフア110aにおいてMPUによる
必要なデータ変更が終了したら、MPUは書込み
コマンドを発行し、情報処理回路306が先ほど
のセクタにデータバツフア110aの内容を書込
むが、データバス105はこの書込みに際しては
占有されない。したがつてMPUは書込みコマン
ド発行後は他のDC制御と無関係な処理を行なう
ことができ、MPUシステムのスループツトは向
上する。なおb系統のデータバツフアを用いると
きはスイツチを閉じることを除いて上と同じで
ある。
必要なデータ変更が終了したら、MPUは書込み
コマンドを発行し、情報処理回路306が先ほど
のセクタにデータバツフア110aの内容を書込
むが、データバス105はこの書込みに際しては
占有されない。したがつてMPUは書込みコマン
ド発行後は他のDC制御と無関係な処理を行なう
ことができ、MPUシステムのスループツトは向
上する。なおb系統のデータバツフアを用いると
きはスイツチを閉じることを除いて上と同じで
ある。
次に情報処理回路306と周知の回路を用いた
カウンタ111bの先頭の1ビツトとの接続例を
第7図に示す。内部データバス303を通じて
MPUが発行したコマンドはコマンドレジスタ7
01に記憶される。なおこの記憶タイミング信号
は第4図の制御回路305で発生されるとする。
コマンドデコーダ702はこの記憶されたコマン
ドを解読して制御信号703〜705その他を発
生する。信号703は内部バス303のデータを
カウンタ111bにセツトするストローブであ
り、第4図の説明で「スイツチを閉じる」こと
と等価な信号である。信号704はカウンタ11
1bを停止させる信号である。信号705は第4
図で「スイツチを切換える」ことと等価な信号
である。
カウンタ111bの先頭の1ビツトとの接続例を
第7図に示す。内部データバス303を通じて
MPUが発行したコマンドはコマンドレジスタ7
01に記憶される。なおこの記憶タイミング信号
は第4図の制御回路305で発生されるとする。
コマンドデコーダ702はこの記憶されたコマン
ドを解読して制御信号703〜705その他を発
生する。信号703は内部バス303のデータを
カウンタ111bにセツトするストローブであ
り、第4図の説明で「スイツチを閉じる」こと
と等価な信号である。信号704はカウンタ11
1bを停止させる信号である。信号705は第4
図で「スイツチを切換える」ことと等価な信号
である。
従来、デイスク装置内のメデイアに格納されて
いるデータの一部を修正する場合は、計算機はメ
デイアからデータバツフアを通じて1セクタ長の
データを読み、これをシステムメモリの一部へ格
納した。その後、計算機はシステムメモリ上でデ
ータ修正をした後、システムメモリの当該セクタ
部分のすべてをデータバツフアに送出した。この
ため計算機とデータバツフアの2回にわたるデー
タ転送のためデータバスが占有され、計算機シス
テムのスループツトを劣化させていた。これに対
し本実施例では上記2回のデータバス占有期間を
不要にするものである。
いるデータの一部を修正する場合は、計算機はメ
デイアからデータバツフアを通じて1セクタ長の
データを読み、これをシステムメモリの一部へ格
納した。その後、計算機はシステムメモリ上でデ
ータ修正をした後、システムメモリの当該セクタ
部分のすべてをデータバツフアに送出した。この
ため計算機とデータバツフアの2回にわたるデー
タ転送のためデータバスが占有され、計算機シス
テムのスループツトを劣化させていた。これに対
し本実施例では上記2回のデータバス占有期間を
不要にするものである。
本発明の第2の実施例を第8図に示す。本実施
例も第1の実施例と同様に(1)BUFの一部データ
の転送、(2)メデイアデータの一部書込み、(3)メデ
イア上のフアイル統合等に有効である。本例は第
1の実施例と異なり、BUFのアドレスをMPUの
アドレスバス104から与えるものである。
BUFのアドレスカウンタ(CNT)111に値を
セツトするためにアドレスバスと接続する信号径
路801とIPUからCNTを制御する信号20
3とが設けられている。
例も第1の実施例と同様に(1)BUFの一部データ
の転送、(2)メデイアデータの一部書込み、(3)メデ
イア上のフアイル統合等に有効である。本例は第
1の実施例と異なり、BUFのアドレスをMPUの
アドレスバス104から与えるものである。
BUFのアドレスカウンタ(CNT)111に値を
セツトするためにアドレスバスと接続する信号径
路801とIPUからCNTを制御する信号20
3とが設けられている。
いまBUFにDDよりのデータがすでに格納され
ているとする。MPUはDCに対してコマンドを発
行し、これを受けてIPUは制御線203を用
いてCNTをプリセツト可能状態にする。MPUは
RAMにデータを書くのと同じ方法で、BUFに対
してアドレスとデータを与えることができる。こ
のようにしてMPUはBUF内のデータを一部書換
えた後、書込みコマンドを発行してDCに対して
BUFの内容をDDに書くことを指示することによ
つて、第1の実施例のごとくデータの書換えを終
了できる。
ているとする。MPUはDCに対してコマンドを発
行し、これを受けてIPUは制御線203を用
いてCNTをプリセツト可能状態にする。MPUは
RAMにデータを書くのと同じ方法で、BUFに対
してアドレスとデータを与えることができる。こ
のようにしてMPUはBUF内のデータを一部書換
えた後、書込みコマンドを発行してDCに対して
BUFの内容をDDに書くことを指示することによ
つて、第1の実施例のごとくデータの書換えを終
了できる。
第1の実施例ではMPUがBUF内の隣りあわな
い番地のデータを書換える場合には、かならずデ
ータバス105を経由してBUFのアドレス、書
換えデータの順にこれらをDCに送る必要があつ
た。これに対して第2の実施例ではMPUは通常
のメモリ書込みと同様に、BUFのアドレス書換
えデータを同時にDCに与えることができ全書換
え時間を短縮することができる。
い番地のデータを書換える場合には、かならずデ
ータバス105を経由してBUFのアドレス、書
換えデータの順にこれらをDCに送る必要があつ
た。これに対して第2の実施例ではMPUは通常
のメモリ書込みと同様に、BUFのアドレス書換
えデータを同時にDCに与えることができ全書換
え時間を短縮することができる。
しかしBUFは通常数キロバイト程度の容量で
あり、MPUからのアドレス線は10ビツト以上必
要である。一方もしBUFがなければMPUがDC
の内部をアドレスづけするにはたかだか数ビツト
のアドレス線で済む。いいかえればBUFのアド
レスを外部からアドレスバスでなくデータバスを
通じて与える第1の実施例はMPUとDCとの接続
線が少ない。このことはDCを集積回路技術を用
いて1チツプ化する際にはピン数が増えない第1
の実施例の方が有利であることを示している。
あり、MPUからのアドレス線は10ビツト以上必
要である。一方もしBUFがなければMPUがDC
の内部をアドレスづけするにはたかだか数ビツト
のアドレス線で済む。いいかえればBUFのアド
レスを外部からアドレスバスでなくデータバスを
通じて与える第1の実施例はMPUとDCとの接続
線が少ない。このことはDCを集積回路技術を用
いて1チツプ化する際にはピン数が増えない第1
の実施例の方が有利であることを示している。
以上、本発明によれば、デイスク装置のメデイ
ア上のデータの一部書換え等を計算機のデータバ
ス占有時間を低減化して行なうことが可能であ
る。このことは計算機のスループツトを高めるだ
けでなく、計算機のシステムメモリ内で確保せね
ばならない。デイスクデータ用のエリアの低減化
も可能にしている。
ア上のデータの一部書換え等を計算機のデータバ
ス占有時間を低減化して行なうことが可能であ
る。このことは計算機のスループツトを高めるだ
けでなく、計算機のシステムメモリ内で確保せね
ばならない。デイスクデータ用のエリアの低減化
も可能にしている。
ところで、本発明の実施例は外部記憶装置とし
てデイスク装置を例にとつた。本発明の基本要素
は外部記憶装置のシリアルデータと外部記憶装置
制御回路に内蔵されたデータバツフアのパラレル
データとの受渡しおよびデータバツフアのアドレ
ス指定方法にある。したがつて外部記憶装置とし
て磁気テープ、磁気ドラム、磁気バブル、光学デ
イスク等が考えられるのみでなく、外部記憶装置
のかわりに通信回線を用いても同等の効果が得ら
れる。この場合、本発明で提供する装置は通信プ
ロトコル制御回路となろう。
てデイスク装置を例にとつた。本発明の基本要素
は外部記憶装置のシリアルデータと外部記憶装置
制御回路に内蔵されたデータバツフアのパラレル
データとの受渡しおよびデータバツフアのアドレ
ス指定方法にある。したがつて外部記憶装置とし
て磁気テープ、磁気ドラム、磁気バブル、光学デ
イスク等が考えられるのみでなく、外部記憶装置
のかわりに通信回線を用いても同等の効果が得ら
れる。この場合、本発明で提供する装置は通信プ
ロトコル制御回路となろう。
またデータバツフアのアドレス発生回路として
カウンタを例にとつたが、これは単なるレジスタ
でもよい。アドレス更新は情報処理回路がレジス
タを読みとり、+1演算を行なつてその内容をこ
のレジスタに書込んでもよいからである。
カウンタを例にとつたが、これは単なるレジスタ
でもよい。アドレス更新は情報処理回路がレジス
タを読みとり、+1演算を行なつてその内容をこ
のレジスタに書込んでもよいからである。
第1図は従来のデイスク装置を含む計算機シス
テムのブロツク図、第2図は本発明の第1の実施
例のデータバツフア内蔵デイスク装置制御回路の
ブロツク図である。第3図、第4図はデイスク制
御回路の詳細ブロツク図、第5図はタイムチヤー
ト、第6図はマイクロプログラムフロー図であ
る。第7図はアドレスカウンタ回路図であり、第
8図は本発明の第2の実施例のデータバツフア内
蔵デイスク装置制御回路のブロツク図である。 306……マイクロプログラムによる情報処理
回路、110a/b……データバツフア(ランダ
ムアクセスメモリ)、111a/b……データバ
ツフア用アドレスカウンタ、〜……スイツ
チ。
テムのブロツク図、第2図は本発明の第1の実施
例のデータバツフア内蔵デイスク装置制御回路の
ブロツク図である。第3図、第4図はデイスク制
御回路の詳細ブロツク図、第5図はタイムチヤー
ト、第6図はマイクロプログラムフロー図であ
る。第7図はアドレスカウンタ回路図であり、第
8図は本発明の第2の実施例のデータバツフア内
蔵デイスク装置制御回路のブロツク図である。 306……マイクロプログラムによる情報処理
回路、110a/b……データバツフア(ランダ
ムアクセスメモリ)、111a/b……データバ
ツフア用アドレスカウンタ、〜……スイツ
チ。
Claims (1)
- 【特許請求の範囲】 1 マイクロコンピユータと、ランダムアクセス
メモリと、上記マイクロコンピユータと上記ラン
ダムアクセスメモリとを接続するバスと、外部記
憶装置とからなるマイクロコンピユータシステム
に用いられかつ上記外部記憶装置と上記バスとの
間のデータ転送を制御するための外部記憶装置制
御用回路であつて、 (1) 上記外部記憶装置よりの直列データを並列デ
ータに変換するデータ変換手段と、 (2) 上記データ変換手段からの上記並列データを
格納するデータ記憶手段と、 (3) 上記データ記憶手段に書き込みおよび読み出
しのためのアドレスを与えるカウンタ手段と、 (4) 上記データ記憶手段から読み出されたデータ
を上記バスに伝送する一方、上記バス上の信号
を上記外部記憶装置制御用回路内部に取り込む
ための入出力制御手段と、 (5) 上記カウンタ手段に任意のアドレスをセツト
する如く上記入出力制御手段と上記カウンタ手
段との間に接続された信号径路とを具備するこ
とを特徴とする外部記憶装置制御用回路。 2 上記データ変換手段は上記データ記憶手段か
らの並列データを直列データに変換する機能をさ
らに有してなり、該変換された直列データは上記
外部記憶装置に送出されることを特徴とする特許
請求の範囲第1項記載の外部記憶装置制御用回
路。 3 上記外部記憶装置制御用回路は集積回路技術
を用いてワンチツプ化されていることをを特徴と
する特許請求の範囲第2項記載の外部記憶装置制
御用回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57036408A JPS58154054A (ja) | 1982-03-10 | 1982-03-10 | 外部記憶装置制御用回路 |
KR1019830000860A KR880001167B1 (ko) | 1982-03-10 | 1983-03-03 | 외부 기억 장치 제어용 회로 |
DE8383102229T DE3370702D1 (en) | 1982-03-10 | 1983-03-07 | Microcomputer system with buffer in peripheral storage control |
EP83102229A EP0088982B1 (en) | 1982-03-10 | 1983-03-07 | Microcomputer system with buffer in peripheral storage control |
US06/473,861 US4716522A (en) | 1982-03-10 | 1983-03-10 | Microcomputer system with buffer in peripheral storage control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57036408A JPS58154054A (ja) | 1982-03-10 | 1982-03-10 | 外部記憶装置制御用回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58154054A JPS58154054A (ja) | 1983-09-13 |
JPH046980B2 true JPH046980B2 (ja) | 1992-02-07 |
Family
ID=12469004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57036408A Granted JPS58154054A (ja) | 1982-03-10 | 1982-03-10 | 外部記憶装置制御用回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4716522A (ja) |
EP (1) | EP0088982B1 (ja) |
JP (1) | JPS58154054A (ja) |
KR (1) | KR880001167B1 (ja) |
DE (1) | DE3370702D1 (ja) |
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---|---|---|---|---|
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JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
JPS6155747A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | デ−タ転送制御回路を備えたデイジタル集積回路 |
DE3587635T2 (de) * | 1984-10-04 | 1994-04-21 | Bull Hn Information Syst | Plattenspeichersteuergerät mit geteiltem Adressenregister. |
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JPH04363745A (ja) * | 1991-05-17 | 1992-12-16 | Toshiba Corp | Dmaコントローラ |
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JP2000305716A (ja) * | 1999-04-23 | 2000-11-02 | Sony Corp | ディスク制御装置及びディスク制御方法 |
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CN100557566C (zh) * | 2006-11-10 | 2009-11-04 | 威盛电子股份有限公司 | 指令存取及排程的方法及其装置 |
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