JPH046980B2 - - Google Patents

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JPH046980B2
JPH046980B2 JP57036408A JP3640882A JPH046980B2 JP H046980 B2 JPH046980 B2 JP H046980B2 JP 57036408 A JP57036408 A JP 57036408A JP 3640882 A JP3640882 A JP 3640882A JP H046980 B2 JPH046980 B2 JP H046980B2
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data
storage device
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mpu
bus
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Tsuneo Funabashi
Kazuhiko Iwasaki
Hideo Nakamura
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Hitachi Ltd
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Priority to DE8383102229T priority patent/DE3370702D1/de
Priority to EP83102229A priority patent/EP0088982B1/en
Priority to US06/473,861 priority patent/US4716522A/en
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Publication of JPH046980B2 publication Critical patent/JPH046980B2/ja
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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements

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  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
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  • Microcomputers (AREA)

Description

【発明の詳細な説明】 本発明は外部記憶装置と計算機とを接続するた
めの該装置制御用の装置に係り、とくに該制御装
置内にデータの一時記憶回路等を設けることによ
り計算機システムの情報処理能力を向上させるこ
とに適する。
従来の外部記憶装置（たとえばデイスク装置）
を含む計算機（たとえばマイクロコンピユータ）
のシステム構成例を第１図に示す。マイクロコン
ピユータ（MPU）１０１はランダムアクセスメ
モリ（RAM）１０２、およびデイスク制御装置
（DC）１０３の情報をアドレスバス１０４、デー
タバス１０５を用いて処理している。これらのバ
スにはダイレクトメモリアクセスコントローラ
（DMAC）１０６の他、図示していないが他のメ
モリや周辺入出力機器等が接続されてMPUシス
テムが構成されている。DC１０３はMPU１０１
とデイスク装置（DD）１０７とのデータ転送を
制御する。
DCは入出力制御回路（ＩPU）１０８、デー
タ処理回路（DPU）１０９、データバツフア
（BUF）１１０、BUFのアドレスを与えるカウ
ンタ（CNT）１１１からなる。DDの入出力する
低転送レートのシリアルデータはDPUにてパラ
レルデータに変換される。パラレルデータは
RAMで構成されるBUFに入出力される。BUF
はIOPUにそのアドレスを管理されながらデータ
バス１０５を通じて、MPU１０１や外部RAM
１０２とデータを交換する。なおIOPUはCNT
の更新を制御線１１２を用いて制御することによ
りBUFにアドレスを与える他、DPU等のDC１０
３内の各回路を制御し、さらに外部のDD１０７
をも制御する。
従来、BUFはRAM等を対象とした高速なデー
タバス１０５上のデータ転送と、低速なDD１０
７とのデータ転送を整合させる目的で設けられて
きたため、BUFのアドレス空間とRAM１０２の
アドレス空間とを分離させてきた。これは１つに
は、DDとBUFの低速データ転送時にデータバ
ス、アドレスバスを占有しないようにしてMPU
がDCとは無関係の処理を行うことによりMPUシ
ステムのスループツトを向上させてきたからであ
る。他の理由はBUFとRAMが高速転送する際
に、MPUと同じ働きをするDMACはRAMに対
してアドレスを出してアクセスする一方、BUF
に対しては図示していないがただ１本のDMA許
可信号を与えるだけでアクセスするような構成を
とつたからである。もしBUFのアドレスをIOPU
が管理せずDMACから並列に与えたとすると、
BUFとRAMとの転送レートはほぼ半減する。
以上の利用のため従来構成ではMPUから（当
然DMACからも）BUFへ直接アドレスを与えら
れなかつた。このためたとえばBUF内のデータ
をRAMに転送する場合、転送開始はつねに一番
最初にBUFに格納されたデータからであつた。
したがつてBUF内のデータ列の途中からRAMへ
のデータ転送は不可能であり、最初のデータから
途中のデータまでは無駄に転送せねばならず、転
送時間およびRAM内のエリア確保の二点で無駄
があつた。
そこで本発明の目的は、低速の外部記憶装置を
制御する装置において、該制御装置内のデータバ
ツフアと外部メモリないしホスト計算機等とのデ
ータ転送期間を短縮することが可能な制御装置を
提供することにある。とくに集積回路技術を用い
て１チツプ化された制御装置において本発明は効
果が大きい。
本発明では、データバツフアのアドレスを制御
装置の内部ではもちろんのこと、外部から与える
ことができるような信号径路を設けた。これによ
り、データバツフア内の必要なデータのみ外部メ
モリないしホスト計算機等との間で転送すること
が可能となり、不要なデータ転送を防いだ。
すなわち、本願において開示される代表的発明
は、マイクロコンピユータMPU，１０１と、ラ
ンダムアクセスメモリRAM，１０２と、上記マ
イクロコンピユータと上記ランダムアクセスメモ
リとを接続するバス１０４，１０５と、外部記憶
装置DD，１０７とからなるマイクロコンピユー
タシステムに用いられかつ上記外部記憶装置と上
記バスとの間のデータ転送を制御するための外部
記憶装置制御用回路１０３であつて、 (1) 上記外部記憶装置よりの直列データを並列デ
ータに変換するデータ変換手段DPU，１０９
と、 (2) 上記データ変換手段からの上記並列データを
格納するデータ記憶手段BUF，１１０と、 (3) 上記データ記憶手段に書き込みおよび読み出
しのためのアドレスを与えるカウンタ手段
CNT，１１１と、 (4) 上記データ記憶手段から読み出されたデータ
を上記バスに伝送する一方、上記バス上の信号
を上記外部記憶装置制御用回路内部に取り込む
ための入出力制御手段IOPU，１０８と、 (5) 上記カウンタ手段に任意のアドレスをセツト
する如く上記入出力制御手段と上記カウンタ手
段との間に接続された信号径路２０２，３０３
とを具備することを特徴とする。
以下、本発明の第１の実施例を従来例と比較し
ながら第２図を用いて説明する。第１図の従来例
に比して、本発明ではBUF１１０のアドレスを
与えるバイナリカウンタ１１１を外部のデータバ
ス１０５からプリセツト可能とする信号径路２０
２を設けた。通常のDD−BUF間ないしBUF−
RAM間のデータ転送ではＩPU１０８よりの
制御信号２０３の１つを受けて、カウンタ１１１
はインクリメントないしデクリメントされる。こ
れに対しMPU１０１がBUF１１０にアドレスを
与える場合はDC１０３にあらかじめコマンドを
発行し、これによりＩPU１０８が制御信号２
０３の１つを用いてカウンタ１１１をプリセツト
可能な状態にしておく。その後MPU１０１がデ
ータバス１０５を通じてBUF１１０のアドレス
をカウンタ１１１にセツトする。
以上の構成により次に述べることが可能とな
る。
(1) BUFの一部のデータをRAMへ転送する。
(2) DDのメデイアのデータを一部書換える。
従来は、MPUが読出しコマンドを発行し、
DCはDDのデータをたとえば１セクタ分BUF
に格納した。その後DMACがBUFの内容を
RAMへ移した。MPUがRAMを書換た後、
DMACはRAMの内容をBUFへ移した。その
後MPUが書込みコマンドを発行し、DCは
BUFの内容を該当するセクタに書込んだ。こ
れに対し本発明ではBUFとRAM間の転送が不
要となり、MPUはデータバスを常に使用でき
るためMPUシステムのスループツトが向上す
る。
(3) DDのメデイア上のフアイルの統合を行な
う。
従来は(2)の前半で示したのと同じ手順でメデ
イア上のあるフアイルデータをRAMに格納し
た。次にMPDはDMACに対してRAMの格納
エリアを新たに指定した後、再びメデイア上の
別フアイルデータないしDDが複数台ある場合
は別メデイアのフアイルデータをRAMに格納
した。このようにRAM上でフアイルを統合し
た後に(2)の後半で述べた手順でRAMの内容を
メデイアに書込んだ。これに対して本発明では
BUFとRAMの転送が不要であり、BUF上で
フアイルの統合を行なうためにMPUはDMAC
１の格納エリア指定の代わりに、カウンタ１１
１にアドレスをセツトする。
これらはいずれもBUFとRAMの転送回数を従
来の構成法に比して減らすことにより、MPUシ
ステムの処理能力を向上させている。ここでは特
に(2)の例を第３図および第４図を用いてさらに詳
しく述べる。
第３図を用いて、第２図で示したDC１０３の
うち、ＩPU部をDPU部を示す。ＩPUにお
いてDC１０３はMPUと端子１０４および１０５
を用いて情報を交換し、端子３０７および３０９
を通してDDと情報交換する。端子１０５はデー
タバスで、バスドライバ３０２により内部データ
バス３０３を通じて情報が転送される。端子１０
４は制御信号を含むアドレスバスであり、制御回
路３０５はこの信号を用いてMPUとDCの情報伝
送を制御する。情報処理回路３０６はMPUより
コマンドを受けてDDの動作状態のチエツクやヘ
ツド等の動作制御を端子３０７により行なうと同
時に、DC内の各回路の動作制御やデータフロー
制御を制御線３０８で行なう。
DPUにおいてデータ変換回路３１０は端子３
０９上のDDの直列データとDC内で処理される並
列データとの交換を行ない、併せて直列データの
誤りの検出や訂正を行なう。レジスタ群３１１は
上記並列データの他、DD内の記憶レコードの番
地等を記憶しており、内部データバス３０３を通
じてMPUとのデータ交換ができる。さらにレジ
スタ群３１１の内容は情報処理回路３０６の制御
のもとで演算回路３１２およびラツチ３１３によ
つて演算・比較等のオペレーシヨンを受ける。
端子３０９の信号はDDの動作に同期した転送
レートの低い（たとえば500Kbit／ｓ）直列信号
で、端子１０４の信号はMPUの動作に同期した
転送レートの高い（たとえば2MByte／ｓ）並列
信号である。
第２図のDCのうち本発明に係わる部分の詳細
を第４図に示す。後述するデータバツフアを用い
ない場合にはシフトレジスタ４０５はDDよりの
直列データ４０２をDDよりのクロツク信号４０
３を用いて取込み、並列データとしてレジスタ群
３１１へ送る。逆の場合はレジスタ群３１１より
並列データがシフトレジスタ４０５にセツトされ
た後、図示はしていないがDC外部で発生させた
書込み用クロツク信号４０４により並列データを
シフトして直列データ４０１としてこれをDDに
送る。シフトレジスタ４０５のクロツク切換えス
イツチ、およびシフトレジスタ４０５とレジス
タ群３１１との並列データの受渡し制御は、情報
処理回路３０６により切換えられる。情報処理回
路３０６はたとえばマイクロプログラムによつ
て、MPUからのコマンドを内部データバス３０
３を通じて受け、これを解釈（デコード）して制
御線３０８から適当なタイミングで制御信号を入
出力する。
次にデータバツフアを用いる場合の動作を示
す。分周器４０６はたとえば８分周回路であり、
直列データの連続した８ケをバイトデータとして
区切るために設けられており、並列データ転送の
タイミング信号を作る。このバイト信号はデータ
バツフアのアドレス発生用のカウンタ１１１ａに
与えられる。ここではデータバツフアは二重系に
なつており、大量のデータの連続転送が可能とな
つている。
読出しコマンド発生時は直列データが変換され
て１バイトの並列データが得られるごとにカウン
タ１１１ａが更新されていく。データバツフア１
１０ａはカウンタ１１１ａによりアドレスづけさ
れた番地にシフトレジスタ４０５より得た並列デ
ータを情報処理回路３０６よりのWRITE信号に
より格納していく。データバツフアを用いる場合
は前述のレジスタ群３１１の代わりにデータバツ
フアがシフトレジスタのデータ転送の対象とな
る。このようにしてDDよりの直列データ４０２
は並列データに変換されてデータバツフア１１０
ａに順序に従つて格納されていく。
一方データバツフア１１０ｂはすでに前に述べ
た手順にしたがつてDDよりのデータが格納され
ているとする。MPUより“読出し”の制御信号
１０４（MPUの読出し命令またはDMA転送に
よつて発生した読出し信号）を受けた制御回路３
０５は読出しストローブ信号を発生し、カウンタ
１１１ｂを更新する。該カウンタはデータバツフ
ア１１０ｂのアドレス信号を発生するため、デー
タバツフア１１０ｂの内容はカウンタ１１１ｂの
更新に同期して連続して内部データバス３０３に
送出され、制御回路３０５が内部データバス３０
３とデータバス１０５を接続するためMPUがこ
れを読出せる。したがつてMPUはDDに同期し
てでなく、自身の動作速度でもつてデータバツフ
ア１１０ｂの内容を連続して読出せる。
DDのデータ転送レートはたとえば毎秒
500Kbitであり、MPUのデータ転送レートはた
とえば毎秒2MByteであるため、データバツフア
１１０ｂが空になつても、１１０ａはまだDDか
らのデータを格納中である。データバツフア１１
０ａがDDよりの読出しデータで満たされたら、
情報処理回路３０６はスイツチ，，，を
第４図で示した状態から反対の状態に移す。した
がつて以後DDよりのデータはデータバツフア１
１０ｂへ格納され、データバツフア１１０ａの内
容はMPUに読出され得る。
以上のシーケンスを第５図に示す。信号４０３
と信号３０３の転送レートは数十倍も異なるため
第５図の水平方向は実時間軸と対応させずに描い
てある。データバツフア１１０ａないし１１０ｂ
からMPUへのデータ転送期間は図で示すように
バースト状になつており、非転送期間にはMPU
は他のDC制御と無関係の処理を実行できる。第
５図の下部は上部を拡大して示したものである。
次に以上に述べた情報処理回路について詳しく
述べる。本実施例では情報処理回路として周知の
マイクロプログラムによるコントローラを用いて
いる。第６図にマイクロプログラムの流れを示し
たが、Ｉ，Ｌ，Ｂはプログラム上のインデクスで
あり、Ｉの２系統のデータバツフアのどちらに書
込むかを示し、Ｌは１回のMPUによる読出しコ
マンドにおけるDDよりの総読出しデータ長（バ
イト数）L0に対応したバイトカウンタで、Ｂは
データバツフア容量B0に対応するバイトカウン
タ数を表わしている。なおL0，B0はMPUがコマ
ンド発行時に第３図のレジスタ群３１１に与えて
いるとする。スイツチ，，，はインデク
スＩにより切換えられる。マイクロプログラムの
分周器４０６の出力を待つて、データバツフアに
シフトレジスタ４０５のデータを書込み、ソフト
上のバイトカウンタをインクリメントし、所定の
バイト数まで以上の動作を繰返す。
以上が一般的なDDからRAMへのデータ転送
手順の群細であるが、RAMからDDへのデータ
転送は、スイツチを切換えかつデータバツフア
書込み信号（WRITE）をシフトレジスタ４０５
への書込み信号とし、他は前述の転送手順にした
がうことで実現できる。
次に本発明の目的であるMPUがDDのメデイ
ア上のデータを一部書換える場合を第４図を用い
て説明する。前述のようにMPUが発行したコマ
ンドを受けてDCはDDから、たとえば１セクタの
データを読みデータバツフア１１０ａに格格した
とする。つぎに、書換えたい部分のアドレスが
MPUからコマンドと共に与えられ内部データバ
ス３０３を通じてカウンタ１１１ａにセツトされ
る。このとき情報処理回路はMPUからのコマン
ドに応じてスイツチのみを閉じる。カウンタは
情報処理回路３０６により停止状態のままであり
データバツフアのアドレスを記憶しているため、
MPUはカウンタの示すアドレスで指定されるデ
ータを書換えることができ、つぎにさらに書換え
るデータのアドレスが先の番地に隣接する場合は
情報処理回路３０６はカウンタ１１１ａを１クロ
ツク動作させ、アドレスが隣接していない場合は
カウンタ１１１ａにMPUが再び適当なアドレス
をセツトして、データを書換える。カウンタ１１
１ａを＋１するか否かはMPUよりのコマンドに
含まれる情報により情報処理回路３０６が制御す
る。
データバツフア１１０ａにおいてMPUによる
必要なデータ変更が終了したら、MPUは書込み
コマンドを発行し、情報処理回路３０６が先ほど
のセクタにデータバツフア１１０ａの内容を書込
むが、データバス１０５はこの書込みに際しては
占有されない。したがつてMPUは書込みコマン
ド発行後は他のDC制御と無関係な処理を行なう
ことができ、MPUシステムのスループツトは向
上する。なおｂ系統のデータバツフアを用いると
きはスイツチを閉じることを除いて上と同じで
ある。
次に情報処理回路３０６と周知の回路を用いた
カウンタ１１１ｂの先頭の１ビツトとの接続例を
第７図に示す。内部データバス３０３を通じて
MPUが発行したコマンドはコマンドレジスタ７
０１に記憶される。なおこの記憶タイミング信号
は第４図の制御回路３０５で発生されるとする。
コマンドデコーダ７０２はこの記憶されたコマン
ドを解読して制御信号７０３〜７０５その他を発
生する。信号７０３は内部バス３０３のデータを
カウンタ１１１ｂにセツトするストローブであ
り、第４図の説明で「スイツチを閉じる」こと
と等価な信号である。信号７０４はカウンタ１１
１ｂを停止させる信号である。信号７０５は第４
図で「スイツチを切換える」ことと等価な信号
である。
従来、デイスク装置内のメデイアに格納されて
いるデータの一部を修正する場合は、計算機はメ
デイアからデータバツフアを通じて１セクタ長の
データを読み、これをシステムメモリの一部へ格
納した。その後、計算機はシステムメモリ上でデ
ータ修正をした後、システムメモリの当該セクタ
部分のすべてをデータバツフアに送出した。この
ため計算機とデータバツフアの２回にわたるデー
タ転送のためデータバスが占有され、計算機シス
テムのスループツトを劣化させていた。これに対
し本実施例では上記２回のデータバス占有期間を
不要にするものである。
本発明の第２の実施例を第８図に示す。本実施
例も第１の実施例と同様に(1)BUFの一部データ
の転送、(2)メデイアデータの一部書込み、(3)メデ
イア上のフアイル統合等に有効である。本例は第
１の実施例と異なり、BUFのアドレスをMPUの
アドレスバス１０４から与えるものである。
BUFのアドレスカウンタ（CNT）１１１に値を
セツトするためにアドレスバスと接続する信号径
路８０１とＩPUからCNTを制御する信号２０
３とが設けられている。
いまBUFにDDよりのデータがすでに格納され
ているとする。MPUはDCに対してコマンドを発
行し、これを受けてＩPUは制御線２０３を用
いてCNTをプリセツト可能状態にする。MPUは
RAMにデータを書くのと同じ方法で、BUFに対
してアドレスとデータを与えることができる。こ
のようにしてMPUはBUF内のデータを一部書換
えた後、書込みコマンドを発行してDCに対して
BUFの内容をDDに書くことを指示することによ
つて、第１の実施例のごとくデータの書換えを終
了できる。
第１の実施例ではMPUがBUF内の隣りあわな
い番地のデータを書換える場合には、かならずデ
ータバス１０５を経由してBUFのアドレス、書
換えデータの順にこれらをDCに送る必要があつ
た。これに対して第２の実施例ではMPUは通常
のメモリ書込みと同様に、BUFのアドレス書換
えデータを同時にDCに与えることができ全書換
え時間を短縮することができる。
しかしBUFは通常数キロバイト程度の容量で
あり、MPUからのアドレス線は10ビツト以上必
要である。一方もしBUFがなければMPUがDC
の内部をアドレスづけするにはたかだか数ビツト
のアドレス線で済む。いいかえればBUFのアド
レスを外部からアドレスバスでなくデータバスを
通じて与える第１の実施例はMPUとDCとの接続
線が少ない。このことはDCを集積回路技術を用
いて１チツプ化する際にはピン数が増えない第１
の実施例の方が有利であることを示している。
以上、本発明によれば、デイスク装置のメデイ
ア上のデータの一部書換え等を計算機のデータバ
ス占有時間を低減化して行なうことが可能であ
る。このことは計算機のスループツトを高めるだ
けでなく、計算機のシステムメモリ内で確保せね
ばならない。デイスクデータ用のエリアの低減化
も可能にしている。
ところで、本発明の実施例は外部記憶装置とし
てデイスク装置を例にとつた。本発明の基本要素
は外部記憶装置のシリアルデータと外部記憶装置
制御回路に内蔵されたデータバツフアのパラレル
データとの受渡しおよびデータバツフアのアドレ
ス指定方法にある。したがつて外部記憶装置とし
て磁気テープ、磁気ドラム、磁気バブル、光学デ
イスク等が考えられるのみでなく、外部記憶装置
のかわりに通信回線を用いても同等の効果が得ら
れる。この場合、本発明で提供する装置は通信プ
ロトコル制御回路となろう。
またデータバツフアのアドレス発生回路として
カウンタを例にとつたが、これは単なるレジスタ
でもよい。アドレス更新は情報処理回路がレジス
タを読みとり、＋１演算を行なつてその内容をこ
のレジスタに書込んでもよいからである。
【図面の簡単な説明】
第１図は従来のデイスク装置を含む計算機シス
テムのブロツク図、第２図は本発明の第１の実施
例のデータバツフア内蔵デイスク装置制御回路の
ブロツク図である。第３図、第４図はデイスク制
御回路の詳細ブロツク図、第５図はタイムチヤー
ト、第６図はマイクロプログラムフロー図であ
る。第７図はアドレスカウンタ回路図であり、第
８図は本発明の第２の実施例のデータバツフア内
蔵デイスク装置制御回路のブロツク図である。 ３０６……マイクロプログラムによる情報処理
回路、１１０ａ／ｂ……データバツフア（ランダ
ムアクセスメモリ）、１１１ａ／ｂ……データバ
ツフア用アドレスカウンタ、〜……スイツ
チ。

Claims (1)

  1. 【特許請求の範囲】 １ マイクロコンピユータと、ランダムアクセス
    メモリと、上記マイクロコンピユータと上記ラン
    ダムアクセスメモリとを接続するバスと、外部記
    憶装置とからなるマイクロコンピユータシステム
    に用いられかつ上記外部記憶装置と上記バスとの
    間のデータ転送を制御するための外部記憶装置制
    御用回路であつて、 (1) 上記外部記憶装置よりの直列データを並列デ
    ータに変換するデータ変換手段と、 (2) 上記データ変換手段からの上記並列データを
    格納するデータ記憶手段と、 (3) 上記データ記憶手段に書き込みおよび読み出
    しのためのアドレスを与えるカウンタ手段と、 (4) 上記データ記憶手段から読み出されたデータ
    を上記バスに伝送する一方、上記バス上の信号
    を上記外部記憶装置制御用回路内部に取り込む
    ための入出力制御手段と、 (5) 上記カウンタ手段に任意のアドレスをセツト
    する如く上記入出力制御手段と上記カウンタ手
    段との間に接続された信号径路とを具備するこ
    とを特徴とする外部記憶装置制御用回路。 ２ 上記データ変換手段は上記データ記憶手段か
    らの並列データを直列データに変換する機能をさ
    らに有してなり、該変換された直列データは上記
    外部記憶装置に送出されることを特徴とする特許
    請求の範囲第１項記載の外部記憶装置制御用回
    路。 ３ 上記外部記憶装置制御用回路は集積回路技術
    を用いてワンチツプ化されていることをを特徴と
    する特許請求の範囲第２項記載の外部記憶装置制
    御用回路。
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