JPH09282862A - メモリカード - Google Patents
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- JPH09282862A JPH09282862A JP8089505A JP8950596A JPH09282862A JP H09282862 A JPH09282862 A JP H09282862A JP 8089505 A JP8089505 A JP 8089505A JP 8950596 A JP8950596 A JP 8950596A JP H09282862 A JPH09282862 A JP H09282862A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
- G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0626—Reducing size or complexity of storage systems
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- G06F3/0673—Single storage device
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 部分的に不良部があるブロック消去型の不揮
発性メモリをも効率よく使用することができるようにし
たメモリカードを得る。 【解決手段】 ホスト機器に使用するブロック消去型の
不揮発性メモリを用いたメモリカードにおいて、ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
ホスト機器とのデータの入出力を行い、メモリ部へのア
ドレスデータやメモリ管理を行うコントロール部と、各
不揮発性メモリのそれぞれの消去ブロックを選択するた
めのアドレスデータをプログラムに従って変換するアド
レス変換部とを備え、コントロール部は、アドレス変換
部をプログラムして、所定の消去ブロックを選択するア
ドレスデータを、他の消去ブロックを選択するアドレス
データに変換させる。
発性メモリをも効率よく使用することができるようにし
たメモリカードを得る。 【解決手段】 ホスト機器に使用するブロック消去型の
不揮発性メモリを用いたメモリカードにおいて、ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
ホスト機器とのデータの入出力を行い、メモリ部へのア
ドレスデータやメモリ管理を行うコントロール部と、各
不揮発性メモリのそれぞれの消去ブロックを選択するた
めのアドレスデータをプログラムに従って変換するアド
レス変換部とを備え、コントロール部は、アドレス変換
部をプログラムして、所定の消去ブロックを選択するア
ドレスデータを、他の消去ブロックを選択するアドレス
データに変換させる。
Description
【0001】
【発明の属する技術分野】本発明は、ブロック消去型の
不揮発性メモリを搭載したメモリカードに関するもので
ある。
不揮発性メモリを搭載したメモリカードに関するもので
ある。
【0002】
【従来の技術】図6は、従来におけるブロック消去型の
不揮発性メモリであるフラッシュメモリを搭載したメモ
リカードの例を示す概略のブロック図である。図6にお
いて、メモリカード50は、インタフェース回路51
と、内部制御用CPU52と、データ入出力用のバッフ
ァメモリ53と、フラッシュメモリ制御回路54と、フ
ラッシュメモリで構成されたメモリ部55とからなる。
上記インタフェース回路51は、内部制御用CPU52
に接続され、内部制御用CPU52は、バッファメモリ
53が接続されると共に、フラッシュメモリ制御回路5
4を介してメモリ部55に接続されている。このような
構成のメモリカード50が情報処理機器からなるホスト
システム装置60に接続されると、ホストシステム装置
60は、上記インタフェース回路51を介して上記内部
制御用CPU52に接続される。
不揮発性メモリであるフラッシュメモリを搭載したメモ
リカードの例を示す概略のブロック図である。図6にお
いて、メモリカード50は、インタフェース回路51
と、内部制御用CPU52と、データ入出力用のバッフ
ァメモリ53と、フラッシュメモリ制御回路54と、フ
ラッシュメモリで構成されたメモリ部55とからなる。
上記インタフェース回路51は、内部制御用CPU52
に接続され、内部制御用CPU52は、バッファメモリ
53が接続されると共に、フラッシュメモリ制御回路5
4を介してメモリ部55に接続されている。このような
構成のメモリカード50が情報処理機器からなるホスト
システム装置60に接続されると、ホストシステム装置
60は、上記インタフェース回路51を介して上記内部
制御用CPU52に接続される。
【0003】このような構成で、上記インタフェース回
路51は、上記ホストシステム装置60とデータの入出
力を行い、上記内部制御用CPU52は、メモリカード
50内の信号制御を行い、フラッシュメモリ制御回路5
4は、内部制御用CPU52からのメモリ部55に対す
る、読出し又は書込みを指令するコマンド、アドレスデ
ータ等の制御データに応じてメモリ部55を制御する。
例えば、内部制御用CPU52からセクタ番号が入力さ
れるとフラッシュメモリ制御回路54は、入力されたセ
クタ番号に対応するメモリ部55のアドレスデータを生
成してメモリ部55に出力する。
路51は、上記ホストシステム装置60とデータの入出
力を行い、上記内部制御用CPU52は、メモリカード
50内の信号制御を行い、フラッシュメモリ制御回路5
4は、内部制御用CPU52からのメモリ部55に対す
る、読出し又は書込みを指令するコマンド、アドレスデ
ータ等の制御データに応じてメモリ部55を制御する。
例えば、内部制御用CPU52からセクタ番号が入力さ
れるとフラッシュメモリ制御回路54は、入力されたセ
クタ番号に対応するメモリ部55のアドレスデータを生
成してメモリ部55に出力する。
【0004】メモリ部55を構成するフラッシュメモリ
は、電気的に書込み及び消去可能な不揮発性のメモリで
あり、データの消去は数K〜数十Kバイトの消去ブロッ
ク単位で一括に行い、同じアドレスにデータの上書きが
できないデバイスである。また、メモリ部55のフラッ
シュメモリは、データを8ビット又は16ビット単位で
しか書込み又は読出しができないのに対して、ホストシ
ステム装置60とは512バイト単位でデータのやりと
りを行う必要があるため、バッファメモリ53を内部制
御用CPU52とメモリ部55とのキャッシュメモリと
して使用する。
は、電気的に書込み及び消去可能な不揮発性のメモリで
あり、データの消去は数K〜数十Kバイトの消去ブロッ
ク単位で一括に行い、同じアドレスにデータの上書きが
できないデバイスである。また、メモリ部55のフラッ
シュメモリは、データを8ビット又は16ビット単位で
しか書込み又は読出しができないのに対して、ホストシ
ステム装置60とは512バイト単位でデータのやりと
りを行う必要があるため、バッファメモリ53を内部制
御用CPU52とメモリ部55とのキャッシュメモリと
して使用する。
【0005】
【発明が解決しようとする課題】ここで、通常、上記メ
モリ部55内にはICメモリをなすフラッシュメモリが
数個から数十個搭載されており、各フラッシュメモリに
はそれぞれ複数の消去ブロックが存在する。図7は、上
記図6のメモリ部55を構成するフラッシュメモリにお
けるメモリマップの例を示した図である。図7におい
て、データ幅が8ビットで、消去ブロックが64KBの
2つのフラッシュメモリ70、71のアドレスを平行に
接続し、データ幅を16ビットにした場合を示してい
る。各フラッシュメモリ70,71は、それぞれAから
Hの8つの消去ブロックを対応させて有している。
モリ部55内にはICメモリをなすフラッシュメモリが
数個から数十個搭載されており、各フラッシュメモリに
はそれぞれ複数の消去ブロックが存在する。図7は、上
記図6のメモリ部55を構成するフラッシュメモリにお
けるメモリマップの例を示した図である。図7におい
て、データ幅が8ビットで、消去ブロックが64KBの
2つのフラッシュメモリ70、71のアドレスを平行に
接続し、データ幅を16ビットにした場合を示してい
る。各フラッシュメモリ70,71は、それぞれAから
Hの8つの消去ブロックを対応させて有している。
【0006】このような構成では、フラッシュメモリ7
0又はフラッシュメモリ71内に不良部のある消去ブロ
ックが1つでも存在した場合、メモリ空間内にホストシ
ステム装置からのアクセス不可能領域が存在してしまう
ため、部分的に不良部があるフラッシュメモリは、たと
え1バイトであろうと使用することができず、フラッシ
ュメモリ70,71には完全な良品のみを使用していた
ため、フラッシュメモリに不良品が発生すると廃棄する
しかなく、メモリカードのコストアップにつながってい
た。
0又はフラッシュメモリ71内に不良部のある消去ブロ
ックが1つでも存在した場合、メモリ空間内にホストシ
ステム装置からのアクセス不可能領域が存在してしまう
ため、部分的に不良部があるフラッシュメモリは、たと
え1バイトであろうと使用することができず、フラッシ
ュメモリ70,71には完全な良品のみを使用していた
ため、フラッシュメモリに不良品が発生すると廃棄する
しかなく、メモリカードのコストアップにつながってい
た。
【0007】このため、単に、不良部がある消去ブロッ
クを使用せず、不良部のない消去ブロックのみを使用す
るようにしたものがあったが、複数のフラッシュメモリ
を上記図7で示したような使い方をした場合、例えばフ
ラッシュメモリ70の消去ブロックAに不良があり、フ
ラッシュメモリ71の消去ブロックBにも不良があった
場合、フラッシュメモリ70及び71におけるそれぞれ
の消去ブロックA及びBが使用できなくなるため、一方
のフラッシュメモリの消去ブロックに不良がなくとも使
用することができなくなり、メモリの使用効率が悪かっ
た。
クを使用せず、不良部のない消去ブロックのみを使用す
るようにしたものがあったが、複数のフラッシュメモリ
を上記図7で示したような使い方をした場合、例えばフ
ラッシュメモリ70の消去ブロックAに不良があり、フ
ラッシュメモリ71の消去ブロックBにも不良があった
場合、フラッシュメモリ70及び71におけるそれぞれ
の消去ブロックA及びBが使用できなくなるため、一方
のフラッシュメモリの消去ブロックに不良がなくとも使
用することができなくなり、メモリの使用効率が悪かっ
た。
【0008】そこで、本発明は、上記のような問題を解
決するためになされたものであり、部分的に不良部があ
るブロック消去型の不揮発性メモリをも効率よく使用す
ることができるようにしたメモリカードを得ることを目
的とする。
決するためになされたものであり、部分的に不良部があ
るブロック消去型の不揮発性メモリをも効率よく使用す
ることができるようにしたメモリカードを得ることを目
的とする。
【0009】
【課題を解決するための手段】本発明は、情報処理機器
からなるホスト機器に使用されるブロック消去型の不揮
発性メモリを用いたメモリカードにおいて、上記ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、該コン
トロール部から出力された、上記メモリ部の各不揮発性
メモリにおけるそれぞれの消去ブロックを選択するため
のアドレスデータを、プログラムに従って変換するアド
レス変換部とを備え、上記コントロール部は、上記アド
レス変換部をプログラムすることによって、所定の消去
ブロックを選択するためのアドレスデータを、他の消去
ブロックを選択するためのアドレスデータに変換させる
ことを特徴とするメモリカードを提供するものである。
からなるホスト機器に使用されるブロック消去型の不揮
発性メモリを用いたメモリカードにおいて、上記ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、該コン
トロール部から出力された、上記メモリ部の各不揮発性
メモリにおけるそれぞれの消去ブロックを選択するため
のアドレスデータを、プログラムに従って変換するアド
レス変換部とを備え、上記コントロール部は、上記アド
レス変換部をプログラムすることによって、所定の消去
ブロックを選択するためのアドレスデータを、他の消去
ブロックを選択するためのアドレスデータに変換させる
ことを特徴とするメモリカードを提供するものである。
【0010】具体的には、上記コントロール部は、メモ
リ部における使用不可能な消去ブロックを特定し、該使
用不可能な消去ブロックを選択するためのアドレスデー
タを、他の使用可能な消去ブロックを選択するためのア
ドレスデータに変換するように、上記アドレス変換部を
プログラムするものである。また、メモリ部における複
数の不揮発性メモリに対して、アドレスを共有させて使
用する場合、上記コントロール部は、上記各不揮発性メ
モリにおける使用可能な消去ブロックを組み合わせてメ
モリ容量が最大になるように、上記アドレス変換部をプ
ログラムする。ここで、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、メモリ部における使用不可能な消去ブ
ロックを特定する。
リ部における使用不可能な消去ブロックを特定し、該使
用不可能な消去ブロックを選択するためのアドレスデー
タを、他の使用可能な消去ブロックを選択するためのア
ドレスデータに変換するように、上記アドレス変換部を
プログラムするものである。また、メモリ部における複
数の不揮発性メモリに対して、アドレスを共有させて使
用する場合、上記コントロール部は、上記各不揮発性メ
モリにおける使用可能な消去ブロックを組み合わせてメ
モリ容量が最大になるように、上記アドレス変換部をプ
ログラムする。ここで、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、メモリ部における使用不可能な消去ブ
ロックを特定する。
【0011】上記アドレス変換部は、メモリカードへの
電源供給が断たれても、上記コントロール部によってプ
ログラムされた内容を記憶しており、具体的には、上記
アドレス変換部は、不揮発性のPLDからなるか、又は
揮発性のPLDと不揮発性メモリからなる記憶部とで構
成され、該記憶部は上記プログラムを記憶し、揮発性の
PLDは、メモリカードに電源供給が開始されるごとに
上記記憶部からプログラムを読出して、アドレスデータ
の変換設定を行う。
電源供給が断たれても、上記コントロール部によってプ
ログラムされた内容を記憶しており、具体的には、上記
アドレス変換部は、不揮発性のPLDからなるか、又は
揮発性のPLDと不揮発性メモリからなる記憶部とで構
成され、該記憶部は上記プログラムを記憶し、揮発性の
PLDは、メモリカードに電源供給が開始されるごとに
上記記憶部からプログラムを読出して、アドレスデータ
の変換設定を行う。
【0012】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。なお、以下、ブロッ
ク消去型の不揮発性メモリとして、フラッシュメモリを
例にして説明する。 実施の形態1.図1は、本発明の実施の形態1における
メモリカードの例を示した概略のブロック図である。図
1において、メモリカード1は、接続される外部の情報
処理機器とデータの入出力を行うインタフェース回路2
と、メモリカード1内の信号制御を行う内部制御用CP
U3と、データ入出力用のバッファメモリ4と、フラッ
シュメモリで構成されたメモリ部5と、内部制御用CP
U3からの制御データに応じてメモリ部5を制御するフ
ラッシュメモリ制御回路6と、PLD(programmable l
ogic device)で構成されたアドレス制御用PL部7と
で構成されている。
づいて、本発明を詳細に説明する。なお、以下、ブロッ
ク消去型の不揮発性メモリとして、フラッシュメモリを
例にして説明する。 実施の形態1.図1は、本発明の実施の形態1における
メモリカードの例を示した概略のブロック図である。図
1において、メモリカード1は、接続される外部の情報
処理機器とデータの入出力を行うインタフェース回路2
と、メモリカード1内の信号制御を行う内部制御用CP
U3と、データ入出力用のバッファメモリ4と、フラッ
シュメモリで構成されたメモリ部5と、内部制御用CP
U3からの制御データに応じてメモリ部5を制御するフ
ラッシュメモリ制御回路6と、PLD(programmable l
ogic device)で構成されたアドレス制御用PL部7と
で構成されている。
【0013】上記インタフェース回路2は、内部制御用
CPU3に接続され、内部制御用CPU3は、バッファ
メモリ4が接続されると共に、フラッシュメモリ制御回
路6を介してメモリ部5に接続されている。更に、フラ
ッシュメモリ制御回路6は、アドレス制御用PL部7を
介してメモリ部5に接続されている。このような構成の
メモリカード1が情報処理機器からなるホストシステム
装置10に接続されると、ホストシステム装置10は、
上記インタフェース回路2を介して上記内部制御用CP
U3に接続される。なお、上記インタフェース回路2は
インタフェース部をなし、上記内部制御用CPU3及び
フラッシュメモリ制御回路6はコントロール部をなし、
上記アドレス制御用PL部7はアドレス変換部をなし、
上記ホストシステム装置10はホスト機器をなす。
CPU3に接続され、内部制御用CPU3は、バッファ
メモリ4が接続されると共に、フラッシュメモリ制御回
路6を介してメモリ部5に接続されている。更に、フラ
ッシュメモリ制御回路6は、アドレス制御用PL部7を
介してメモリ部5に接続されている。このような構成の
メモリカード1が情報処理機器からなるホストシステム
装置10に接続されると、ホストシステム装置10は、
上記インタフェース回路2を介して上記内部制御用CP
U3に接続される。なお、上記インタフェース回路2は
インタフェース部をなし、上記内部制御用CPU3及び
フラッシュメモリ制御回路6はコントロール部をなし、
上記アドレス制御用PL部7はアドレス変換部をなし、
上記ホストシステム装置10はホスト機器をなす。
【0014】上記メモリ部5を構成するフラッシュメモ
リは、電気的に書込み及び消去可能な不揮発性のメモリ
であり、データの消去は数K〜数十Kバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。すなわち、消去ブロック
は、フラッシュメモリが一括して消去できる最小単位を
示しており、例えば、上記消去ブロックが64Kバイト
である16Mビットのフラッシュメモリを考えた場合、
1つのフラッシュメモリ内には32個の消去ブロックが
存在することになる。また、メモリ部5のフラッシュメ
モリは、データを8ビット又は16ビット単位でしか書
込み又は読出しができないのに対して、ホストシステム
装置10とは512バイト単位でデータのやりとりを行
う必要があるため、バッファメモリ4を内部制御用CP
U3とメモリ部5とのキャッシュメモリとして使用す
る。
リは、電気的に書込み及び消去可能な不揮発性のメモリ
であり、データの消去は数K〜数十Kバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。すなわち、消去ブロック
は、フラッシュメモリが一括して消去できる最小単位を
示しており、例えば、上記消去ブロックが64Kバイト
である16Mビットのフラッシュメモリを考えた場合、
1つのフラッシュメモリ内には32個の消去ブロックが
存在することになる。また、メモリ部5のフラッシュメ
モリは、データを8ビット又は16ビット単位でしか書
込み又は読出しができないのに対して、ホストシステム
装置10とは512バイト単位でデータのやりとりを行
う必要があるため、バッファメモリ4を内部制御用CP
U3とメモリ部5とのキャッシュメモリとして使用す
る。
【0015】上記フラッシュメモリ制御回路6は、内部
制御用CPU3からのメモリ部5に対する、読出し又は
書込みを指令するコマンド、アドレスデータ等の制御デ
ータに応じてメモリ部5を制御するが、アドレスデータ
における消去ブロックを選択するためのデータは、上記
フラッシュメモリ制御回路6からアドレス制御用PL部
7を介してメモリ部5に入力され、アドレスデータにお
けるその他のデータは、上記フラッシュメモリ制御回路
6からメモリ部5に直接入力される。
制御用CPU3からのメモリ部5に対する、読出し又は
書込みを指令するコマンド、アドレスデータ等の制御デ
ータに応じてメモリ部5を制御するが、アドレスデータ
における消去ブロックを選択するためのデータは、上記
フラッシュメモリ制御回路6からアドレス制御用PL部
7を介してメモリ部5に入力され、アドレスデータにお
けるその他のデータは、上記フラッシュメモリ制御回路
6からメモリ部5に直接入力される。
【0016】例えば、内部制御用CPU3からセクタ番
号が入力されるとフラッシュメモリ制御回路6は、入力
されたセクタ番号に対応するメモリ部5のアドレスデー
タを生成し、該生成したアドレスデータにおける消去ブ
ロックを選択するためのデータは上記アドレス制御用P
L部7を介してメモリ部5に出力し、生成したアドレス
データにおけるそれ以外のデータは直接メモリ部5に出
力される。また、フラッシュメモリ制御回路6は、メモ
リ部5に格納するデータ、及びアウトプットイネーブル
信号やチップセレクト信号等の制御信号を、メモリ部5
に直接出力する。
号が入力されるとフラッシュメモリ制御回路6は、入力
されたセクタ番号に対応するメモリ部5のアドレスデー
タを生成し、該生成したアドレスデータにおける消去ブ
ロックを選択するためのデータは上記アドレス制御用P
L部7を介してメモリ部5に出力し、生成したアドレス
データにおけるそれ以外のデータは直接メモリ部5に出
力される。また、フラッシュメモリ制御回路6は、メモ
リ部5に格納するデータ、及びアウトプットイネーブル
信号やチップセレクト信号等の制御信号を、メモリ部5
に直接出力する。
【0017】上記内部制御用CPU3は、上記メモリカ
ード1が初回に使用される際に、あらかじめ登録してお
いたメモリ容量を確認する容量確認コマンドを上記ホス
トシステム装置10から取得して、上記メモリ部5に対
して書込み及び読出しを実施し、不具合領域を持つ消去
ブロックの特定を行う。更に、内部制御用CPU3は、
該特定した消去ブロックを使用しないようにすると共
に、使用することができる消去ブロックが最大になるよ
うに上記アドレス制御用PL部7をプログラムする。な
お、上記アドレス制御用PL部7は不揮発性のPLDで
構成されている。
ード1が初回に使用される際に、あらかじめ登録してお
いたメモリ容量を確認する容量確認コマンドを上記ホス
トシステム装置10から取得して、上記メモリ部5に対
して書込み及び読出しを実施し、不具合領域を持つ消去
ブロックの特定を行う。更に、内部制御用CPU3は、
該特定した消去ブロックを使用しないようにすると共
に、使用することができる消去ブロックが最大になるよ
うに上記アドレス制御用PL部7をプログラムする。な
お、上記アドレス制御用PL部7は不揮発性のPLDで
構成されている。
【0018】次に、図2は、上記内部制御用CPU3に
おけるアドレス制御用PL部7へのプログラムを行う動
作例を示したフローチャートであり、図2を用いて、上
記内部制御用CPU3が、上記アドレス制御用PL部7
をプログラムする動作を説明する。なお、図2における
各フローは、特に明記しない限りすべて上記内部制御用
CPU3で行われるものである。また、図2で示した動
作は、上記メモリカード1が最初に使用されるときのみ
に行われるものである。
おけるアドレス制御用PL部7へのプログラムを行う動
作例を示したフローチャートであり、図2を用いて、上
記内部制御用CPU3が、上記アドレス制御用PL部7
をプログラムする動作を説明する。なお、図2における
各フローは、特に明記しない限りすべて上記内部制御用
CPU3で行われるものである。また、図2で示した動
作は、上記メモリカード1が最初に使用されるときのみ
に行われるものである。
【0019】図2において、最初にステップS1で、あ
らかじめ上記ホストシステム装置10に登録しておいた
メモリ容量の確認を行う容量確認コマンドを、上記ホス
トシステム装置10から取得した後、ステップS2で、
上記メモリ部5に対して書込み及び読出しを実施させ
る。次に、ステップS3に進み、ステップS3で、上記
メモリ部5内における不具合領域を持つ消去ブロックの
特定を行い、ステップS4で、メモリ容量が最大になる
ように上記アドレス制御用PL部7をプログラムして、
本フローは終了する。
らかじめ上記ホストシステム装置10に登録しておいた
メモリ容量の確認を行う容量確認コマンドを、上記ホス
トシステム装置10から取得した後、ステップS2で、
上記メモリ部5に対して書込み及び読出しを実施させ
る。次に、ステップS3に進み、ステップS3で、上記
メモリ部5内における不具合領域を持つ消去ブロックの
特定を行い、ステップS4で、メモリ容量が最大になる
ように上記アドレス制御用PL部7をプログラムして、
本フローは終了する。
【0020】次に、上記内部制御用CPU3によって上
記アドレス制御用PL部7がプログラムされ、上記メモ
リ部5のメモリ容量を最大にする方法を例を挙げてもう
少し詳細に説明する。図3は、上記図1のメモリ部5を
構成するフラッシュメモリにおける消去ブロックの構成
例を示した概略のブロック図である。図3では、データ
幅が8ビットで、消去ブロックが64KBの2つのフラ
ッシュメモリ20、21のアドレスを平行に接続し、デ
ータ幅を16ビットにした場合を示している。なお、各
フラッシュメモリ20及び21は、説明を簡単にして分
かりやすくするために、それぞれ消去ブロック数をaか
らhの8ブロックとし、アドレスバスとデータバスのみ
を示しており、制御線等は省略している。
記アドレス制御用PL部7がプログラムされ、上記メモ
リ部5のメモリ容量を最大にする方法を例を挙げてもう
少し詳細に説明する。図3は、上記図1のメモリ部5を
構成するフラッシュメモリにおける消去ブロックの構成
例を示した概略のブロック図である。図3では、データ
幅が8ビットで、消去ブロックが64KBの2つのフラ
ッシュメモリ20、21のアドレスを平行に接続し、デ
ータ幅を16ビットにした場合を示している。なお、各
フラッシュメモリ20及び21は、説明を簡単にして分
かりやすくするために、それぞれ消去ブロック数をaか
らhの8ブロックとし、アドレスバスとデータバスのみ
を示しており、制御線等は省略している。
【0021】図3において、フラッシュメモリ20に
は、D0からD7の8本のデータバスが接続されており、
フラッシュメモリ21には、D8からD15の8本のデー
タバスが接続されている。また、上記フラッシュメモリ
20及び21には、A0からA18の19本のアドレスバ
スがパラレルに接続されている。データの読出し及び書
込みは、同一アドレスに対してフラッシュメモリ20か
ら8ビット、フラッシュメモリ21から8ビットのデー
タが入出力される。
は、D0からD7の8本のデータバスが接続されており、
フラッシュメモリ21には、D8からD15の8本のデー
タバスが接続されている。また、上記フラッシュメモリ
20及び21には、A0からA18の19本のアドレスバ
スがパラレルに接続されている。データの読出し及び書
込みは、同一アドレスに対してフラッシュメモリ20か
ら8ビット、フラッシュメモリ21から8ビットのデー
タが入出力される。
【0022】上記フラッシュメモリ20及び21におい
て、欠陥セルが無く使用可能な消去ブロックには「○」
印が記されており、内部に使用不可能なメモリセルが存
在する消去ブロックには「×」印が記されている。フラ
ッシュメモリ20には消去ブロックe内と消去ブロック
h内に使用不可能なメモリセルが存在し、フラッシュメ
モリ21には消去ブロックf内と消去ブロックh内に使
用不可能なメモリセルが存在する。このような状態で
は、フラッシュメモリ20及び21のそれぞれの消去ブ
ロックe、消去ブロックf及び消去ブロックhが使用不
可能な領域となる。
て、欠陥セルが無く使用可能な消去ブロックには「○」
印が記されており、内部に使用不可能なメモリセルが存
在する消去ブロックには「×」印が記されている。フラ
ッシュメモリ20には消去ブロックe内と消去ブロック
h内に使用不可能なメモリセルが存在し、フラッシュメ
モリ21には消去ブロックf内と消去ブロックh内に使
用不可能なメモリセルが存在する。このような状態で
は、フラッシュメモリ20及び21のそれぞれの消去ブ
ロックe、消去ブロックf及び消去ブロックhが使用不
可能な領域となる。
【0023】ここで、フラッシュメモリにおけるアドレ
スデータの構成例について説明する。アドレスデータに
は、フラッシュメモリ20及び21の消去ブロックを選
択するためのデータと、フラッシュメモリ20及び21
における消去ブロック内のセルを選択するために使用さ
れるデータが含まれている。消去ブロック内のセルの選
択に上記A0〜A15のアドレスバスが使用され、消去ブ
ロックの選択に上記A16〜A18のアドレスバスが使用さ
れる。
スデータの構成例について説明する。アドレスデータに
は、フラッシュメモリ20及び21の消去ブロックを選
択するためのデータと、フラッシュメモリ20及び21
における消去ブロック内のセルを選択するために使用さ
れるデータが含まれている。消去ブロック内のセルの選
択に上記A0〜A15のアドレスバスが使用され、消去ブ
ロックの選択に上記A16〜A18のアドレスバスが使用さ
れる。
【0024】図4は、上記図3における各フラッシュメ
モリ20,21における、各種バスの接続状態例を示し
た概略図である。図4において、フラッシュメモリ20
は、アドレスバスA16〜A18、データバスD0〜D7並び
に電源及び制御線が接続されており、フラッシュメモリ
21は、データバスD8〜D15並びに電源及び制御線が
接続され、更にアドレスバスA16〜A18がPLD30を
介して接続されている。また、フラッシュメモリ20及
び21は、アドレスバスA0〜A15で並列に接続されて
いる。一方、上記アドレスバスA0〜A18、データバス
D0〜D15及び制御線は、フラッシュメモリ制御回路6
に接続されている。
モリ20,21における、各種バスの接続状態例を示し
た概略図である。図4において、フラッシュメモリ20
は、アドレスバスA16〜A18、データバスD0〜D7並び
に電源及び制御線が接続されており、フラッシュメモリ
21は、データバスD8〜D15並びに電源及び制御線が
接続され、更にアドレスバスA16〜A18がPLD30を
介して接続されている。また、フラッシュメモリ20及
び21は、アドレスバスA0〜A15で並列に接続されて
いる。一方、上記アドレスバスA0〜A18、データバス
D0〜D15及び制御線は、フラッシュメモリ制御回路6
に接続されている。
【0025】また、上記アドレスバスA16は上記PLD
30の入力端子In0に、上記アドレスバスA17は上記
PLD30の入力端子In1に、上記アドレスバスA18
は上記PLD30の入力端子In2に接続され、上記フ
ラッシュメモリ21は、PLD30の出力端子Out0か
らアドレスバスA16としてのデータを、PLD30の出
力端子Out1からアドレスバスA17としてのデータを、
PLD30の出力端子Out2からアドレスバスA18とし
てのデータを入力する。上記PLD30は、上記内部制
御用CPU3によってプログラムされる不揮発性のPL
Dであり、上記アドレス制御用PL部7をなす。
30の入力端子In0に、上記アドレスバスA17は上記
PLD30の入力端子In1に、上記アドレスバスA18
は上記PLD30の入力端子In2に接続され、上記フ
ラッシュメモリ21は、PLD30の出力端子Out0か
らアドレスバスA16としてのデータを、PLD30の出
力端子Out1からアドレスバスA17としてのデータを、
PLD30の出力端子Out2からアドレスバスA18とし
てのデータを入力する。上記PLD30は、上記内部制
御用CPU3によってプログラムされる不揮発性のPL
Dであり、上記アドレス制御用PL部7をなす。
【0026】上記のような構成で、アドレスバスA16〜
A18のデータにおいて、(A18,A17,A16)=(0,
0,0)でフラッシュメモリ20及び21の消去ブロッ
クaが、(A18,A17,A16)=(0,0,1)でフラ
ッシュメモリ20及び21の消去ブロックbが、(A1
8,A17,A16)=(0,1,0)でフラッシュメモリ
20及び21の消去ブロックcが、(A18,A17,A1
6)=(0,1,1)でフラッシュメモリ20及び21
の消去ブロックdが、(A18,A17,A16)=(1,
0,0)でフラッシュメモリ20及び21の消去ブロッ
クeが、(A18,A17,A16)=(1,0,1)でフラ
ッシュメモリ20及び21の消去ブロックfが、(A1
8,A17,A16)=(1,1,0)でフラッシュメモリ
20及び21の消去ブロックgが、(A18,A17,A1
6)=(1,1,1)でフラッシュメモリ20及び21
の消去ブロックhが選択されるものとする。
A18のデータにおいて、(A18,A17,A16)=(0,
0,0)でフラッシュメモリ20及び21の消去ブロッ
クaが、(A18,A17,A16)=(0,0,1)でフラ
ッシュメモリ20及び21の消去ブロックbが、(A1
8,A17,A16)=(0,1,0)でフラッシュメモリ
20及び21の消去ブロックcが、(A18,A17,A1
6)=(0,1,1)でフラッシュメモリ20及び21
の消去ブロックdが、(A18,A17,A16)=(1,
0,0)でフラッシュメモリ20及び21の消去ブロッ
クeが、(A18,A17,A16)=(1,0,1)でフラ
ッシュメモリ20及び21の消去ブロックfが、(A1
8,A17,A16)=(1,1,0)でフラッシュメモリ
20及び21の消去ブロックgが、(A18,A17,A1
6)=(1,1,1)でフラッシュメモリ20及び21
の消去ブロックhが選択されるものとする。
【0027】ここで、上記PLD30を入力端子と出力
端子をスルーにする、すなわち、PLD30の入力端子
In0,In1,In2に入力された信号を、該各入力端
子In0,In1,In2に対応する出力端子Out0,Out
1,Out2からそれぞれ出力すると、上記フラッシュメモ
リ20及び21には、アドレスバスA16〜A18からそれ
ぞれ同じデータが入力され、上記フラッシュメモリ20
及び21において、パラレルで使用できる消去ブロック
は、各消去ブロックa,b,c,d,gとなる。
端子をスルーにする、すなわち、PLD30の入力端子
In0,In1,In2に入力された信号を、該各入力端
子In0,In1,In2に対応する出力端子Out0,Out
1,Out2からそれぞれ出力すると、上記フラッシュメモ
リ20及び21には、アドレスバスA16〜A18からそれ
ぞれ同じデータが入力され、上記フラッシュメモリ20
及び21において、パラレルで使用できる消去ブロック
は、各消去ブロックa,b,c,d,gとなる。
【0028】そこで、アドレスバスA16〜A18から上記
PLD30に、消去ブロックfに対応するアドレス
(1,0,1)=(In2,In1,In0)が入力され
ると、PLD30が消去ブロックeに対応するアドレス
(1,0,0)=(Out2,Out1,Out0)を出力するよ
うに、上記内部制御用CPU3はPLD30をプログラ
ムしておく。すると、フラッシュメモリ21には、アド
レスバスA16〜A18から消去ブロックeに対応するアド
レスデータが入力されることになり、上記フラッシュメ
モリ20及び21において、パラレルで使用できる消去
ブロックは、各消去ブロックa,b,c,d,f,gと
なる。
PLD30に、消去ブロックfに対応するアドレス
(1,0,1)=(In2,In1,In0)が入力され
ると、PLD30が消去ブロックeに対応するアドレス
(1,0,0)=(Out2,Out1,Out0)を出力するよ
うに、上記内部制御用CPU3はPLD30をプログラ
ムしておく。すると、フラッシュメモリ21には、アド
レスバスA16〜A18から消去ブロックeに対応するアド
レスデータが入力されることになり、上記フラッシュメ
モリ20及び21において、パラレルで使用できる消去
ブロックは、各消去ブロックa,b,c,d,f,gと
なる。
【0029】上記のように、本発明の実施の形態1にお
けるメモリカードは、メモリ部5の消去ブロックの選択
を行うためのアドレスデータをメモリ部5に送るために
使用されるアドレスバスを、上記アドレス制御用PL部
7を介してメモリ部5に接続し、上記内部制御用CPU
3によって、上記メモリ部5内のフラッシュメモリに対
する不具合領域を有する消去ブロックが特定され、不揮
発性のPLD30からなる上記アドレス制御用PL部7
がプログラムされ、該アドレス制御用PL部7は該プロ
グラムに従って消去ブロックを選択するためのアドレス
データを変換する。
けるメモリカードは、メモリ部5の消去ブロックの選択
を行うためのアドレスデータをメモリ部5に送るために
使用されるアドレスバスを、上記アドレス制御用PL部
7を介してメモリ部5に接続し、上記内部制御用CPU
3によって、上記メモリ部5内のフラッシュメモリに対
する不具合領域を有する消去ブロックが特定され、不揮
発性のPLD30からなる上記アドレス制御用PL部7
がプログラムされ、該アドレス制御用PL部7は該プロ
グラムに従って消去ブロックを選択するためのアドレス
データを変換する。
【0030】このことから、不具合領域を有する消去ブ
ロックを除く各消去ブロックを使用することができると
共に、複数のフラッシュメモリに対してアドレスを共有
させて使用する場合において、各フラッシュメモリにお
けるそれぞれの不具合領域のない使用可能な消去ブロッ
クをメモリ容量が最大になるように組み合わせることが
できるため、フラッシュメモリの使用効率を高めること
ができると共に、メモリカード1のコストダウンを図る
ことができる。
ロックを除く各消去ブロックを使用することができると
共に、複数のフラッシュメモリに対してアドレスを共有
させて使用する場合において、各フラッシュメモリにお
けるそれぞれの不具合領域のない使用可能な消去ブロッ
クをメモリ容量が最大になるように組み合わせることが
できるため、フラッシュメモリの使用効率を高めること
ができると共に、メモリカード1のコストダウンを図る
ことができる。
【0031】実施の形態2.上記実施の形態1における
メモリカードにおいては、アドレス制御用PL部7で使
用されるPLDは、不揮発性のものを使用したが、揮発
性のPLDを使用してもよく、アドレス制御用PL部に
揮発性のPLDを使用したものを本発明の実施の形態2
におけるメモリカードとする。図5は、本発明の実施の
形態2におけるメモリカードの例を示した概略のブロッ
ク図である。なお、図5において、上記図1と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、上記図1との相違点のみ説明する。
メモリカードにおいては、アドレス制御用PL部7で使
用されるPLDは、不揮発性のものを使用したが、揮発
性のPLDを使用してもよく、アドレス制御用PL部に
揮発性のPLDを使用したものを本発明の実施の形態2
におけるメモリカードとする。図5は、本発明の実施の
形態2におけるメモリカードの例を示した概略のブロッ
ク図である。なお、図5において、上記図1と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、上記図1との相違点のみ説明する。
【0032】図5における図1との相違点は、図1のア
ドレス制御用PL部7を揮発性のPLDで構成すると共
に、メモリカードが初回に使用される際に内部制御用C
PU3によってアドレス制御用PL部7がプログラムさ
れたプログラム内容を記憶するための記憶部を新たに設
けたことにある。これらのことから、図1のアドレス制
御用PL部7をアドレス制御用PL部41とし、図1の
メモリカード1に記憶部42を追加したことから、図1
のメモリカード1をメモリカード40としたことにあ
る。
ドレス制御用PL部7を揮発性のPLDで構成すると共
に、メモリカードが初回に使用される際に内部制御用C
PU3によってアドレス制御用PL部7がプログラムさ
れたプログラム内容を記憶するための記憶部を新たに設
けたことにある。これらのことから、図1のアドレス制
御用PL部7をアドレス制御用PL部41とし、図1の
メモリカード1に記憶部42を追加したことから、図1
のメモリカード1をメモリカード40としたことにあ
る。
【0033】図5において、メモリカード40は、メモ
リカード40を接続する外部の情報処理機器とデータの
入出力を行うインタフェース回路2と、メモリカード4
0内の信号制御を行う内部制御用CPU3と、データ入
出力用のバッファメモリ4と、フラッシュメモリで構成
されたメモリ部5と、内部制御用CPU3からの制御デ
ータに応じてメモリ部5を制御するフラッシュメモリ制
御回路6と、揮発性のPLDで構成されたアドレス制御
用PL部41と、アドレス制御用PL部41におけるP
LDのプログラム内容を記憶する例えばシリアルEEP
ROMからなる記憶部42とで構成されている。このよ
うな構成において、上記フラッシュメモリ制御回路6
は、アドレス制御用PL部41を介してメモリ部5に接
続され、上記記憶部42は、上記アドレス制御用PL部
41に接続されている。
リカード40を接続する外部の情報処理機器とデータの
入出力を行うインタフェース回路2と、メモリカード4
0内の信号制御を行う内部制御用CPU3と、データ入
出力用のバッファメモリ4と、フラッシュメモリで構成
されたメモリ部5と、内部制御用CPU3からの制御デ
ータに応じてメモリ部5を制御するフラッシュメモリ制
御回路6と、揮発性のPLDで構成されたアドレス制御
用PL部41と、アドレス制御用PL部41におけるP
LDのプログラム内容を記憶する例えばシリアルEEP
ROMからなる記憶部42とで構成されている。このよ
うな構成において、上記フラッシュメモリ制御回路6
は、アドレス制御用PL部41を介してメモリ部5に接
続され、上記記憶部42は、上記アドレス制御用PL部
41に接続されている。
【0034】上記アドレス制御用PL部41は、上記図
1で示したアドレス制御用PL部7と同じ働きをする
が、上記図1のアドレス制御用PL部7との相違点は、
揮発性のPLDで構成されていることであり、該揮発性
のPLDは、ICカード40に電源が供給されると、自
動的に上記記憶部42に記憶された上記プログラム内容
を読込んで設定するPLDである。これらの相違点以外
の動作は、上記アドレス制御用PL部7と同じである。
なお、上記アドレス制御用PL部41及び記憶部42は
アドレス変換部をなす。
1で示したアドレス制御用PL部7と同じ働きをする
が、上記図1のアドレス制御用PL部7との相違点は、
揮発性のPLDで構成されていることであり、該揮発性
のPLDは、ICカード40に電源が供給されると、自
動的に上記記憶部42に記憶された上記プログラム内容
を読込んで設定するPLDである。これらの相違点以外
の動作は、上記アドレス制御用PL部7と同じである。
なお、上記アドレス制御用PL部41及び記憶部42は
アドレス変換部をなす。
【0035】次に、上記内部制御用CPU3におけるア
ドレス制御用PL部41へのプログラムを行う動作例を
示したフローチャートは、上記図2のステップS4を、
メモリ容量が最大になるように上記アドレス制御用PL
部41をプログラムすると共に、該プログラム内容を上
記記憶部42が記憶するようにしたこと以外は上記図2
と同じであるのでその説明を省略する。このような、メ
モリカード40の初回の動作が行われた後は、メモリカ
ード40に電源供給が開始されるごとに、アドレス制御
用PL部41のPLDが、上記記憶部42に記憶された
プログラムを自動的に読込み、該プログラムに従って自
動的に自らの設定を行う。なお、メモリ部5を構成する
フラッシュメモリにおける消去ブロックの構成例を示し
た概略のブロック図は上記図3と同じであり、上記メモ
リ部5の各フラッシュメモリにおける、各種バスの接続
状態例を示した概略図は、上記図4のPLD30を揮発
性のPLD45にすること以外は同じであるので省略す
る。
ドレス制御用PL部41へのプログラムを行う動作例を
示したフローチャートは、上記図2のステップS4を、
メモリ容量が最大になるように上記アドレス制御用PL
部41をプログラムすると共に、該プログラム内容を上
記記憶部42が記憶するようにしたこと以外は上記図2
と同じであるのでその説明を省略する。このような、メ
モリカード40の初回の動作が行われた後は、メモリカ
ード40に電源供給が開始されるごとに、アドレス制御
用PL部41のPLDが、上記記憶部42に記憶された
プログラムを自動的に読込み、該プログラムに従って自
動的に自らの設定を行う。なお、メモリ部5を構成する
フラッシュメモリにおける消去ブロックの構成例を示し
た概略のブロック図は上記図3と同じであり、上記メモ
リ部5の各フラッシュメモリにおける、各種バスの接続
状態例を示した概略図は、上記図4のPLD30を揮発
性のPLD45にすること以外は同じであるので省略す
る。
【0036】上記のように、本発明の実施の形態2にお
けるメモリカードは、メモリ部5の消去ブロックの選択
を行うためのアドレスデータをメモリ部5に送るために
使用されるアドレスバスを、上記アドレス制御用PL部
41を介してメモリ部5に接続し、上記内部制御用CP
U3によって、上記メモリ部5内のフラッシュメモリに
対する不具合領域を有する消去ブロックが特定され、揮
発性のPLD45からなる上記アドレス制御用PL部4
1をプログラムすると共に上記記憶部42に該プログラ
ムを記憶させる。上記揮発性のPLD45は、メモリカ
ード40に電源供給が開始されるごとに、上記記憶部4
2に記憶されたプログラムを自動的に読込み、該プログ
ラムに従って自動的に自らの設定を行い、消去ブロック
を選択するためのアドレスデータを変換することから、
上記実施の形態1のメモリカードと同様の効果を得るこ
とができる。
けるメモリカードは、メモリ部5の消去ブロックの選択
を行うためのアドレスデータをメモリ部5に送るために
使用されるアドレスバスを、上記アドレス制御用PL部
41を介してメモリ部5に接続し、上記内部制御用CP
U3によって、上記メモリ部5内のフラッシュメモリに
対する不具合領域を有する消去ブロックが特定され、揮
発性のPLD45からなる上記アドレス制御用PL部4
1をプログラムすると共に上記記憶部42に該プログラ
ムを記憶させる。上記揮発性のPLD45は、メモリカ
ード40に電源供給が開始されるごとに、上記記憶部4
2に記憶されたプログラムを自動的に読込み、該プログ
ラムに従って自動的に自らの設定を行い、消去ブロック
を選択するためのアドレスデータを変換することから、
上記実施の形態1のメモリカードと同様の効果を得るこ
とができる。
【0037】
【発明の効果】上記の説明から明らかなように、本発明
のメモリカードによれば、上記コントロール部は、上記
アドレス変換部をプログラムすることによって、所定の
消去ブロックを選択するためのアドレスデータを、他の
消去ブロックを選択するためのアドレスデータに変換さ
せる。すなわち、上記コントロール部は、あらかじめ登
録した所定のコマンドを上記ホスト機器から取得し、該
コマンドに従って上記メモリ部に対して書込み及び読出
しを行い、上記メモリ部における使用不可能な消去ブロ
ックを特定して、該使用不可能な消去ブロックを選択す
るためのアドレスデータを、他の使用可能な消去ブロッ
クを選択するためのアドレスデータに変換するように、
上記アドレス変換部をプログラムするものであり、上記
メモリ部における複数の不揮発性メモリに対して、アド
レスを共有させて使用する場合、使用可能な消去ブロッ
クを組み合わせることができる。このため、メモリ容量
が最大になるように各消去ブロックを組み合わせてメモ
リの使用効率を高めることができると共に、メモリカー
ドのコストダウンを図ることができる。
のメモリカードによれば、上記コントロール部は、上記
アドレス変換部をプログラムすることによって、所定の
消去ブロックを選択するためのアドレスデータを、他の
消去ブロックを選択するためのアドレスデータに変換さ
せる。すなわち、上記コントロール部は、あらかじめ登
録した所定のコマンドを上記ホスト機器から取得し、該
コマンドに従って上記メモリ部に対して書込み及び読出
しを行い、上記メモリ部における使用不可能な消去ブロ
ックを特定して、該使用不可能な消去ブロックを選択す
るためのアドレスデータを、他の使用可能な消去ブロッ
クを選択するためのアドレスデータに変換するように、
上記アドレス変換部をプログラムするものであり、上記
メモリ部における複数の不揮発性メモリに対して、アド
レスを共有させて使用する場合、使用可能な消去ブロッ
クを組み合わせることができる。このため、メモリ容量
が最大になるように各消去ブロックを組み合わせてメモ
リの使用効率を高めることができると共に、メモリカー
ドのコストダウンを図ることができる。
【0038】また、上記アドレス変換部に、不揮発性の
PLDを使用するか、又は、上記プログラムを記憶する
不揮発性の記憶部と、該記憶部に記憶されたプログラム
を電源供給が開始されるごとに読出してアドレスデータ
の変換設定を行う揮発性のPLDとを使用することによ
り、上記アドレス変換部は、メモリカードへの電源供給
が断たれてもプログラムされた内容を記憶している。こ
のことから、上記コントロール部は、初回の動作時に、
上記アドレス変換部に対するプログラムを1度行えばよ
く、以後、上記メモリ部における複数の不揮発性メモリ
に対して、アドレスを共有させて使用する場合、常に、
使用可能な消去ブロックを組み合わせることができる。
このため、メモリ容量が最大になるように各消去ブロッ
クを組み合わせてメモリの使用効率を高めることができ
ると共に、メモリカードのコストダウンを図ることがで
きる。
PLDを使用するか、又は、上記プログラムを記憶する
不揮発性の記憶部と、該記憶部に記憶されたプログラム
を電源供給が開始されるごとに読出してアドレスデータ
の変換設定を行う揮発性のPLDとを使用することによ
り、上記アドレス変換部は、メモリカードへの電源供給
が断たれてもプログラムされた内容を記憶している。こ
のことから、上記コントロール部は、初回の動作時に、
上記アドレス変換部に対するプログラムを1度行えばよ
く、以後、上記メモリ部における複数の不揮発性メモリ
に対して、アドレスを共有させて使用する場合、常に、
使用可能な消去ブロックを組み合わせることができる。
このため、メモリ容量が最大になるように各消去ブロッ
クを組み合わせてメモリの使用効率を高めることができ
ると共に、メモリカードのコストダウンを図ることがで
きる。
【図1】 本発明の実施の形態1におけるメモリカード
の例を示した概略のブロック図である。
の例を示した概略のブロック図である。
【図2】 図1で示した内部制御用CPU3におけるア
ドレス制御用PL部7へのプログラムを行う動作例を示
したフローチャートである。
ドレス制御用PL部7へのプログラムを行う動作例を示
したフローチャートである。
【図3】 図1で示したメモリ部5を構成するフラッシ
ュメモリにおける消去ブロックの構成例を示した概略の
ブロック図である。
ュメモリにおける消去ブロックの構成例を示した概略の
ブロック図である。
【図4】 図3で示したフラッシュメモリ20,21に
おける、各種バスの接続状態例を示した概略図である。
おける、各種バスの接続状態例を示した概略図である。
【図5】 本発明の実施の形態2におけるメモリカード
の例を示した概略のブロック図である。
の例を示した概略のブロック図である。
【図6】 従来のメモリカードの例を示す概略のブロッ
ク図である。
ク図である。
【図7】 図6で示したメモリ部55を構成するフラッ
シュメモリにおけるメモリマップの例を示した図であ
る。
シュメモリにおけるメモリマップの例を示した図であ
る。
1,40 メモリカード、 2 インタフェース回路、
3 内部制御用CPU、 5,41 アドレス制御用
PL部、 6 フラッシュメモリ制御回路、7 メモリ
部、 10 ホストシステム装置、 20,21 フラ
ッシュメモリ、 30 PLD、 42 記憶部
3 内部制御用CPU、 5,41 アドレス制御用
PL部、 6 フラッシュメモリ制御回路、7 メモリ
部、 10 ホストシステム装置、 20,21 フラ
ッシュメモリ、 30 PLD、 42 記憶部
Claims (7)
- 【請求項1】 情報処理機器からなるホスト機器に使用
されるブロック消去型の不揮発性メモリを用いたメモリ
カードにおいて、 上記ホスト機器と接続するためのインタフェース部と、 ブロック消去型の複数の不揮発性メモリで構成されたメ
モリ部と、 上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、 該コントロール部から出力された、上記メモリ部の各不
揮発性メモリにおけるそれぞれの消去ブロックを選択す
るためのアドレスデータを、プログラムに従って変換す
るアドレス変換部とを備え、 上記コントロール部は、上記アドレス変換部をプログラ
ムすることによって、所定の消去ブロックを選択するた
めのアドレスデータを、他の消去ブロックを選択するた
めのアドレスデータに変換させることを特徴とするメモ
リカード。 - 【請求項2】 請求項1に記載のメモリカードにして、
上記コントロール部は、上記メモリ部における使用不可
能な消去ブロックを特定し、該使用不可能な消去ブロッ
クを選択するためのアドレスデータを、他の使用可能な
消去ブロックを選択するためのアドレスデータに変換す
るように、上記アドレス変換部をプログラムすることを
特徴とするメモリカード。 - 【請求項3】 請求項2に記載のメモリカードにして、
上記メモリ部における複数の不揮発性メモリに対してア
ドレスを共有させて使用する場合、上記コントロール部
は、上記各不揮発性メモリにおける使用可能な消去ブロ
ックを組み合わせてメモリ容量が最大になるように、上
記アドレス変換部をプログラムすることを特徴とするメ
モリカード。 - 【請求項4】 請求項2又は請求項3のいずれかに記載
のメモリカードにして、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、上記メモリ部における使用不可能な消
去ブロックを特定することを特徴とするメモリカード。 - 【請求項5】 請求項1から請求項4のいずれかに記載
のメモリカードにして、上記アドレス変換部は、メモリ
カードへの電源供給が断たれても、上記コントロール部
によってプログラムされた内容を記憶していることを特
徴とするメモリカード。 - 【請求項6】 請求項5に記載のメモリカードにして、
上記アドレス変換部は、不揮発性のPLDからなること
を特徴とするメモリカード。 - 【請求項7】 請求項5に記載のメモリカードにして、
上記アドレス変換部は、揮発性のPLDと不揮発性メモ
リからなる記憶部とで構成され、該記憶部は上記プログ
ラムを記憶し、揮発性のPLDは、メモリカードに電源
供給が開始されるごとに上記記憶部からプログラムを読
出して、アドレスデータの変換設定を行うことを特徴と
するメモリカード。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8089505A JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
US08/732,818 US5883842A (en) | 1996-04-11 | 1996-10-15 | Memory card having block erasure type memory units which are used even when partially defective |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8089505A JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
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Publication Number | Publication Date |
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JPH09282862A true JPH09282862A (ja) | 1997-10-31 |
Family
ID=13972648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8089505A Pending JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
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Country | Link |
---|---|
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JP (1) | JPH09282862A (ja) |
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US20030014687A1 (en) * | 2001-07-10 | 2003-01-16 | Grandex International Corporation | Nonvolatile memory unit comprising a control circuit and a plurality of partially defective flash memory devices |
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US7006394B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Apparatus and method for semiconductor device repair with reduced number of programmable elements |
US7006393B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Method and apparatus for semiconductor device repair with reduced number of programmable elements |
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JP2009110053A (ja) * | 2007-10-26 | 2009-05-21 | Toshiba Corp | メモリシステム |
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-
1996
- 1996-04-11 JP JP8089505A patent/JPH09282862A/ja active Pending
- 1996-10-15 US US08/732,818 patent/US5883842A/en not_active Expired - Lifetime
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US5883842A (en) | 1999-03-16 |
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