JPH09282862A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH09282862A JPH09282862A JP8089505A JP8950596A JPH09282862A JP H09282862 A JPH09282862 A JP H09282862A JP 8089505 A JP8089505 A JP 8089505A JP 8950596 A JP8950596 A JP 8950596A JP H09282862 A JPH09282862 A JP H09282862A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- unit
- address
- memory card
- erase block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
- G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0626—Reducing size or complexity of storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 部分的に不良部があるブロック消去型の不揮
発性メモリをも効率よく使用することができるようにし
たメモリカードを得る。 【解決手段】 ホスト機器に使用するブロック消去型の
不揮発性メモリを用いたメモリカードにおいて、ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
ホスト機器とのデータの入出力を行い、メモリ部へのア
ドレスデータやメモリ管理を行うコントロール部と、各
不揮発性メモリのそれぞれの消去ブロックを選択するた
めのアドレスデータをプログラムに従って変換するアド
レス変換部とを備え、コントロール部は、アドレス変換
部をプログラムして、所定の消去ブロックを選択するア
ドレスデータを、他の消去ブロックを選択するアドレス
データに変換させる。
発性メモリをも効率よく使用することができるようにし
たメモリカードを得る。 【解決手段】 ホスト機器に使用するブロック消去型の
不揮発性メモリを用いたメモリカードにおいて、ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
ホスト機器とのデータの入出力を行い、メモリ部へのア
ドレスデータやメモリ管理を行うコントロール部と、各
不揮発性メモリのそれぞれの消去ブロックを選択するた
めのアドレスデータをプログラムに従って変換するアド
レス変換部とを備え、コントロール部は、アドレス変換
部をプログラムして、所定の消去ブロックを選択するア
ドレスデータを、他の消去ブロックを選択するアドレス
データに変換させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ブロック消去型の
不揮発性メモリを搭載したメモリカードに関するもので
ある。
不揮発性メモリを搭載したメモリカードに関するもので
ある。
【０００２】
【従来の技術】図６は、従来におけるブロック消去型の
不揮発性メモリであるフラッシュメモリを搭載したメモ
リカードの例を示す概略のブロック図である。図６にお
いて、メモリカード５０は、インタフェース回路５１
と、内部制御用ＣＰＵ５２と、データ入出力用のバッフ
ァメモリ５３と、フラッシュメモリ制御回路５４と、フ
ラッシュメモリで構成されたメモリ部５５とからなる。
上記インタフェース回路５１は、内部制御用ＣＰＵ５２
に接続され、内部制御用ＣＰＵ５２は、バッファメモリ
５３が接続されると共に、フラッシュメモリ制御回路５
４を介してメモリ部５５に接続されている。このような
構成のメモリカード５０が情報処理機器からなるホスト
システム装置６０に接続されると、ホストシステム装置
６０は、上記インタフェース回路５１を介して上記内部
制御用ＣＰＵ５２に接続される。
不揮発性メモリであるフラッシュメモリを搭載したメモ
リカードの例を示す概略のブロック図である。図６にお
いて、メモリカード５０は、インタフェース回路５１
と、内部制御用ＣＰＵ５２と、データ入出力用のバッフ
ァメモリ５３と、フラッシュメモリ制御回路５４と、フ
ラッシュメモリで構成されたメモリ部５５とからなる。
上記インタフェース回路５１は、内部制御用ＣＰＵ５２
に接続され、内部制御用ＣＰＵ５２は、バッファメモリ
５３が接続されると共に、フラッシュメモリ制御回路５
４を介してメモリ部５５に接続されている。このような
構成のメモリカード５０が情報処理機器からなるホスト
システム装置６０に接続されると、ホストシステム装置
６０は、上記インタフェース回路５１を介して上記内部
制御用ＣＰＵ５２に接続される。
【０００３】このような構成で、上記インタフェース回
路５１は、上記ホストシステム装置６０とデータの入出
力を行い、上記内部制御用ＣＰＵ５２は、メモリカード
５０内の信号制御を行い、フラッシュメモリ制御回路５
４は、内部制御用ＣＰＵ５２からのメモリ部５５に対す
る、読出し又は書込みを指令するコマンド、アドレスデ
ータ等の制御データに応じてメモリ部５５を制御する。
例えば、内部制御用ＣＰＵ５２からセクタ番号が入力さ
れるとフラッシュメモリ制御回路５４は、入力されたセ
クタ番号に対応するメモリ部５５のアドレスデータを生
成してメモリ部５５に出力する。
路５１は、上記ホストシステム装置６０とデータの入出
力を行い、上記内部制御用ＣＰＵ５２は、メモリカード
５０内の信号制御を行い、フラッシュメモリ制御回路５
４は、内部制御用ＣＰＵ５２からのメモリ部５５に対す
る、読出し又は書込みを指令するコマンド、アドレスデ
ータ等の制御データに応じてメモリ部５５を制御する。
例えば、内部制御用ＣＰＵ５２からセクタ番号が入力さ
れるとフラッシュメモリ制御回路５４は、入力されたセ
クタ番号に対応するメモリ部５５のアドレスデータを生
成してメモリ部５５に出力する。
【０００４】メモリ部５５を構成するフラッシュメモリ
は、電気的に書込み及び消去可能な不揮発性のメモリで
あり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロッ
ク単位で一括に行い、同じアドレスにデータの上書きが
できないデバイスである。また、メモリ部５５のフラッ
シュメモリは、データを８ビット又は１６ビット単位で
しか書込み又は読出しができないのに対して、ホストシ
ステム装置６０とは５１２バイト単位でデータのやりと
りを行う必要があるため、バッファメモリ５３を内部制
御用ＣＰＵ５２とメモリ部５５とのキャッシュメモリと
して使用する。
は、電気的に書込み及び消去可能な不揮発性のメモリで
あり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロッ
ク単位で一括に行い、同じアドレスにデータの上書きが
できないデバイスである。また、メモリ部５５のフラッ
シュメモリは、データを８ビット又は１６ビット単位で
しか書込み又は読出しができないのに対して、ホストシ
ステム装置６０とは５１２バイト単位でデータのやりと
りを行う必要があるため、バッファメモリ５３を内部制
御用ＣＰＵ５２とメモリ部５５とのキャッシュメモリと
して使用する。
【０００５】
【発明が解決しようとする課題】ここで、通常、上記メ
モリ部５５内にはＩＣメモリをなすフラッシュメモリが
数個から数十個搭載されており、各フラッシュメモリに
はそれぞれ複数の消去ブロックが存在する。図７は、上
記図６のメモリ部５５を構成するフラッシュメモリにお
けるメモリマップの例を示した図である。図７におい
て、データ幅が８ビットで、消去ブロックが６４ＫＢの
２つのフラッシュメモリ７０、７１のアドレスを平行に
接続し、データ幅を１６ビットにした場合を示してい
る。各フラッシュメモリ７０，７１は、それぞれＡから
Ｈの８つの消去ブロックを対応させて有している。
モリ部５５内にはＩＣメモリをなすフラッシュメモリが
数個から数十個搭載されており、各フラッシュメモリに
はそれぞれ複数の消去ブロックが存在する。図７は、上
記図６のメモリ部５５を構成するフラッシュメモリにお
けるメモリマップの例を示した図である。図７におい
て、データ幅が８ビットで、消去ブロックが６４ＫＢの
２つのフラッシュメモリ７０、７１のアドレスを平行に
接続し、データ幅を１６ビットにした場合を示してい
る。各フラッシュメモリ７０，７１は、それぞれＡから
Ｈの８つの消去ブロックを対応させて有している。
【０００６】このような構成では、フラッシュメモリ７
０又はフラッシュメモリ７１内に不良部のある消去ブロ
ックが１つでも存在した場合、メモリ空間内にホストシ
ステム装置からのアクセス不可能領域が存在してしまう
ため、部分的に不良部があるフラッシュメモリは、たと
え１バイトであろうと使用することができず、フラッシ
ュメモリ７０，７１には完全な良品のみを使用していた
ため、フラッシュメモリに不良品が発生すると廃棄する
しかなく、メモリカードのコストアップにつながってい
た。
０又はフラッシュメモリ７１内に不良部のある消去ブロ
ックが１つでも存在した場合、メモリ空間内にホストシ
ステム装置からのアクセス不可能領域が存在してしまう
ため、部分的に不良部があるフラッシュメモリは、たと
え１バイトであろうと使用することができず、フラッシ
ュメモリ７０，７１には完全な良品のみを使用していた
ため、フラッシュメモリに不良品が発生すると廃棄する
しかなく、メモリカードのコストアップにつながってい
た。
【０００７】このため、単に、不良部がある消去ブロッ
クを使用せず、不良部のない消去ブロックのみを使用す
るようにしたものがあったが、複数のフラッシュメモリ
を上記図７で示したような使い方をした場合、例えばフ
ラッシュメモリ７０の消去ブロックＡに不良があり、フ
ラッシュメモリ７１の消去ブロックＢにも不良があった
場合、フラッシュメモリ７０及び７１におけるそれぞれ
の消去ブロックＡ及びＢが使用できなくなるため、一方
のフラッシュメモリの消去ブロックに不良がなくとも使
用することができなくなり、メモリの使用効率が悪かっ
た。
クを使用せず、不良部のない消去ブロックのみを使用す
るようにしたものがあったが、複数のフラッシュメモリ
を上記図７で示したような使い方をした場合、例えばフ
ラッシュメモリ７０の消去ブロックＡに不良があり、フ
ラッシュメモリ７１の消去ブロックＢにも不良があった
場合、フラッシュメモリ７０及び７１におけるそれぞれ
の消去ブロックＡ及びＢが使用できなくなるため、一方
のフラッシュメモリの消去ブロックに不良がなくとも使
用することができなくなり、メモリの使用効率が悪かっ
た。
【０００８】そこで、本発明は、上記のような問題を解
決するためになされたものであり、部分的に不良部があ
るブロック消去型の不揮発性メモリをも効率よく使用す
ることができるようにしたメモリカードを得ることを目
的とする。
決するためになされたものであり、部分的に不良部があ
るブロック消去型の不揮発性メモリをも効率よく使用す
ることができるようにしたメモリカードを得ることを目
的とする。
【０００９】
【課題を解決するための手段】本発明は、情報処理機器
からなるホスト機器に使用されるブロック消去型の不揮
発性メモリを用いたメモリカードにおいて、上記ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、該コン
トロール部から出力された、上記メモリ部の各不揮発性
メモリにおけるそれぞれの消去ブロックを選択するため
のアドレスデータを、プログラムに従って変換するアド
レス変換部とを備え、上記コントロール部は、上記アド
レス変換部をプログラムすることによって、所定の消去
ブロックを選択するためのアドレスデータを、他の消去
ブロックを選択するためのアドレスデータに変換させる
ことを特徴とするメモリカードを提供するものである。
からなるホスト機器に使用されるブロック消去型の不揮
発性メモリを用いたメモリカードにおいて、上記ホスト
機器と接続するためのインタフェース部と、ブロック消
去型の複数の不揮発性メモリで構成されたメモリ部と、
上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、該コン
トロール部から出力された、上記メモリ部の各不揮発性
メモリにおけるそれぞれの消去ブロックを選択するため
のアドレスデータを、プログラムに従って変換するアド
レス変換部とを備え、上記コントロール部は、上記アド
レス変換部をプログラムすることによって、所定の消去
ブロックを選択するためのアドレスデータを、他の消去
ブロックを選択するためのアドレスデータに変換させる
ことを特徴とするメモリカードを提供するものである。
【００１０】具体的には、上記コントロール部は、メモ
リ部における使用不可能な消去ブロックを特定し、該使
用不可能な消去ブロックを選択するためのアドレスデー
タを、他の使用可能な消去ブロックを選択するためのア
ドレスデータに変換するように、上記アドレス変換部を
プログラムするものである。また、メモリ部における複
数の不揮発性メモリに対して、アドレスを共有させて使
用する場合、上記コントロール部は、上記各不揮発性メ
モリにおける使用可能な消去ブロックを組み合わせてメ
モリ容量が最大になるように、上記アドレス変換部をプ
ログラムする。ここで、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、メモリ部における使用不可能な消去ブ
ロックを特定する。
リ部における使用不可能な消去ブロックを特定し、該使
用不可能な消去ブロックを選択するためのアドレスデー
タを、他の使用可能な消去ブロックを選択するためのア
ドレスデータに変換するように、上記アドレス変換部を
プログラムするものである。また、メモリ部における複
数の不揮発性メモリに対して、アドレスを共有させて使
用する場合、上記コントロール部は、上記各不揮発性メ
モリにおける使用可能な消去ブロックを組み合わせてメ
モリ容量が最大になるように、上記アドレス変換部をプ
ログラムする。ここで、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、メモリ部における使用不可能な消去ブ
ロックを特定する。
【００１１】上記アドレス変換部は、メモリカードへの
電源供給が断たれても、上記コントロール部によってプ
ログラムされた内容を記憶しており、具体的には、上記
アドレス変換部は、不揮発性のＰＬＤからなるか、又は
揮発性のＰＬＤと不揮発性メモリからなる記憶部とで構
成され、該記憶部は上記プログラムを記憶し、揮発性の
ＰＬＤは、メモリカードに電源供給が開始されるごとに
上記記憶部からプログラムを読出して、アドレスデータ
の変換設定を行う。
電源供給が断たれても、上記コントロール部によってプ
ログラムされた内容を記憶しており、具体的には、上記
アドレス変換部は、不揮発性のＰＬＤからなるか、又は
揮発性のＰＬＤと不揮発性メモリからなる記憶部とで構
成され、該記憶部は上記プログラムを記憶し、揮発性の
ＰＬＤは、メモリカードに電源供給が開始されるごとに
上記記憶部からプログラムを読出して、アドレスデータ
の変換設定を行う。
【００１２】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。なお、以下、ブロッ
ク消去型の不揮発性メモリとして、フラッシュメモリを
例にして説明する。 実施の形態１．図１は、本発明の実施の形態１における
メモリカードの例を示した概略のブロック図である。図
１において、メモリカード１は、接続される外部の情報
処理機器とデータの入出力を行うインタフェース回路２
と、メモリカード１内の信号制御を行う内部制御用ＣＰ
Ｕ３と、データ入出力用のバッファメモリ４と、フラッ
シュメモリで構成されたメモリ部５と、内部制御用ＣＰ
Ｕ３からの制御データに応じてメモリ部５を制御するフ
ラッシュメモリ制御回路６と、ＰＬＤ（programmable l
ogic device）で構成されたアドレス制御用ＰＬ部７と
で構成されている。
づいて、本発明を詳細に説明する。なお、以下、ブロッ
ク消去型の不揮発性メモリとして、フラッシュメモリを
例にして説明する。 実施の形態１．図１は、本発明の実施の形態１における
メモリカードの例を示した概略のブロック図である。図
１において、メモリカード１は、接続される外部の情報
処理機器とデータの入出力を行うインタフェース回路２
と、メモリカード１内の信号制御を行う内部制御用ＣＰ
Ｕ３と、データ入出力用のバッファメモリ４と、フラッ
シュメモリで構成されたメモリ部５と、内部制御用ＣＰ
Ｕ３からの制御データに応じてメモリ部５を制御するフ
ラッシュメモリ制御回路６と、ＰＬＤ（programmable l
ogic device）で構成されたアドレス制御用ＰＬ部７と
で構成されている。
【００１３】上記インタフェース回路２は、内部制御用
ＣＰＵ３に接続され、内部制御用ＣＰＵ３は、バッファ
メモリ４が接続されると共に、フラッシュメモリ制御回
路６を介してメモリ部５に接続されている。更に、フラ
ッシュメモリ制御回路６は、アドレス制御用ＰＬ部７を
介してメモリ部５に接続されている。このような構成の
メモリカード１が情報処理機器からなるホストシステム
装置１０に接続されると、ホストシステム装置１０は、
上記インタフェース回路２を介して上記内部制御用ＣＰ
Ｕ３に接続される。なお、上記インタフェース回路２は
インタフェース部をなし、上記内部制御用ＣＰＵ３及び
フラッシュメモリ制御回路６はコントロール部をなし、
上記アドレス制御用ＰＬ部７はアドレス変換部をなし、
上記ホストシステム装置１０はホスト機器をなす。
ＣＰＵ３に接続され、内部制御用ＣＰＵ３は、バッファ
メモリ４が接続されると共に、フラッシュメモリ制御回
路６を介してメモリ部５に接続されている。更に、フラ
ッシュメモリ制御回路６は、アドレス制御用ＰＬ部７を
介してメモリ部５に接続されている。このような構成の
メモリカード１が情報処理機器からなるホストシステム
装置１０に接続されると、ホストシステム装置１０は、
上記インタフェース回路２を介して上記内部制御用ＣＰ
Ｕ３に接続される。なお、上記インタフェース回路２は
インタフェース部をなし、上記内部制御用ＣＰＵ３及び
フラッシュメモリ制御回路６はコントロール部をなし、
上記アドレス制御用ＰＬ部７はアドレス変換部をなし、
上記ホストシステム装置１０はホスト機器をなす。
【００１４】上記メモリ部５を構成するフラッシュメモ
リは、電気的に書込み及び消去可能な不揮発性のメモリ
であり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。すなわち、消去ブロック
は、フラッシュメモリが一括して消去できる最小単位を
示しており、例えば、上記消去ブロックが６４Ｋバイト
である１６Ｍビットのフラッシュメモリを考えた場合、
１つのフラッシュメモリ内には３２個の消去ブロックが
存在することになる。また、メモリ部５のフラッシュメ
モリは、データを８ビット又は１６ビット単位でしか書
込み又は読出しができないのに対して、ホストシステム
装置１０とは５１２バイト単位でデータのやりとりを行
う必要があるため、バッファメモリ４を内部制御用ＣＰ
Ｕ３とメモリ部５とのキャッシュメモリとして使用す
る。
リは、電気的に書込み及び消去可能な不揮発性のメモリ
であり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。すなわち、消去ブロック
は、フラッシュメモリが一括して消去できる最小単位を
示しており、例えば、上記消去ブロックが６４Ｋバイト
である１６Ｍビットのフラッシュメモリを考えた場合、
１つのフラッシュメモリ内には３２個の消去ブロックが
存在することになる。また、メモリ部５のフラッシュメ
モリは、データを８ビット又は１６ビット単位でしか書
込み又は読出しができないのに対して、ホストシステム
装置１０とは５１２バイト単位でデータのやりとりを行
う必要があるため、バッファメモリ４を内部制御用ＣＰ
Ｕ３とメモリ部５とのキャッシュメモリとして使用す
る。
【００１５】上記フラッシュメモリ制御回路６は、内部
制御用ＣＰＵ３からのメモリ部５に対する、読出し又は
書込みを指令するコマンド、アドレスデータ等の制御デ
ータに応じてメモリ部５を制御するが、アドレスデータ
における消去ブロックを選択するためのデータは、上記
フラッシュメモリ制御回路６からアドレス制御用ＰＬ部
７を介してメモリ部５に入力され、アドレスデータにお
けるその他のデータは、上記フラッシュメモリ制御回路
６からメモリ部５に直接入力される。
制御用ＣＰＵ３からのメモリ部５に対する、読出し又は
書込みを指令するコマンド、アドレスデータ等の制御デ
ータに応じてメモリ部５を制御するが、アドレスデータ
における消去ブロックを選択するためのデータは、上記
フラッシュメモリ制御回路６からアドレス制御用ＰＬ部
７を介してメモリ部５に入力され、アドレスデータにお
けるその他のデータは、上記フラッシュメモリ制御回路
６からメモリ部５に直接入力される。
【００１６】例えば、内部制御用ＣＰＵ３からセクタ番
号が入力されるとフラッシュメモリ制御回路６は、入力
されたセクタ番号に対応するメモリ部５のアドレスデー
タを生成し、該生成したアドレスデータにおける消去ブ
ロックを選択するためのデータは上記アドレス制御用Ｐ
Ｌ部７を介してメモリ部５に出力し、生成したアドレス
データにおけるそれ以外のデータは直接メモリ部５に出
力される。また、フラッシュメモリ制御回路６は、メモ
リ部５に格納するデータ、及びアウトプットイネーブル
信号やチップセレクト信号等の制御信号を、メモリ部５
に直接出力する。
号が入力されるとフラッシュメモリ制御回路６は、入力
されたセクタ番号に対応するメモリ部５のアドレスデー
タを生成し、該生成したアドレスデータにおける消去ブ
ロックを選択するためのデータは上記アドレス制御用Ｐ
Ｌ部７を介してメモリ部５に出力し、生成したアドレス
データにおけるそれ以外のデータは直接メモリ部５に出
力される。また、フラッシュメモリ制御回路６は、メモ
リ部５に格納するデータ、及びアウトプットイネーブル
信号やチップセレクト信号等の制御信号を、メモリ部５
に直接出力する。
【００１７】上記内部制御用ＣＰＵ３は、上記メモリカ
ード１が初回に使用される際に、あらかじめ登録してお
いたメモリ容量を確認する容量確認コマンドを上記ホス
トシステム装置１０から取得して、上記メモリ部５に対
して書込み及び読出しを実施し、不具合領域を持つ消去
ブロックの特定を行う。更に、内部制御用ＣＰＵ３は、
該特定した消去ブロックを使用しないようにすると共
に、使用することができる消去ブロックが最大になるよ
うに上記アドレス制御用ＰＬ部７をプログラムする。な
お、上記アドレス制御用ＰＬ部７は不揮発性のＰＬＤで
構成されている。
ード１が初回に使用される際に、あらかじめ登録してお
いたメモリ容量を確認する容量確認コマンドを上記ホス
トシステム装置１０から取得して、上記メモリ部５に対
して書込み及び読出しを実施し、不具合領域を持つ消去
ブロックの特定を行う。更に、内部制御用ＣＰＵ３は、
該特定した消去ブロックを使用しないようにすると共
に、使用することができる消去ブロックが最大になるよ
うに上記アドレス制御用ＰＬ部７をプログラムする。な
お、上記アドレス制御用ＰＬ部７は不揮発性のＰＬＤで
構成されている。
【００１８】次に、図２は、上記内部制御用ＣＰＵ３に
おけるアドレス制御用ＰＬ部７へのプログラムを行う動
作例を示したフローチャートであり、図２を用いて、上
記内部制御用ＣＰＵ３が、上記アドレス制御用ＰＬ部７
をプログラムする動作を説明する。なお、図２における
各フローは、特に明記しない限りすべて上記内部制御用
ＣＰＵ３で行われるものである。また、図２で示した動
作は、上記メモリカード１が最初に使用されるときのみ
に行われるものである。
おけるアドレス制御用ＰＬ部７へのプログラムを行う動
作例を示したフローチャートであり、図２を用いて、上
記内部制御用ＣＰＵ３が、上記アドレス制御用ＰＬ部７
をプログラムする動作を説明する。なお、図２における
各フローは、特に明記しない限りすべて上記内部制御用
ＣＰＵ３で行われるものである。また、図２で示した動
作は、上記メモリカード１が最初に使用されるときのみ
に行われるものである。
【００１９】図２において、最初にステップＳ１で、あ
らかじめ上記ホストシステム装置１０に登録しておいた
メモリ容量の確認を行う容量確認コマンドを、上記ホス
トシステム装置１０から取得した後、ステップＳ２で、
上記メモリ部５に対して書込み及び読出しを実施させ
る。次に、ステップＳ３に進み、ステップＳ３で、上記
メモリ部５内における不具合領域を持つ消去ブロックの
特定を行い、ステップＳ４で、メモリ容量が最大になる
ように上記アドレス制御用ＰＬ部７をプログラムして、
本フローは終了する。
らかじめ上記ホストシステム装置１０に登録しておいた
メモリ容量の確認を行う容量確認コマンドを、上記ホス
トシステム装置１０から取得した後、ステップＳ２で、
上記メモリ部５に対して書込み及び読出しを実施させ
る。次に、ステップＳ３に進み、ステップＳ３で、上記
メモリ部５内における不具合領域を持つ消去ブロックの
特定を行い、ステップＳ４で、メモリ容量が最大になる
ように上記アドレス制御用ＰＬ部７をプログラムして、
本フローは終了する。
【００２０】次に、上記内部制御用ＣＰＵ３によって上
記アドレス制御用ＰＬ部７がプログラムされ、上記メモ
リ部５のメモリ容量を最大にする方法を例を挙げてもう
少し詳細に説明する。図３は、上記図１のメモリ部５を
構成するフラッシュメモリにおける消去ブロックの構成
例を示した概略のブロック図である。図３では、データ
幅が８ビットで、消去ブロックが６４ＫＢの２つのフラ
ッシュメモリ２０、２１のアドレスを平行に接続し、デ
ータ幅を１６ビットにした場合を示している。なお、各
フラッシュメモリ２０及び２１は、説明を簡単にして分
かりやすくするために、それぞれ消去ブロック数をａか
らｈの８ブロックとし、アドレスバスとデータバスのみ
を示しており、制御線等は省略している。
記アドレス制御用ＰＬ部７がプログラムされ、上記メモ
リ部５のメモリ容量を最大にする方法を例を挙げてもう
少し詳細に説明する。図３は、上記図１のメモリ部５を
構成するフラッシュメモリにおける消去ブロックの構成
例を示した概略のブロック図である。図３では、データ
幅が８ビットで、消去ブロックが６４ＫＢの２つのフラ
ッシュメモリ２０、２１のアドレスを平行に接続し、デ
ータ幅を１６ビットにした場合を示している。なお、各
フラッシュメモリ２０及び２１は、説明を簡単にして分
かりやすくするために、それぞれ消去ブロック数をａか
らｈの８ブロックとし、アドレスバスとデータバスのみ
を示しており、制御線等は省略している。
【００２１】図３において、フラッシュメモリ２０に
は、Ｄ0からＤ7の８本のデータバスが接続されており、
フラッシュメモリ２１には、Ｄ8からＤ15の８本のデー
タバスが接続されている。また、上記フラッシュメモリ
２０及び２１には、Ａ0からＡ18の１９本のアドレスバ
スがパラレルに接続されている。データの読出し及び書
込みは、同一アドレスに対してフラッシュメモリ２０か
ら８ビット、フラッシュメモリ２１から８ビットのデー
タが入出力される。
は、Ｄ0からＤ7の８本のデータバスが接続されており、
フラッシュメモリ２１には、Ｄ8からＤ15の８本のデー
タバスが接続されている。また、上記フラッシュメモリ
２０及び２１には、Ａ0からＡ18の１９本のアドレスバ
スがパラレルに接続されている。データの読出し及び書
込みは、同一アドレスに対してフラッシュメモリ２０か
ら８ビット、フラッシュメモリ２１から８ビットのデー
タが入出力される。
【００２２】上記フラッシュメモリ２０及び２１におい
て、欠陥セルが無く使用可能な消去ブロックには「○」
印が記されており、内部に使用不可能なメモリセルが存
在する消去ブロックには「×」印が記されている。フラ
ッシュメモリ２０には消去ブロックｅ内と消去ブロック
ｈ内に使用不可能なメモリセルが存在し、フラッシュメ
モリ２１には消去ブロックｆ内と消去ブロックｈ内に使
用不可能なメモリセルが存在する。このような状態で
は、フラッシュメモリ２０及び２１のそれぞれの消去ブ
ロックｅ、消去ブロックｆ及び消去ブロックｈが使用不
可能な領域となる。
て、欠陥セルが無く使用可能な消去ブロックには「○」
印が記されており、内部に使用不可能なメモリセルが存
在する消去ブロックには「×」印が記されている。フラ
ッシュメモリ２０には消去ブロックｅ内と消去ブロック
ｈ内に使用不可能なメモリセルが存在し、フラッシュメ
モリ２１には消去ブロックｆ内と消去ブロックｈ内に使
用不可能なメモリセルが存在する。このような状態で
は、フラッシュメモリ２０及び２１のそれぞれの消去ブ
ロックｅ、消去ブロックｆ及び消去ブロックｈが使用不
可能な領域となる。
【００２３】ここで、フラッシュメモリにおけるアドレ
スデータの構成例について説明する。アドレスデータに
は、フラッシュメモリ２０及び２１の消去ブロックを選
択するためのデータと、フラッシュメモリ２０及び２１
における消去ブロック内のセルを選択するために使用さ
れるデータが含まれている。消去ブロック内のセルの選
択に上記Ａ0〜Ａ15のアドレスバスが使用され、消去ブ
ロックの選択に上記Ａ16〜Ａ18のアドレスバスが使用さ
れる。
スデータの構成例について説明する。アドレスデータに
は、フラッシュメモリ２０及び２１の消去ブロックを選
択するためのデータと、フラッシュメモリ２０及び２１
における消去ブロック内のセルを選択するために使用さ
れるデータが含まれている。消去ブロック内のセルの選
択に上記Ａ0〜Ａ15のアドレスバスが使用され、消去ブ
ロックの選択に上記Ａ16〜Ａ18のアドレスバスが使用さ
れる。
【００２４】図４は、上記図３における各フラッシュメ
モリ２０，２１における、各種バスの接続状態例を示し
た概略図である。図４において、フラッシュメモリ２０
は、アドレスバスＡ16〜Ａ18、データバスＤ0〜Ｄ7並び
に電源及び制御線が接続されており、フラッシュメモリ
２１は、データバスＤ8〜Ｄ15並びに電源及び制御線が
接続され、更にアドレスバスＡ16〜Ａ18がＰＬＤ３０を
介して接続されている。また、フラッシュメモリ２０及
び２１は、アドレスバスＡ0〜Ａ15で並列に接続されて
いる。一方、上記アドレスバスＡ0〜Ａ18、データバス
Ｄ0〜Ｄ15及び制御線は、フラッシュメモリ制御回路６
に接続されている。
モリ２０，２１における、各種バスの接続状態例を示し
た概略図である。図４において、フラッシュメモリ２０
は、アドレスバスＡ16〜Ａ18、データバスＤ0〜Ｄ7並び
に電源及び制御線が接続されており、フラッシュメモリ
２１は、データバスＤ8〜Ｄ15並びに電源及び制御線が
接続され、更にアドレスバスＡ16〜Ａ18がＰＬＤ３０を
介して接続されている。また、フラッシュメモリ２０及
び２１は、アドレスバスＡ0〜Ａ15で並列に接続されて
いる。一方、上記アドレスバスＡ0〜Ａ18、データバス
Ｄ0〜Ｄ15及び制御線は、フラッシュメモリ制御回路６
に接続されている。
【００２５】また、上記アドレスバスＡ16は上記ＰＬＤ
３０の入力端子Ｉｎ0に、上記アドレスバスＡ17は上記
ＰＬＤ３０の入力端子Ｉｎ1に、上記アドレスバスＡ18
は上記ＰＬＤ３０の入力端子Ｉｎ2に接続され、上記フ
ラッシュメモリ２１は、ＰＬＤ３０の出力端子Ｏut0か
らアドレスバスＡ16としてのデータを、ＰＬＤ３０の出
力端子Ｏut1からアドレスバスＡ17としてのデータを、
ＰＬＤ３０の出力端子Ｏut2からアドレスバスＡ18とし
てのデータを入力する。上記ＰＬＤ３０は、上記内部制
御用ＣＰＵ３によってプログラムされる不揮発性のＰＬ
Ｄであり、上記アドレス制御用ＰＬ部７をなす。
３０の入力端子Ｉｎ0に、上記アドレスバスＡ17は上記
ＰＬＤ３０の入力端子Ｉｎ1に、上記アドレスバスＡ18
は上記ＰＬＤ３０の入力端子Ｉｎ2に接続され、上記フ
ラッシュメモリ２１は、ＰＬＤ３０の出力端子Ｏut0か
らアドレスバスＡ16としてのデータを、ＰＬＤ３０の出
力端子Ｏut1からアドレスバスＡ17としてのデータを、
ＰＬＤ３０の出力端子Ｏut2からアドレスバスＡ18とし
てのデータを入力する。上記ＰＬＤ３０は、上記内部制
御用ＣＰＵ３によってプログラムされる不揮発性のＰＬ
Ｄであり、上記アドレス制御用ＰＬ部７をなす。
【００２６】上記のような構成で、アドレスバスＡ16〜
Ａ18のデータにおいて、（Ａ18，Ａ17，Ａ16）＝（０，
０，０）でフラッシュメモリ２０及び２１の消去ブロッ
クａが、（Ａ18，Ａ17，Ａ16）＝（０，０，１）でフラ
ッシュメモリ２０及び２１の消去ブロックｂが、（Ａ1
8，Ａ17，Ａ16）＝（０，１，０）でフラッシュメモリ
２０及び２１の消去ブロックｃが、（Ａ18，Ａ17，Ａ1
6）＝（０，１，１）でフラッシュメモリ２０及び２１
の消去ブロックｄが、（Ａ18，Ａ17，Ａ16）＝（１，
０，０）でフラッシュメモリ２０及び２１の消去ブロッ
クｅが、（Ａ18，Ａ17，Ａ16）＝（１，０，１）でフラ
ッシュメモリ２０及び２１の消去ブロックｆが、（Ａ1
8，Ａ17，Ａ16）＝（１，１，０）でフラッシュメモリ
２０及び２１の消去ブロックｇが、（Ａ18，Ａ17，Ａ1
6）＝（１，１，１）でフラッシュメモリ２０及び２１
の消去ブロックｈが選択されるものとする。
Ａ18のデータにおいて、（Ａ18，Ａ17，Ａ16）＝（０，
０，０）でフラッシュメモリ２０及び２１の消去ブロッ
クａが、（Ａ18，Ａ17，Ａ16）＝（０，０，１）でフラ
ッシュメモリ２０及び２１の消去ブロックｂが、（Ａ1
8，Ａ17，Ａ16）＝（０，１，０）でフラッシュメモリ
２０及び２１の消去ブロックｃが、（Ａ18，Ａ17，Ａ1
6）＝（０，１，１）でフラッシュメモリ２０及び２１
の消去ブロックｄが、（Ａ18，Ａ17，Ａ16）＝（１，
０，０）でフラッシュメモリ２０及び２１の消去ブロッ
クｅが、（Ａ18，Ａ17，Ａ16）＝（１，０，１）でフラ
ッシュメモリ２０及び２１の消去ブロックｆが、（Ａ1
8，Ａ17，Ａ16）＝（１，１，０）でフラッシュメモリ
２０及び２１の消去ブロックｇが、（Ａ18，Ａ17，Ａ1
6）＝（１，１，１）でフラッシュメモリ２０及び２１
の消去ブロックｈが選択されるものとする。
【００２７】ここで、上記ＰＬＤ３０を入力端子と出力
端子をスルーにする、すなわち、ＰＬＤ３０の入力端子
Ｉｎ0，Ｉｎ1，Ｉｎ2に入力された信号を、該各入力端
子Ｉｎ0，Ｉｎ1，Ｉｎ2に対応する出力端子Ｏut0，Ｏut
1，Ｏut2からそれぞれ出力すると、上記フラッシュメモ
リ２０及び２１には、アドレスバスＡ16〜Ａ18からそれ
ぞれ同じデータが入力され、上記フラッシュメモリ２０
及び２１において、パラレルで使用できる消去ブロック
は、各消去ブロックａ，ｂ，ｃ，ｄ，ｇとなる。
端子をスルーにする、すなわち、ＰＬＤ３０の入力端子
Ｉｎ0，Ｉｎ1，Ｉｎ2に入力された信号を、該各入力端
子Ｉｎ0，Ｉｎ1，Ｉｎ2に対応する出力端子Ｏut0，Ｏut
1，Ｏut2からそれぞれ出力すると、上記フラッシュメモ
リ２０及び２１には、アドレスバスＡ16〜Ａ18からそれ
ぞれ同じデータが入力され、上記フラッシュメモリ２０
及び２１において、パラレルで使用できる消去ブロック
は、各消去ブロックａ，ｂ，ｃ，ｄ，ｇとなる。
【００２８】そこで、アドレスバスＡ16〜Ａ18から上記
ＰＬＤ３０に、消去ブロックｆに対応するアドレス
（１，０，１）＝（Ｉｎ2，Ｉｎ1，Ｉｎ0）が入力され
ると、ＰＬＤ３０が消去ブロックｅに対応するアドレス
（１，０，０）＝（Ｏut2，Ｏut1,Out0）を出力するよ
うに、上記内部制御用ＣＰＵ３はＰＬＤ３０をプログラ
ムしておく。すると、フラッシュメモリ２１には、アド
レスバスＡ16〜Ａ18から消去ブロックｅに対応するアド
レスデータが入力されることになり、上記フラッシュメ
モリ２０及び２１において、パラレルで使用できる消去
ブロックは、各消去ブロックａ，ｂ，ｃ，ｄ，ｆ，ｇと
なる。
ＰＬＤ３０に、消去ブロックｆに対応するアドレス
（１，０，１）＝（Ｉｎ2，Ｉｎ1，Ｉｎ0）が入力され
ると、ＰＬＤ３０が消去ブロックｅに対応するアドレス
（１，０，０）＝（Ｏut2，Ｏut1,Out0）を出力するよ
うに、上記内部制御用ＣＰＵ３はＰＬＤ３０をプログラ
ムしておく。すると、フラッシュメモリ２１には、アド
レスバスＡ16〜Ａ18から消去ブロックｅに対応するアド
レスデータが入力されることになり、上記フラッシュメ
モリ２０及び２１において、パラレルで使用できる消去
ブロックは、各消去ブロックａ，ｂ，ｃ，ｄ，ｆ，ｇと
なる。
【００２９】上記のように、本発明の実施の形態１にお
けるメモリカードは、メモリ部５の消去ブロックの選択
を行うためのアドレスデータをメモリ部５に送るために
使用されるアドレスバスを、上記アドレス制御用ＰＬ部
７を介してメモリ部５に接続し、上記内部制御用ＣＰＵ
３によって、上記メモリ部５内のフラッシュメモリに対
する不具合領域を有する消去ブロックが特定され、不揮
発性のＰＬＤ３０からなる上記アドレス制御用ＰＬ部７
がプログラムされ、該アドレス制御用ＰＬ部７は該プロ
グラムに従って消去ブロックを選択するためのアドレス
データを変換する。
けるメモリカードは、メモリ部５の消去ブロックの選択
を行うためのアドレスデータをメモリ部５に送るために
使用されるアドレスバスを、上記アドレス制御用ＰＬ部
７を介してメモリ部５に接続し、上記内部制御用ＣＰＵ
３によって、上記メモリ部５内のフラッシュメモリに対
する不具合領域を有する消去ブロックが特定され、不揮
発性のＰＬＤ３０からなる上記アドレス制御用ＰＬ部７
がプログラムされ、該アドレス制御用ＰＬ部７は該プロ
グラムに従って消去ブロックを選択するためのアドレス
データを変換する。
【００３０】このことから、不具合領域を有する消去ブ
ロックを除く各消去ブロックを使用することができると
共に、複数のフラッシュメモリに対してアドレスを共有
させて使用する場合において、各フラッシュメモリにお
けるそれぞれの不具合領域のない使用可能な消去ブロッ
クをメモリ容量が最大になるように組み合わせることが
できるため、フラッシュメモリの使用効率を高めること
ができると共に、メモリカード１のコストダウンを図る
ことができる。
ロックを除く各消去ブロックを使用することができると
共に、複数のフラッシュメモリに対してアドレスを共有
させて使用する場合において、各フラッシュメモリにお
けるそれぞれの不具合領域のない使用可能な消去ブロッ
クをメモリ容量が最大になるように組み合わせることが
できるため、フラッシュメモリの使用効率を高めること
ができると共に、メモリカード１のコストダウンを図る
ことができる。
【００３１】実施の形態２．上記実施の形態１における
メモリカードにおいては、アドレス制御用ＰＬ部７で使
用されるＰＬＤは、不揮発性のものを使用したが、揮発
性のＰＬＤを使用してもよく、アドレス制御用ＰＬ部に
揮発性のＰＬＤを使用したものを本発明の実施の形態２
におけるメモリカードとする。図５は、本発明の実施の
形態２におけるメモリカードの例を示した概略のブロッ
ク図である。なお、図５において、上記図１と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、上記図１との相違点のみ説明する。
メモリカードにおいては、アドレス制御用ＰＬ部７で使
用されるＰＬＤは、不揮発性のものを使用したが、揮発
性のＰＬＤを使用してもよく、アドレス制御用ＰＬ部に
揮発性のＰＬＤを使用したものを本発明の実施の形態２
におけるメモリカードとする。図５は、本発明の実施の
形態２におけるメモリカードの例を示した概略のブロッ
ク図である。なお、図５において、上記図１と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、上記図１との相違点のみ説明する。
【００３２】図５における図１との相違点は、図１のア
ドレス制御用ＰＬ部７を揮発性のＰＬＤで構成すると共
に、メモリカードが初回に使用される際に内部制御用Ｃ
ＰＵ３によってアドレス制御用ＰＬ部７がプログラムさ
れたプログラム内容を記憶するための記憶部を新たに設
けたことにある。これらのことから、図１のアドレス制
御用ＰＬ部７をアドレス制御用ＰＬ部４１とし、図１の
メモリカード１に記憶部４２を追加したことから、図１
のメモリカード１をメモリカード４０としたことにあ
る。
ドレス制御用ＰＬ部７を揮発性のＰＬＤで構成すると共
に、メモリカードが初回に使用される際に内部制御用Ｃ
ＰＵ３によってアドレス制御用ＰＬ部７がプログラムさ
れたプログラム内容を記憶するための記憶部を新たに設
けたことにある。これらのことから、図１のアドレス制
御用ＰＬ部７をアドレス制御用ＰＬ部４１とし、図１の
メモリカード１に記憶部４２を追加したことから、図１
のメモリカード１をメモリカード４０としたことにあ
る。
【００３３】図５において、メモリカード４０は、メモ
リカード４０を接続する外部の情報処理機器とデータの
入出力を行うインタフェース回路２と、メモリカード４
０内の信号制御を行う内部制御用ＣＰＵ３と、データ入
出力用のバッファメモリ４と、フラッシュメモリで構成
されたメモリ部５と、内部制御用ＣＰＵ３からの制御デ
ータに応じてメモリ部５を制御するフラッシュメモリ制
御回路６と、揮発性のＰＬＤで構成されたアドレス制御
用ＰＬ部４１と、アドレス制御用ＰＬ部４１におけるＰ
ＬＤのプログラム内容を記憶する例えばシリアルＥＥＰ
ＲＯＭからなる記憶部４２とで構成されている。このよ
うな構成において、上記フラッシュメモリ制御回路６
は、アドレス制御用ＰＬ部４１を介してメモリ部５に接
続され、上記記憶部４２は、上記アドレス制御用ＰＬ部
４１に接続されている。
リカード４０を接続する外部の情報処理機器とデータの
入出力を行うインタフェース回路２と、メモリカード４
０内の信号制御を行う内部制御用ＣＰＵ３と、データ入
出力用のバッファメモリ４と、フラッシュメモリで構成
されたメモリ部５と、内部制御用ＣＰＵ３からの制御デ
ータに応じてメモリ部５を制御するフラッシュメモリ制
御回路６と、揮発性のＰＬＤで構成されたアドレス制御
用ＰＬ部４１と、アドレス制御用ＰＬ部４１におけるＰ
ＬＤのプログラム内容を記憶する例えばシリアルＥＥＰ
ＲＯＭからなる記憶部４２とで構成されている。このよ
うな構成において、上記フラッシュメモリ制御回路６
は、アドレス制御用ＰＬ部４１を介してメモリ部５に接
続され、上記記憶部４２は、上記アドレス制御用ＰＬ部
４１に接続されている。
【００３４】上記アドレス制御用ＰＬ部４１は、上記図
１で示したアドレス制御用ＰＬ部７と同じ働きをする
が、上記図１のアドレス制御用ＰＬ部７との相違点は、
揮発性のＰＬＤで構成されていることであり、該揮発性
のＰＬＤは、ＩＣカード４０に電源が供給されると、自
動的に上記記憶部４２に記憶された上記プログラム内容
を読込んで設定するＰＬＤである。これらの相違点以外
の動作は、上記アドレス制御用ＰＬ部７と同じである。
なお、上記アドレス制御用ＰＬ部４１及び記憶部４２は
アドレス変換部をなす。
１で示したアドレス制御用ＰＬ部７と同じ働きをする
が、上記図１のアドレス制御用ＰＬ部７との相違点は、
揮発性のＰＬＤで構成されていることであり、該揮発性
のＰＬＤは、ＩＣカード４０に電源が供給されると、自
動的に上記記憶部４２に記憶された上記プログラム内容
を読込んで設定するＰＬＤである。これらの相違点以外
の動作は、上記アドレス制御用ＰＬ部７と同じである。
なお、上記アドレス制御用ＰＬ部４１及び記憶部４２は
アドレス変換部をなす。
【００３５】次に、上記内部制御用ＣＰＵ３におけるア
ドレス制御用ＰＬ部４１へのプログラムを行う動作例を
示したフローチャートは、上記図２のステップＳ４を、
メモリ容量が最大になるように上記アドレス制御用ＰＬ
部４１をプログラムすると共に、該プログラム内容を上
記記憶部４２が記憶するようにしたこと以外は上記図２
と同じであるのでその説明を省略する。このような、メ
モリカード４０の初回の動作が行われた後は、メモリカ
ード４０に電源供給が開始されるごとに、アドレス制御
用ＰＬ部４１のＰＬＤが、上記記憶部４２に記憶された
プログラムを自動的に読込み、該プログラムに従って自
動的に自らの設定を行う。なお、メモリ部５を構成する
フラッシュメモリにおける消去ブロックの構成例を示し
た概略のブロック図は上記図３と同じであり、上記メモ
リ部５の各フラッシュメモリにおける、各種バスの接続
状態例を示した概略図は、上記図４のＰＬＤ３０を揮発
性のＰＬＤ４５にすること以外は同じであるので省略す
る。
ドレス制御用ＰＬ部４１へのプログラムを行う動作例を
示したフローチャートは、上記図２のステップＳ４を、
メモリ容量が最大になるように上記アドレス制御用ＰＬ
部４１をプログラムすると共に、該プログラム内容を上
記記憶部４２が記憶するようにしたこと以外は上記図２
と同じであるのでその説明を省略する。このような、メ
モリカード４０の初回の動作が行われた後は、メモリカ
ード４０に電源供給が開始されるごとに、アドレス制御
用ＰＬ部４１のＰＬＤが、上記記憶部４２に記憶された
プログラムを自動的に読込み、該プログラムに従って自
動的に自らの設定を行う。なお、メモリ部５を構成する
フラッシュメモリにおける消去ブロックの構成例を示し
た概略のブロック図は上記図３と同じであり、上記メモ
リ部５の各フラッシュメモリにおける、各種バスの接続
状態例を示した概略図は、上記図４のＰＬＤ３０を揮発
性のＰＬＤ４５にすること以外は同じであるので省略す
る。
【００３６】上記のように、本発明の実施の形態２にお
けるメモリカードは、メモリ部５の消去ブロックの選択
を行うためのアドレスデータをメモリ部５に送るために
使用されるアドレスバスを、上記アドレス制御用ＰＬ部
４１を介してメモリ部５に接続し、上記内部制御用ＣＰ
Ｕ３によって、上記メモリ部５内のフラッシュメモリに
対する不具合領域を有する消去ブロックが特定され、揮
発性のＰＬＤ４５からなる上記アドレス制御用ＰＬ部４
１をプログラムすると共に上記記憶部４２に該プログラ
ムを記憶させる。上記揮発性のＰＬＤ４５は、メモリカ
ード４０に電源供給が開始されるごとに、上記記憶部４
２に記憶されたプログラムを自動的に読込み、該プログ
ラムに従って自動的に自らの設定を行い、消去ブロック
を選択するためのアドレスデータを変換することから、
上記実施の形態１のメモリカードと同様の効果を得るこ
とができる。
けるメモリカードは、メモリ部５の消去ブロックの選択
を行うためのアドレスデータをメモリ部５に送るために
使用されるアドレスバスを、上記アドレス制御用ＰＬ部
４１を介してメモリ部５に接続し、上記内部制御用ＣＰ
Ｕ３によって、上記メモリ部５内のフラッシュメモリに
対する不具合領域を有する消去ブロックが特定され、揮
発性のＰＬＤ４５からなる上記アドレス制御用ＰＬ部４
１をプログラムすると共に上記記憶部４２に該プログラ
ムを記憶させる。上記揮発性のＰＬＤ４５は、メモリカ
ード４０に電源供給が開始されるごとに、上記記憶部４
２に記憶されたプログラムを自動的に読込み、該プログ
ラムに従って自動的に自らの設定を行い、消去ブロック
を選択するためのアドレスデータを変換することから、
上記実施の形態１のメモリカードと同様の効果を得るこ
とができる。
【００３７】
【発明の効果】上記の説明から明らかなように、本発明
のメモリカードによれば、上記コントロール部は、上記
アドレス変換部をプログラムすることによって、所定の
消去ブロックを選択するためのアドレスデータを、他の
消去ブロックを選択するためのアドレスデータに変換さ
せる。すなわち、上記コントロール部は、あらかじめ登
録した所定のコマンドを上記ホスト機器から取得し、該
コマンドに従って上記メモリ部に対して書込み及び読出
しを行い、上記メモリ部における使用不可能な消去ブロ
ックを特定して、該使用不可能な消去ブロックを選択す
るためのアドレスデータを、他の使用可能な消去ブロッ
クを選択するためのアドレスデータに変換するように、
上記アドレス変換部をプログラムするものであり、上記
メモリ部における複数の不揮発性メモリに対して、アド
レスを共有させて使用する場合、使用可能な消去ブロッ
クを組み合わせることができる。このため、メモリ容量
が最大になるように各消去ブロックを組み合わせてメモ
リの使用効率を高めることができると共に、メモリカー
ドのコストダウンを図ることができる。
のメモリカードによれば、上記コントロール部は、上記
アドレス変換部をプログラムすることによって、所定の
消去ブロックを選択するためのアドレスデータを、他の
消去ブロックを選択するためのアドレスデータに変換さ
せる。すなわち、上記コントロール部は、あらかじめ登
録した所定のコマンドを上記ホスト機器から取得し、該
コマンドに従って上記メモリ部に対して書込み及び読出
しを行い、上記メモリ部における使用不可能な消去ブロ
ックを特定して、該使用不可能な消去ブロックを選択す
るためのアドレスデータを、他の使用可能な消去ブロッ
クを選択するためのアドレスデータに変換するように、
上記アドレス変換部をプログラムするものであり、上記
メモリ部における複数の不揮発性メモリに対して、アド
レスを共有させて使用する場合、使用可能な消去ブロッ
クを組み合わせることができる。このため、メモリ容量
が最大になるように各消去ブロックを組み合わせてメモ
リの使用効率を高めることができると共に、メモリカー
ドのコストダウンを図ることができる。
【００３８】また、上記アドレス変換部に、不揮発性の
ＰＬＤを使用するか、又は、上記プログラムを記憶する
不揮発性の記憶部と、該記憶部に記憶されたプログラム
を電源供給が開始されるごとに読出してアドレスデータ
の変換設定を行う揮発性のＰＬＤとを使用することによ
り、上記アドレス変換部は、メモリカードへの電源供給
が断たれてもプログラムされた内容を記憶している。こ
のことから、上記コントロール部は、初回の動作時に、
上記アドレス変換部に対するプログラムを１度行えばよ
く、以後、上記メモリ部における複数の不揮発性メモリ
に対して、アドレスを共有させて使用する場合、常に、
使用可能な消去ブロックを組み合わせることができる。
このため、メモリ容量が最大になるように各消去ブロッ
クを組み合わせてメモリの使用効率を高めることができ
ると共に、メモリカードのコストダウンを図ることがで
きる。
ＰＬＤを使用するか、又は、上記プログラムを記憶する
不揮発性の記憶部と、該記憶部に記憶されたプログラム
を電源供給が開始されるごとに読出してアドレスデータ
の変換設定を行う揮発性のＰＬＤとを使用することによ
り、上記アドレス変換部は、メモリカードへの電源供給
が断たれてもプログラムされた内容を記憶している。こ
のことから、上記コントロール部は、初回の動作時に、
上記アドレス変換部に対するプログラムを１度行えばよ
く、以後、上記メモリ部における複数の不揮発性メモリ
に対して、アドレスを共有させて使用する場合、常に、
使用可能な消去ブロックを組み合わせることができる。
このため、メモリ容量が最大になるように各消去ブロッ
クを組み合わせてメモリの使用効率を高めることができ
ると共に、メモリカードのコストダウンを図ることがで
きる。
【図１】 本発明の実施の形態１におけるメモリカード
の例を示した概略のブロック図である。
の例を示した概略のブロック図である。
【図２】 図１で示した内部制御用ＣＰＵ３におけるア
ドレス制御用ＰＬ部７へのプログラムを行う動作例を示
したフローチャートである。
ドレス制御用ＰＬ部７へのプログラムを行う動作例を示
したフローチャートである。
【図３】 図１で示したメモリ部５を構成するフラッシ
ュメモリにおける消去ブロックの構成例を示した概略の
ブロック図である。
ュメモリにおける消去ブロックの構成例を示した概略の
ブロック図である。
【図４】 図３で示したフラッシュメモリ２０，２１に
おける、各種バスの接続状態例を示した概略図である。
おける、各種バスの接続状態例を示した概略図である。
【図５】 本発明の実施の形態２におけるメモリカード
の例を示した概略のブロック図である。
の例を示した概略のブロック図である。
【図６】 従来のメモリカードの例を示す概略のブロッ
ク図である。
ク図である。
【図７】 図６で示したメモリ部５５を構成するフラッ
シュメモリにおけるメモリマップの例を示した図であ
る。
シュメモリにおけるメモリマップの例を示した図であ
る。
１，４０ メモリカード、 ２ インタフェース回路、
３ 内部制御用ＣＰＵ、 ５，４１ アドレス制御用
ＰＬ部、 ６ フラッシュメモリ制御回路、７ メモリ
部、 １０ ホストシステム装置、 ２０，２１ フラ
ッシュメモリ、 ３０ ＰＬＤ、 ４２ 記憶部
３ 内部制御用ＣＰＵ、 ５，４１ アドレス制御用
ＰＬ部、 ６ フラッシュメモリ制御回路、７ メモリ
部、 １０ ホストシステム装置、 ２０，２１ フラ
ッシュメモリ、 ３０ ＰＬＤ、 ４２ 記憶部
Claims (7)
- 【請求項１】 情報処理機器からなるホスト機器に使用
されるブロック消去型の不揮発性メモリを用いたメモリ
カードにおいて、 上記ホスト機器と接続するためのインタフェース部と、 ブロック消去型の複数の不揮発性メモリで構成されたメ
モリ部と、 上記インタフェース部を介して上記ホスト機器とのデー
タの入出力を行うと共に、上記メモリ部に対するアドレ
スデータやメモリ管理を行うコントロール部と、 該コントロール部から出力された、上記メモリ部の各不
揮発性メモリにおけるそれぞれの消去ブロックを選択す
るためのアドレスデータを、プログラムに従って変換す
るアドレス変換部とを備え、 上記コントロール部は、上記アドレス変換部をプログラ
ムすることによって、所定の消去ブロックを選択するた
めのアドレスデータを、他の消去ブロックを選択するた
めのアドレスデータに変換させることを特徴とするメモ
リカード。 - 【請求項２】 請求項１に記載のメモリカードにして、
上記コントロール部は、上記メモリ部における使用不可
能な消去ブロックを特定し、該使用不可能な消去ブロッ
クを選択するためのアドレスデータを、他の使用可能な
消去ブロックを選択するためのアドレスデータに変換す
るように、上記アドレス変換部をプログラムすることを
特徴とするメモリカード。 - 【請求項３】 請求項２に記載のメモリカードにして、
上記メモリ部における複数の不揮発性メモリに対してア
ドレスを共有させて使用する場合、上記コントロール部
は、上記各不揮発性メモリにおける使用可能な消去ブロ
ックを組み合わせてメモリ容量が最大になるように、上
記アドレス変換部をプログラムすることを特徴とするメ
モリカード。 - 【請求項４】 請求項２又は請求項３のいずれかに記載
のメモリカードにして、上記コントロール部は、あらか
じめ登録した所定のコマンドを上記ホスト機器から取得
し、該コマンドに従って上記メモリ部に対して書込み及
び読出しを行い、上記メモリ部における使用不可能な消
去ブロックを特定することを特徴とするメモリカード。 - 【請求項５】 請求項１から請求項４のいずれかに記載
のメモリカードにして、上記アドレス変換部は、メモリ
カードへの電源供給が断たれても、上記コントロール部
によってプログラムされた内容を記憶していることを特
徴とするメモリカード。 - 【請求項６】 請求項５に記載のメモリカードにして、
上記アドレス変換部は、不揮発性のＰＬＤからなること
を特徴とするメモリカード。 - 【請求項７】 請求項５に記載のメモリカードにして、
上記アドレス変換部は、揮発性のＰＬＤと不揮発性メモ
リからなる記憶部とで構成され、該記憶部は上記プログ
ラムを記憶し、揮発性のＰＬＤは、メモリカードに電源
供給が開始されるごとに上記記憶部からプログラムを読
出して、アドレスデータの変換設定を行うことを特徴と
するメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089505A JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
| US08/732,818 US5883842A (en) | 1996-04-11 | 1996-10-15 | Memory card having block erasure type memory units which are used even when partially defective |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089505A JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282862A true JPH09282862A (ja) | 1997-10-31 |
Family
ID=13972648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8089505A Pending JPH09282862A (ja) | 1996-04-11 | 1996-04-11 | メモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5883842A (ja) |
| JP (1) | JPH09282862A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3667920B2 (ja) * | 1997-02-21 | 2005-07-06 | ローム株式会社 | Ｉｃカード |
| KR100251636B1 (ko) * | 1997-04-10 | 2000-05-01 | 윤종용 | 소형컴퓨터시스템인터페이스방식접속을위한메모리장치 |
| US6802453B1 (en) * | 1997-06-04 | 2004-10-12 | Sony Corporation | External storage apparatus and control apparatus thereof, and data transmission reception apparatus |
| JPH11138918A (ja) * | 1997-11-14 | 1999-05-25 | Brother Ind Ltd | 画像形成装置 |
| ATE229677T1 (de) * | 1999-06-04 | 2002-12-15 | Udekem D Acoz Xavier Guy Ber D | Speicherkarte |
| US6578157B1 (en) * | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
| US20030014687A1 (en) * | 2001-07-10 | 2003-01-16 | Grandex International Corporation | Nonvolatile memory unit comprising a control circuit and a plurality of partially defective flash memory devices |
| US7218561B2 (en) * | 2004-06-07 | 2007-05-15 | Micron Technology, Inc. | Apparatus and method for semiconductor device repair with reduced number of programmable elements |
| US7006394B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Apparatus and method for semiconductor device repair with reduced number of programmable elements |
| US7006393B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Method and apparatus for semiconductor device repair with reduced number of programmable elements |
| JP4982110B2 (ja) * | 2005-06-02 | 2012-07-25 | 株式会社東芝 | 半導体集積回路装置 |
| JP2009110053A (ja) * | 2007-10-26 | 2009-05-21 | Toshiba Corp | メモリシステム |
| US8543863B2 (en) | 2009-11-18 | 2013-09-24 | Microsoft Corporation | Efficiency of hardware memory access using dynamically replicated memory |
| US8255742B2 (en) * | 2009-11-18 | 2012-08-28 | Microsoft Corporation | Dynamically replicated memory |
| US9032244B2 (en) | 2012-11-16 | 2015-05-12 | Microsoft Technology Licensing, Llc | Memory segment remapping to address fragmentation |
| US11335430B2 (en) | 2019-03-26 | 2022-05-17 | Rambus Inc. | Error remapping |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524231A (en) * | 1993-06-30 | 1996-06-04 | Intel Corporation | Nonvolatile memory card with an address table and an address translation logic for mapping out defective blocks within the memory card |
| US5691945A (en) * | 1995-05-31 | 1997-11-25 | Macronix International Co., Ltd. | Technique for reconfiguring a high density memory |
-
1996
- 1996-04-11 JP JP8089505A patent/JPH09282862A/ja active Pending
- 1996-10-15 US US08/732,818 patent/US5883842A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5883842A (en) | 1999-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5648929A (en) | Flash memory card | |
| US8310896B2 (en) | Memory system and method of writing into nonvolatile semiconductor memory | |
| US7275144B2 (en) | Memory controller, flash memory system employing memory controller and method for controlling flash memory device | |
| US7020739B2 (en) | Memory controller, flash memory system having memory controller and method for controlling flash memory device | |
| US7392343B2 (en) | Memory card having a storage cell and method of controlling the same | |
| US7890732B2 (en) | Memory card and semiconductor device | |
| US8131912B2 (en) | Memory system | |
| JP3921174B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| US8386694B2 (en) | Memory device, its access method, and memory system | |
| US7401183B2 (en) | Memory card authentication system, memory card host device, memory card, storage area switching method, and storage area switching program | |
| JPH09282862A (ja) | メモリカード | |
| US8732385B2 (en) | Non-volatile memory, controller controlling next access | |
| JP2001243122A (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリへのデータの書き込み方法 | |
| JP2000067574A (ja) | 半導体記憶装置 | |
| US6516400B1 (en) | Data storage, data processing system and method | |
| WO2002075745A1 (en) | Storage device, storage device controlling method, and program | |
| JPH1185609A (ja) | 半導体記憶装置及びそのデータ管理方法 | |
| JP2001243110A (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリへのアクセス方法 | |
| JP2003216483A (ja) | メモリコントローラおよびメモリシステム装置 | |
| JP4233213B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP4248772B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP4316824B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP4220690B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| US20080013375A1 (en) | Memory system | |
| JP2003122630A (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 |