JP4173768B2 - 回路装置およびその動作方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、相互に接続される複数の半導体集積回路を備えた回路装置およびその動作方法に関する。
【0002】
【従来の技術】
各種回路装置にはLSI(Large Scale Integrated Circuit:大規模集積回路)、VLSI(Very Large Scale Integrated Circuit:超大規模集積回路)等の各種半導体集積回が用いられている。このような半導体集積回路は、データ信号を伝送するデータバスおよびアドレス信号を伝送するアドレスバスを含み、データバスに接続される複数のデータピンおよびアドレスバスに接続される複数のアドレスピンを有する。
【0003】
複数の半導体集積回路を相互に接続して使用する場合には、複数の半導体集積回路の対応するデータピン同士および対応するアドレスピン同士が接続される。
【0004】
最近では、各外部ピンをスイッチ回路によりアドレスバス、データバスまたは制御バスに選択的に接続することが可能な半導体記憶装置が提案されている(例えば、特許文献1参照)。それにより、各外部ピンの機能を変更することが可能となる。
【0005】
【特許文献1】
特開平8−221977号公報
【0006】
【発明が解決しようとする課題】
相互に接続された複数の半導体集積回路において、各半導体集積回路のデータピンの配置を第三者に知られた場合、市販されている工具を用いてデータバス上のデータ信号を外部ピンから引き出し、容易に他の記憶装置に読み込むことが可能となる。このため、データのセキュリティを確保することが困難となる。特に、デジタルの映像データまたはデジタルの音声データは、複写により品質が劣化しないため、高品質の映像データまたは音声データを不正に複写することが容易になる。
【0007】
本発明の目的は、信号の不正な引き出しが防止された回路装置およびその動作方法を提供することである。
【0008】
【課題を解決するための手段】
第1の発明に係る回路装置は、同種類の複数の信号を受ける複数の第1の信号ピンを有し、複数の信号に関する処理を行う第1の回路部を含む第1の半導体集積回路と、複数の信号を受ける複数の第2の信号ピンを有し、複数の信号に関する処理を行う第2の回路部を含む第2の半導体集積回路と、変更情報を信号線を介して送信する第3の半導体集積回路とを備え、複数の第1の信号ピンと複数の第2の信号ピンとは相互に接続され、第1の半導体集積回路は、第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係を変更する第1の対応関係変更部をさらに含み、第1の対応関係変更部は、第3の半導体集積回路により送信される変更情報に基づいて第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係を変更し、第3の半導体集積回路は、変更情報の送信前に信号線の電圧に基づいて認証動作を行うものである。
【0009】
本発明に係る回路装置においては、第1の半導体集積回路の第1の回路部と複数の第1の信号ピンとの間で同種類の複数の信号が伝送され、第2の半導体集積回路の第2の回路部と複数の第2の信号ピンとの間で同種類の複数の信号が伝送される。また、第1の半導体集積回路の複数の第1の信号ピンと第2の半導体集積回路の複数の第2の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【0010】
この場合、第3の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第1の対応関係変更部により第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が任意に変更される。それにより、複数の第1の信号ピン上および複数の第2の信号ピン上の複数の信号の配列は、第1の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第1の信号ピンまたは複数の第2の信号ピンから第1の回路部における複数の信号を不正に引き出すことが防止される。その結果、第1の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第3の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第3の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第3の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【0011】
複数の信号はデータ信号であり、複数の第1の信号ピンは複数の第1のデータピンであり、複数の第2の信号ピンは複数の第2のデータピンであってもよい。
【0012】
この場合、第1の対応関係変更部により第1の回路部における複数のデータ信号と複数の第1のデータピンとの対応関係が変更される。それにより、複数の第1のデータピン上および複数の第2のデータピン上の複数のデータ信号の配列は、第1の回路部における複数のデータ信号の配列と異なる。したがって、第三者が複数の第1のデータピンまたは複数の第2のデータピンから第1の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第1の回路部における複数のデータ信号のセキュリティを確保することができる。
【0013】
同種類の複数の信号はアドレス信号であり、複数の第1の信号ピンは複数の第1のアドレスピンであり、複数の第2の信号ピンは複数の第2のアドレスピンであってもよい。
【0014】
この場合、第1の対応関係変更部により第1の回路部における複数のアドレス信号と複数の第1のアドレスピンとの対応関係が変更される。それにより、複数の第1のアドレスピン上および複数の第2のアドレスピン上の複数のアドレス信号の配列は、第1の回路部における複数のアドレス信号の配列と異なる。したがって、第三者が複数の第1のアドレスピンまたは複数の第2のアドレスピンから第1の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第1の回路部における複数のアドレス信号のセキュリティを確保することができる。
【0015】
複数の信号は複数のデータ信号および複数のアドレス信号であり、複数の第1の信号ピンは複数の第1のデータピンおよび複数の第1のアドレスピンであり、複数の第2の信号ピンは複数の第2のデータピンおよび複数の第2のアドレスピンであり、複数の第1のデータピンと複数の第2のデータピンとが相互に接続され、複数の第1のアドレスピンと複数の第2のアドレスピンとが相互に接続され、第1の対応関係変更部は、第1の回路部における複数の第1のデータ信号と複数の第1のデータピンとの対応関係および第1の回路部における複数の第1のアドレス信号と複数の第1のアドレスピンとの対応関係を変更してもよい。
【0016】
この場合、第1の対応関係変更部により第1の回路部における複数のデータ信号と複数の第1のデータピンとの対応関係および複数のアドレス信号と複数の第1のアドレスピンとの対応関係が変更される。それにより、複数の第1のデータピン上および複数の第2のデータピン上の複数のデータ信号の配列は、第1の回路部における複数のデータ信号の配列と異なる。また、複数の第1のアドレスピン上および複数の第2のアドレスピン上の複数のアドレス信号の配列は、第1の回路部における複数のアドレス信号の配列と異なる。
【0017】
したがって、第三者が複数の第1のデータピンまたは複数の第2のデータピンから第1の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第1の回路部における複数のデータ信号のセキュリティを確保することができる。また、第三者が複数の第1のアドレスピンまたは複数の第2のアドレスピンから第1の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第1の回路部における複数のアドレス信号のセキュリティを確保することができる。
【0020】
第1の対応関係変更部は、定期的または不定期に異なる変更情報に基づいて第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係を変更してもよい。
【0021】
この場合、定期的または不定期に第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が変更されるので、第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が第三者により容易に読み取られることを防止することができる。
【0025】
第1の半導体集積回路には、予め識別情報が与えられ、第3の半導体集積回路は、識別情報の送信を要求し、送信された識別情報に基づいて認証動作を行ってもよい。
【0026】
この場合、識別情報に基づく認証動作により第3の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【0033】
変更情報は予め暗号化され、第1の対応関係変更部は、暗号化された変更情報を解読し、解読された変更情報に基づいて第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係を変更してもよい。
【0034】
この場合、変更情報が第三者により容易に読み取られることを防止することができる。
【0035】
第2の半導体集積回路は、第2の回路部における複数の信号と複数の第2の信号ピンとの対応関係を変更する第2の対応関係変更部をさらに含んでもよい。
【0036】
この場合、第1の対応関係変更部により第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が変更されるとともに、第2の対応関係変更部により第2の回路部における複数の信号と複数の第2の信号ピンとの対応関係が変更される。
【0037】
それにより、複数の第1の信号ピン上および複数の第2の信号ピン上の複数の信号の配列は、第1の回路部における複数の信号の配列および第2の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第1の信号ピンまたは複数の第2の信号ピンから複数の信号を引き出した場合でも、第1の回路部および第2の回路部における複数の信号のセキュリティを確保することができる。
【0038】
第2の対応関係変更部は、変更情報に基づいて第2の回路部における複数の信号と複数の第2の信号ピンとの対応関係を変更してもよい。
【0039】
この場合、変更情報を任意に設定することにより第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係および第2の回路部における複数の信号と複数の第2の信号ピンとの対応関係を任意に変更することができる。
【0046】
第1の対応関係変更部は、第1の回路部に接続される複数の第1の端子と、複数の第1の信号ピンに接続される複数の第2の端子と、複数の第1の端子と複数の第2の端子との接続状態を変更する切替回路とを含んでもよい。
【0047】
この場合、切替回路において複数の第1の端子と複数の第2の端子との接続状態が変更されることにより、第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が変更される。
【0048】
第1の対応関係変更部は、第1の回路部の処理に用いられる複数の信号を並び替えるプログラムを含んでもよい。
【0049】
この場合、プログラムにより第1の回路部の処理に用いられる複数の信号が並び替えられることにより、第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が変更される。
【0050】
第2の本発明に係る回路装置の動作方法は、相互に接続された第1および第2の半導体集積回路を備える回路装置の動作方法であって、第1の半導体集積回路において複数の第1の信号ピンと第1の回路部との間で同種類の複数の信号を伝送するステップと、第2の半導体集積回路において複数の第2の信号ピンと第2の回路部との間で複数の信号を伝送するステップと、複数の第1の信号ピンと複数の第2の信号ピンとの間で複数の信号を伝送するステップと、第3の半導体集積回路装置により信号線を介して変更情報を送信するステップと、第3の半導体集積回路により送信される変更情報に基づいて第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係を変更するステップと、第3の半導体集積回路による変更情報の送信前に信号線の電圧に基づいて認証動作を行うステップとを備えたものである。
【0051】
本発明に係る回路装置の動作方法によれば、第1の半導体集積回路の第1の回路部と複数の第1の信号ピンとの間で同種類の複数の信号が伝送され、第2の半導体集積回路の第2の回路部と複数の第2の信号ピンとの間で同種類の複数の信号が伝送される。また、第1の半導体集積回路の複数の第1の信号ピンと第2の半導体集積回路の複数の第2の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【0052】
この場合、第3の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が任意に変更される。それにより、複数の第1の信号ピンおよび複数の第2の信号ピン上の複数の信号の配列は、第1の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第1の信号ピンまたは複数の第2の信号ピンから第1の回路部における複数の信号を不正に引き出すことが防止される。その結果、第1の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第3の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第3の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第3の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【0053】
【発明の実施の形態】
(1)第1の実施の形態
図1は本発明の第1の実施の形態に係る回路装置の構成を示すブロック図である。
【0054】
図1の回路装置は、LSI100、LSI200およびマスタLSI500により構成される。LSI100、LSI200およびマスタLSI500は、1つの機器内に設けられていてもよく、あるいはそれぞれ別々の機器内に設けられてもよい。
【0055】
LSI100は、演算部101および切替回路102を含み、データピンDA,DB,DC,DDを有する。演算部101は、予め定められたプログラムに従って各種処理を実行する。演算部101には、データ信号を伝送する内部データバスDB1が接続されている。内部データバスDB1は、並列な複数のデータ線Da,Db,Dc,Ddを含む。本実施の形態では、内部データバスDB1は4ビット幅を有する。切替回路102は、端子a,b,c,dおよび端子A,B,C,Dを有する。切替回路102の端子a〜dは、それぞれデータ線Da〜Ddに接続されている。切替回路102の端子A〜Dは、それぞれデータピンDA〜DDに接続されている。
【0056】
LSI200は、演算部201および切替回路202を含み、データピンDA,DB,DC,DDを有する。演算部201は、予め定められたプログラムに従って各種処理を実行する。演算部201には、データ信号を伝送する内部データバスDB2が接続されている。内部データバスDB2は、並列な複数のデータ線Da,Db,Dc,Ddを含む。本実施の形態では、内部データバスDB2は4ビット幅を有する。切替回路202は、端子a,b,c,dおよび端子A,B,C,Dを有する。切替回路202の端子a〜dは、それぞれデータ線Da〜Ddに接続されている。切替回路202の端子A〜Dは、それぞれデータピンDA〜DDに接続されている。
【0057】
LSI100のデータピンDA〜DDとLSI200のデータピンDA〜DDとは外部データバスDB0を介して相互に接続されている。
【0058】
LSI100,200により処理されるデータ信号は、映像データ信号、音声データ信号等であるが、データ信号の種類はこれらに限定されず、種々のデータ信号が用いられる。
【0059】
マスタLSI500は、例えばマイクロコンピュータから構成される。マスタLSI500は、制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に制御信号CNTを与える。制御信号CNTには、後述する切替テーブルTBLが含まれる。演算部101は、マスタLSI500から与えられる切替テーブルTBLから切替回路102を切り替えるための切替制御信号SEDを生成する。演算部201は、マスタLSI500から与えられる切替テーブルTBLから切替回路202を切り替えるための切替制御信号SEDを生成する。ここで、切替テーブルTBLは、切替回路102,202の端子a〜dと端子A〜Dとの接続状態を指示する。
【0060】
また、マスタLSI500は、制御信号線CLの電圧の低下を検知する電圧検知回路501を内蔵する。
【0061】
図2は図1の切替回路102の構成の一例を示す回路図である。なお、図1の切替回路202の構成も、図2の切替回路102の構成と同様である。
【0062】
図2に示すように、切替回路102は、複数のスイッチSW1〜SW16により構成される。本実施の形態では、切替回路102は16個のスイッチSW1〜SW16により構成される。端子aは、スイッチSW1〜SW4を介してそれぞれ端子A〜Dに接続されている。端子bは、スイッチSW5〜SW8を介してそれぞれ端子A〜Dに接続されている。端子cは、スイッチSW9〜SW12を介してそれぞれ端子A〜Dに接続されている。端子dは、スイッチSW13〜SW16を介してそれぞれ端子A〜Dに接続されている。
【0063】
スイッチSW1〜SW16には、それぞれオンオフ制御信号S1〜S16が与えられる。スイッチSW1〜SW16は、それぞれオンオフ制御信号S1〜S16に応答してオンまたはオフする。オンオフ制御信号S1〜S16が切替制御信号SEDを構成する。スイッチSW1〜SW16は、切替制御信号SEDに応答して端子a〜dの各々と端子A〜Dの各々とが一対一に対応するように切り替えられる。
【0064】
次に、図1の回路装置の動作を説明する。まず、マスターLSI500は、切替テーブルTBLを含む制御信号CNTを制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に与える。演算部101は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。同様に、演算部201は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路202に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0065】
LSI100からLSI200にデータ信号を伝送する場合には、LSI100の演算部101から内部データバスDB1に出力されたデータ信号が、切替回路102、LSI100のデータピンDA〜DD、外部データバスDB0、LSI200のデータピンDA〜DD、切替回路202および内部データバスDB2を介してLSI200の演算部201に入力される。
【0066】
LSI200からLSI100にデータ信号を伝送する場合には、LSI200の演算部201から内部データバスDB2に出力されたデータ信号が、切替回路202、LSI200のデータピンDA〜DD、外部データバスDB0、LSI100のデータピンDA〜DD、切替回路102および内部データバスDB1を介してLSI100の演算部101に入力される。
【0067】
このように、マスターLSI500により与えられた切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0068】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。
【0069】
また、マスターLSI500は、暗号化された切替テーブルTBLを制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に与えてもよい。この場合、演算部101,201には、暗号を解読するためのキーが予め与えられている。演算部101,201は、予め与えられたキーを用いて暗号化された切替テーブルTBLを解読することにより切替制御信号SEDを生成し、切替回路102,202に与える。それにより、制御信号線CL上の切替テーブルTBLが第三者により容易に読み取られることを防止することができる。
【0070】
マスターLSI500の電圧検知回路501は、制御信号線CLの電圧が所定値以上低下したか否かを検知する。制御信号線CLに他の装置が不正に接続された場合には、制御信号線CLの電圧が低下する。したがって、マスターLSI500は、制御信号線CLの電圧が所定値以上低下したか否かに基づいて、制御信号線CLに接続されるLSIの認証動作を行う。制御信号線CLの電圧が所定値以上低下したことを電圧検知回路501が検知した場合には、マスターLSI500は、制御信号線CLに切替テーブルTBLを出力しない。それにより、制御信号線CL上の切替テーブルTBLが第三者により不正に読み取られることを防止することができる。
【0071】
また、マスターLSI500は、起動時または定期的に、異なる切替テーブルTBLを制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に与えてもよい。それにより、切替回路102,202の接続状態が第三者により容易に読み取られることを防止することができる。
【0072】
(2)第2の実施の形態
図3は本発明の第2の実施の形態に係る回路装置の構成を示すブロック図である。
【0073】
図3の回路装置が図1の回路装置と異なるのは、LSI100が半導体メモリからなる内部記憶装置104をさらに含み、LSI200が半導体メモリからなる内部記憶装置204をさらに含む点である。
【0074】
内部記憶装置104,204には、予め所定の識別情報がそれぞれ記憶されている。まず、マスターLSI500は、制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に識別情報の送信を要求する。それにより、演算部101および演算部201は、それぞれ内部記憶装置104および内部記憶装置204に記憶された識別情報を読み出し、制御信号線CLを介してマスターLSI500に送信する。マスターLSI500は、制御信号線CLを介して受信した識別情報に基づいて、制御信号線CLに接続されるLSIの認証動作を行う。マスターLSI500は、正規の識別情報を受信しない場合には、制御信号線CLに切替テーブルTBLを出力しない。それにより、制御信号線CL上の切替テーブルTBLが第三者により不正に読み取られることを防止することができる。
【0075】
(3)第1の参考形態
図4は本発明の第1の参考形態に係る回路装置の構成を示すブロック図である。
【0076】
図4の回路装置が図1の回路装置と異なるのは、マスターLSI500および制御信号線CLが設けられていない点である。
【0077】
LSI100の演算部101は、予め設定されたプログラムに従って切替テーブルTBLを作成し、その切替テーブルTBLを内部データバスDB1、切替回路102、LSI100のデータピンDA〜DD、外部データバスDB0、LSI200のデータピンDA〜DD、切替回路202および内部データバスDB2を介してLSI200の演算部201に送信する。
【0078】
次に、LSI100の演算部101は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。同様に、LSI200の演算部201は、受信した切替テーブルTBLから切替制御信号SEDを生成し、切替回路202に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0079】
その後、LSI100の演算部101とLSI200の演算部201との間でデータ信号が送受信される。
【0080】
このように、LSI100の演算部101により生成された切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0081】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。
【0082】
また、演算部101は、起動時または定期的に、異なる切替テーブルTBLを作成してもよい。それにより、切替回路102,202の接続状態が第三者により容易に読み取られることを防止することができる。
【0083】
(4)第2の参考形態
図5は本発明の第2の参考形態に係る回路装置の構成を示すブロック図である。
【0084】
図5の回路装置が図4の回路装置と異なるのは、LSI100が半導体メモリからなる内部記憶装置110をさらに含む点である。
【0085】
内部記憶装置110には、予め切替テーブルTBLが記憶されている。LSI100の演算部101は、内部記憶装置110から切替テーブルTBLを読み出し、その切替テーブルTBLを内部データバスDB1、切替回路102、LSI100のデータピンDA〜DD、外部データバスDB0、LSI200のデータピンDA〜DD、切替回路202および内部データバスDB2を介してLSI200の演算部201に送信する。
【0086】
次に、LSI100の演算部101は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。同様に、LSI200の演算部201は、受信した切替テーブルTBLから切替制御信号SEDを生成し、切替回路202に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0087】
その後、LSI100の演算部101とLSI200の演算部201との間でデータ信号が送受信される。
【0088】
このように、内部記憶装置110に記憶された切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0089】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。
【0090】
また、内部記憶装置110に複数の異なる切替テーブルTBLが記憶されてもよい。その場合、演算部101は、起動時または定期的に、異なる切替テーブルTBLを内部記憶装置110から読み出すことができる。それにより、切替回路102,202の接続状態が第三者により容易に読み取られることを防止することができる。
【0091】
また、内部記憶装置110が暗号化された切替テーブルTBLを記憶してもよい。この場合、演算部101には、暗号を解読するためのキーが予め与えられている。演算部101は、予め与えられたキーを用いて内部記憶装置110から読み出された切替テーブルTBLを解読することにより切替制御信号SEDを生成する。それにより、内部記憶装置110に記憶された切替テーブルTBLが第三者により容易に読み取られることを防止することができる。
【0092】
(5)第3の参考形態
図6は本発明の第3の参考形態に係る回路装置の構成を示すブロック図である。
【0093】
図6の回路装置が図5の回路装置と異なるのは、LSI200が内部記憶装置210をさらに含む点である。
【0094】
内部記憶装置110および内部記憶装置210には、予め切替テーブルTBLが記憶されている。LSI100の演算部101は、内部記憶装置110から切替テーブルTBLを読み出し、その切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。同様に、LSI200の演算部201は、内部記憶装置210から切替テーブルTBLを読み出し、その切替テーブルTBLから切替制御信号SEDを生成し、切替回路202に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0095】
その後、LSI100の演算部101とLSI200の演算部201との間でデータ信号が送受信される。
【0096】
このように、内部記憶装置110,210に記憶された切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0097】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。
【0098】
また、内部記憶装置110,210に複数の異なる切替テーブルTBLが記憶されてもよい。その場合、演算部101,201は、起動時または定期的に、異なる切替テーブルTBLを内部記憶装置110,210から読み出すことができる。それにより、切替回路102,202の接続状態が第三者により容易に読み取られることを防止することができる。
【0099】
また、内部記憶装置110,210は、暗号化された切替テーブルTBLを記憶してもよい。この場合、演算部101,201には、暗号を解読するためのキーが予め与えられている。演算部101,201は、予め与えられたキーを用いて内部記憶装置110,210から読み出された切替テーブルTBLを解読することにより切替制御信号SEDを生成し、それぞれ切替回路102,202に与える。それにより、内部記憶装置110,210に記憶された切替テーブルTBLが第三者により容易に読み取られることを防止することができる。
【0100】
(6)第3の実施の形態
図7は本発明の第3の実施の形態に係る回路装置の構成を示すブロック図である。
【0101】
図7の回路装置が図1の回路装置と異なるのは次の点である。
LSI100は、アドレスピンAE,AF,AG,AHをさらに有する。演算部101には、アドレス信号を伝送する内部アドレスバスAB1がさらに接続されている。内部アドレスバスAB1は、並列な複数のアドレス線Ae,Af,Ag,Ahを含む。本実施の形態では、内部アドレスバスAB1は4ビット幅を有する。アドレス線Ae〜AhはそれぞれアドレスピンAE〜AHに接続されている。
【0102】
LSI200は、アドレスピンAE,AF,AG,AHをさらに有する。演算部201には、アドレス信号を伝送する内部アドレスバスAB2がさらに接続されている。内部アドレスバスAB2は、並列な複数のアドレス線Ae,Af,Ag,Ahを含む。本実施の形態では、内部アドレスバスAB2は4ビット幅を有する。アドレス線Ae〜Ahは、それぞれアドレスピンAE〜AHに接続されている。
【0103】
LSI100のアドレスピンAE〜AHとLSI200のアドレスピンAE〜AHとは外部アドレスバスAB0を介して相互に接続されている。
【0104】
次に、図7の回路装置の動作を説明する。まず、マスターLSI500は、切替テーブルTBLを含む制御信号CNTを制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に与える。演算部101は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。同様に、演算部201は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路202に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0105】
その後、LSI100の演算部101とLSI200の演算部201との間でデータ信号が送受信される。同時に、LSI100の演算部101とLSI200の演算部201との間でアドレス信号が送受信される。
【0106】
このように、マスターLSI500により与えられる切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0107】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。
【0108】
(7)第4の実施の形態
図8は本発明の第4の実施の形態に係る回路装置の構成を示すブロック図である。
【0109】
図8の回路装置が図7の回路装置と異なるのは、LSI100が切替回路103をさらに含み、LSI200が切替回路203をさらに含む点である。
【0110】
LSI100の切替回路103は、端子e,f,g,hおよび端子E,F,G,Hを有する。切替回路103の端子e〜hは、それぞれアドレス線Ae〜Ahに接続されている。切替回路103の端子E〜Hは、それぞれアドレスピンAE〜AHに接続されている。LSI200の切替回路203は、端子e,f,g,hおよび端子E,F,G,Hを有する。切替回路203の端子e〜hは、それぞれアドレス線Ae〜Ahに接続されている。切替回路203の端子E〜Hは、それぞれアドレスピンAE〜AHに接続されている。
【0111】
次に、図8の回路装置の動作を説明する。まず、マスターLSI500は、切替テーブルTBLを含む制御信号CNTを制御信号線CLを介してLSI100の演算部101およびLSI200の演算部201に与える。演算部101は、切替テーブルTBLから切替制御信号SED,SEAを生成し、それぞれ切替回路102,103に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。切替回路103においては、切替制御信号SEAに基づいて端子e〜hの各々が端子E〜Hのいずれかに接続される。同様に、演算部201は、切替テーブルTBLから切替制御信号SED,SEAを生成し、それぞれ切替回路202,203に与える。切替回路202においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。また、切替回路203においては、切替制御信号SEAに基づいて端子e〜hの各々が端子E〜Hのいずれかに接続される。
【0112】
その後、LSI100の演算部101とLSI200の演算部201との間でデータ信号が送受信される。同時に、LSI100の演算部101とLSI200の演算部201との間でアドレス信号が送受信される。
【0113】
このように、マスターLSI500により与えられた切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態および切替回路202の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号およびLSI200の内部データバスDB2上のデータ信号と異なる。
【0114】
また、切替テーブルTBLに基づいて切替回路103の端子e〜hと端子E〜Hとの接続状態および切替回路203の端子e〜hと端子E〜Hとの接続状態が任意に切り替えられる。それにより、外部アドレスバスAB0上のアドレス信号がLSI100の内部アドレスバスAB1上のアドレス信号およびLSI200の内部アドレスバスAB2上のアドレス信号と異なる。
【0115】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。また、第三者がLSI100またはLSI200のアドレスピンAE〜AHからアドレス信号を引き出した場合でも、内部アドレスバスAB1,AB2上のアドレス信号のセキュリティを確保することができる。
【0116】
(8)第5の実施の形態
図9は本発明の第5の実施の形態に係る回路装置の構成を示すブロック図である。
【0117】
図9の回路装置は、LSI100a、LSI200aおよびマスタLSI500により構成される。
【0118】
LSI100aは、演算部101aを含み、データピンDA,DB,DC,DDおよびアドレスピンAE,AF,AG,AHを有する。演算部101aは、データ信号の並び替えを行うためのレジスタ106およびアドレス信号の並び替えを行うためのレジスタ107を内蔵する。演算部101aには、データ信号を伝送する内部データバスDB1およびアドレス信号を伝送する内部アドレスバスAB1が接続されている。内部データバスDB1の複数のデータ線Da〜Ddは、それぞれデータピンDA〜DDに接続されている。内部アドレスバスAB1の複数のアドレス線Ae〜Ahは、それぞれアドレスピンAE〜AHに接続されている。
【0119】
LSI200aは、演算部201aを含み、データピンDA,DB,DC,DDおよびアドレスピンAE,AF,AG,AHを有する。演算部201aは、データ信号の並び替えを行うためのレジスタ206およびアドレス信号の並び替えを行うためのレジスタ207を内蔵する。演算部201aには、データ信号を伝送する内部データバスDB2およびアドレス信号を伝送する内部アドレスバスAB2が接続されている。内部データバスDB2の複数のデータ線Da〜Ddは、それぞれデータピンDA〜DDに接続されている。内部アドレスバスAB2の複数のアドレス線Ae〜Ahは、それぞれアドレスピンAE〜AHに接続されている。
【0120】
次に、図9の回路装置の動作を説明する。ここでは、LSI100aの演算部101aからLSI200aの演算部201aにデータ信号を送信する場合の動作を説明する。図10は図9の回路装置におけるLSI100aの演算部101aのデータ信号送信動作の一例を示すフローチャートである。図11は図9の半導体集積回路装置におけるLSI200aの演算部201aのデータ信号受信動作の一例を示すフローチャートである。
【0121】
まず、マスターLSI500は、切替テーブルTBLを含む制御信号CNTを制御信号線CLを介してLSI100aの演算部101aおよびLSI200aの演算部201aに与える。
【0122】
図10に示すように、LSI100aの演算部101aは、送信すべきデータ信号をレジスタ106に格納する(ステップS1)。次に、演算部101aは、切替テーブルTBLに基づいてレジスタ106のデータ信号を並び替える(ステップS2)。
【0123】
また、演算部101aは、送信すべきアドレス信号をレジスタ107に格納する(ステップS3)。次に、演算部101aは、切替テーブルTBLに基づいてレジスタ107のアドレス信号を並び替える(ステップS4)。
【0124】
次に、演算部101aは、レジスタ106のデータ信号をデータピンDA〜DDに出力する(ステップS5)。また、演算部101aは、レジスタ107のアドレス信号をアドレスピンAE〜AHに出力する(ステップS6)。
【0125】
図11に示すように、LSI200aの演算部201aは、データピンDA〜DDのデータ信号をレジスタ206に格納する(ステップS11)。また、演算部201aは、切替テーブルTBLに基づいてレジスタ206のデータ信号を並び替える(ステップS12)。
【0126】
演算部201aは、アドレスピンAE〜AHのアドレス信号をレジスタ207に格納する(ステップS13)。また、演算部201aは、切替テープルTBLに基づいてレジスタ206のアドレス信号を並び替える(ステップS14)。
【0127】
演算部201aは、レジスタ206のデータ信号を入力する(ステップS15)。また、演算部201aは、レジスタ207のアドレス信号を入力する(ステップS16)。
【0128】
このようにして、LSI100aの演算部101aからLSI200aの演算部201aにデータ信号が送信される。
【0129】
このように、マスターLSI500により与えられた切替テーブルTBLに基づいてLSI100aの演算部101aから送信されるべきデータ信号およびアドレス信号のソフトウエアによる並び替えが行われ、LSI200aの演算部201aで受信されるデータ信号およびアドレス信号のソフトウエアによる並び替えが行われる。それにより、外部データバスDB0上のデータ信号がLSI100aの演算部101a内で処理されるデータ信号およびLSI200aの演算部201a内で処理されるデータ信号と異なる。また、外部アドレスバスAB0上のアドレス信号がLSI100aの演算部101a内で処理されるアドレス信号およびLSI200aの演算部201a内で処理されるアドレス信号と異なる。
【0130】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1,DB2上のデータ信号のセキュリティを確保することができる。また、第三者がLSI100aまたはLSI200aのアドレスピンAE〜AHからアドレス信号を引き出した場合でも、内部アドレスバスAB1,AB2上のアドレス信号のセキュリティを確保することができる。
【0131】
(9)第6の実施の形態
図12は本発明の第6の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【0132】
図11の半導体集積回路装置が図8の半導体集積回路装置と異なるのは、LSI200の代わりにLSI200bが設けられている点である。LSI200bは、半導体メモリ201bを含む。
【0133】
半導体メモリ201bには、データ信号を伝送する内部データバスDB2が接続されている。また、半導体メモリ201bには、アドレス信号を伝送する内部アドレスバスAB2が接続されている。内部データバスDB2の複数のデータ線Da〜Ddは、それぞれデータピンDA〜DDに接続されている。内部アドレスバスAB2の複数のアドレス線Ae〜Ahは、それぞれアドレスピンAE〜AHに接続されている。
【0134】
次に、図12の半導体集積回路装置の動作を説明する。まず、マスターLSI500は、切替テーブルTBLを含む制御信号CNTを制御信号線CLを介してLSI100の演算部101に与える。演算部101は、切替テーブルTBLから切替制御信号SEDを生成し、切替回路102に与える。切替回路102においては、切替制御信号SEDに基づいて端子a〜dの各々が端子A〜Dのいずれかに接続される。
【0135】
その後、LSI100の演算部101からLSI200bの半導体メモリ201bにデータ信号が送信される。同時に、LSI100の演算部101からLSI200bの半導体メモリ201bにアドレス信号が送信される。それにより、半導体メモリ201bに対してデータ信号の読み書きが行われる。
【0136】
このように、マスターLSI500により与えられる切替テーブルTBLに基づいて切替回路102の端子a〜dと端子A〜Dとの接続状態が任意に切り替えられる。それにより、外部データバスDB0上のデータ信号がLSI100の内部データバスDB1上のデータ信号と異なる。
【0137】
したがって、第三者がLSI100またはLSI200のデータピンDA〜DDからデータ信号を引き出した場合でも、内部データバスDB1上のデータ信号のセキュリティを確保することができる。また、第三者がLSI100またはLSI200のアドレスピンAE〜AHからアドレス信号を引き出した場合でも、内部アドレスバスAB1上のアドレス信号のセキュリティを確保することができる。
【0138】
(10)他の変形例
図8の半導体集積回路装置において、LSI100の切替回路102およびLSI200の切替回路202を設けなくてもよい。また、図9の半導体集積回路装置において、LSI100aおよびLSI200aにおいてデータ信号のみをソフトウエアにより並び替えてもよく、あるいはアドレス信号のみをソフトウエアにより並び替えてもよい。
【0139】
また、上記実施の形態では、LSI100,200,100a,200a,200bが演算部101,201,101a,201aまたは半導体メモリ201bを含むが、これらに限定されず、LSI100,200,100a,200a,200bが映像信号処理部、音声信号処理部等の他の種々の回路を含んでもよい。
【0140】
さらに、上記第1〜第9の実施の形態の構成または機能を組み合わせることにより回路装置を構成してもよい。
【0141】
なお、上記実施の形態では、第1および第2の半導体集積回路としてLSIが用いられているが、これに限定されず、第1および第2の半導体集積回路はVLSI、IC等の他の半導体集積回路であってもよい。
【0142】
【発明の効果】
本発明によれば、第1の回路部における複数の信号と複数の第1の信号ピンとの対応関係が変更される。それにより、複数の第1の信号ピンおよび複数の第2の信号ピン上の複数の信号の配列は、第1の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第1の信号ピンまたは複数の第2の信号ピンから第1の回路部における複数の信号を不正に引き出すことが防止される。その結果、第1の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第3の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第3の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第3の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図2】 図1の切替回路の構成の一例を示す回路図
【図3】 本発明の第2の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図4】 本発明の第1の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図5】 本発明の第2の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図6】 本発明の第3の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図7】 本発明の第3の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図8】 本発明の第4の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図9】 本発明の第5の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図10】 図9の半導体集積回路装置におけるLSIの演算部のデータ信号送信動作の一例を示すフローチャート
【図11】 図9の半導体集積回路装置におけるLSIの演算部のデータ信号受信動作の一例を示すフローチャート
【図12】 本発明の第6の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【符号の説明】
100,100a,200,200a,200b LSI
101,101a,201,201a 演算部
102,103,202,203 切替回路
104,110,204,210 内部記憶装置
201b 半導体メモリ
500 マスタLSI
501 電圧検知回路
a,b,c,d,e,f,g,h,A,B,C,D,E,F,G,H 端子
DA,DB,DC,DD データピン
DB1,DB2 内部データバス
DB0 外部データバス
Da,Db,Dc,Dd データ線
AE,AF,AG,AH アドレスピン
AB1,AB2 内部アドレスバス
AB0 外部アドレスバス
Ae,Af,Ag,Ah アドレス線
CL 制御信号線
CNT 制御信号
TBL 切替テーブル
SEA,SED 切替制御信号
Claims (12)
- 同種類の複数の信号を受ける複数の第1の信号ピンを有し、前記複数の信号に関する処理を行う第1の回路部を含む第1の半導体集積回路と、
前記複数の信号を受ける複数の第2の信号ピンを有し、前記複数の信号に関する処理を行う第2の回路部を含む第2の半導体集積回路と、
変更情報を信号線を介して送信する第3の半導体集積回路とを備え、
前記複数の第1の信号ピンと前記複数の第2の信号ピンとは相互に接続され、
前記第1の半導体集積回路は、前記第1の回路部における前記複数の信号と前記複数の第1の信号ピンとの対応関係を変更する第1の対応関係変更部をさらに含み、
前記第1の対応関係変更部は、前記第3の半導体集積回路により送信される前記変更情報に基づいて前記第1の回路部における前記複数の信号と前記複数の第1の信号ピンとの対応関係を変更し、
前記第3の半導体集積回路は、前記変更情報の送信前に前記信号線の電圧に基づいて認証動作を行うことを特徴とする回路装置。 - 前記複数の信号はデータ信号であり、
前記複数の第1の信号ピンは複数の第1のデータピンであり、
前記複数の第2の信号ピンは複数の第2のデータピンであることを特徴とする請求項1記載の回路装置。 - 前記同種類の複数の信号はアドレス信号であり、
前記複数の第1の信号ピンは複数の第1のアドレスピンであり、
前記複数の第2の信号ピンは複数の第2のアドレスピンであることを特徴とする請求項1記載の回路装置。 - 前記複数の信号は複数のデータ信号および複数のアドレス信号であり、
前記複数の第1の信号ピンは複数の第1のデータピンおよび複数の第1のアドレスピンであり、
前記複数の第2の信号ピンは複数の第2のデータピンおよび複数の第2のアドレスピンであり、
前記複数の第1のデータピンと前記複数の第2のデータピンとが相互に接続され、前記複数の第1のアドレスピンと前記複数の第2のアドレスピンとが相互に接続され、
前記第1の対応関係変更部は、前記第1の回路部における前記複数の第1のデータ信号と前記複数の第1のデータピンとの対応関係および前記第1の回路部における前記複数の第1のアドレス信号と前記複数の第1のアドレスピンとの対応関係を変更することを特徴とする請求項1記載の回路装置。 - 前記第1の対応関係変更部は、定期的または不定期に異なる前記変更情報に基づいて前記第1の回路部における前記複数の信号と前記複数の第1の信号ピンとの対応関係を変更することを特徴とする請求項1〜4のいずれかに記載の回路装置。
- 前記第1の半導体集積回路には、予め識別情報が与えられ、
前記第3の半導体集積回路は、識別情報の送信を要求し、送信された識別情報に基づいて前記認証動作を行うことを特徴とする請求項1〜5のいずれかに記載の回路装置。 - 前記変更情報は予め暗号化され、
前記第1の対応関係変更部は、前記暗号化された変更情報を解読し、解読された変更情報に基づいて前記第1の回路部における前記複数の信号と前記複数の第1の信号ピンとの対応関係を変更することを特徴とする請求項1〜6のいずれかに記載の回路装置。 - 前記第2の半導体集積回路は、前記第2の回路部における前記複数の信号と前記複数の第2の信号ピンとの対応関係を変更する第2の対応関係変更部をさらに含むことを特徴とする請求項1〜7のいずれかに記載の回路装置。
- 前記第2の対応関係変更部は、前記変更情報に基づいて前記第2の回路部における前記複数の信号と前記複数の第2の信号ピンとの対応関係を変更することを特徴とする請求項8記載の回路装置。
- 前記第1の対応関係変更部は、
前記第1の回路部に接続される複数の第1の端子と、
前記複数の第1の信号ピンに接続される複数の第2の端子と、
前記複数の第1の端子と前記複数の第2の端子との接続状態を変更する切替回路とを含むことを特徴とする請求項1〜9のいずれかに記載の回路装置。 - 前記第1の対応関係変更部は、
前記第1の回路部の処理に用いられる前記複数の信号を並び替えるプログラムを含むことを特徴とする請求項1〜9のいずれかに記載の回路装置。 - 相互に接続された第1および第2の半導体集積回路を備える回路装置の動作方法であって、
前記第1の半導体集積回路において複数の第1の信号ピンと第1の回路部との間で同種類の複数の信号を伝送するステップと、
前記第2の半導体集積回路において複数の第2の信号ピンと第2の回路部との間で前記複数の信号を伝送するステップと、
前記複数の第1の信号ピンと前記複数の第2の信号ピンとの間で前記複数の信号を伝送するステップと、
第3の半導体集積回路装置により信号線を介して変更情報を送信するステップと、
前記第3の半導体集積回路により送信される前記変更情報に基づいて前記第1の回路部における前記複数の信号と前記複数の第1の信号ピンとの対応関係を変更するステップと、
前記第3の半導体集積回路による前記変更情報の送信前に前記信号線の電圧に基づいて認証動作を行うステップとを備えたことを特徴とする回路装置の動作方法。
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