JP3253824B2 - 低電源電圧に作動可能なＧａＡｓ半導体電力素子及びその製造方法 - Google Patents
低電源電圧に作動可能なＧａＡｓ半導体電力素子及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、低電源電圧で動作可
能なＧａＡｓ半導体電力素子(GaAs powersemiconductor
device) の構造と、その製造方法とに関する。具体的
には、低電源電圧で動作可能なＧａＡｓの電力の金属−
半導体の電系効果トランジスタ(Metal-Semiconductor F
ield Effect Transistor:MESFET)と、このトランジスタ
の製造方法に関する。
能なＧａＡｓ半導体電力素子(GaAs powersemiconductor
device) の構造と、その製造方法とに関する。具体的
には、低電源電圧で動作可能なＧａＡｓの電力の金属−
半導体の電系効果トランジスタ(Metal-Semiconductor F
ield Effect Transistor:MESFET)と、このトランジスタ
の製造方法に関する。
【０００２】
【従来の技術】最近、携帯が可能な通信用の端末機が、
小型化及び軽量化されつつある。そのような携帯が可能
な通信用の端末機において、体積及び重さの相当部分を
占めるものがバッテリーである。
小型化及び軽量化されつつある。そのような携帯が可能
な通信用の端末機において、体積及び重さの相当部分を
占めるものがバッテリーである。
【０００３】端末機に装着できるバッテリーの電源電圧
は、一般的に、その体積と重さに比例している。したが
って、端末機の小型化により、これらの端末機用に供給
されるバッテリーの電源電圧が低くなりつつある。
は、一般的に、その体積と重さに比例している。したが
って、端末機の小型化により、これらの端末機用に供給
されるバッテリーの電源電圧が低くなりつつある。
【０００４】このように、バッテリーの電源電圧が低け
れば、前述した端末機内に回路部品で使用され、高周波
信号を増幅させる半導体電力素子の出力変換効率及びそ
の出力もさらに低くなる。低電源電圧においても、高出
力と高出力変換効率を有する電力素子を開発するために
は、次の条件等が必須的に満されるべきである。
れば、前述した端末機内に回路部品で使用され、高周波
信号を増幅させる半導体電力素子の出力変換効率及びそ
の出力もさらに低くなる。低電源電圧においても、高出
力と高出力変換効率を有する電力素子を開発するために
は、次の条件等が必須的に満されるべきである。
【０００５】−低ｋｎｅｅ電圧（Ｖｋ） −高降伏電圧 −高トランスコンダクタンスと低出力コンダクタンス −ゲート電圧による一定なトランスコンダクタンス −低キャパシタンス しかし、前記の条件等は、その電力素子のチャネル層の
構造と、このチャネル層の不純物濃度の形状(concentra
tion profile) とにより、互いに相反される特性を有す
る。例えば、低Ｋｎｅｅ電圧を具現するためにソース−
ゲート間の間隔とゲート−ドレーン間の間隔を狭めれ
ば、降伏電圧の特性を減らすことになる。また、高トラ
ンスコンダクタンス(transconductance)を具現するため
にチャネル層のドーピング濃度を高めれば、降伏電圧が
減少することになる。したがって、半導体電力素子の特
性に合わせて前述した条件等を最適化することが重要で
ある。
構造と、このチャネル層の不純物濃度の形状(concentra
tion profile) とにより、互いに相反される特性を有す
る。例えば、低Ｋｎｅｅ電圧を具現するためにソース−
ゲート間の間隔とゲート−ドレーン間の間隔を狭めれ
ば、降伏電圧の特性を減らすことになる。また、高トラ
ンスコンダクタンス(transconductance)を具現するため
にチャネル層のドーピング濃度を高めれば、降伏電圧が
減少することになる。したがって、半導体電力素子の特
性に合わせて前述した条件等を最適化することが重要で
ある。
【０００６】図１は従来のＧａＡｓ半導体電力素子の構
造を示した概略的な断面図である。
造を示した概略的な断面図である。
【０００７】図１を参照すると、前記半導体電力素子
は、半絶縁基板(semi-insulating substrate）７０上
に、連続的に形成されたドーピングされないＧａＡｓバ
ッファ層１０とＧａＡｓチャネル層２０とを備えてい
る。
は、半絶縁基板(semi-insulating substrate）７０上
に、連続的に形成されたドーピングされないＧａＡｓバ
ッファ層１０とＧａＡｓチャネル層２０とを備えてい
る。
【０００８】前記ＧａＡｓチャネル層２０上に形成され
たソース電極４０とドレーン電極６０とは、表面保護層
(surface passivation layor)３０ により互いに所定間
隔を置いて形成されている。また、ゲート電極５０は、
前記ＧａＡｓチャネル層２０のリセス−エッチングによ
り形成された、そのチャネル層２０の凹部分上に形成さ
れている。
たソース電極４０とドレーン電極６０とは、表面保護層
(surface passivation layor)３０ により互いに所定間
隔を置いて形成されている。また、ゲート電極５０は、
前記ＧａＡｓチャネル層２０のリセス−エッチングによ
り形成された、そのチャネル層２０の凹部分上に形成さ
れている。
【０００９】前述した半導体電力素子に電圧が印加され
る際、一般的に、前記ＧａＡｓ基板７０とその上に形成
されたドーピングされないＧａＡｓバッファ層１０間の
界面に寄生キャリア（parasitic carriers）が存在す
る。この寄生キャリアは、前記素子の作動中に、前記Ｇ
ａＡｓバッファ層１０を通して前記チャネル層２０内に
流入する。その結果、前記基板７０を通して前記チャネ
ル層２０内に流れる電流の通路が発生し、また、それに
よって寄生電流が増加すると共に、前記素子の出力コン
ダクタンスも増加することになる。
る際、一般的に、前記ＧａＡｓ基板７０とその上に形成
されたドーピングされないＧａＡｓバッファ層１０間の
界面に寄生キャリア（parasitic carriers）が存在す
る。この寄生キャリアは、前記素子の作動中に、前記Ｇ
ａＡｓバッファ層１０を通して前記チャネル層２０内に
流入する。その結果、前記基板７０を通して前記チャネ
ル層２０内に流れる電流の通路が発生し、また、それに
よって寄生電流が増加すると共に、前記素子の出力コン
ダクタンスも増加することになる。
【００１０】このように、半導体電力素子が高出力コン
ダクタンスを有する時、その半導体電力素子の動作のた
め相対的に高電源電圧が必要である。
ダクタンスを有する時、その半導体電力素子の動作のた
め相対的に高電源電圧が必要である。
【００１１】図２は図１のＧａＡｓ半導体電力素子の電
流−電圧特性を示した図面である。
流−電圧特性を示した図面である。
【００１２】図２で、前述した半導体電力素子が０．８
μｍのゲート長さと１５０μｍのゲート幅を有する場
合、その半導体電力素子の電流−電圧の特性を示してい
る。
μｍのゲート長さと１５０μｍのゲート幅を有する場
合、その半導体電力素子の電流−電圧の特性を示してい
る。
【００１３】図２を参照すると、前記半導体電力素子の
しきい電圧（knee voltage）は、飽和電流値を表わす点
線ＳＡと低ドレーン電圧（例えば、０Ｖ乃至０．５Ｖの
電圧）を示す点線Ｄｖの交点に存在し、またその出力コ
ンダクタンスは飽和電流領域での電流−電圧の傾きであ
る。
しきい電圧（knee voltage）は、飽和電流値を表わす点
線ＳＡと低ドレーン電圧（例えば、０Ｖ乃至０．５Ｖの
電圧）を示す点線Ｄｖの交点に存在し、またその出力コ
ンダクタンスは飽和電流領域での電流−電圧の傾きであ
る。
【００１４】図２によると、従来の半導体電力素子にお
いて、しきい電圧は約１．７Ｖで、また、その出力コン
ダクタンスは、飽和電流領域にどのくらい斜めになって
いるかでわかる。
いて、しきい電圧は約１．７Ｖで、また、その出力コン
ダクタンスは、飽和電流領域にどのくらい斜めになって
いるかでわかる。
【００１５】一方、高性能のデジタル携帯フォンを具現
するための努力により、電子装置の革新、特に、サブミ
クロン技術（submicron technology）に基づいて、Ｇａ
Ａｓにおいて、高速特性の利点を有しているマイクロ構
造の素子開発が急激に発達して、多数の素子等の中に、
半導体電力型の電系効果トランジスタが作られてきた。
するための努力により、電子装置の革新、特に、サブミ
クロン技術（submicron technology）に基づいて、Ｇａ
Ａｓにおいて、高速特性の利点を有しているマイクロ構
造の素子開発が急激に発達して、多数の素子等の中に、
半導体電力型の電系効果トランジスタが作られてきた。
【００１６】こうした素子等の中に商業的に最高の成功
的な素子が、空乏型（depletion mode）そしてエンハン
スメント型（enhancement mode）MESFET（metal semico
nductor field effect transistor ）である。
的な素子が、空乏型（depletion mode）そしてエンハン
スメント型（enhancement mode）MESFET（metal semico
nductor field effect transistor ）である。
【００１７】空乏型 MESFET のゲートの下部には、電流
が前記トランジスタのソースとドレーン間を通過するこ
とにする電子等がないノーマリーオン領域（normally-o
n region ）であり、また、この領域はｎ型になるよう
なドーピングになっている。負電圧が印加される際、前
記空乏領域の幅は増加され、電流が流れるチャネル幅は
減少され、そして、その電流は、結局、ピンチ−オフ
（pinch-off)になる。エンハンスメント型 MESFET にお
いて、前記チャネルが、一般的にはピンチ−オフになる
ように、前記ゲート下部の領域がドーピングされる。し
たがって、低ネガティブゲートバイアス電圧は、前記ソ
ースとドレーン間に流れる電流用で印加になるべきであ
る。
が前記トランジスタのソースとドレーン間を通過するこ
とにする電子等がないノーマリーオン領域（normally-o
n region ）であり、また、この領域はｎ型になるよう
なドーピングになっている。負電圧が印加される際、前
記空乏領域の幅は増加され、電流が流れるチャネル幅は
減少され、そして、その電流は、結局、ピンチ−オフ
（pinch-off)になる。エンハンスメント型 MESFET にお
いて、前記チャネルが、一般的にはピンチ−オフになる
ように、前記ゲート下部の領域がドーピングされる。し
たがって、低ネガティブゲートバイアス電圧は、前記ソ
ースとドレーン間に流れる電流用で印加になるべきであ
る。
【００１８】
【発明が解決しようとする課題】高速特性と、高集積度
の要求条件を満足するためには、前記 MESFET は、連続
的な改善を必要とする。即ち、潜在的に前記ゲート長さ
を短くし、ソースとドレーン間の直列抵抗を減少させ
て、寄生キャパシタンス、特にゲート−ソースとゲート
−ドレーンの重畳キャパシタンス（overlap capacitanc
es）を減少させて、前記ソース／ドレーンの接合深さを
小さくすると共に、低い比抵抗と高い熱安定性を有し
て、なお薄い接合と互換的な接触金属の提供を改善する
ことである。
の要求条件を満足するためには、前記 MESFET は、連続
的な改善を必要とする。即ち、潜在的に前記ゲート長さ
を短くし、ソースとドレーン間の直列抵抗を減少させ
て、寄生キャパシタンス、特にゲート−ソースとゲート
−ドレーンの重畳キャパシタンス（overlap capacitanc
es）を減少させて、前記ソース／ドレーンの接合深さを
小さくすると共に、低い比抵抗と高い熱安定性を有し
て、なお薄い接合と互換的な接触金属の提供を改善する
ことである。
【００１９】このような観点で、ＩＥＤＭ ８５，８２
−８５Ｐに“High Transconductance GaAs MESFET with
Reduced Short Channel Effect Characteristics”の
名称でK.Ueno et alによる文献では、 GaAa MESFETを開
示している。ここで、ゲートはＷＳｉｘ膜をエッチング
することによって形成されたMESFETを開示している。こ
の文献によると、分子ビームエピタクシ法（molecular
beam epitaxy）によって成長された高濃度でドーピング
されたチャネル層を適用することとして、チャネル領域
を短く減少させて、なお、ゲートとソース／ドレーン間
の酸化側壁スペーサを利用することとして、寄生キャパ
シタンスを最小化することを開示している。
−８５Ｐに“High Transconductance GaAs MESFET with
Reduced Short Channel Effect Characteristics”の
名称でK.Ueno et alによる文献では、 GaAa MESFETを開
示している。ここで、ゲートはＷＳｉｘ膜をエッチング
することによって形成されたMESFETを開示している。こ
の文献によると、分子ビームエピタクシ法（molecular
beam epitaxy）によって成長された高濃度でドーピング
されたチャネル層を適用することとして、チャネル領域
を短く減少させて、なお、ゲートとソース／ドレーン間
の酸化側壁スペーサを利用することとして、寄生キャパ
シタンスを最小化することを開示している。
【００２０】Ueno et alでは、ゲートが先に形成されて
いるホットゲートプロセス（hot gate process）を使用
して、次にソース／ドレーンが形成される。
いるホットゲートプロセス（hot gate process）を使用
して、次にソース／ドレーンが形成される。
【００２１】そういうようなホットゲートプロセスの根
本的な欠点は、前記ゲート金属が配線目的としては望し
くない高い比抵抗を有していることである。
本的な欠点は、前記ゲート金属が配線目的としては望し
くない高い比抵抗を有していることである。
【００２２】なお、前記ホットゲートプロセスの上記素
子の製造において、しきい電圧値が遅くトリミング（tr
imming）にならないようにする。
子の製造において、しきい電圧値が遅くトリミング（tr
imming）にならないようにする。
【００２３】イオン−ミリング平坦化工程化（ion-mill
ing planar process）によってゲートを形成した後に、
ソース／ドレーンオーミック接触（ohmic contact)は、
AuGe/Ni 塗布工程及び焼成工程により形成される。
ing planar process）によってゲートを形成した後に、
ソース／ドレーンオーミック接触（ohmic contact)は、
AuGe/Ni 塗布工程及び焼成工程により形成される。
【００２４】このように、公開された従来の技術におけ
る根本的な欠陥は、電気的ショットを起こすソース／ド
レーン接触用で使用されたAuGe/Ni 金属において、金
（Ａｕ）の高温での水平的なマイグレーション（latera
l migration)が激しいので、サブミクロンサイズのMESF
ETを形成するには不適切なことである。
る根本的な欠陥は、電気的ショットを起こすソース／ド
レーン接触用で使用されたAuGe/Ni 金属において、金
（Ａｕ）の高温での水平的なマイグレーション（latera
l migration)が激しいので、サブミクロンサイズのMESF
ETを形成するには不適切なことである。
【００２５】なお、Ａｕの垂直的なマイグレーション
も、薄い接合素子を形成するためには、不適切である。
も、薄い接合素子を形成するためには、不適切である。
【００２６】なお、こういうプロセスがリーソグラフィ
ーの解像度制限により規定されたゲート幅を有するMESF
ETを製造することにあっても極めて制限的である。
ーの解像度制限により規定されたゲート幅を有するMESF
ETを製造することにあっても極めて制限的である。
【００２７】こういう問題点等を克服するために、サブ
ミクロン長さを有し、対称的であり、平坦であり、そし
てサブミクロン広さの絶縁スペーサを経由するソース／
ドレーンに自己整合的なゲートを備えた従来のMESFET構
造が提案されてきた。
ミクロン長さを有し、対称的であり、平坦であり、そし
てサブミクロン広さの絶縁スペーサを経由するソース／
ドレーンに自己整合的なゲートを備えた従来のMESFET構
造が提案されてきた。
【００２８】こういうゲートはソース／ドレーンを重畳
しないので、ソース／ドレーンの重畳キャパシタンスが
ゲートから除去され、また素子の速度が増加される。
しないので、ソース／ドレーンの重畳キャパシタンスが
ゲートから除去され、また素子の速度が増加される。
【００２９】前記側壁スペーサの提供は、素子のパンチ
−スルー（punch-through)と短いチャネル効果を最小化
し、また前記素子のチャネル長さとｋｎｅｅ電圧の制御
をよくする。
−スルー（punch-through)と短いチャネル効果を最小化
し、また前記素子のチャネル長さとｋｎｅｅ電圧の制御
をよくする。
【００３０】ソース／ドレーンは前記ゲートに極めて近
く位置しているので、ソース−ゲートの直列抵抗が最小
化されて、素子速度に寄与する。
く位置しているので、ソース−ゲートの直列抵抗が最小
化されて、素子速度に寄与する。
【００３１】前記素子は、前述した利点等があるが、し
かし、前記のMESFET構造においても、半絶縁ＧａＡｓの
基板内に発生される寄生キャリアが素子の作動中にチャ
ネル層に流入されるので、漏洩電流の通路が前記基板と
チャネル間に形成される。その結果、漏洩電流と出力コ
ンダクタンスが大きく増加することになって、また、前
記MESFETは、正常作動のため相対的に高電源電圧を必要
とすることになる。
かし、前記のMESFET構造においても、半絶縁ＧａＡｓの
基板内に発生される寄生キャリアが素子の作動中にチャ
ネル層に流入されるので、漏洩電流の通路が前記基板と
チャネル間に形成される。その結果、漏洩電流と出力コ
ンダクタンスが大きく増加することになって、また、前
記MESFETは、正常作動のため相対的に高電源電圧を必要
とすることになる。
【００３２】したがって、本発明の主目的は、低電源電
圧にも高電力付加効率を有する半導体電力素子及びその
製造方法を提供することにある。
圧にも高電力付加効率を有する半導体電力素子及びその
製造方法を提供することにある。
【００３３】本発明のさらに他の目的は、半絶縁基板上
に形成されたドーピングされない第１ＧａＡｓバッファ
層と第２ＧａＡｓバッファ層等間に超格子層を具備し
て、素子の作動中に、前記基板と前記第１ＧａＡｓバッ
ファ層間に存在する寄生キャリアが前記第２ＧａＡｓバ
ッファ層上に形成されたＧａＡｓチャネル層に流入され
ることを防止することができる半導体電力素子及びその
製造方法を提供することにある。
に形成されたドーピングされない第１ＧａＡｓバッファ
層と第２ＧａＡｓバッファ層等間に超格子層を具備し
て、素子の作動中に、前記基板と前記第１ＧａＡｓバッ
ファ層間に存在する寄生キャリアが前記第２ＧａＡｓバ
ッファ層上に形成されたＧａＡｓチャネル層に流入され
ることを防止することができる半導体電力素子及びその
製造方法を提供することにある。
【００３４】本発明のさらに他の目的は、半絶縁基板上
に形成されたドーピングされないＧａＡｓバッファ層と
ＧａＡｓチャネル層間に超格子層を具備して、素子の作
動中に前記基板と前記ＧａＡｓバッファ層間に存在する
寄生キャリアが前記ＧａＡｓバッファ層上に形成された
ＧａＡｓチャネル層に流入されることを防止することが
できる半導体電力素子及びその製造方法を提供すること
にある。
に形成されたドーピングされないＧａＡｓバッファ層と
ＧａＡｓチャネル層間に超格子層を具備して、素子の作
動中に前記基板と前記ＧａＡｓバッファ層間に存在する
寄生キャリアが前記ＧａＡｓバッファ層上に形成された
ＧａＡｓチャネル層に流入されることを防止することが
できる半導体電力素子及びその製造方法を提供すること
にある。
【００３５】本発明のさらに他の目的は、チャネル層上
に高低ドーピングチャネル構造で形成して素子の出力利
得を大きく高めることができる半導体電力素子及びその
製造方法を提供することにある。
に高低ドーピングチャネル構造で形成して素子の出力利
得を大きく高めることができる半導体電力素子及びその
製造方法を提供することにある。
【００３６】本発明のさらに他の目的は、チャネル層上
にドーピングされない表面保護層を形成して前記チャネ
ル層上の表面に空気中の酸素の化学的結合による表面欠
陥層の生成を防止する半導体電力素子及びその製造方法
を提供することにある。
にドーピングされない表面保護層を形成して前記チャネ
ル層上の表面に空気中の酸素の化学的結合による表面欠
陥層の生成を防止する半導体電力素子及びその製造方法
を提供することにある。
【００３７】
【課題を解決するための手段】前記の目的等を防止する
ための本発明の一特徴によると、半導体電力素子は、半
絶縁ＧａＡｓ基板７０と；前記半絶縁ＧａＡｓ基板７０
上に形成されたドーピングされない第１ＧａＡｓバッフ
ァ層１０Ａと；前記第１ＧａＡｓバッファ層１０Ａ上に
形成された超格子層８０と；前記超格子層８０上に形成
されると共に、前記第１ＧａＡｓバッファ層と同一の物
質になっているドーピングされない第２ＧａＡｓバッフ
ァ層１０Ｂと；前記第２ＧａＡｓバッファ層１０Ｂ上に
形成されたチャネル層２０と；前記チャネル層２０の一
定深さまでエッチングされているコンタクトホールと；
前記コンタクトホール内に形成されたゲート５０と；前
記チャネル層２０の表面上に形成されたソース／ドレー
ン４０，６０と；前記チャネル層２０と前記ゲート，ソ
ース／ドレーンの全てを覆う表面保護膜３０，９０と；
前記半絶縁ＧａＡｓ基板７０の裏面に形成された金鍍金
層１００を含む。
ための本発明の一特徴によると、半導体電力素子は、半
絶縁ＧａＡｓ基板７０と；前記半絶縁ＧａＡｓ基板７０
上に形成されたドーピングされない第１ＧａＡｓバッフ
ァ層１０Ａと；前記第１ＧａＡｓバッファ層１０Ａ上に
形成された超格子層８０と；前記超格子層８０上に形成
されると共に、前記第１ＧａＡｓバッファ層と同一の物
質になっているドーピングされない第２ＧａＡｓバッフ
ァ層１０Ｂと；前記第２ＧａＡｓバッファ層１０Ｂ上に
形成されたチャネル層２０と；前記チャネル層２０の一
定深さまでエッチングされているコンタクトホールと；
前記コンタクトホール内に形成されたゲート５０と；前
記チャネル層２０の表面上に形成されたソース／ドレー
ン４０，６０と；前記チャネル層２０と前記ゲート，ソ
ース／ドレーンの全てを覆う表面保護膜３０，９０と；
前記半絶縁ＧａＡｓ基板７０の裏面に形成された金鍍金
層１００を含む。
【００３８】この半導体電力素子において、前記チャネ
ル層２０は、前記第１ＧａＡｓバッファ層１０Ａ上に形
成された高くドーピングされたＧａＡｓチャネル層２０
Ａと、このＧａＡｓチャネル層２０Ａ上に形成された低
くドーピングされたＧａＡｓチャネル層２０Ｂとで形成
される。
ル層２０は、前記第１ＧａＡｓバッファ層１０Ａ上に形
成された高くドーピングされたＧａＡｓチャネル層２０
Ａと、このＧａＡｓチャネル層２０Ａ上に形成された低
くドーピングされたＧａＡｓチャネル層２０Ｂとで形成
される。
【００３９】この半導体電力素子において、前記超格子
層８０は、数十層のAlxGa1-xAs/GaAs 膜と形成される。
層８０は、数十層のAlxGa1-xAs/GaAs 膜と形成される。
【００４０】この半導体電力素子において、前記AlxGa
1-xAs/GaAs 膜の各々は、約５０オングストロームの厚
さを有する。
1-xAs/GaAs 膜の各々は、約５０オングストロームの厚
さを有する。
【００４１】この半導体電力素子において、前記ゲート
５０と前記ソース４０との間の第１間隔は、前記ゲート
５０と前記ドレーン６０間の第２間隔より相対的に短
い。この半導体電力素子において、前記第１間隔は約
０．５μｍであり、そして、前記第２間隔は約０．８μ
ｍ乃至１．５μｍの範囲内にある。
５０と前記ソース４０との間の第１間隔は、前記ゲート
５０と前記ドレーン６０間の第２間隔より相対的に短
い。この半導体電力素子において、前記第１間隔は約
０．５μｍであり、そして、前記第２間隔は約０．８μ
ｍ乃至１．５μｍの範囲内にある。
【００４２】この半導体電力素子においては、前記ソー
スと前記ドレーンは、ＡｕＧｅ／Ｎｉのオーミック電極
層で形成される。
スと前記ドレーンは、ＡｕＧｅ／Ｎｉのオーミック電極
層で形成される。
【００４３】こういうこの半導体電力素子は、基板上に
あるバッファ層とチャネル層間に超格子層が形成されて
いるので、基板とバッファ層間の界面にある寄生キャリ
アがチャネル層に流入されることを防止することができ
る。
あるバッファ層とチャネル層間に超格子層が形成されて
いるので、基板とバッファ層間の界面にある寄生キャリ
アがチャネル層に流入されることを防止することができ
る。
【００４４】本発明の他の特徴によるＧａＡｓ半導体電
力素子の製造方法は、半絶縁基板ＧａＡｓ基板７０上
に、ドーピングされない第１ＧａＡｓバッファ層１０Ａ
を形成する工程と；前記第１ＧａＡｓバッファ層１０Ａ
上に超格子層８０を形成する工程と；前記第１ＧａＡｓ
バッファ層と同一の物質になっているドーピングされな
い第２ＧａＡｓバッファ層１０Ｂを前記超格子層８０上
に形成する工程と；前記第２ＧａＡｓバッファ層１０Ｂ
上にチャネル層２０を形成する工程と；前記チャネル層
２０上に表面保護膜３０を形成する工程と；前記表面保
護膜３０を選択的に除去してソース／ドレーン形成用の
コンタクトホールを形成して、また、このコンタクトホ
ール内にオーミック接触層を形成する工程と；前記チャ
ネル層２０の一定深さまでエッチングして、前記ゲート
形成用のコンタクトホールを形成する工程と；前記ゲー
ト形成用のコンタクトホール内にゲート５０を形成し
て、これと同時に、前記オーミック接触層上にソース／
ドレーン電極を形成する工程と；前記ソース／ドレーン
電極の上部表面のみ露出されるように所定パターンの第
１ＳｉＮ膜９０Ａを塗布する工程と；前記ソース／ドレ
ーン電極上だけ金鍍金層を形成する工程と；前記ゲー
ト，ソース／ドレーンの全体を覆う第２ＳｉＮ膜９０Ｂ
を塗布する工程と；前記半絶縁ＧａＡｓ基板７０の裏面
に金鍍金層１００を形成する工程とを含む。
力素子の製造方法は、半絶縁基板ＧａＡｓ基板７０上
に、ドーピングされない第１ＧａＡｓバッファ層１０Ａ
を形成する工程と；前記第１ＧａＡｓバッファ層１０Ａ
上に超格子層８０を形成する工程と；前記第１ＧａＡｓ
バッファ層と同一の物質になっているドーピングされな
い第２ＧａＡｓバッファ層１０Ｂを前記超格子層８０上
に形成する工程と；前記第２ＧａＡｓバッファ層１０Ｂ
上にチャネル層２０を形成する工程と；前記チャネル層
２０上に表面保護膜３０を形成する工程と；前記表面保
護膜３０を選択的に除去してソース／ドレーン形成用の
コンタクトホールを形成して、また、このコンタクトホ
ール内にオーミック接触層を形成する工程と；前記チャ
ネル層２０の一定深さまでエッチングして、前記ゲート
形成用のコンタクトホールを形成する工程と；前記ゲー
ト形成用のコンタクトホール内にゲート５０を形成し
て、これと同時に、前記オーミック接触層上にソース／
ドレーン電極を形成する工程と；前記ソース／ドレーン
電極の上部表面のみ露出されるように所定パターンの第
１ＳｉＮ膜９０Ａを塗布する工程と；前記ソース／ドレ
ーン電極上だけ金鍍金層を形成する工程と；前記ゲー
ト，ソース／ドレーンの全体を覆う第２ＳｉＮ膜９０Ｂ
を塗布する工程と；前記半絶縁ＧａＡｓ基板７０の裏面
に金鍍金層１００を形成する工程とを含む。
【００４５】この製造方法において、前記チャネル層２
０の形成工程は、前記第１ＧａＡｓバッファ層１０Ａ上
に高くドーピングされたＧａＡｓチャネル層２０Ａを形
成する工程と、このＧａＡｓチャネル層２０Ａ上に低く
ドーピングされたＧａＡｓチャネル層２０Ｂを形成する
工程とで形成される。
０の形成工程は、前記第１ＧａＡｓバッファ層１０Ａ上
に高くドーピングされたＧａＡｓチャネル層２０Ａを形
成する工程と、このＧａＡｓチャネル層２０Ａ上に低く
ドーピングされたＧａＡｓチャネル層２０Ｂを形成する
工程とで形成される。
【００４６】この製造方法において、前記超格子層８０
の形成工程は、数十層のAlxGa1-xAs/GaAs 膜を繰り返し
的に形成する工程を含む。
の形成工程は、数十層のAlxGa1-xAs/GaAs 膜を繰り返し
的に形成する工程を含む。
【００４７】この製造方法において、前記AlxGa1-xAs/G
aAs 膜の各々は、約５０オングストロームの厚さを有す
る。
aAs 膜の各々は、約５０オングストロームの厚さを有す
る。
【００４８】この製造方法において、前記ゲート５０と
前記ソース４０間の第１間隔が、前記ゲート５０と前記
ドレーン６０間の第２間隔より相対的に短い。
前記ソース４０間の第１間隔が、前記ゲート５０と前記
ドレーン６０間の第２間隔より相対的に短い。
【００４９】この実施例において、前記第１間隔は、約
０．５μｍであり、そして前記第２間隔は約０．８μｍ
乃至１．５μｍの範囲内にある。
０．５μｍであり、そして前記第２間隔は約０．８μｍ
乃至１．５μｍの範囲内にある。
【００５０】この製造方法において、前記ソースと前記
ドレーンは、AuGe/Ni のオーミック電極層で形成され
る。
ドレーンは、AuGe/Ni のオーミック電極層で形成され
る。
【００５１】前記製造方法により製造された半導体電力
素子は、基板上にある第１バッファ層と第２バッファ層
間に超格子層が形成されているので、基板とバッファ層
間の界面にある寄生キャリアがチャネル層に流入される
ことを防止することができる。
素子は、基板上にある第１バッファ層と第２バッファ層
間に超格子層が形成されているので、基板とバッファ層
間の界面にある寄生キャリアがチャネル層に流入される
ことを防止することができる。
【００５２】本発明の他の特徴によるＧａＡｓ半導体電
力素子の製造方法は、半絶縁ＧａＡｓ基板７０上に、ド
ーピングされないＧａＡｓバッファ層１０を形成する工
程と；前記ＧａＡｓバッファ層１０上に、超格子層８０
を形成する工程と；前記超格子層８０上にチャネル層２
０を形成する工程と；前記チャネル層２０上に表面保護
膜３０を形成する工程と；前記表面保護膜３０を選択的
に除去してソース／ドレーン形成用のコンタクトホール
を形成して、また、このコンタクトホール内にオーミッ
ク接触層を形成する工程と；前記チャネル層２０の一定
の深さまでエッチングしてゲート形成用のコンタクトホ
ールを形成する工程と；前記ゲート形成用のコンタクト
ホール内にゲート５０を形成して、これと同時に、前記
オーミック接触層上にソース／ドレーン電極を形成する
工程と；前記ソース／ドレーン電極の上部表面のみ露出
されるように所定パターンの第１ＳｉＮ膜９０Ａを塗布
する工程と；前記ソース／ドレーン電極上にだけ金鍍金
層を形成する工程と；前記ゲート、ソース／ドレーンの
全てを覆う第２ＳｉＮ膜９０Ｂを塗布する工程と；前記
半絶縁ＧａＡｓ基板７０の裏面に金鍍金層１００を形成
する工程とを含む。
力素子の製造方法は、半絶縁ＧａＡｓ基板７０上に、ド
ーピングされないＧａＡｓバッファ層１０を形成する工
程と；前記ＧａＡｓバッファ層１０上に、超格子層８０
を形成する工程と；前記超格子層８０上にチャネル層２
０を形成する工程と；前記チャネル層２０上に表面保護
膜３０を形成する工程と；前記表面保護膜３０を選択的
に除去してソース／ドレーン形成用のコンタクトホール
を形成して、また、このコンタクトホール内にオーミッ
ク接触層を形成する工程と；前記チャネル層２０の一定
の深さまでエッチングしてゲート形成用のコンタクトホ
ールを形成する工程と；前記ゲート形成用のコンタクト
ホール内にゲート５０を形成して、これと同時に、前記
オーミック接触層上にソース／ドレーン電極を形成する
工程と；前記ソース／ドレーン電極の上部表面のみ露出
されるように所定パターンの第１ＳｉＮ膜９０Ａを塗布
する工程と；前記ソース／ドレーン電極上にだけ金鍍金
層を形成する工程と；前記ゲート、ソース／ドレーンの
全てを覆う第２ＳｉＮ膜９０Ｂを塗布する工程と；前記
半絶縁ＧａＡｓ基板７０の裏面に金鍍金層１００を形成
する工程とを含む。
【００５３】この製造方法において、前記チャネル層２
０の形成工程は、前記ＧａＡｓバッファ層１０上に、高
くドーピングされたＧａＡｓチャネル層２０Ａを形成す
る工程と、このＧａＡｓチャネル層２０Ａ上に、低くド
ーピングされたＧａＡｓチャネル層２０Ｂを形成する工
程とで形成される。
０の形成工程は、前記ＧａＡｓバッファ層１０上に、高
くドーピングされたＧａＡｓチャネル層２０Ａを形成す
る工程と、このＧａＡｓチャネル層２０Ａ上に、低くド
ーピングされたＧａＡｓチャネル層２０Ｂを形成する工
程とで形成される。
【００５４】この方法において、前記超格子層８０の形
成工程は、数十層のAlxGa1-xAs/GaAs 膜を繰り返しに形
成する工程を含む。
成工程は、数十層のAlxGa1-xAs/GaAs 膜を繰り返しに形
成する工程を含む。
【００５５】この製造方法において、前記AlxGa1-xAs/G
aAs 膜の各々は、約５０オングストロームの厚さを有す
る。この方法において、前記ゲート５０と前記ソース４
０間の第１間隔は、前記ゲート５０と前記ドレーン６０
間の第２間隔より相対的に短い。
aAs 膜の各々は、約５０オングストロームの厚さを有す
る。この方法において、前記ゲート５０と前記ソース４
０間の第１間隔は、前記ゲート５０と前記ドレーン６０
間の第２間隔より相対的に短い。
【００５６】この方法において、前記第１間隔は、約
０．５μｍであり、そして、前記第２間隔は、約０．８
μｍ乃至１．５μｍの範囲内にある。
０．５μｍであり、そして、前記第２間隔は、約０．８
μｍ乃至１．５μｍの範囲内にある。
【００５７】この方法において、前記ソースとドレーン
は、AuGe/Ni のオーミック電極層をなしている。
は、AuGe/Ni のオーミック電極層をなしている。
【００５８】この製造方法により製造された半導体電力
素子は、基板上にあるバッファ層とチャネル層間に超格
子層が形成されているので、基板とバッファ層間の界面
にある寄生キャリアがチャネル層に流入されることを防
止することができる。
素子は、基板上にあるバッファ層とチャネル層間に超格
子層が形成されているので、基板とバッファ層間の界面
にある寄生キャリアがチャネル層に流入されることを防
止することができる。
【００５９】なお、前記提供される素子において、前記
チャネル層上に、ドーピングされないＧａＡｓ層を表面
保護層に使用して、前記チャネル層の表面に表面欠陥層
が生成されることを防止することができる。
チャネル層上に、ドーピングされないＧａＡｓ層を表面
保護層に使用して、前記チャネル層の表面に表面欠陥層
が生成されることを防止することができる。
【００６０】
【実施例】以下、添付図面に基づいて、本発明の実施例
を詳細に説明する。
を詳細に説明する。
【００６１】本発明による新規の半導体電力素子は、階
段型構造の二重チャネル層に形成されたＧａＡｓチャネ
ル層と、半絶縁基板上に形成されたドーピングされない
ＧａＡｓバッファ層等間に、又は、ＧａＡｓバッファ層
とＧａＡｓチャネル層間に形成された超格子層、及び、
前記ＧａＡｓチャネル層上に表面保護層を備える。
段型構造の二重チャネル層に形成されたＧａＡｓチャネ
ル層と、半絶縁基板上に形成されたドーピングされない
ＧａＡｓバッファ層等間に、又は、ＧａＡｓバッファ層
とＧａＡｓチャネル層間に形成された超格子層、及び、
前記ＧａＡｓチャネル層上に表面保護層を備える。
【００６２】さらに、前記超格子層が前記ＧａＡｓチャ
ネル層の下に形成されて、これにより、半絶縁基板と、
前記ＧａＡｓバッファ層間にある寄生キャリアが前記チ
ャネル層に流入されることを防止する。
ネル層の下に形成されて、これにより、半絶縁基板と、
前記ＧａＡｓバッファ層間にある寄生キャリアが前記チ
ャネル層に流入されることを防止する。
【００６３】図３（Ａ）を参照すると、本発明に係る半
導体電力素子は、半絶縁ＧａＡｓ基板（a semi-insulat
ing GaAs substrate：７０）上に、連続して形成された
ドーピングされない第１ＧａＡｓバッファ層１０Ａ、超
格子層（a super lattice layer ：８０）、第２ＧａＡ
ｓバッファ層１０Ｂ、チャネル２０、そして、ドーピン
グされないＧａＡｓ層３０を備えている。
導体電力素子は、半絶縁ＧａＡｓ基板（a semi-insulat
ing GaAs substrate：７０）上に、連続して形成された
ドーピングされない第１ＧａＡｓバッファ層１０Ａ、超
格子層（a super lattice layer ：８０）、第２ＧａＡ
ｓバッファ層１０Ｂ、チャネル２０、そして、ドーピン
グされないＧａＡｓ層３０を備えている。
【００６４】前記超格子層８０は、各々５０オングスト
ロームの厚さを有する十数層のAlxGa1-xAs/GaAs 膜で形
成されている。そして、チャネル層２０は、二重のチャ
ネル層（a double-structure channel layer）に形成さ
れてる。
ロームの厚さを有する十数層のAlxGa1-xAs/GaAs 膜で形
成されている。そして、チャネル層２０は、二重のチャ
ネル層（a double-structure channel layer）に形成さ
れてる。
【００６５】前記二重のチャネル層２０は、前記第２Ｇ
ａＡｓバッファ層１０Ｂ上に形成されて、高くドーピン
グされたＧａＡｓチャネル層２０Ａと、低くドーピング
されたＧａＡｓチャネル層２０Ｂとで形成される。前記
チャネル２０上に形成された前記ドーピングされないＧ
ａＡｓ層３０は、前記チャネル２０の表面保護膜（asur
face passivation layer ）用に使用される。
ａＡｓバッファ層１０Ｂ上に形成されて、高くドーピン
グされたＧａＡｓチャネル層２０Ａと、低くドーピング
されたＧａＡｓチャネル層２０Ｂとで形成される。前記
チャネル２０上に形成された前記ドーピングされないＧ
ａＡｓ層３０は、前記チャネル２０の表面保護膜（asur
face passivation layer ）用に使用される。
【００６６】図３（Ａ）に図示された通り、前記半絶縁
ＧａＡｓ基板７０上に形成されたあらゆる層等を選択的
にエッチングすることによって、素子分離が形成される
のである。
ＧａＡｓ基板７０上に形成されたあらゆる層等を選択的
にエッチングすることによって、素子分離が形成される
のである。
【００６７】一方、前記第１ＧａＡｓバッファ１０Ａと
前記第２ＧａＡｓバッファ層１０Ｂ間に形成された前記
超格子層８０は、前記半絶縁ＧａＡｓ基板７０と前記第
１ＧａＡｓバッファ１０Ａの間に存在する寄生キャリア
が前記チャネル２０に流入されることを防止する機能を
行う。前記ドーピングされないＧａＡｓ層３０は、前記
ＧａＡｓチャネル層２０Ｂの表面が空気中の酸素と化学
的に結合することを防止する機能を行う。即ち、前記ド
ーピングされないＧａＡｓ層３０によって、前記低くド
ーピングされたＧａＡｓチャネル層２０Ｂの表面上に欠
陥層が形成されないようになる。
前記第２ＧａＡｓバッファ層１０Ｂ間に形成された前記
超格子層８０は、前記半絶縁ＧａＡｓ基板７０と前記第
１ＧａＡｓバッファ１０Ａの間に存在する寄生キャリア
が前記チャネル２０に流入されることを防止する機能を
行う。前記ドーピングされないＧａＡｓ層３０は、前記
ＧａＡｓチャネル層２０Ｂの表面が空気中の酸素と化学
的に結合することを防止する機能を行う。即ち、前記ド
ーピングされないＧａＡｓ層３０によって、前記低くド
ーピングされたＧａＡｓチャネル層２０Ｂの表面上に欠
陥層が形成されないようになる。
【００６８】図３（Ｂ）に例示された通り、ソースとド
レーン電極を形成するためのイメージングレジスタをマ
スクに使って、ソースとドレーン領域等が定義された次
に、前記ドーピングされないＧａＡｓ層３０が、従来の
リーソグラフィックとエッチングによってパターン化さ
れる。その結果、前記ソースとドレーンに対応して前記
パターン化されたＧａＡｓ層３０でコンタクトホール等
が形成され、前記低くドーピングされたＧａＡｓチャネ
ル層２０Ｂの表面が露出される。次に、前記パターン化
された前記ＧａＡｓ層３０のコンタクトホール内に薄い
AuGe/Ni 層を形成して、ソース／ドレーン用オーミック
電極層４０Ａ，６０Ａが形成される。
レーン電極を形成するためのイメージングレジスタをマ
スクに使って、ソースとドレーン領域等が定義された次
に、前記ドーピングされないＧａＡｓ層３０が、従来の
リーソグラフィックとエッチングによってパターン化さ
れる。その結果、前記ソースとドレーンに対応して前記
パターン化されたＧａＡｓ層３０でコンタクトホール等
が形成され、前記低くドーピングされたＧａＡｓチャネ
ル層２０Ｂの表面が露出される。次に、前記パターン化
された前記ＧａＡｓ層３０のコンタクトホール内に薄い
AuGe/Ni 層を形成して、ソース／ドレーン用オーミック
電極層４０Ａ，６０Ａが形成される。
【００６９】次の製造工程は、図３（Ｃ）に図示された
通り、ゲート電極５０を形成することである。この工程
は、金属層であるゲート電極をその上に形成する前に、
所定のパターンのレジスタをゲート形成用マスクとして
使用して、リセスエッチングより達成される。その結
果、前記リセスエッチングによってゲート電極に対応す
るコンタクトホールが、前記低くドーピングされたＧａ
Ａｓチャネル層２０Ｂ内で、ある程度の深さまで形成さ
れる。次に、金属層の塗布及びリフトオフ方式により、
前記金属層が低くドーピングされたＧａＡｓチャネル層
２０Ｂのコンタクトホール内に、又は、前記オーミック
電極層４０Ａ，６０Ａ上のみ形成されて、ソース電極
４０Ｂとドレーン電極６０Ｂ及びゲート電極５０が同時
に形成される。
通り、ゲート電極５０を形成することである。この工程
は、金属層であるゲート電極をその上に形成する前に、
所定のパターンのレジスタをゲート形成用マスクとして
使用して、リセスエッチングより達成される。その結
果、前記リセスエッチングによってゲート電極に対応す
るコンタクトホールが、前記低くドーピングされたＧａ
Ａｓチャネル層２０Ｂ内で、ある程度の深さまで形成さ
れる。次に、金属層の塗布及びリフトオフ方式により、
前記金属層が低くドーピングされたＧａＡｓチャネル層
２０Ｂのコンタクトホール内に、又は、前記オーミック
電極層４０Ａ，６０Ａ上のみ形成されて、ソース電極
４０Ｂとドレーン電極６０Ｂ及びゲート電極５０が同時
に形成される。
【００７０】この時、前記ゲート電極の形成工程におい
て、前記ゲート電極の総幅と各長さと、前記ゲート形成
用マスクにより前記ゲート電極と前記ドレーン電極間の
距離が決定される。
て、前記ゲート電極の総幅と各長さと、前記ゲート形成
用マスクにより前記ゲート電極と前記ドレーン電極間の
距離が決定される。
【００７１】この実施例においては、前記ゲート電極５
０の総幅と各長さは各々約１１ｍｍ乃至２１ｍｍの範囲
と約０．４μｍ乃至０．7 μｍの範囲であり、前記ゲー
ト電極と前記ソース電極間の距離は０．５μｍであり、
前記ゲート電極と前記ドレーン電極間の距離は約０．８
μｍ乃至１．５μｍの範囲内である。
０の総幅と各長さは各々約１１ｍｍ乃至２１ｍｍの範囲
と約０．４μｍ乃至０．7 μｍの範囲であり、前記ゲー
ト電極と前記ソース電極間の距離は０．５μｍであり、
前記ゲート電極と前記ドレーン電極間の距離は約０．８
μｍ乃至１．５μｍの範囲内である。
【００７２】このような電極等の形成工程において、前
記薄いAuGe/Ni 層によって、その電極表面の形態が改善
される。そして、ゲート電極形成前に実行された広いリ
セスエッチングにより、半導体電力素子の重要な特性で
あるピンチ−オフ電圧を調節することができる。
記薄いAuGe/Ni 層によって、その電極表面の形態が改善
される。そして、ゲート電極形成前に実行された広いリ
セスエッチングにより、半導体電力素子の重要な特性で
あるピンチ−オフ電圧を調節することができる。
【００７３】前記半導体電力素子において、ゲートソー
スのバイアスが順方向に印加される時、前記ドレーン電
極の電流が前記リセスエッチングされたコンタクトホー
ルの深さぐらい増加されるようになる。その結果、前記
半導体電力素子の出力特性が向上される。
スのバイアスが順方向に印加される時、前記ドレーン電
極の電流が前記リセスエッチングされたコンタクトホー
ルの深さぐらい増加されるようになる。その結果、前記
半導体電力素子の出力特性が向上される。
【００７４】次に、図３（Ｄ）に図示された通り、前記
あらゆる電極等と前記表面保護層３０上に、ＳｉＮ膜９
０Ａが形成された後、選択的なエッチングによって、前
記ソース電極４０Ｂとドレーン電極６０Ｂ上のＳｉＮ膜
９０Ａだけ除去されて、金鍍金のためのコンタクトホー
ルを形成する。
あらゆる電極等と前記表面保護層３０上に、ＳｉＮ膜９
０Ａが形成された後、選択的なエッチングによって、前
記ソース電極４０Ｂとドレーン電極６０Ｂ上のＳｉＮ膜
９０Ａだけ除去されて、金鍍金のためのコンタクトホー
ルを形成する。
【００７５】図４（Ｅ）を参照すれば、金鍍金層４０Ｃ
と６０Ｃとが前記コンタクトホール内に形成される。そ
して、前記図面では図示されていないが、隣接するソー
ス電極等の電気的な接続は（Au coating）によってエア
ブリッジ型になる。
と６０Ｃとが前記コンタクトホール内に形成される。そ
して、前記図面では図示されていないが、隣接するソー
ス電極等の電気的な接続は（Au coating）によってエア
ブリッジ型になる。
【００７６】前記ＳｉＮ膜９０Ａは、前記半導体電力素
子の製造工程中に発生される金鍍金層４０Ｃ，６０Ｃ
と、前記ゲート電極５０間の短絡を防止し、前記リフト
オフ工程中に前記金鍍金層間又は前記金鍍金層と前記ゲ
ート電極間の短絡を防止するために提供されたのであ
る。
子の製造工程中に発生される金鍍金層４０Ｃ，６０Ｃ
と、前記ゲート電極５０間の短絡を防止し、前記リフト
オフ工程中に前記金鍍金層間又は前記金鍍金層と前記ゲ
ート電極間の短絡を防止するために提供されたのであ
る。
【００７７】前記ソース電極とドレーン電極上に金鍍金
層等を形成した後に、図４（Ｆ）に図示された通り、そ
の上に、ＳｉＮ膜９０Ｂを厚く形成して、その素子を外
部の影響から保護することができる。
層等を形成した後に、図４（Ｆ）に図示された通り、そ
の上に、ＳｉＮ膜９０Ｂを厚く形成して、その素子を外
部の影響から保護することができる。
【００７８】なお、前記半絶縁ＧａＡｓ基板７０の裏面
には、金鍍金層１００が塗布されている。
には、金鍍金層１００が塗布されている。
【００７９】図５は、上述した工程によって製造された
半導体電力素子において、低い電源電圧で高い出力と高
い電力付加効率を示している。
半導体電力素子において、低い電源電圧で高い出力と高
い電力付加効率を示している。
【００８０】図４（Ｆ）に図示された構造を有し、前記
ゲート電極５０の総幅が７．５ｍｍである半導体電力素
子に、３．０Ｖ乃至５．５Ｖ範囲の電源電圧が印加され
る時、各ゲートの出力密度（output power density）と
電力付加効率（power addedefficiency）が変化するこ
とが図５から知られる。
ゲート電極５０の総幅が７．５ｍｍである半導体電力素
子に、３．０Ｖ乃至５．５Ｖ範囲の電源電圧が印加され
る時、各ゲートの出力密度（output power density）と
電力付加効率（power addedefficiency）が変化するこ
とが図５から知られる。
【００８１】図５を参照すれば、３．０Ｖ乃至５．８Ｖ
の範囲の電源電圧（ドレーンバイアス電圧）では、電力
付加効率が６０％以上に得られるし、そして、３．０Ｖ
の電源での出力密度は０．０８８Ｗ／ｍｍと測定され
た。したがって、３．０Ｖ以下の電源電圧で１．２Ｗ
（３０．８ｄＢｍ）の出力を有する半導体電力素子が、
約１６ｍｍのゲート幅を有するように設計するのが望ま
しいことがわかる。
の範囲の電源電圧（ドレーンバイアス電圧）では、電力
付加効率が６０％以上に得られるし、そして、３．０Ｖ
の電源での出力密度は０．０８８Ｗ／ｍｍと測定され
た。したがって、３．０Ｖ以下の電源電圧で１．２Ｗ
（３０．８ｄＢｍ）の出力を有する半導体電力素子が、
約１６ｍｍのゲート幅を有するように設計するのが望ま
しいことがわかる。
【００８２】図６は、図１に図示された従来のＧａＡｓ
半導体電力素子の構造との差異点を説明するために、図
３（Ａ）乃至図４（Ｆ）の工程等によって製造されたＧ
ａＡｓ半導体電力素子の構造を示した概略的な図面であ
る。
半導体電力素子の構造との差異点を説明するために、図
３（Ａ）乃至図４（Ｆ）の工程等によって製造されたＧ
ａＡｓ半導体電力素子の構造を示した概略的な図面であ
る。
【００８３】図６に図示された本願発明の半導体電力素
子は、ドーピングされる第１ＧａＡｓバッファ層１０Ａ
とドーピングされない第２ＧａＡｓバッファ層１０Ｂと
の間に前記超格子層８０を備えている。このようなバッ
ファ層等間に提供された前記超格子層８０は、前記半絶
縁ＧａＡｓ基板７０と前記第１ＧａＡｓバッファ層１０
Ａ間の界面に存在する寄生キャリアが前記チャネル層２
０に流入することが抑制されるので、前記半導体電力素
子の出力コンダクタンスを減らすことができ、これによ
って、この高出力と高効率の特性を有することができ
る。
子は、ドーピングされる第１ＧａＡｓバッファ層１０Ａ
とドーピングされない第２ＧａＡｓバッファ層１０Ｂと
の間に前記超格子層８０を備えている。このようなバッ
ファ層等間に提供された前記超格子層８０は、前記半絶
縁ＧａＡｓ基板７０と前記第１ＧａＡｓバッファ層１０
Ａ間の界面に存在する寄生キャリアが前記チャネル層２
０に流入することが抑制されるので、前記半導体電力素
子の出力コンダクタンスを減らすことができ、これによ
って、この高出力と高効率の特性を有することができ
る。
【００８４】なお、前記半導体電力素子のチャネル層２
０は、二重構造のチャネル層（a-high-low doped chann
el layer）に形成されているので、その素子の動作点で
の出力利得（power gain）が大幅に増加される。即ち、
前記チャネル層２０は、低濃度にドーピングされた第１
ＧａＡｓチャネル層２０Ａと、その上に形成された高濃
度にドーピングされた第２ＧａＡｓチャネル層２０Ｂで
形成されている。前記低濃度にドーピングされた第１Ｇ
ａＡｓチャネル層２０Ｂは、その上に形成された前記ゲ
ート電極５０の電圧により形成される空乏層を厚くする
役割をするので、前記ゲート電極５０の下に形成される
寄生キャパシタンスを減らすことができる。
０は、二重構造のチャネル層（a-high-low doped chann
el layer）に形成されているので、その素子の動作点で
の出力利得（power gain）が大幅に増加される。即ち、
前記チャネル層２０は、低濃度にドーピングされた第１
ＧａＡｓチャネル層２０Ａと、その上に形成された高濃
度にドーピングされた第２ＧａＡｓチャネル層２０Ｂで
形成されている。前記低濃度にドーピングされた第１Ｇ
ａＡｓチャネル層２０Ｂは、その上に形成された前記ゲ
ート電極５０の電圧により形成される空乏層を厚くする
役割をするので、前記ゲート電極５０の下に形成される
寄生キャパシタンスを減らすことができる。
【００８５】前記高濃度にドーピングされた第１ＧａＡ
ｓチャネル層２０Ａは、前記ゲート電極５０の電圧によ
る電流利得を、ゲート電圧に応じて均一にし、これと共
に、ゲートソース電極間に陰電圧の印加により前記チャ
ネル層が閉じる条件下にも電流利得を大きくできる。そ
の結果、前記半導体電力素子の出力及び全力付加効率を
向上させられるので、このような半導体電力素子を、今
後、実用化されるデジタル携帯用端末機に適用する場
合、その特性が改善される。
ｓチャネル層２０Ａは、前記ゲート電極５０の電圧によ
る電流利得を、ゲート電圧に応じて均一にし、これと共
に、ゲートソース電極間に陰電圧の印加により前記チャ
ネル層が閉じる条件下にも電流利得を大きくできる。そ
の結果、前記半導体電力素子の出力及び全力付加効率を
向上させられるので、このような半導体電力素子を、今
後、実用化されるデジタル携帯用端末機に適用する場
合、その特性が改善される。
【００８６】さらに、前記チャネル層２０上に形成され
た前記ドーピングされないＧａＡｓ層３０は、前記第２
ＧａＡｓチャネル層２０Ｂの表面にあるＧａＡｓが空気
の酸素と化学的に結合されるのを防止することができる
ので、前記第２ＧａＡｓチャネル層２０Ｂの表面に表面
結合層が生成されない。このような、表面結合層の生成
防止により、素子作動中にゲートとドレーン間の降伏電
圧特性が向上される。
た前記ドーピングされないＧａＡｓ層３０は、前記第２
ＧａＡｓチャネル層２０Ｂの表面にあるＧａＡｓが空気
の酸素と化学的に結合されるのを防止することができる
ので、前記第２ＧａＡｓチャネル層２０Ｂの表面に表面
結合層が生成されない。このような、表面結合層の生成
防止により、素子作動中にゲートとドレーン間の降伏電
圧特性が向上される。
【００８７】図７は図６のＧａＡｓ半導体電力素子のチ
ップの平面図である。
ップの平面図である。
【００８８】図７から知られる通り、前記半導体電力素
子は、ゲートとゲート間の距離、即ち、隣接するゲート
電極等間の距離が３０μｍであり、そして、ゲートの長
さが０．６μｍに設計されたマスクを使って製造されて
いる。
子は、ゲートとゲート間の距離、即ち、隣接するゲート
電極等間の距離が３０μｍであり、そして、ゲートの長
さが０．６μｍに設計されたマスクを使って製造されて
いる。
【００８９】図８は本発明のＧａＡｓ半導体電力素子の
電流−電圧の特性を示した図面である。
電流−電圧の特性を示した図面である。
【００９０】図２で示した従来の半導体電力素子の条件
と同様に、本発明の半導体電力素子が０．８μｍのゲー
ト長さと１５０μｍのゲート幅を有する場合、その半導
体電力素子のしきい電圧(knee voltage)は、飽和電流値
を示す点線Ｓと低いドレーン電圧（例えば、０Ｖ乃至
０．５Ｖの電圧）を示す点線Ｄv の交点に存在し、又、
その出力コンダクタンスは、飽和電流領域で電流−電圧
の傾きである。
と同様に、本発明の半導体電力素子が０．８μｍのゲー
ト長さと１５０μｍのゲート幅を有する場合、その半導
体電力素子のしきい電圧(knee voltage)は、飽和電流値
を示す点線Ｓと低いドレーン電圧（例えば、０Ｖ乃至
０．５Ｖの電圧）を示す点線Ｄv の交点に存在し、又、
その出力コンダクタンスは、飽和電流領域で電流−電圧
の傾きである。
【００９１】図２によれば、従来の半導体電力素子にお
いて、しきい電圧(knee voltage)は、約１．７Ｖであ
り、前記電流−電圧の傾きが飽和電流領域でどのくらい
の傾斜であるかによってわかる。
いて、しきい電圧(knee voltage)は、約１．７Ｖであ
り、前記電流−電圧の傾きが飽和電流領域でどのくらい
の傾斜であるかによってわかる。
【００９２】しかし、前記電流−電圧の傾きは飽和電流
領域でほとんど平行に近付いている。したがって、本発
明の半導体電力素子の出力コンダクタンスは、従来の半
導体電力素子の出力コンダクタンスと比較して見ると、
相対的に低い値を有することが図２と図８から知られ
る。
領域でほとんど平行に近付いている。したがって、本発
明の半導体電力素子の出力コンダクタンスは、従来の半
導体電力素子の出力コンダクタンスと比較して見ると、
相対的に低い値を有することが図２と図８から知られ
る。
【００９３】なお、降伏電圧は、本願発明の半導体電力
素子と従来の電力素子において、すべて約２５Ｖであ
り、そして、両方の電力素子のトランスコンダクタンス
の特性も同一なことが示されている。
素子と従来の電力素子において、すべて約２５Ｖであ
り、そして、両方の電力素子のトランスコンダクタンス
の特性も同一なことが示されている。
【００９４】図９は、０．６μｍのゲート長さと１６ｍ
ｍのゲート幅を有する前記ＧａＡｓ半導体電力素子を使
って９００ＭＨｚの周波数と、２．９Ｖのドレーン動作
電圧及び−２．３Ｖのゲート動作電圧の条件下で、前記
素子の周波数応答特性が測定されたことを示している。
即ち、前記半導体電力素子の入力電力（input power)に
対して出力電力（output power）及び電力付加効率が図
９から知られる。
ｍのゲート幅を有する前記ＧａＡｓ半導体電力素子を使
って９００ＭＨｚの周波数と、２．９Ｖのドレーン動作
電圧及び−２．３Ｖのゲート動作電圧の条件下で、前記
素子の周波数応答特性が測定されたことを示している。
即ち、前記半導体電力素子の入力電力（input power)に
対して出力電力（output power）及び電力付加効率が図
９から知られる。
【００９５】前記図面に図示された通り、本発明の半導
体電力素子は、最大出力が３１．６ｄＢｍ（１．４Ｗ）
であり、最大電力付加効率が６５％である周波数応答特
性を有する。
体電力素子は、最大出力が３１．６ｄＢｍ（１．４Ｗ）
であり、最大電力付加効率が６５％である周波数応答特
性を有する。
【００９６】従来の半導体電力素子は、３．６Ｖの電源
電圧（ドレーン動作電圧）で最大出力３１．６ｄＢｍ
（１．４Ｗ）であり、最大電力付加効率が６５％である
周波数応答特性を有しているので、本発明の電力素子
は、相対的に優秀な周波数応答特性を有することがわか
る。
電圧（ドレーン動作電圧）で最大出力３１．６ｄＢｍ
（１．４Ｗ）であり、最大電力付加効率が６５％である
周波数応答特性を有しているので、本発明の電力素子
は、相対的に優秀な周波数応答特性を有することがわか
る。
【００９７】本発明の半導体電力素子において、上述し
た優秀な周波数応答特性の出現は、図６に図示された構
造的特徴により得られる低いしきい電圧(knee voltage)
と低い出力コンダクタンスに基因するからである。即
ち、上述した構造的な特徴は、半絶縁ＧａＡｓ基板上に
形成された第１、２ＧａＡｓバッファ層間に超格子層が
形成されているということと、活性層であるチャネル層
上に表面保護膜が形成されているということと、そし
て、チャネル層が高濃度にドーピングされたＧａＡｓチ
ャネル層と低濃度にドーピングされたＧａＡｓチャネル
層とで形成されていることである。
た優秀な周波数応答特性の出現は、図６に図示された構
造的特徴により得られる低いしきい電圧(knee voltage)
と低い出力コンダクタンスに基因するからである。即
ち、上述した構造的な特徴は、半絶縁ＧａＡｓ基板上に
形成された第１、２ＧａＡｓバッファ層間に超格子層が
形成されているということと、活性層であるチャネル層
上に表面保護膜が形成されているということと、そし
て、チャネル層が高濃度にドーピングされたＧａＡｓチ
ャネル層と低濃度にドーピングされたＧａＡｓチャネル
層とで形成されていることである。
【００９８】なお、本発明の半導体電力素子の出力利得
は、そのゲートの総幅によって決定される。
は、そのゲートの総幅によって決定される。
【００９９】図１０は、図６のＧａＡｓ半導体電力素子
に２．４Ｖ乃至３．５Ｖ間の電源電圧が印加された場合
に、その出力及び電力付加効率の関係を示す図面であ
る。
に２．４Ｖ乃至３．５Ｖ間の電源電圧が印加された場合
に、その出力及び電力付加効率の関係を示す図面であ
る。
【０１００】前記図面に図示された通り、２．４Ｖ乃至
３．５Ｖ間で前記ＧａＡｓ半導体電力素子は６５％以上
の電力付加効率を有する。
３．５Ｖ間で前記ＧａＡｓ半導体電力素子は６５％以上
の電力付加効率を有する。
【０１０１】なお、前記半導体電力素子は、約２．７Ｖ
の電圧では約３０．８ｄＢｍ（１．２Ｗ）の出力及び６
３％の電力付加効率を有しているので、追って、常用す
る可能性がある３．０Ｖバッテリー（例えば、リチウム
バッテリー）を使う携帯用電話機の電力素子として利用
される。
の電圧では約３０．８ｄＢｍ（１．２Ｗ）の出力及び６
３％の電力付加効率を有しているので、追って、常用す
る可能性がある３．０Ｖバッテリー（例えば、リチウム
バッテリー）を使う携帯用電話機の電力素子として利用
される。
【０１０２】次は、図１１（Ａ）乃至図１２（Ｆ）を参
考して本発明の他の実施例に基づいたＧａＡｓ半導体電
力素子の製造方法を説明する。
考して本発明の他の実施例に基づいたＧａＡｓ半導体電
力素子の製造方法を説明する。
【０１０３】この実施例は、半絶縁半導体基板上に形成
されたドーピングされないバッファ層と、その上に形成
されるチャネル間に超格子層が形成されている点で、図
３（Ａ）乃至図４（Ｆ）で示された上述した実施例と異
なる。即ち、この実施例では、超格子層がチャネル層真
下に形成されている半導体電力素子の製造方法を例示し
ている。図１１（Ａ）乃至図１２（Ｆ）において、上述
した実施例（図３（Ａ）乃至図４（Ｆ）で図示されたこ
と）と同一な機能を有する構成部品等は、同一な参照番
号によって表記され、その説明を省略する。
されたドーピングされないバッファ層と、その上に形成
されるチャネル間に超格子層が形成されている点で、図
３（Ａ）乃至図４（Ｆ）で示された上述した実施例と異
なる。即ち、この実施例では、超格子層がチャネル層真
下に形成されている半導体電力素子の製造方法を例示し
ている。図１１（Ａ）乃至図１２（Ｆ）において、上述
した実施例（図３（Ａ）乃至図４（Ｆ）で図示されたこ
と）と同一な機能を有する構成部品等は、同一な参照番
号によって表記され、その説明を省略する。
【０１０４】図１１（Ａ）を参照すると、本発明に基づ
いた半導体電力素子は、半絶縁ＧａＡｓ基板（a semi-i
nsulating GaAs substrate）７０上に、連続的に形成さ
れたドーピングされないＧａＡｓバッファ層１０、超格
子層（a super lattice layer）８０、チャネル層２
０、又は、ドーピングされないＧａＡｓ層３０を備えて
いる。
いた半導体電力素子は、半絶縁ＧａＡｓ基板（a semi-i
nsulating GaAs substrate）７０上に、連続的に形成さ
れたドーピングされないＧａＡｓバッファ層１０、超格
子層（a super lattice layer）８０、チャネル層２
０、又は、ドーピングされないＧａＡｓ層３０を備えて
いる。
【０１０５】前記超格子層８０は、各々５０オングスト
ロームの厚さを有する数十層のAlxGa1-xAs/GaAs 膜で形
成されていて、またチャネル層２０は、二重のチャネル
層（a double-structure channel layer）で形成されて
いる。
ロームの厚さを有する数十層のAlxGa1-xAs/GaAs 膜で形
成されていて、またチャネル層２０は、二重のチャネル
層（a double-structure channel layer）で形成されて
いる。
【０１０６】前記二重チャネル層２０は、前記超格子層
８０上に形成された、高くドーピングされたＧａＡｓチ
ャネル層２０Ａと、低くドーピングされたＧａＡｓチャ
ネル層２０Ｂとで形成されている。また、前記チャネル
層２０上に形成された前記ドーピングされないＧａＡｓ
層３０は、前記チャネル層２０の表面保護膜（a surfac
e passivation layer)用に使用される。
８０上に形成された、高くドーピングされたＧａＡｓチ
ャネル層２０Ａと、低くドーピングされたＧａＡｓチャ
ネル層２０Ｂとで形成されている。また、前記チャネル
層２０上に形成された前記ドーピングされないＧａＡｓ
層３０は、前記チャネル層２０の表面保護膜（a surfac
e passivation layer)用に使用される。
【０１０７】図１１に図示するように、前記半絶縁Ｇａ
Ａｓ基板７０上に形成された種々の層を選択的にエッチ
ングすることにより素子分離になる。
Ａｓ基板７０上に形成された種々の層を選択的にエッチ
ングすることにより素子分離になる。
【０１０８】一方、前記ＧａＡｓバッファ層１０上に形
成された前記超格子層８０は、前記半絶縁ＧａＡｓ基板
７０と前記ＧａＡｓバッファ層１０の間に存在する寄生
キャリアが前記チャネル層２０に流入されることを防止
する機能を行う。
成された前記超格子層８０は、前記半絶縁ＧａＡｓ基板
７０と前記ＧａＡｓバッファ層１０の間に存在する寄生
キャリアが前記チャネル層２０に流入されることを防止
する機能を行う。
【０１０９】前記ドーピングされないＧａＡｓ層３０
は、前記チャネル層２０の前記低くドーピングされたＧ
ａＡｓチャネル層２０Ｂの表面が空気中の酸素と化学的
に結合することを防止する機能を行う。即ち、前記ドー
ピングされないＧａＡｓ層３０により、前記低くドーピ
ングされたＧａＡｓチャネル層の表面上に表面欠陥層が
形成されなくなる。
は、前記チャネル層２０の前記低くドーピングされたＧ
ａＡｓチャネル層２０Ｂの表面が空気中の酸素と化学的
に結合することを防止する機能を行う。即ち、前記ドー
ピングされないＧａＡｓ層３０により、前記低くドーピ
ングされたＧａＡｓチャネル層の表面上に表面欠陥層が
形成されなくなる。
【０１１０】図１１（Ｂ）に例示するように、ソースと
ドレーン電極を形成するために、イメージングレジスト
をマスクで使用してソースとドレーン領域等が定義され
た後、前記ドーピングされないＧａＡｓ層３０が従来の
リーソグラフィーとエッチングによりパターン化され
る。その結果、前記ソースとドレーンに対応して、前記
パターン化されたＧａＡｓ層３０にコンタクトホールが
形成され、前記低くドーピングされたＧａＡｓチャネル
層２０Ｂの表面が露出される。次に、前記パターン化さ
れたＧａＡｓ層３０のコンタクトホール内に薄いＡｕＧ
ｅ／Ｎｉ層を形成して、ソース／ドレーン用のオーミッ
ク電極層４０Ａ，６０Ａが形成される。
ドレーン電極を形成するために、イメージングレジスト
をマスクで使用してソースとドレーン領域等が定義され
た後、前記ドーピングされないＧａＡｓ層３０が従来の
リーソグラフィーとエッチングによりパターン化され
る。その結果、前記ソースとドレーンに対応して、前記
パターン化されたＧａＡｓ層３０にコンタクトホールが
形成され、前記低くドーピングされたＧａＡｓチャネル
層２０Ｂの表面が露出される。次に、前記パターン化さ
れたＧａＡｓ層３０のコンタクトホール内に薄いＡｕＧ
ｅ／Ｎｉ層を形成して、ソース／ドレーン用のオーミッ
ク電極層４０Ａ，６０Ａが形成される。
【０１１１】次の製造工程は、図１１（Ｃ）に図示され
るように、ゲート電極５０が形成される。この工程は、
金属層であるゲート電極をその上に形成する前に、所定
パターンのレジストをゲート形成用のマスクに使用して
リセスエッチング（recess etching) により達成され
る。即ち、前記リセスエッチングにより、ゲート電極に
対応するコンタクトホールが、前記低くドーピングされ
たＧａＡｓチャネル層２０Ｂ内にある程度の深さまで形
成される。
るように、ゲート電極５０が形成される。この工程は、
金属層であるゲート電極をその上に形成する前に、所定
パターンのレジストをゲート形成用のマスクに使用して
リセスエッチング（recess etching) により達成され
る。即ち、前記リセスエッチングにより、ゲート電極に
対応するコンタクトホールが、前記低くドーピングされ
たＧａＡｓチャネル層２０Ｂ内にある程度の深さまで形
成される。
【０１１２】次に、金属層の形成及びリフト−オフ（li
ft-off）方式により前記金属層が、前記低くドーピング
されたＧａＡｓチャネル層２０Ｂのコンタクトホール内
に、そして、前記オーミック電極層４０Ａ，６０Ａ上に
だけ形成され、ソース電極４０Ｂとドレーン電極６０Ｂ
及びゲート電極５０が同時に形成される。
ft-off）方式により前記金属層が、前記低くドーピング
されたＧａＡｓチャネル層２０Ｂのコンタクトホール内
に、そして、前記オーミック電極層４０Ａ，６０Ａ上に
だけ形成され、ソース電極４０Ｂとドレーン電極６０Ｂ
及びゲート電極５０が同時に形成される。
【０１１３】この時、前記ゲート電極の形成工程におい
て、前記ゲートの総幅と各長さと、前記ゲート形成用の
マスクにより、前記ゲート電極と前記ソース電極間の距
離及び前記ゲート電極と前記ドレーン電極間の距離が決
定される。
て、前記ゲートの総幅と各長さと、前記ゲート形成用の
マスクにより、前記ゲート電極と前記ソース電極間の距
離及び前記ゲート電極と前記ドレーン電極間の距離が決
定される。
【０１１４】この実施例においては、前記ゲート電極の
総幅と各長さは、各々約１１ｍｍ乃至２１ｍｍ範囲と約
０．４μｍ乃至０．７μｍ範囲であり、前記ゲート電極
と前記ソース電極間の距離は０．５μｍであり、そして
前記ゲート電極と前記ドレーン電極間の距離は約０．８
μｍ乃至１．５μｍ範囲内にある。
総幅と各長さは、各々約１１ｍｍ乃至２１ｍｍ範囲と約
０．４μｍ乃至０．７μｍ範囲であり、前記ゲート電極
と前記ソース電極間の距離は０．５μｍであり、そして
前記ゲート電極と前記ドレーン電極間の距離は約０．８
μｍ乃至１．５μｍ範囲内にある。
【０１１５】こうした電極等の形成工程において、前記
薄いＡｕＧｅ／Ｎｉ層によってその電極表面の形態が改
善できて、またゲート電極形成前に実行されたワイドリ
セスエッチングにより半導体電力素子の重要な特性であ
るピンチオフ（pinch-off)電圧の調節ができる。
薄いＡｕＧｅ／Ｎｉ層によってその電極表面の形態が改
善できて、またゲート電極形成前に実行されたワイドリ
セスエッチングにより半導体電力素子の重要な特性であ
るピンチオフ（pinch-off)電圧の調節ができる。
【０１１６】前記半導体電力素子において、ゲート−ソ
ースのバイアスが順方向に印加される時、前記ドレーン
電極の電流が前記リセスエッチングされたコンタクトホ
ールの深さ分、増加されることができる。その結果、前
記半導体電力素子の出力特性が向上されることができ
る。
ースのバイアスが順方向に印加される時、前記ドレーン
電極の電流が前記リセスエッチングされたコンタクトホ
ールの深さ分、増加されることができる。その結果、前
記半導体電力素子の出力特性が向上されることができ
る。
【０１１７】次に、図１１（Ｄ）に図示されるように、
前記あらゆる電極等と前記表面保護層３０上にＳｉＮ膜
（Ｓｉ）９０Ａが形成された後、選択的なエッチングに
より、前記ソース電極４０Ｂとドレーン電極６０Ｂ上の
ＳｉＮ膜だけが除去されて、金鍍金のためのコンタクト
ホールを形成する。
前記あらゆる電極等と前記表面保護層３０上にＳｉＮ膜
（Ｓｉ）９０Ａが形成された後、選択的なエッチングに
より、前記ソース電極４０Ｂとドレーン電極６０Ｂ上の
ＳｉＮ膜だけが除去されて、金鍍金のためのコンタクト
ホールを形成する。
【０１１８】図１２（Ｅ）を参照すると、金鍍金層が前
記コンタクトホール内に形成される。
記コンタクトホール内に形成される。
【０１１９】また、図面では、図示されていないが、隣
接するソース電極等の電気的接続は、金鍍金（Au coati
ng）を通してエアブリッジ型で形成される。
接するソース電極等の電気的接続は、金鍍金（Au coati
ng）を通してエアブリッジ型で形成される。
【０１２０】前記ＳｉＮ膜９０Ａは、前記半導体電力素
子の製造工程中で発生することがある金鍍金層４０Ｃ，
６０Ｃと前記ゲート電極５０間の短絡を防止し、また、
前記リフト−オフ工程中で前記金鍍金層等間また前記金
鍍金層と前記ゲート電極間の短絡を防止するために提供
される。
子の製造工程中で発生することがある金鍍金層４０Ｃ，
６０Ｃと前記ゲート電極５０間の短絡を防止し、また、
前記リフト−オフ工程中で前記金鍍金層等間また前記金
鍍金層と前記ゲート電極間の短絡を防止するために提供
される。
【０１２１】前記ソース電極とドレーン電極上に金鍍金
層等を形成した後で、図１２（Ｆ）に図示されるよう
に、その上にＳｉＮ膜９０Ｂを厚く形成して、その素子
を外部の影響から保護することができる。さらに、前記
半絶縁ＧａＡｓ基板７０の裏面に金鍍金層１００が塗布
されている。
層等を形成した後で、図１２（Ｆ）に図示されるよう
に、その上にＳｉＮ膜９０Ｂを厚く形成して、その素子
を外部の影響から保護することができる。さらに、前記
半絶縁ＧａＡｓ基板７０の裏面に金鍍金層１００が塗布
されている。
【０１２２】この実施例により、製造された前記ＧａＡ
ｓ半導体電力素子は、前記第１実施例の半導体電力素子
と比べて見る時、前記半絶縁ＧａＡｓ基板と前記ドーピ
ングされないＧａＡｓバッファ層間で存在する寄生キャ
リアが前記チャネル層内に流入されることを防止するこ
とができる。その他の効果に対しては、第１実施例の半
導体素子の効果と同一に表われる。
ｓ半導体電力素子は、前記第１実施例の半導体電力素子
と比べて見る時、前記半絶縁ＧａＡｓ基板と前記ドーピ
ングされないＧａＡｓバッファ層間で存在する寄生キャ
リアが前記チャネル層内に流入されることを防止するこ
とができる。その他の効果に対しては、第１実施例の半
導体素子の効果と同一に表われる。
【図１】従来のＧａＡｓ半導体電力素子の構造を示した
断面図である。
断面図である。
【図２】図１のＧａＡｓ半導体電力素子の電流−電圧特
性を示した図面である。
性を示した図面である。
【図３】図３（Ａ）乃至図３（Ｄ）はこの発明の一実施
例によるＧａＡｓ半導体電力素子の製造工程の一部を示
す断面図である。
例によるＧａＡｓ半導体電力素子の製造工程の一部を示
す断面図である。
【図４】図４（Ｅ）および図４（Ｆ）は図３に示す製造
行程の残りの部分を示す断面図である。
行程の残りの部分を示す断面図である。
【図５】この発明を説明するために低電源電圧に高出力
と高電力付加効率を有する半導体電力素子を設ける方法
を示したグラフである。
と高電力付加効率を有する半導体電力素子を設ける方法
を示したグラフである。
【図６】図１で図示された従来のＧａＡｓ半導体電力素
子の構造との違いを説明するために図３（Ａ）乃至図４
（Ｆ）の工程により製造されたＧａＡｓ半導体電力素子
の構造を示されている概略的な説明図である。
子の構造との違いを説明するために図３（Ａ）乃至図４
（Ｆ）の工程により製造されたＧａＡｓ半導体電力素子
の構造を示されている概略的な説明図である。
【図７】図６のＧａＡｓ半導体電力素子のチップの平面
図である。
図である。
【図８】この発明のＧａＡｓ半導体電力素子の電流−電
圧特性を示したグラフである。
圧特性を示したグラフである。
【図９】図６のＧａＡｓ半導体電力素子の入力電力に対
する出力及び電力付加効率の関係を示したグラフであ
る。
する出力及び電力付加効率の関係を示したグラフであ
る。
【図１０】図６のＧａＡｓの半導体電力素子のドレーン
バイアス電圧に対する出力及び電力付加効率の関係を示
したグラフである。
バイアス電圧に対する出力及び電力付加効率の関係を示
したグラフである。
【図１１】図１０（Ａ）乃至図１０（Ｄ）はこの発明の
さらに他の実施例によるＧａＡｓ半導体電力素子の製造
工程の一部を示す断面図である。
さらに他の実施例によるＧａＡｓ半導体電力素子の製造
工程の一部を示す断面図である。
【図１２】図１２（Ｅ）および図１２（Ｆ）は図１１に
示す製造行程の残りの部分を示す断面図である。
示す製造行程の残りの部分を示す断面図である。
１０ ドーピングされないバッファ層 ２０ チャネル層 ３０ ドーピングされないＧａＡｓ層 ４０ ソース ５０ ゲート ６０ ドレーン ７０ 半絶縁ＧａＡｓ基板 ８０ 超格子層 ９０Ａ，９０Ｂ ＳｉＮ膜 １００ 金鍍金層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 文 載京 大韓民国大田直轄市儒城区柯亭洞236− １番地 (72)発明者 朴 亨戊 大韓民国大田直轄市儒城区新城洞ハヌル アパート109棟501戸 (56)参考文献 特開 昭64−64367（ＪＰ，Ａ) 特開 昭63−204658（ＪＰ，Ａ) 特開 平５−175247（ＪＰ，Ａ) 特開 平５−166849（ＪＰ，Ａ) 特開 平５−102200（ＪＰ，Ａ) 特開 平４−3433（ＪＰ，Ａ) 特開 平３−296225（ＪＰ，Ａ) 特開 昭62−165371（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (21)
- 【請求項１】 低電源電圧で作動可能なＧａＡｓ半導体
電力素子において、 半絶縁ＧａＡｓ基板（７０）と； 上記半絶縁ＧａＡｓ基板（７０）上に形成されるドーピ
ングされない第１ＧａＡｓバッファ層（１０Ａ）と； 上記第１ＧａＡｓバッファ層（１０Ａ）上に形成される
超格子層（８０）と； 上記超格子層（８０）上に形成され、上記第１ＧａＡｓ
バッファ層と同一物質で形成するドーピングされない第
２ＧａＡｓバッファ層（１０Ｂ）と； 上記第２ＧａＡｓバッファ層（１０Ｂ）上に形成される
チャネル層（２０）と； 上記チャネル層（２０）の一定の深さまでエッチングさ
れているコンタクトホールと； 上記コンタクトホール内に形成されるゲート（５０）
と； 上記チャネル層（２０）の表面上に形成されるソース／
ドレーン（４０，６０）と； 上記ゲート、ソース／ドレーン間の上記チャネル層（２
０）上に形成された、ドーピングされないＧａＡｓ層か
らなる表面保護膜（３０）と； 上記半絶縁ＧａＡｓ基板（７０）の裏面に形成される金
鍍金層（１００）を含み、 上記基板と上記第１ＧａＡｓバッファ層間の界面から発
生する寄生キャリヤが上記超格子層により上記チャネル
層に流入されることを防止するＧａＡｓ半導体電力素
子。 - 【請求項２】 上記チャネル層（２０）は、上記第１Ｇ
ａＡｓバッファ層（１０Ａ）上に形成される、高濃度ド
ーピングされたＧａＡｓチャネル層（２０Ａ）と、この
ＧａＡｓチャネル層（２０Ａ）上に形成される低濃度ド
ーピングされたＧａＡｓチャネル層（２０Ｂ）とを有す
る請求項１記載のＧａＡｓ半導体電力素子。 - 【請求項３】 上記超格子層（８０）は、数十層のAlxG
a1-xAs/GaAs 膜で形成される請求項１記載のＧａＡｓ半
導体電力素子。 - 【請求項４】 上記AlxGa1-xAs/GaAs 膜のそれぞれは、
約５０オングストロームの厚さを有する請求項３記載の
ＧａＡｓ半導体電力素子。 - 【請求項５】 上記ゲート（５０）と上記ソース（４
０）間の第１間隔が、上記ゲート（５０）と上記ドレー
ン（６０）間の第２間隔より相対的に短い請求項１記載
のＧａＡｓ半導体電力素子。 - 【請求項６】 上記第１間隔は約０．５μｍであり、上
記第２間隔は約０．８μｍ乃至１．５μｍの範囲内にあ
る請求項５記載のＧａＡｓ半導体電力素子。 - 【請求項７】 上記ソースと上記ドレーンは、AuGe/Ni
のオーム電極層で形成される請求項１記載のＧａＡｓ半
導体電力素子。 - 【請求項８】 低電源電圧に作動可能なＧａＡｓ半導体
電力素子の製造方法において、 半絶縁ＧａＡｓ基板（７０）にドーピングされない第１
ＧａＡｓバッファ層（１０Ａ）を形成する工程と； 上記第１ＧａＡｓバッファ層（１０Ａ）上に超格子層
（８０）を形成する工程と； 上記第１ＧａＡｓバッファ層と同一物質で形成されるド
ーピングされない第２ＧａＡｓバッファ層（１０Ｂ）を
上記超格子層（８０）上に形成する工程と； 上記第２ＧａＡｓバッファ層（１０Ｂ）上にチャネル層
（２０）を形成する工程と； 上記チャネル層（２０）上に表面保護膜（３０）を形成
する工程と； 素子分離用マスクを使用して基板上に形成される複数の
層をエッチングして素子分離を実行する工程と； 上記表面保護膜（３０）を選択的に除去してソース／ド
レーン形成用コンタクトホールを形成して、このコンタ
クトホール内にオーミック接触層を形成する工程と； 上記チャネル層（２０）の一定の深さまでエッチングし
てゲート形成用コンタクトホールを形成する工程と； 上記ゲート形成用コンタクトホール内にゲート（５０）
を形成するとともに、上記オーミック接触層上にソース
／ドレーン電極を形成する工程と； 上記ソース／ドレーン電極の上部表面のみ露出されるよ
うに所定パターンの第１ＳｉＮ膜（９０Ａ）を形成する
工程と； 上記ソース／ドレーン電極上のみ金鍍金層を形成する工
程と； 上記ゲート、ソース／ドレーンの全体を覆う第２ＳｉＮ
膜（９０Ｂ）を形成する工程と； 上記半絶縁ＧａＡｓ基板（７０）の裏面に金鍍金層（１
００）を形成する工程を含み、 上記基板と上記第１ＧａＡｓバッファ層間の界面から発
生する寄生キャリアが上記超格子層により上記チャネル
層に流入されることを防止するＧａＡｓ半導体電力素子
の製造方法。 - 【請求項９】 上記チャネル層（２０）の形成工程は、
上記第１ＧａＡｓバッファ層（１０Ａ）上に、高濃度ド
ーピングされるＧａＡｓチャネル層（２０Ａ）を形成す
る工程と、このＧａＡｓチャネル層（２０Ａ）上に、低
濃度ドーピングされるＧａＡｓチャネル層（２０Ｂ）を
形成する工程とを含む請求項８記載のＧａＡｓ半導体電
力素子の製造方法。 - 【請求項１０】 上記超格子層（８０）の形成工程は、
数十層のAlxGa1-xAs/GaAs 膜を反復的に形成する工程を
含む請求項８記載のＧａＡｓ半導体電力素子の製造方
法。 - 【請求項１１】 上記AlxGa1-xAs/GaAs 膜のそれぞれ
は、約５０オングストロームの厚さを有する請求項１０
記載のＧａＡｓ半導体電力素子の製造方法。 - 【請求項１２】 上記ゲート（５０）と上記ソース（４
０）間の第１間隔が、上記ゲート（５０）と上記ドレー
ン（６０）間の第２間隔より相対的に短い請求項８記載
のＧａＡｓ半導体電力素子の製造方法。 - 【請求項１３】 上記第１間隔は約０．５μｍであり、
上記第２間隔は約０．８μｍ乃至１．５μｍの範囲内に
ある請求項１２記載のＧａＡｓ半導体電力素子の製造方
法。 - 【請求項１４】 上記ソースと上記ドレーンは、AuGe/N
i のオーミック電極層で形成する請求項８記載のＧａＡ
ｓ半導体電力素子の製造方法。 - 【請求項１５】 低電源電圧に作動可能なＧａＡｓ半導
体電力素子の製造方法において、 半絶縁ＧａＡｓ基板（７０）上にドーピングされないＧ
ａＡｓバッファ層（１０Ａ）を形成する工程と； 上記ＧａＡｓバッファ層（１０）上に超格子層（８０）
を形成する工程と； 上記超格子層（８０）上にチャネル層（２０）を形成す
る工程と； 上記チャネル層（２０）上に表面保護膜（３０）を形成
する工程と； 上記表面保護膜（３０）を選択的に除去してソース／ド
レーン形成用コンタクトホールを形成して、このコンタ
クトホール内にオーミック接触層を形成する工程と； 素子分離用マスクを使用して上記基板上に形成される複
数の層をエッチングして素子分離を実行する工程と； 上記チャネル層（２０）の一定の深さまでエッチングし
てゲート形成用コンタクトホールを形成する工程と； 上記ゲート形成用コンタクトホール内にゲート（５０）
を形成するとともに、 上記オーム接触層上にソース／ドレーン電極を形成する
工程と； 上記ソース／ドレーンの電極上部表面のみ露出するよう
に所定パターンに第１ＳｉＮ膜（９０Ａ）を形成する工
程と； 上記ソース／ドレーン電極上のみ金鍍金層を形成する工
程と； 上記ゲート、ソース／ドレーンの全体を覆う第２ＳｉＮ
膜（９０Ｂ）を形成する工程と； 上記半絶縁ＧａＡｓ基板（７０）の裏面に金鍍金層（１
００）を形成する工程を含み、 上記基板と上記ＧａＡｓバッファ層間の界面から発生す
る寄生キャリアが上記超格子層により上記チャネル層に
流入されることを防止するＧａＡｓ半導体電力素子の製
造方法。 - 【請求項１６】 上記チャネル層（２０）の形成工程
は、上記ＧａＡｓバッファ層（１０）上に、高濃度ドー
ピングされるＧａＡｓチャネル層（２０Ａ）を形成する
工程と、このＧａＡｓチャネル層（２０Ａ）上に、低濃
度ドーピングされたＧａＡｓチャネル層（２０Ｂ）を形
成する工程とを含む請求項１５記載のＧａＡｓ半導体電
力素子の製造方法。 - 【請求項１７】 上記超格子層（８０）の形成工程は、
数十層のAlxGa1-xAs/GaAs 膜を反復的に形成工程を含む
請求項１５記載のＧａＡｓ半導体電力素子の製造方法。 - 【請求項１８】 上記AlxGa1-xAs/GaAs 膜のそれぞれ
は、約５０オングストロームの厚さを有する請求項１７
記載のＧａＡｓ半導体電力素子の製造方法。 - 【請求項１９】 上記ゲート（５０）と上記ソース（４
０）間の第１間隔が、上記ゲート（５０）と上記ドレー
ン（６０）間の第２間隔より相対的に短い請求項１５記
載のＧａＡｓ半導体電力素子の製造方法。 - 【請求項２０】 上記上記第１間隔は約０．５μｍであ
り、上記第２間隔は約０．８μｍ乃至１．５μｍの範囲
内にある請求項１９記載のＧａＡｓ半導体電力素子の製
造方法。 - 【請求項２１】 上記ソースと上記ドレーンは、AuGe/N
i のオーミック電極層で形成する請求項１５記載のＧａ
Ａｓ半導体電力素子の製造方法。
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|---|---|---|---|
| KR1019940010636A KR0144821B1 (ko) | 1994-05-16 | 1994-05-16 | 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법 |
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|---|---|---|---|
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