JPH0818036A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 低雑音化、トランスコンダクタンスや周波数
特性の向上を十分に図る。 【構成】 ソース電極１、ドレイン電極２およびゲート
電極３を設け、ゲート電極３の下部に細線１３を多数並
列に並べ、ソース電極１、ドレイン電極２と細線１３と
を離し、ソース電極１、ドレイン電極２とゲート電極３
との間にシート抵抗が５０Ω／□のｎ型ＡｌＧａＡｓ層
５を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソース電極、ドレイン電
極およびゲート電極を有し、ゲート電極の下部に細線が
多数並列に並んだ半導体装置に関する。

【０００２】

【従来の技術】最近、ＡｌＧａＡｓ／ＧａＡｓヘテロ接
合半導体を用いた１次元細線中の電気伝導では、イオン
化不純物散乱による後方散乱が抑えられるため、電子の
移動度が２ＤＥＧ（２次元電子ガス 2 Dimentional El
ectron Gas）のそれより大きくなるという計算結果が報
告された（ジャパニーズ ジャーナル オブ アプライ
ド フィジックス（Japanese Journal of Apllied Phys
ics 1980 L735））。これをきっかけに細線中の電子の
振舞について、理論、実験共に精力的な研究が行なわれ
た（例えば、アイ イー イー イー エレクトロン
デバイス レター（Dejan Jovanovic et al. IEEE ELEC
TRON DEVICE LETTER Vol. 14 7 1993））。その内の一
つに細線の電流−電圧（Ｉ−Ｖ）特性における電流の低
電圧での飽和現象がある。これは熱によるエネルギーと
端子間のフェルミエネルギーの差を加えあわせたような
小さな電圧値で電流が飽和するというものである（アイ
イー イー イー トランザクションズ オン エレ
クトロン デバイスィズ（H.Tsuchiya IEEE TRANSACTIO
NS ON ELECTRON DEVICES VOL. 39 2465 1992）。また、
細線を電界効果トランジスタ（ＦＥＴ）のチャネル（能
動層）に応用しようとする試みも盛んに行なわれ、実際
に素子を作製し評価した結果が幾つか報告された（アイ
イー デイ エム（K. Onda IEDM 125 1989）、アプ
ライド フィジックス レター（K. Ismail Applied Ph
ysics Letter 54 1130 1989））。

【０００３】図１２は従来の能動層に細線を使った電界
効果トランジスタすなわち量子細線電界効果トランジス
タを示す平面図である。図に示すように、ソース電極１
とドレイン電極２との間にメサエッチング領域４が設け
られて、ソース電極１とドレイン電極２との間に細線
（チャネル）１３が並列に多数並べられ、細線１３上に
ゲート電極３が形成されている。

【０００４】この量子細線電界効果トランジスタにおい
ては、ゲート電極３の電圧を変化させたときのソース電
極１とドレイン電極２との間の電流Ｉdsの変化量である
トランスコンダクタンスｇmの向上と、低雑音化、そし
て高周波域での高特性化等を図ることができる。さら
に、先に述べた低電圧での飽和現象によって、量子細線
電界効果トランジスタをスイッチング素子として使った
場合には、オン抵抗が小さくなるから、入力数を増やす
ことが可能になるなどの利点もある。

【０００５】

【発明が解決しようとする課題】しかし、このような量
子細線電界効果トランジスタにおいては、細線１３がソ
ース電極１に接しているから、ソース電極抵抗Ｒsがと
ても大きい。すなわち、ソース電極抵抗Ｒsはソース電
極１を形成の際の接触抵抗Ｒscと、ソース電極１からゲ
ート電極３までの能動層抵抗Ｒsgとの二つからなるが、
接触抵抗Ｒscは２ＤＥＧ電界効果トランジスタの値とさ
ほど変わりないのに対して、能動層抵抗Ｒsgの方が極め
て大きい。この理由は、図１２に示したように、ソース
電極１からドレイン電極２までの能動層全部が細線１３
でできているからである。つまり、能動層を細線１３に
よって構成すると、量子効果のために電気伝導率が上が
る反面、細線１３の側壁の揺らぎ、欠陥、ダメージ等の
影響によるキャリア濃度の減少や細線の長さと幅の比の
増大によって細線１３自身の抵抗の絶対値は大きくな
る。従って、ソース電極１とゲート電極３との間に細線
１３があると、２ＤＥＧ電界効果トランジスタに比べ能
動層抵抗Ｒsgがはるかに大きくなってしまうから、ソー
ス電極抵抗Ｒsが大きくなる。また、キャリア濃度減少
による影響はとても大きいうえ、メサエッチングで作る
細線１３では避けることができないものである。このた
め、低雑音化、トランスコンダクタンスｇmや周波数特
性の向上を十分に図ることができず、一次元的な細線を
使った電界効果トランジスタに関し優れた特性を示した
実験報告がほとんどない。

【０００６】本発明は上述の課題を解決するためになさ
れたもので、低雑音化、トランスコンダクタンスや周波
数特性の向上を十分に図ることができる半導体装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、本発明においては、ソース電極、ドレイン電極およ
びゲート電極を有し、上記ゲート電極の下部に細線が多
数並列に並んだ半導体装置において、上記ソース電極と
上記細線とが離れた構成とする。

【０００８】この場合、上記ソース電極と上記ゲート電
極との間にシート抵抗が１００Ω／□以下の半導体キャ
ップ層を形成した構成とする。

【０００９】また、上記細線の長さが上記ゲート電極の
長さより短く、上記細線が上記ゲート電極下部にのみ存
在する構成とする。

【００１０】また、上記細線の長さが上記ゲート電極の
長さと同じまたは長い構成とする。

【００１１】

【作用】この半導体装置においては、ソース電極抵抗が
小さい。

【００１２】また、ソース電極とゲート電極との間にシ
ート抵抗が１００Ω／□以下の半導体キャップ層を形成
した構成としたときには、ソース電極抵抗が非常に小さ
い。

【００１３】また、細線の長さがゲート電極の長さより
短く、細線がゲート電極下部にのみ存在する構成とした
ときには、ソース電極抵抗が非常に小さい。

【００１４】

【実施例】

（実施例１）図１は本発明に係るダブルへテロ接合をつ
かったＨＥＭＴ（High Electron Mobility Transisto
r）構造の量子細線電界効果トランジスタを示す図、図
２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図で
ある。図に示すように、半絶縁性ＧａＡｓ基板１１上に
バッファー層のアンドープＧａＡｓ層１０が形成され、
アンドープＧａＡｓ層１０上にＡｌ_XＧａ_1-XＡｓ（組成
比Ｘ＝０．３）からなるアンドープＡｌＧａＡｓ層９が
形成され、アンドープＡｌＧａＡｓ層９上に２ＤＥＧ領
域１２が生ずるアンドープＧａＡｓ層８が形成され、ア
ンドープＧａＡｓ層８上にスペーサ層となるアンドープ
ＡｌＧａＡｓ層７が形成され、アンドープＡｌＧａＡｓ
層７上にＳｉをドープしたｎ型ＡｌＧａＡｓ層６が形成
され、ｎ型ＡｌＧａＡｓ層６上にＳｉをドープした厚膜
低抵抗（シート抵抗が５０Ω／□）のｎ型ＧａＡｓ層５
が形成され、ｎ型ＡｌＧａＡｓ層６にメサエッチング領
域４が設けられ、ｎ型ＡｌＧａＡｓ層６上にゲート電極
３が形成され、ｎ型ＧａＡｓ層５上にソース電極１、ド
レイン電極２が形成され、ソース電極１とドレイン電極
２との間に細線１３が並列に多数並べられている。そし
て、細線１３の長さはゲート電極３の長さより短く、細
線１３がゲート電極３の下部にのみ存在する。

【００１５】つぎに、図１〜図３に示した電界効果トラ
ンジスタの製造方法について説明する。まず、半絶縁性
ＧａＡｓ基板１１上にＭＢＥ（Molecular Beam Epitax
y）等によってアンドープＧａＡｓ層１０を５００ｎ
ｍ、ＡｌＧａＡｓ層９を５００ｎｍ、アンドープＧａＡ
ｓ層８を１２ｎｍ、アンドープＡｌＧａＡｓ層７を２ｎ
ｍ、ｎ型ＡｌＧａＡｓ層６を３５ｎｍ形成する。つぎ
に、ｎ型ＡｌＧａＡｓ層６上にｎ型ＧａＡｓ層５を１３
０ｎｍ形成する。つぎに、ＣＶＤ（Chemical Vapor Dep
osition）でＳｉＯ₂膜を３０ｎｍ形成し、リフトオフ法
とアロイによってＡｕＧｅ／Ｎｉ／Ａｕからなるオーミ
ックなソース電極１、ドレイン電極２を作製する。つぎ
に、スペーサ層のＳｉＯ₂膜を除去したのちに、ＣＶＤ
でＳｉＯ₂膜を３０ｎｍ形成し、その上に電子線用レジ
ストを１００ｎｍ塗布し、電子線描画装置等を使いソー
ス電極１、ドレイン電極２に沿う方向に長さ１００〜３
００ｎｍ、幅３０〜１００ｎｍ、周期６０〜２００ｎｍ
の寸法でレジストを加工し、穴を開ける。つぎに、緩衝
剤入りのフッ酸で下地のＳｉＯ₂膜をエッチングし、レ
ジストを除去する。このＳｉＯ₂膜をマスクとしてｎ型
ＧａＡｓ層５を選択的にドライエッチングし、続けてｎ
型ＡｌＧａＡｓ層６を燐酸系のエッチング液でウエット
エッチングし、メサエッチング領域４を設ける。このと
き、エッチングした面の表面準位の影響を最小に抑える
ため、ｎ型ＡｌＧａＡｓ層６は約１０ｎｍ程度に浅くエ
ッチングする。なお、ダメージレスのドライエッチング
によって、アンドープＧａＡｓ層８を含め、全てエッチ
ングする方法でもよい。つぎに、この基板を洗浄したの
ち、ＣＶＤによってＳｉＯ₂膜を３００ｎｍ形成し、電
子線用レジストを塗布し、電子線描画装置でレジストの
メサエッチング領域４が設けられた部分に対応する部分
に溝を設け、レジストをマスクにしてＳｉＯ₂膜を２５
０ｎｍドライエッチングしたのち、残り５０ｎｍをウエ
ットエッチングする。つぎに、ｎ型ＧａＡｓ層５を選択
的にドライエッチングする。この時、横方向にも１００
〜３００ｎｍ程度エッチングされるように等方的にオー
バエッチングする。つぎに、Ａｌを蒸着し、リフトオフ
法によってショットキーのゲート電極３を形成する。こ
の時、ゲート電極３は図１に示すようにメサエッチング
領域４を覆うように形成する。

【００１６】図１〜図３に示した電界効果トランジスタ
においては、ソース電極１、ドレイン電極２と細線１３
とが離れており、またソース電極１、ドレイン電極２と
ゲート電極３との間にシート抵抗が５０Ω／□の半導体
キャップ層であるｎ型ＧａＡｓ層５が形成されているか
ら、ソース電極抵抗Ｒsが非常に小さいので、低雑音
化、トランスコンダクタンスｇmや周波数特性の向上を
十分に図ることができる。

【００１７】すなわち、ソース電極１、ドレイン電極２
の接触抵抗をＲc（Ω・ｃｍ）、ソース電極１からゲー
ト電極３までの能動層のシート抵抗をρs（ＫΩ／
□）、ソース電極１からゲート電極３までの距離をＬs
g、細線１３の幅をＷとすると、ソース電極抵抗Ｒsは次
式で表される。

【００１８】

【数１】 Ｒs＝Ｒsc＋Ｒsg＝Ｒc・(１／Ｗ)＋ρs・(Ｌsg／Ｗ) ここで、一般的な２ＤＥＧ電界効果トランジスタでは、
ゲート電極幅が１０μｍ、シート抵抗ρsが１ＫΩ／□
のとき、接触抵抗Ｒscは約２０Ω、能動層抵抗Ｒsgが約
６０Ω、全体としてソース電極抵抗Ｒsは約８０Ω程度
である。また、細線幅Ｗ＝０．１μｍの従来の量子細線
電界効果トランジスタの方は、接触抵抗Ｒscは２ＤＥＧ
電界効果トランジスタとほぼ同じだが、能動層抵抗Ｒsg
の方は大きくなっている。この訳はキャリア濃度の減少
等からシート抵抗ρsが５ＫΩ／□と２ＤＥＧ電界効果
トランジスタに比べ５倍程度大きくなるためである。こ
の結果、ソース電極抵抗Ｒsは約３２０ＫΩ程度とかな
り大きな値となる。これに対して、図１〜図３に示した
電界効果トランジスタにおいては、ソース電極抵抗Ｒs
を大きくしている原因である能動層抵抗Ｒsgを通常の２
ＤＥＧ電界効果トランジスタと同様約６０Ω程度にする
ことができる。

【００１９】ここで、ソース電極１、ゲート電極３間に
加わる電圧Ｖtrは次式によって表される。

【００２０】

【数２】Ｖtr＝Ｖgs−Ｒs・Ｉds （数２）から明らかなように、電圧Ｖtrは電圧Ｖgsから
Ｒs・Ｉdsの分だけ差し引いた値になるので、ソース電
極抵抗Ｒsが大きければ大きいほどトランスコンダクタ
ンスｇmは悪くなる。すなわち、ソース電極抵抗Ｒsを小
さくすることがトランスコンダクタンスｇmを向上する
ことに直接寄与する。また、浅くメサエッチングで形成
した細線１３上にゲート電極３を形成するので、キャリ
ア濃度の減少を抑えることができる。また、メサエッチ
ングで形成した細線１３上にゲート電極３を形成する
と、細線１３の横からもゲート電極３の電圧によってポ
テンシャルを変化させることができ、細線１３の幅を容
易に変えられるから、電子の１次元的特徴を顕著にさせ
ることができる。これは次式の第２項の形でトランスコ
ンダクタンスｇmを向上させる。

【００２１】

【数３】ｇm＝ｑ・ｖs・Ｗ・Ｎ・∂ｎs／∂Ｖgs＋ｑ・ｎs・ｖ
s・Ｎ・∂Ｗ／∂Ｖgs なお、ｑは電荷素量、ｖsは電子飽和速度、Ｎは細線の
数、ｎsは２次元電子濃度である。さらに、細線１３の
長さが数μｍから約０．１μｍ程度と短くなるから、バ
リスティックな電子伝導の寄与から、さらにトランスコ
ンダクタンスｇmが向上する。

【００２２】また、雑音の性能を表す指標に最小雑音指
数ＮＦminというものがあり、材料や構造に特有なパラ
メータをＫ、動作周波数をｆ、ソース電極１、ゲート電
極３間容量をＣgs、ゲート電極抵抗をＲgとすると、最
小雑音指数ＮＦminは次式によって表される。

【００２３】

【数４】 ＮＦmin＝１＋Ｋ・ｆ・Ｃgs・√((Ｒs＋Ｒg)／ｇm） 図１〜図３に示した電界効果トランジスタにおいては、
ソース電極抵抗Ｒsを小さくすることができ、しかもゲ
ート電極抵抗Ｒgも小さくすることができる。その理由
は、ゲート電極電圧によってチャネルを変調させた場
合、２ＤＥＧよりも１ＤＥＧ（細線中の電子）の方が影
響を受けやすいので、所謂ゲート電極長と言われるもの
が細線長で決まってしまう。つまり、ゲート電極長を細
線長に対し長くしても特性上それほど影響はないため、
同じゲート電極長の電界効果トランジスタと比較した場
合、ゲート電極長を少し長くでき、ゲート電極抵抗Ｒg
を小さくできる。そして、(数４）から明らかなよう
に、ゲート電極抵抗Ｒgが小さくなれば最小雑音指数Ｎ
Ｆminを下げることができる。

【００２４】図４は量子細線電界効果トランジスタのト
ランスコンダクタンス特性を示すグラフであるが、量子
細線電界効果トランジスタは実効的ゲート電極幅が短い
から、この影響を除くためにトランスコンダクタンスｇ
mをソース電極１とドレイン電極２との間の電流Ｉdsで
割り規格化してある。このグラフから明らかなように、
本発明による量子細線電界効果トランジスタのトランス
コンダクタンスｇmは従来の量子細線電界効果トランジ
スタのトランスコンダクタンスｇmに比べて最大約１０
倍である。

【００２５】図５は量子細線電界効果トランジスタの電
流利得の周波数特性を示すグラフである。本発明による
量子細線はソース電極抵抗Ｒsおよびゲート電極抵抗Ｒg
を小さくすることができるから、電流利得は周波数１０
ＧＨｚで約２０ｄＢとなり、従来の量子細線電界効果ト
ランジスタに比べて約１．６倍、２ＤＥＧ電界効果トラ
ンジスタに比べて約２倍になる。

【００２６】図６は量子細線電界効果トランジスタの雑
音指数を示すグラフである。本発明による量子細線電界
効果トランジスタでは、動作周波数３０ＧＨｚのとき雑
音指数を約０．３ｄＢにでき、従来の量子細線電界効果
トランジスタに比べて約４０〜５０％、２ＤＥＧ電界効
果トランジスタに比べて約３０〜４０％にできる。ま
た、これは微小な電流の時でも同様に良好な特性を示
す。

【００２７】（実施例２）図７は本発明に係る他の量子
細線電界効果トランジスタを示す図である。図に示すよ
うに、細線１３の長さがゲート電極３の長さより長く、
他は実施例１と同様である。

【００２８】（実施例３）図８は本発明に係る他の量子
細線電界効果トランジスタを示す断面図である。図に示
すように、ｎ型ＡｌＧａＡｓ層６上にＳｉをドープした
ｎ型ＧａＡｓ層５、ＳｉＮ層１６がストライプ状に形成
され、ｎ型ＧａＡｓ層５、ＳｉＮ層１６上にゲート電極
３が形成されている。

【００２９】つぎに、図８に示した量子細線電界効果ト
ランジスタの製造方法について説明する。まず、オーミ
ックなソース電極１、ドレイン電極２を作製するところ
までは、ｎ型ＧａＡｓ層５を１０ｎｍと薄くする以外は
実施例１と同じにする。つぎに、ＣＶＤによってＳｉＮ
層１６を３０ｎｍ形成し、電子線描画によって実施例１
と同様の寸法でレジストパターンを形成する（レジスト
パターンを残す）。このとき、ソース電極１、ドレイン
電極２領域をも覆うようにする。このレジストをマスク
にして下地のＳｉＮ層１６をエッチングする。つぎに、
レジスト除去したのち、実施例１と同様にＣＶＤによっ
てＳｉＯ₂膜を３００ｎｍ形成し、電子線用レジストを
塗布する。つぎに、電子線描画装置でゲート電極作製用
にレジストパターン（溝）を作る。つぎに、ＳｉＯ₂膜
をＳｉＮ層１６はエッチングされないように選択ドライ
エッチングし、その後ｎ型ＧａＡｓ層５をドライエッチ
ングする。この後、Ｔｉ／Ｐｔ／ＡｕまたはＡｌからな
るショットキーのゲート電極３を蒸着し、リフトオフに
よって形成する。なお、実施例１〜３を通して、チャネ
ル層のアンドープＧａＡｓ層８を歪み（Pseudomorphi
c）ＩｎＧａＡｓ層にすることも可能である。

【００３０】（実施例４）図９は本発明に係るＭＥＳ
（Metal Semiconductor）電界効果トランジスタを示す
断面図である。図に示すように、半絶縁性基板１１上に
バッファー層のアンドープＧａＡｓ層１４が形成され、
アンドープＧａＡｓ層１４上にＳｉを２×１０¹⁷（１／
ｃｍ³）ドープしたｎ型ＧａＡｓ層１５が形成され、ｎ
型ＧａＡｓ層１５にメサエッチング領域４が設けられ、
メサエッチング領域４が設けられた部分にゲート電極３
が形成されている。

【００３１】つぎに、図９に示した量子細線電界効果ト
ランジスタの製造方法について説明する。まず、半絶縁
性基板１１上にＭＢＥ等によってアンドープＧａＡｓ層
１４を１μｍ形成したのち、ｎ型ＧａＡｓ層１５を２０
０ｎｍ形成する。つぎに、ＣＶＤによってＳｉＯ₂等か
らなる絶縁膜を３００ｎｍ形成し、絶縁膜上のレジスト
にホトリソグラフィーを使って５００ｎｍの溝を設け、
下の絶縁膜をバッファードフッ酸によってエッチンッグ
する。つぎに、燐酸系のエッチャントでｎ型ＧａＡｓ層
１５を１００ｎｍエッチングする。つぎに、電子線描画
装置を使って実施例１と同手順で同寸法のｎ型ＧａＡｓ
層１５のメサエッチング領域４を作り、実施例３と同じ
ようにしてリフトオフによりゲート電極３を形成する。

【００３２】この量子細線電界効果トランジスタにおい
ては、チャネルを１次元状に形成したことで、ソース電
極１、ドレイン電極２間に流れる電流の飽和電圧が１０
０ｍｅＶと超低電圧になり、電源電圧が１．０〜１．５
Ｖ程度の低電圧で用いるパワー用電界効果トランジスタ
として高効率、低電圧動作が可能になる。また、能動層
はｎ型ＧａＡｓ層１５としたが、ゲート電極３とｎ型Ｇ
ａＡｓ層１５との間に１０〜３００ｎｍのアンドープＡ
ｌＧａＡｓ層を導入すると、論理振幅を高くすることが
できる。

【００３３】（実施例５）図１０は本発明に係るエンハ
ンスメント（enhancement）型のジャンクション（junct
ion）ゲート電極型電界効果トランジスタを示す平面
図、図１１は図１０のＣ−Ｃ断面図である。図に示すよ
うに、Ｓｉを１×１０¹⁸（１／ｃｍ³）ドープしたＡｌ_X
Ｇａ_1-XＡｓ（組成比Ｘ＝０．３）からなるｎ型ＡｌＧ
ａＡｓ層６上にｎ型ＧａＡｓ層２２が形成され、ｎ型Ｇ
ａＡｓ層２２上にソース電極１、ドレイン電極２が形成
され、ｎ型ＡｌＧａＡｓ層６上のｎ型ＧａＡｓ層２２間
にＡｌ_XＧａ_1-XＡｓ（組成比Ｘ＝０．３）からなるアン
ドープＡｌＧａＡｓ層１７が形成され、アンドープＡｌ
ＧａＡｓ層１７上にＣ（カーボン）を２×１０¹⁹（１／
ｃｍ³）ドーピングしたＡｌ_XＧａ_1-XＡｓ（組成比Ｘ＝
０．４５）からなるｐ型ＡｌＧａＡｓ層１８が形成さ
れ、ｐ型ＡｌＧａＡｓ層１８上にＣを４〜８×１０
²⁰（１／ｃｍ³）ドープしたｐ⁺⁺型ＧａＡｓ層１９が形
成され、ｐ⁺⁺型ＧａＡｓ層１９上にＷ（タングステン）
層２０が形成され、アンドープＡｌＧａＡｓ層１７上等
にＳｉＮ（窒化シリコン）層２１が形成され、Ｗ層２０
にゲート電極２３が形成されている。

【００３４】つぎに、図１０、図１１に示した量子細線
電界効果トランジスタの製造方法について説明する。ま
ず、半絶縁性基板１１上にＭＢＥ等によってアンドープ
ＧａＡｓ層１０を１μｍ、アンドープＡｌＧａＡｓ層９
を１５ｎｍ形成する。つぎに、アンドープＧａＡｓ層８
を１μｍ、アンドープＡｌＧａＡｓ層７を１５ｎｍ、ｎ
型ＡｌＧａＡｓ層６を２００ｎｍ、アンドープＡｌＧａ
Ａｓ層１７を１５ｎｍ、ｐ型ＡｌＧａＡｓ層１８を５０
ｎｍ、ｐ⁺⁺型ＧａＡｓ層１９を５０ｎｍ続けて形成す
る。以上のような構造をした基板上にスパッタ法にてＷ
層２０を８００ｎｍ蒸着し、さらにプラズマＣＶＤ装置
にてＳｉＮ層を５０ｎｍ形成する。この上にホトレジス
トを１μｍ塗布し、露光後ホトレジストをマスクにＳｉ
Ｎ層をエッチング加工する。つぎに、Ｗ層２０をドライ
エッチングする。Ｗ層２０をドライエッチングしたの
ち、ＲＩＥ等のドライエッチングで、ＧａＡｓ層１９を
エッチングしたのち、ｐ型ＡｌＧａＡｓ層１８を２０ｎ
ｍエッチングし、残り３０ｎｍのｐ型ＡｌＧａＡｓ層１
８をアンドープＡｌＧａＡｓ層１７に対してフッ酸で選
択エッチングする。つぎに、レジストを除去したのち、
Ｐ−ＣＶＤにてＳｉＮ層２１を５０ｎｍ、ＳｉＯ₂膜を
３００ｎｍ形成する。つぎに、ゲート電極２３の側壁だ
けにＳｉＯ₂膜が残るような条件（ＳｉＮ層２１はエッ
チングされない）でドライエッチングを行なう。このＳ
ｉＯ₂膜をマスクにして下のＳｉＮ層２１を１５０℃に
沸騰させた燐酸で選択エッチングし、さらにフッ酸でＡ
ｌＧａＡｓ層１７を選択的にウエットエッチングする。
つぎに、ＭＯＣＶＤにてｎ型ＧａＡｓ層２２の再結晶成
長を行なう。つぎに、ＣＶＤによってＳｉＯ₂膜を５０
０ｎｍ形成し、リフトオフ法を使ってＡｕＧｅ／Ｎｉ／
Ａｕからなるソース電極１、ドレイン電極２を形成す
る。つぎに、ＳｉＯ₂膜を除去したのち、平坦化のため
にＰＩＱ（ポリイミド樹脂）等からなる絶縁膜を１．５
μｍ塗布し、絶縁膜上に電子線用レジストを１００ｎｍ
塗布する。つぎに、電子線描画装置でＷ層２０の上に溝
ができるように合わせてレジストパターンを形成する。
つぎに、絶縁膜とＳｉＮ層２１とをドライエッチング
し、Ｍｏ／Ａｕを５０／４００ｎｍ蒸着したのち、リフ
トオフを行ない、ゲート電極２３を形成する。

【００３５】また、ｎ型ＡｌＧａＡｓ層６とアンドープ
ＡｌＧａＡｓ層７をｎ型ＧａＡｓ層に、ｐ型ＡｌＧａＡ
ｓ層１８をｐ型ＧａＡｓ層に代えれば、ＭＥＳタイプの
ジャンクションゲート電極型電界効果トランジスタも可
能である。

【００３６】

【発明の効果】以上説明したように、本発明に係る半導
体装置においては、ソース電極抵抗が小さいから、低雑
音化、トランスコンダクタンスや周波数特性の向上を十
分に図ることができる。

【００３７】また、ソース電極とゲート電極との間にシ
ート抵抗が１００Ω／□以下の半導体キャップ層を形成
した構成としたときには、ソース電極抵抗が非常に小さ
いから、低雑音化、トランスコンダクタンスや周波数特
性の向上をさらに十分に図ることができる。

【００３８】また、細線の長さがゲート電極の長さより
短く、細線がゲート電極下部にのみ存在する構成とした
ときには、ソース電極抵抗が非常に小さいから、低雑音
化、トランスコンダクタンスや周波数特性の向上をさら
に十分に図ることができる。

【図面の簡単な説明】

【図１】本発明に係る量子細線電界効果トランジスタを
示す図である。

【図２】図１のＡ−Ａ断面図である。

【図３】図１のＢ−Ｂ断面図である。

【図４】量子細線電界効果トランジスタのトランスコン
ダクタンス特性を示すグラフである。

【図５】量子細線電界効果トランジスタの電流利得の周
波数特性を示すグラフである。

【図６】量子細線電界効果トランジスタの雑音指数を示
すグラフである。

【図７】本発明に係る他の量子細線電界効果トランジス
タを示す図である。

【図８】本発明に係る他の量子細線電界効果トランジス
タを示す断面図である。

【図９】本発明に係る他の量子細線電界効果トランジス
タを示す断面図である。

【図１０】本発明に係るエンハンスメント型のジャンク
ションゲート電極型電界効果トランジスタを示す図であ
る。

【図１１】図１０のＣ−Ｃ断面図である。

【図１２】従来の量子細線電界効果トランジスタを示す
図である。

【符号の説明】

１…ソース電極 ２…ドレイン電極 ３…ゲート電極 ５…ｎ型ＧａＡｓ層 １３…細線 ２２…ｎ型ＧａＡｓ層 ２３…ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/80

Claims (4)

【特許請求の範囲】
1. 【請求項１】ソース電極、ドレイン電極およびゲート電
   極を有し、上記ゲート電極の下部に細線が多数並列に並
   んだ半導体装置において、上記ソース電極と上記細線と
   が離れていることを特徴とする半導体装置。
2. 【請求項２】上記ソース電極と上記ゲート電極との間に
   シート抵抗が１００Ω／□以下の半導体キャップ層を形
   成したことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】上記細線の長さが上記ゲート電極の長さよ
   り短く、上記細線が上記ゲート電極下部にのみ存在する
   ことを特徴とする請求項１または２に記載の半導体装
   置。
4. 【請求項４】上記細線の長さが上記ゲート電極の長さと
   同じまたは長いことを特徴とする請求項１または２に記
   載の半導体装置。