JP3245990U - パワーモジュール - Google Patents

パワーモジュール Download PDF

Info

Publication number
JP3245990U
JP3245990U JP2024000054U JP2024000054U JP3245990U JP 3245990 U JP3245990 U JP 3245990U JP 2024000054 U JP2024000054 U JP 2024000054U JP 2024000054 U JP2024000054 U JP 2024000054U JP 3245990 U JP3245990 U JP 3245990U
Authority
JP
Japan
Prior art keywords
copper
pattern
sicmosfet
clad
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2024000054U
Other languages
English (en)
Inventor
ワン，ダーピン
リー，ザークン
ジャオ，ヨンチアン
バオ，ジエ
シエ，クン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FAW Group Corp
Original Assignee
FAW Group Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FAW Group Corp filed Critical FAW Group Corp
Application granted granted Critical
Publication of JP3245990U publication Critical patent/JP3245990U/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】パワーモジュールの電流を通過させる能力及び放熱効率を大幅に向上させるとともに、製造プロセスのコスト及びプロセスの複雑さを大幅に低減させ、製品の良品率を向上させる。【解決手段】パワーモジュールは、複数セットのブリッジアームを含み、各セットのブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップを含み、パワーモジュールは、複数の接合銅片、基板銅張り層、セラミック基板、放熱底板及び金属端子を含み、基板銅張り層は、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含み、チップの第１表面が第１銅張りパターンに接続され、第２表面が接合銅片を介して第２銅張りパターンに接続され、金属端子は、第２銅張りパターンに電気的に接続される。ＳｉＣＭＯＳＦＥＴチップの１つの表面を基板銅張り層の第１銅張りパターンに直接接続しながら、接合銅片でＳｉＣＭＯＳＦＥＴチップと第２銅張りパターンとを接続する。【選択図】図２

Description

本考案の実施例は、電子機器の技術分野に関し、特に、パワーモジュール及びその製造方法に関する。
パワーモジュールは、電気自動車のコアエネルギー変換デバイスとして、コストが占める割合が高く、且つ車両全体の動力性と経済性に大きな影響を及ぼすため、自動車電力電子技術の分野で非常に重要な位置を占めている。パワーモジュールは、太陽光発電、エネルギー貯蔵、工業周波数変換などの産業にも広く使用されており、広い市場の見通しを有している。
電気自動車のパワーモジュールの適用が高い電力密度、小型化に発展しているため、従来のＳｉ－ＩＧＢＴの代わりに、ＳｉＣＭＯＳＦＥＴが電気自動車パワーモジュールにますます多く適用されている。しかし、既存の電気自動車のパワーモジュールにおいて、ＳｉＣＭＯＳＦＥＴチップ間のゲート電極とソース電極との接続及びチップと基板銅張り層との接続は、ワイヤボンディング形式を用いて実現されることが多く、大きな寄生インダクタンスをもたらすとともに、電流を通過させる能力が弱く、放熱効率が悪い。
本考案は、パワーモジュール及びその製造方法を提供し、ＳｉＣＭＯＳＦＥＴチップと基板銅張り層とが接合銅片によって接続され、寄生インダクタンスを低減し、電流を通過させる能力及び放熱効率を向上させる。
第１態様では、本考案の実施例は、パワーモジュールを提供し、複数セットのブリッジアームを含み、各セットの前記ブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップを含み、前記パワーモジュールは、さらに、複数の接合銅片、基板銅張り層、セラミック基板、放熱底板及び金属端子を含み、前記セラミック基板と前記放熱底板とは積層して設けられ、前記基板銅張り層は、前記セラミック基板の前記放熱底板から遠い側に位置し、前記ＳｉＣＭＯＳＦＥＴチップは、前記基板銅張り層の前記セラミック基板から遠い側の表面に設けられ、前記基板銅張り層は、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含み、前記ＳｉＣＭＯＳＦＥＴチップの第１表面は前記第１銅張りパターンに接続され、前記ＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第２銅張りパターンに接続され、前記金属端子は前記第２銅張りパターンに電気的に接続される。
選択可能に、各セットのブリッジアームは、互いに直列接続された上ブリッジＳｉＣＭＯＳＦＥＴチップ及び下ブリッジＳｉＣＭＯＳＦＥＴチップを含み、異なるセットのブリッジアームにおける上ブリッジＳｉＣＭＯＳＦＥＴチップ同士は並列接続され、異なるセットのブリッジアームにおける下ブリッジＳｉＣＭＯＳＦＥＴチップ同士は並列接続され、
各セットのブリッジアームにおける前記上ブリッジＳｉＣＭＯＳＦＥＴチップと各セットのブリッジアームにおける前記下ブリッジＳｉＣＭＯＳＦＥＴチップとはアレイ状に配列され、
前記第１銅張りパターンは、第１銅張りサブパターン及び第２銅張りサブパターンを含み、前記第２銅張りパターンは、第３銅張りサブパターン及び第４銅張りサブパターンを含み、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの第１表面は前記第１銅張りサブパターンに接続され、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第３銅張りサブパターンに接続され、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの第１表面は前記第２銅張りサブパターンに接続され、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第４銅張りサブパターンに接続される。
選択可能に、前記接合銅片は、接続部、アーチ形部及び引出部を含み、前記接続部は前記ＳｉＣＭＯＳＦＥＴチップに接続され、隣接する前記接続部又は接続部は、前記アーチ形部を介して前記引出部に接続される。
選択可能に、前記接合銅片は、第１接合銅片及び第２接合銅片を含み、前記第１接合銅片は、前記第３銅張りサブパターンに接続される前記引出部を１つ含み、前記第２接合銅片は、それぞれ前記第１銅張りサブパターン及び前記第４銅張りサブパターンに接続される引出部を２つ含む。
選択可能に、前記金属端子は、それぞれ第１方向に沿って前記パワーモジュールの互いに背離する両側に設けられる直流端子及び交流端子を含むパワー端子を含む。
選択可能に、前記直流端子は、第２方向に配列される１つの直流負極端子及び２つの直流正極端子を含み、前記２つの直流正極端子は、それぞれ前記直流負極端子の両側に位置し、前記第１方向及び前記第２方向は、前記基板銅張り層が所在する平面に平行する互いに直交する２つの方向である。
選択可能に、前記金属端子は、さらに、前記第１方向においてパワーモジュールに対して前記交流端子と同じ側に設けられる信号端子を含む。
選択可能に、前記放熱底板の前記セラミック基板に近い側には、アレイ状に配列された複数の楕円形冷却ピンフィンが設けられ、前記ＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、複数の前記楕円形冷却ピンフィンが所在する領域に位置する。
選択可能に、複数の楕円形冷却ピンフィンは、２つの並列に設けられた楕円形冷却ピンフィンセットに分けられ、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、第１楕円形冷却ピンフィンセットが所在する領域に位置し、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、第２楕円形冷却ピンフィンセットが所在する領域に位置する。
第２態様では、本考案の実施例は、さらに、パワーモジュールの製造方法を提供し、本考案の第１態様のいずれか１項に記載のパワーモジュールに適用され、
前記放熱底板を前記セラミック基板の一方側に固定するステップと、
前記セラミック基板の前記放熱底板から遠い側の表面に、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含む基板銅張り層を形成するステップと、
前記基板銅張り層の前記セラミック基板から遠い側に複数セットのブリッジアームを設けるステップであって、各セットのブリッジアームは、前記ＳｉＣＭＯＳＦＥＴチップの第１表面が前記第１銅張りパターンに接続され、前記ＳｉＣＭＯＳＦＥＴチップの第２表面が前記接合銅片を介して前記第２銅張りパターンに接続されるように複数のＳｉＣＭＯＳＦＥＴチップを含み、前記金属端子が前記第２銅張りパターンに電気的に接続される、ステップと、を含む。
選択可能に、前記セラミック基板の前記放熱底板から遠い側の表面に基板銅張り層を形成ステップは、
前記セラミック基板の前記放熱底板から遠い側の表面全体に基板銅張り層を形成することと、
前記基板銅張り層をエッチングして、前記第１銅張りパターン及び前記第２銅張りパターンを形成することと、を含む。
本考案の実施例にて提供されるパワーモジュール及びその製造方法では、パワーモジュールは、複数セットのブリッジアームを含み、各セットのブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップを含み、パワーモジュールは、さらに、複数の接合銅片、基板銅張り層、セラミック基板、放熱底板及び金属端子を含み、セラミック基板と放熱底板とは積層して設けられ、基板銅張り層は、セラミック基板の放熱底板から遠い側に位置し、ＳｉＣＭＯＳＦＥＴチップは、基板銅張り層のセラミック基板から遠い側の表面に設けられ、基板銅張り層は、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含み、ＳｉＣＭＯＳＦＥＴチップの第１表面は、第１銅張りパターンに接続され、ＳｉＣＭＯＳＦＥＴチップの第２表面は、接合銅片を介して第２銅張りパターンに接続され、金属端子は、第２銅張りパターンに電気的に接続され、本考案の実施例の技術的解決手段は、ＳｉＣＭＯＳＦＥＴチップの一表面を基板銅張り層の第１銅張りパターンに直接接続しながら、接合銅片でＳｉＣＭＯＳＦＥＴチップと第２銅張りパターンとを接続することにより、パワーモジュールの電流を通過させる能力及び放熱効率を大幅に向上させるとともに、プロセスのコスト及びプロセスの複雑さを大幅に低減させ、製品の良品率を向上させる。
本考案の実施例にて提供されるパワーモジュールの概略構造図である。 本考案の実施例にて提供されるパワーモジュールの全体図である。 本考案の実施例にて提供されるパワーモジュールの側面図である。 本考案の実施例にて提供される第１接合銅片の概略構造図である。 本考案の実施例にて提供される第２接合銅片の概略構造図である。 本考案の実施例にて提供されるパワーモジュールのシングルブリッジアーム回路の概略図である。 本考案の実施例にて提供される放熱底板の概略構造図である。 本考案の実施例にて提供される放熱底板の全体図である。 本考案の実施例にて提供されるパワーモジュールの製造方法のフローチャートである。
以下、図面及び実施例を参照して本考案をさらに詳細に説明する。本明細書に記載の具体的な実施例は、本考案を説明するためのものにすぎず、本考案を限定するものではないことを理解されたい。なお、説明の便宜上、図面には本考案に関連する部分のみが示され、全ての構成が示されているわけではない。
本考案の実施例に使用される用語は、特定の実施例に対する説明を目的とするものにすぎず、本考案を限定するものではない。なお、本考案の実施例に記載された「上」、「下」、「左」、「右」等の方位用語は、図面に示された角度で記載されたものであり、本考案の実施例を限定するものとして理解するべきではない。
また、文脈上、ある素子が別の素子の「上」又は「下」に形成されたということが言及された場合、別の素子の「上」又は「下」に直接形成されてもよいし、中間素子を介して別の素子の「上」又は「下」に間接的に形成されてもよいことも理解されたい。「第１」、「第２」などの用語は、説明の目的のために使用されるものにすぎず、いかなる順序、数量又は重要性を示すものではなく、異なる構成部分を区分するために使用されるだけである。
当業者にとって、具体的な状況に応じて、上記用語の考案における具体的な意味を理解することができる。
本考案に使用される「含む」という用語及びその変形は、非限定的な含みであり、すなわち、「…を含むが、これらに限定されない」ということである。「に基づいて」という用語は、「少なくとも部分的に…に基づいて」ということである。「一実施例」という用語は、「少なくとも１つの実施例」を示す。
本考案に言及された「第１」、「第２」等の概念は、対応する内容を区分するためにしか使用されず、順序又は相互依存関係を限定するためのものではないことに留意されたい。
本考案に言及された「１つ」、「複数」という修飾は、模式的なもので、限定するものではないことに留意されたい。当業者であれば、文脈で特に明示しない限り、「１つ又は複数」と理解すべきである。
図１は、本考案の実施例にて提供されるパワーモジュールの概略構造図であり、図２は、本考案の実施例にて提供されるパワーモジュールの全体図であり、図１及び図２を参照すると、パワーモジュールは、複数セットのブリッジアームを含み、各セットのブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップ２０を含み、図３は、本考案の実施例にて提供されるパワーモジュールの側面図であり、図１～図３を参照すると、パワーモジュールは、さらに、複数の接合銅片３０、基板銅張り層４０、セラミック基板５０、放熱底板６０及び金属端子７０を含み、セラミック基板３０と放熱底板６０とは積層して設けられ、基板銅張り層４０は、セラミック基板５０の放熱底板６０から遠い側に位置し、ＳｉＣＭＯＳＦＥＴチップ２０は、基板銅張り層４０のセラミック基板５０から遠い側の表面に設けられ、基板銅張り層４０は、互いに絶縁された第１銅張りパターン４１及び第２銅張りパターン４２を含み、ＳｉＣＭＯＳＦＥＴチップ２０の第１表面は、第１銅張りパターン４１に接続され、ＳｉＣＭＯＳＦＥＴチップ２０の第２表面は、接合銅片３０を介して第２銅張りパターン４２に接続され、金属端子７０は、第２銅張りパターン４２に電気的に接続される。
具体的には、図１及び図２を参照すると、基板銅張り層４０は、互いに絶縁された第１銅張りパターン４１及び第２銅張りパターン４２を含み、金属端子７０は、第２銅張りパターン４２に電気的に接続され、ＳｉＣＭＯＳＦＥＴチップ２０の第１表面が第１銅張りパターン４１に接続され、ＳｉＣＭＯＳＦＥＴチップ２０の第２表面が接合銅片３０を介して第２銅張りパターン４２に接続され、本考案の一実施例において、ＳｉＣＭＯＳＦＥＴチップ２０のドレイン電極はその第１表面に位置し、ソース電極及びゲート電極はその第２表面に位置し、ＳｉＣＭＯＳＦＥＴチップ２０が接続された第１銅張りパターン４１と金属端子７０が接続された第２銅張りパターン４２とが接合銅片３０を介して接続され、それにより、金属端子７０がＳｉＣＭＯＳＦＥＴチップ２０に電気的に接続されて、金属端子７０を介して直流電気信号を複数セットのブリッジアーム回路に入力するとともに、交流電気信号を負荷に入力する。
選択可能に、ＳｉＣＭＯＳＦＥＴチップ２０の第１表面は、ナノ銀焼結プロセスにより第１銅張りパターン４１に接続されてもよく、金属端子７０は、銅金属材質を採用し、レーザー溶接、超音波溶接等の方式により第２銅張りパターン４２に接続されてもよく、本考案の実施例では、これに対して限定しない。
本考案の一実施例において、セラミック基板５０の材質は、窒化アルミニウムセラミック板であり、基板銅張り層４０と窒化アルミニウムセラミック板とをチタン含有活性ろう付けペーストを用いて接続し、窒化アルミニウムセラミック板の下表面と放熱底板６０の上表面とを鉛フリー半田、焼結、スズ半田付け等の方式を用いて接続し、同種類の製品に比べ、１層の基板銅張り層及び１層の溶接層が減少し、パワーモジュール全体の熱抵抗を大幅に低下させるとともに、プロセスの段階をさらに減らし、プロセスのコストを低下させる。
本考案の実施例にて提供されるパワーモジュールは、複数セットのブリッジアームを含み、各セットのブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップを含み、パワーモジュールは、さらに、複数の接合銅片、基板銅張り層、セラミック基板、放熱底板及び金属端子を含み、セラミック基板と放熱底板とは積層して設けられ、基板銅張り層は、セラミック基板の放熱底板から遠い側に位置し、ＳｉＣＭＯＳＦＥＴチップは、基板銅張り層のセラミック基板から遠い側の表面に設けられ、基板銅張り層は、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含み、ＳｉＣＭＯＳＦＥＴチップの第１表面は、第１銅張りパターンに接続され、ＳｉＣＭＯＳＦＥＴチップの第２表面は、接合銅片を介して第２銅張りパターンに接続され、金属端子は、第２銅張りパターンに電気的に接続され、本考案の実施例の技術的解決手段は、ＳｉＣＭＯＳＦＥＴチップの一表面を基板銅張り層の第１銅張りパターンに直接接続しながら、接合銅片でＳｉＣＭＯＳＦＥＴチップと第２銅張りパターンとを接続することにより、パワーモジュールの電流を通過させる能力及び放熱効率を大幅に向上させるとともに、プロセスのコスト及びプロセスの複雑さを大幅に低減させ、製品の良品率を向上させる。
本考案の一実施例において、図２を参照すると、各セットのブリッジアームは、互いに直列接続された上ブリッジＳｉＣＭＯＳＦＥＴチップ２１及び下ブリッジＳｉＣＭＯＳＦＥＴチップ２２を含み、異なるセットのブリッジアームにおける上ブリッジＳｉＣＭＯＳＦＥＴチップ２１同士は並列接続され、異なるセットのブリッジアームにおける下ブリッジＳｉＣＭＯＳＦＥＴチップ２２同士は並列接続され、各セットのブリッジアームにおける上ブリッジＳｉＣＭＯＳＦＥＴチップ２１と各セットのブリッジアームにおける下ブリッジＳｉＣＭＯＳＦＥＴチップ２２とはアレイ状に配列され、第１銅張りパターン４１は、第１銅張りサブパターン４１１及び第２銅張りサブパターン４１２を含み、第２銅張りパターン４２は、第３銅張りサブパターン４２１及び第４銅張りサブパターン４２２を含み、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の第１表面は第１銅張りサブパターン４１１に接続され、上ブリッジＳｉＣＭＯＳＦＥＴチップの第２表面は接合銅片３０を介して第３銅張りサブパターン４２１に接続され、下ブリッジＳｉＣＭＯＳＦＥＴチップ２２の第１表面は第２銅張りサブパターン４１２に接続され、下ブリッジＳｉＣＭＯＳＦＥＴチップ２２の第２表面は接合銅片３０を介して第４銅張りサブパターン４２２に接続される。
ここで、図４は、本考案の実施例にて提供される第１接合銅片の概略構造図であり、接合銅片３０は、接続部３１、アーチ形部３２及び引出部３３を含み、接続部３１はＳｉＣＭＯＳＦＥＴチップ２０に接続され、隣接する接続部同士又は接続部は、アーチ形部を介して引出部に接続される。接合銅片３０は、第１接合銅片３０１及び第２接合銅片３０２を含み、図１及び図４を参照すると、第１接合銅片３０１は、第３銅張りサブパターン４２１に接続される１つの引出部３３を含み、図５は、本考案の実施例にて提供される第２接合銅片の概略構造図であり、図１及び図５を参照すると、第２接合銅片３０２は、それぞれ第１銅張りサブパターン４１１及び第４銅張りサブパターン４２２に接続される２つの引出部３３を含む。
ここで、金属端子７０は、それぞれ第１方向ｘに沿ってパワーモジュールの互いに背離する両側に設けられる直流端子７１１及び交流端子７１２を含むパワー端子７１を含み、直流端子７１１は、第２方向ｙに配列される１つの直流負極端子７１１２及び２つの直流正極端子７１１１を含み、２つの直流正極端子７１１１は、それぞれ直流負極端子７１１１の両側に位置し、第１方向ｘ及び第２方向ｙは、基板銅張り層が所在する平面に平行する互いに直交する２つの方向である。金属端子７０は、さらに、第１方向ｘにおいて制御信号の入力及び検出信号の出力のためにパワーモジュールに対して交流端子７１２と同じ側に設けられる信号端子７２を含む。
具体的には、１セットのブリッジアームにおける上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の第１表面が第１銅張りサブパターン４１１に接続され、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の第２表面が第１接合銅片３０１を介して第３銅張りサブパターン４２１に接続され、第３銅張りサブパターン４２１が直流正極端子７１１１に接続されることにより、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の一端が直流正極端子７１１１に電気的に接続され、下ブリッジＳｉＣＭＯＳＦＥＴチップ２２の第１表面が第２銅張りサブパターン４１２に接続され、第１銅張りサブパターン４１１と第２銅張りサブパターン４１２とが第２接合銅片３０２を介して接続されることにより、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１と下ブリッジＳｉＣＭＯＳＦＥＴチップ２２とが直列に接続され、下ブリッジＳｉＣＭＯＳＦＥＴチップ２２の第２表面が接合銅片３０を介して第４銅張りサブパターン４２２に接続され、第４銅張りサブパターン４２２が直流負極端子７１１２に電気的に接続されることにより、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の他端が直流負極端子７１１２に電気的に接続され、それにより、シングルブリッジアーム回路が構成され、図６は、本考案の実施例にて提供されるパワーモジュールのシングルブリッジアーム回路の概略図であり、図６を参照すると、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１及び下ブリッジＳｉＣＭＯＳＦＥＴチップ２２は、直流正極端子７１１１と直流負極端子７１１２との間に直列に接続され、直流電気信号が複数セットのブリッジアーム回路に入力され、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１と下ブリッジＳｉＣＭＯＳＦＥＴチップ２２との間の引出端が交流端子７１２に接続され、交流電気信号が負荷に入力される。
図７は、本考案の実施例にて提供される放熱底板の概略構造図であり、図８は、本考案の実施例にて提供される放熱底板の全体図であり、図７及び図８を参照すると、放熱底板６０のセラミック基板５０に近い側にアレイ状に配列された複数の楕円形冷却ピンフィン６０１が設けられ、ＳｉＣＭＯＳＦＥＴチップ２０の放熱底板６０における投影は、複数の楕円形冷却ピンフィン６０１が所在する領域に位置する。
本考案の一実施例において、複数の楕円形冷却ピンフィン６０１は、並列に設けられた第１楕円形冷却ピンフィンセット６１及び第２楕円形冷却ピンフィンセット６２に分けられ、上ブリッジＳｉＣＭＯＳＦＥＴチップ２１の放熱底板６０における投影は、第１楕円形冷却ピンフィンセット６１が所在する領域に位置し、下ブリッジＳｉＣＭＯＳＦＥＴチップ２２の放熱底板６０における投影は、第２楕円形冷却ピンフィンセット６２が所在する領域に位置する。
具体的には、複数の楕円形冷却ピンフィン６０１に冷却液を流入させて冷却効果を達し、冷却液は、パワーモジュールの直流端子側から流入し、２つの楕円形冷却ピンフィンセットの領域を通過しつつ、交流端子側へ流れ、ＳｉＣＭＯＳＦＥＴチップ２０の放熱底板６０における投影は、複数の楕円形冷却ピンフィンが所在する領域に位置し、流体連続性方程式に応じて、当該領域の冷却液の流速を増加させ、ＳｉＣＭＯＳＦＥＴチップでの放熱効率を向上させ、同種類製品に比べ、モジュールの温度がより均一になる。
図９は、本考案の実施例にて提供されるパワーモジュールの製造方法のフローチャートであり、図９を参考すると、当該方法は、Ｓ１１０～Ｓ１３０を含む。
Ｓ１１０において、放熱底板をセラミック基板の一方側に固定する。
Ｓ１２０において、セラミック基板の放熱底板から遠い側の表面に、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含む基板銅張り層を形成する。
具体的には、窒化アルミニウムセラミック基板を専用治具に固定し、スクリーン印刷プロセスにより活性金属ろう材を窒化アルミニウムセラミック基板の上表面に印刷し、その後、治具を反転し、窒化アルミニウムセラミック基板の下表面に活性金属ろう材をスクリーン印刷し、窒化アルミニウムセラミック基板を銅放熱底板の上表面に置いてから、基板銅張り層を窒化アルミニウムセラミック基板の上表面に置き、真空焼結炉に入れ、拡散ポンプで低真空に抽出し、真空がプリセットの値に達すると、拡散ポンプが加熱し始め、所定の温度に加熱すると、高真空に抽出し、所定の真空度に達した後、焼結し始め、焼結が完了すると、熱交換機で窒素ガスを充填して強制的に冷却する。
なお、本考案の他の実施例において、基板銅張り層は、さらに、共晶粘着方式によりセラミック基板に接続されてもよく、セラミック基板は、さらに、鉛フリー半田、焼結、半田付け等の方式を用いて放熱底板に接続されてもよく、本考案の実施例は、これに対して限定しない。
Ｓ１３０において、基板銅張り層のセラミック基板から遠い側に、ブリッジアームが複数セット設けられ、各セットのブリッジアームは、ＳｉＣＭＯＳＦＥＴチップの第１表面が第１銅張りパターンに接続され、ＳｉＣＭＯＳＦＥＴチップの第２表面が接合銅片を介して第２銅張りパターンに接続されるように複数のＳｉＣＭＯＳＦＥＴチップを含み、金属端子が、第２銅張りパターンに電気的に接続される。
具体的には、基板銅張り層のセラミック基板から遠い側の表面にある第１銅張りパターンを、ナノ銀焼結プロセスを用いて複数セットのブリッジアームＳｉＣＭＯＳＦＥＴチップの第１表面に接続し、真空リフロープロセスにより接合銅片をＳｉＣＭＯＳＦＥＴチップの第２表面と第２銅張りパターンとに接続することにより、ＳｉＣＭＯＳＦＥＴチップが金属端子に電気的に接続され、それにより、ＳｉＣＭＯＳＦＥＴチップが金属端子から入力される電気信号を受信することができ、本考案の他の実施例では、ＳｉＣＭＯＳＦＥＴチップの第２表面と第２銅張りパターンとを、鉛フリー半田溶接、真空リフロー、ナノ銀焼結等の方式により接続することもでき、本考案の実施例は、これに対して限定しない。
本考案の実施例にて提供されるパワーモジュールの製造方法は、まず、放熱底板をセラミック基板の一方側に固定し、その後、セラミック基板の放熱底板から遠い側の表面に、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含む基板銅張り層を形成し、最後に、基板銅張り層のセラミック基板から遠い側に複数セットのブリッジアームを形成し、各セットのブリッジアームは、ＳｉＣＭＯＳＦＥＴチップの第１表面が第１銅張りパターンに接続され、ＳｉＣＭＯＳＦＥＴチップの第２表面が接合銅片を介して第２銅張りパターンに接続されるように複数のＳｉＣＭＯＳＦＥＴチップを含み、金属端子が第２銅張りパターンに電気的に接続され、接続の電流を通過させる能力及び放熱効率を大幅に向上させ、プロセスのコスト及びプロセスの複雑さを大幅に低減させ、製品の良品率を向上させる。
選択可能に、上記ステップＳ１２０において、セラミック基板の前記放熱底板から遠い側の表面に基板銅張り層を形成するステップは、
セラミック基板の放熱底板から遠い側の表面の全面に基板銅張り層を形成することと、
基板銅張り層をエッチングして、第１銅張りパターン及び第２銅張りパターンを形成することと、を含む。
具体的には、ＳｉＣＭＯＳＦＥＴチップ及び金属端子が基板銅張り層の異なる領域に接続されるため、基板銅張り層をエッチングして、ＳｉＣＭＯＳＦＥＴチップに接続される第１銅張りパターン及び金属端子に接続される第２銅張りパターンを形成する必要があり、具体的には、窒化アルミニウムセラミック基板を専用治具に固定し、基板銅張り層の表面に対して銅エッチングを１回行い、その後、窒化チタンエッチングを１回行う。
上記は本考案の好適な実施例及び適用技術原理にすぎないことに留意されたい。本考案は、本明細書に記載の特定の実施例に限定されるものではなく、当業者であれば、本考案の保護範囲から逸脱せずに、様々な明らかな変更、再調整、相互結合及び置換を行うことができることを、当業者は理解するであろう。したがって、上述の実施例を通じて本考案をより詳細に説明したが、本考案は、上記の実施例に限定されず、本考案の思想から逸脱することなく、他の等価実施例を含むこともでき、本考案の範囲は、添付の特許請求の範囲によって定義される。

Claims (9)

  1. 複数セットのブリッジアームを含み、各セットの前記ブリッジアームは、複数のＳｉＣＭＯＳＦＥＴチップを含む、パワーモジュールであって、
    前記パワーモジュールは、さらに、複数の接合銅片、基板銅張り層、セラミック基板、放熱底板及び金属端子を含み、前記セラミック基板と前記放熱底板とは積層して設けられ、前記基板銅張り層は、前記セラミック基板の前記放熱底板から遠い側に位置し、前記ＳｉＣＭＯＳＦＥＴチップは、前記基板銅張り層の前記セラミック基板から遠い側の表面に設けられ、
    前記基板銅張り層は、互いに絶縁された第１銅張りパターン及び第２銅張りパターンを含み、
    前記ＳｉＣＭＯＳＦＥＴチップの第１表面は前記第１銅張りパターンに接続され、前記ＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第２銅張りパターンに接続され、前記金属端子は前記第２銅張りパターンに電気的に接続される、
    パワーモジュール。
  2. 各セットのブリッジアームは、互いに直列接続された上ブリッジＳｉＣＭＯＳＦＥＴチップ及び下ブリッジＳｉＣＭＯＳＦＥＴチップを含み、異なるセットのブリッジアームにおける上ブリッジＳｉＣＭＯＳＦＥＴチップ同士は並列接続され、異なるセットのブリッジアームにおける下ブリッジＳｉＣＭＯＳＦＥＴチップ同士は並列接続され、
    各セットのブリッジアームにおける前記上ブリッジＳｉＣＭＯＳＦＥＴチップと各セットのブリッジアームにおける前記下ブリッジＳｉＣＭＯＳＦＥＴチップとはアレイ状に配列され、
    前記第１銅張りパターンは、第１銅張りサブパターン及び第２銅張りサブパターンを含み、前記第２銅張りパターンは、第３銅張りサブパターン及び第４銅張りサブパターンを含み、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの第１表面は前記第１銅張りサブパターンに接続され、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第３銅張りサブパターンに接続され、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの第１表面は前記第２銅張りサブパターンに接続され、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの第２表面は前記接合銅片を介して前記第４銅張りサブパターンに接続される、
    請求項１に記載のパワーモジュール。
  3. 前記接合銅片は、接続部、アーチ形部及び引出部を含み、前記接続部は前記ＳｉＣＭＯＳＦＥＴチップに接続され、隣接する前記接続部又は接続部は、前記アーチ形部を介して前記引出部に接続される、
    請求項２に記載のパワーモジュール。
  4. 前記接合銅片は、第１接合銅片及び第２接合銅片を含み、前記第１接合銅片は、前記第３銅張りサブパターンに接続される前記引出部を１つ含み、前記第２接合銅片は、それぞれ前記第１銅張りサブパターン及び前記第４銅張りサブパターンに接続される引出部を２つ含む、
    請求項３に記載のパワーモジュール。
  5. 前記金属端子は、それぞれ第１方向に沿って前記パワーモジュールの互いに背離する両側に設けられる直流端子及び交流端子を含むパワー端子を含む、
    請求項１に記載のパワーモジュール。
  6. 前記直流端子は、第２方向に配列される１つの直流負極端子及び２つの直流正極端子を含み、前記２つの直流正極端子は、それぞれ前記直流負極端子の両側に位置し、前記第１方向及び前記第２方向は、前記基板銅張り層が所在する平面に平行する互いに直交する２つの方向である、
    請求項５に記載のパワーモジュール。
  7. 前記金属端子は、さらに、前記第１方向においてパワーモジュールに対して前記交流端子と同じ側に設けられる信号端子を含む、
    請求項５に記載のパワーモジュール。
  8. 前記放熱底板の前記セラミック基板に近い側には、アレイ状に配列された複数の楕円形冷却ピンフィンが設けられ、前記ＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、複数の前記楕円形冷却ピンフィンが所在する領域に位置する、
    請求項２に記載のパワーモジュール。
  9. 複数の楕円形冷却ピンフィンは、２つの並列に設けられた楕円形冷却ピンフィンセットに分けられ、前記上ブリッジＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、第１楕円形冷却ピンフィンセットが所在する領域に位置し、前記下ブリッジＳｉＣＭＯＳＦＥＴチップの前記放熱底板における投影は、第２楕円形冷却ピンフィンセットが所在する領域に位置する、
    請求項８に記載のパワーモジュール。
JP2024000054U 2023-06-21 2024-01-10 パワーモジュール Active JP3245990U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202310742193.7A CN116666370A (zh) 2023-06-21 2023-06-21 一种功率模块及其制备方法
CN202310742193.7 2023-06-21

Publications (1)

Publication Number Publication Date
JP3245990U true JP3245990U (ja) 2024-03-11

Family

ID=87722394

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2024000054U Active JP3245990U (ja) 2023-06-21 2024-01-10 パワーモジュール

Country Status (2)

Country Link
JP (1) JP3245990U (ja)
CN (1) CN116666370A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117577610A (zh) * 2024-01-17 2024-02-20 中国第一汽车股份有限公司 功率模块以及信号处理方法

Also Published As

Publication number Publication date
CN116666370A (zh) 2023-08-29

Similar Documents

Publication Publication Date Title
JP4958735B2 (ja) パワー半導体モジュールの製造方法、パワー半導体モジュールの製造装置、パワー半導体モジュール、及び接合方法
JP3245990U (ja) パワーモジュール
CN102664177B (zh) 一种双面冷却的功率半导体模块
JP5287359B2 (ja) 半導体モジュール
JP2020064913A (ja) 半導体装置
JP2008042074A (ja) 半導体装置及び電力変換装置
JP2017092185A (ja) 半導体装置及びその製造方法
CN108417501B (zh) 功率模块及其制备方法
CN216563091U (zh) 一种双面散热功率模块
WO2021208006A1 (zh) 封装结构、电动车辆和电子装置
JP2020065017A (ja) 半導体サブアセンブリー及び半導体パワーモジュール
JP2000049281A (ja) 半導体装置
JP2013069825A (ja) 両面冷却型半導体パワーモジュール
CN113838821A (zh) 一种用于SiC平面封装结构的散热件及其制备方法
JP2008124187A6 (ja) パワーモジュール用ベース
CN115802712A (zh) 一种金属基板散热结构和光伏功率优化器
JP5966275B2 (ja) パワーモジュール用基板の製造方法
JPH08279592A (ja) スイッチング電源用整流部の組立構造
JP2014096412A (ja) 半導体モジュール
CN208434206U (zh) 多层功率器件堆叠结构
JP2014175511A (ja) 半導体装置及び半導体装置の製造方法
JP5631100B2 (ja) 電子部品搭載基板の冷却構造
CN111354692A (zh) 功率散热装置
JPWO2020105476A1 (ja) 半導体装置
JP2007042738A (ja) 半導体装置

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Ref document number: 3245990

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150