JP2003078011A - 半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 １回のレイアウト処理で誤配線のない正確な
電源ネット配線をレイアウトすることができ、レイアウ
ト作業での全工数を少なく抑え、ることができる半導体
集積回路のレイアウト方法を提供する。 【解決手段】 電源ネット定義用端子に接続する電源ネ
ット名を電源ネット情報として定義し（工程１０１）、
回路中の各インスタンスに対応するレイアウトセルの電
源端子に電源ネット情報を付加し（工程１０２）、セル
の入力端子のうちで電源ネットに接続している端子につ
いては、該当するインスタンスの電源もしくはグランド
端子に付加されたものと同一のネット名を付加し（工程
１０３）、これら電源ネット名が同一のレイアウトセル
の配置領域を指定（工程１０４）して、そのレイアウト
セル配置領域にレイアウトセルを配置する（工程１０
５）ことにより、１回のレイアウト処理で電源分離され
た電源ネットの配線をレイアウトする（工程１０６〜１
０８）。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、複数の半導体素子
からなる各種機能ブロックを集積してチップ化する場合
に、それら各種機能ブロックおよび電源系統をチップ基
板上に配置するための半導体集積回路のレイアウト方法
に関するものである。 【０００２】 【従来の技術】従来から、複数の半導体素子からなる各
種機能ブロックを集積してチップ化する場合には、それ
ら各種機能ブロックおよび電源系統をチップ基板上に配
置するための半導体集積回路のレイアウト方法として、
複数の電源系統を有する回路については、１チップレイ
アウト生成時に電源及びグランドのネット名は分けない
で、実際の配線を分けてレイアウト的に電源を分離する
というレイアウト方法が用いられている。 【０００３】このレイアウト方法では、上記のように各
機能ブロック毎に電源およびグランドの配線を分離しな
ければならないため、各種機能ブロックおよび電源系統
を配置する際に、電源幹線を全て手配線で配線して各系
統毎に配線禁止領域を設け他のブロックの電源端子から
の配線を禁止してから、該当するブロックの電源を配線
するという手順でレイアウトしている。 【０００４】以上のような従来の半導体集積回路のレイ
アウト方法について、図面を参照しながら以下に説明す
る。図５は従来の半導体集積回路のレイアウト方法によ
るレイアウトセルの電源幹線の配線例の説明図であり、
各ブロックからの電源配線をレイアウト時にネットを分
けないで配線するレイアウト方法の説明図である。 【０００５】図５において、５０１と５０２はそれぞれ
互いに電源およびグランドネットの異なるセル配置領
域、５０８はセル配置領域５０２内に配置されたセルの
電源端子、５０９はセル配置領域５０２内に配置された
セルのグランド端子、５１０はセル配置領域５０１内に
配置されたセルの電源端子、５１１はセル配置領域５０
１内に配置されたセルのグランド端子、５０３はセル配
置領域５０２用の電源幹線、５０４はセル配置領域５０
２用のグランド幹線、５０５はセル配置領域５０１用の
グランド幹線、５０６はセル配置領域５０１用の電源幹
線、５０７は配線禁止領域、５１２は電源端子５１０と
電源幹線５０６を接続する配線、５１３はグランド端子
５１１とグランド幹線５０５を接続する配線、５１４は
電源端子５０８と電源幹線５０３を接続する配線、５１
５はグランド端子５０９とグランド幹線５０４を接続す
る配線である。 【０００６】上記のような配線をレイアウトするための
自動レイアウトツールを用いた従来のレイアウト方法に
より、セル配置領域５０１内に配置されたセルと、セル
配置領域５０２内に配置されたセルとに接続する各電源
及びグランドの配線を、各セル配置領域間で、それぞれ
互いに分離して配線する場合に、各電源端子５１０、５
０８およびグランド端子５１１、５０９を、それぞれの
セル配置領域５０１、５０２に対応する側の電源幹線５
０６、５０３およびグランド幹線５０５、５０４と分離
して配線するためには、図５（ａ）のように、セル配置
領域５０１側の各幹線５０６、５０５とセル配置領域５
０２側の各幹線５０３、５０４との間に配線禁止領域５
０７を設定して、各領域５０１、５０２毎に分離させ
て、電源端子５１０、５０８と電源幹線５０６、５０３
およびグランド端子５１１、５０９とグランド幹線５０
５、５０４の配線を行う。 【０００７】このように配線禁止領域５０７を設定する
のは、ツール上では電源およびグランドネットを分けて
いないが、レイアウト上で例えば電源を分離するため、
セル配置領域５０２内に配置されたセルの電源端子５０
８からの電源幹線への配線として、電源幹線５０３と電
源幹線５０６との二つの電源幹線に二重配線されること
を防ぐためである。 【０００８】その後、他の信号線の配線を行う前に配線
禁止領域５０７を削除することにより、電源端子５１
０、５０８およびグランド端子５１１、５０９と電源幹
線５０６、５０３およびグランド幹線５０５、５０４と
の配線を、図５（ｂ）のように、セル配置領域５０１、
５０２毎に分離した状態で得られるようにしている。そ
の後に、配線禁止領域５０７を削除した状態で、他の信
号線の配線を行う。 【０００９】 【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路のレイアウト方法では、１チ
ップのレイアウトを行う場合の電源ネットの情報として
は電源を分離しておらず、電源端子５０８からは本来電
源幹線５０３へ配線されるべきところが、配線禁止領域
５０７を指定しないで電源配線工程１０７を実行してし
まうと、電源ネットとしては、電源端子５１０の配線先
と同一の電源幹線５０６へも配線されてしまうという問
題点がある。 【００１０】また、電源幹線への電源配線実行時と他の
信号線の配線実行時とでは、それらの実行を区別するた
めに個別に配線禁止領域を設定しなければならず、この
配線禁止領域の個別設定がない場合には、ツール上電源
ネットを区別していないため、ある電源端子から誤って
所望の電源幹線以外の幹線に配線してしまう誤配線が起
きることもあり、そのような場合でも、配線の誤りを見
つけることが困難になるという問題点もある。 【００１１】以上のような誤配線が生じた場合でも、そ
の誤りを見落とすことなく正確な配線を得るために、何
回もレイアウト処理の見直しが必要になってくる。その
ため、レイアウト作業での全工数が増大し、半導体集積
回路の開発期間が長くなり、コストアップにもつながる
という問題点を有していた。 【００１２】本発明は、上記従来の問題点を解決するも
ので、複数の電源系統を有し電源分離された半導体集積
回路を設計する場合に、１回のレイアウト処理で誤配線
のない正確な電源ネット配線をレイアウトすることがで
き、複数回にわたるレイアウト処理の見直しを不要とし
て、レイアウト作業での全工数を少なく抑え、半導体集
積回路の開発期間を短縮することができる半導体集積回
路のレイアウト方法を提供する。 【００１３】 【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路のレイアウト方法は、半導
体からなり複数の電源系統を有する回路ブロックを集積
化するための半導体集積回路のレイアウト方法であっ
て、回路中の回路セルの電源ネット定義用端子に付加さ
れている電源ネットからネット情報を抽出する電源ネッ
ト抽出工程と、レイアウトセルの電源端子に前記電源ネ
ット抽出工程で抽出されたネット情報に基づく電源ネッ
トを割当てる電源端子ネット割当工程と、前記電源端子
ネット割当工程で電源端子に電源ネットを割当てた当該
レイアウトセルにおいて入力端子のうち電源ネットに接
続している入力端子に当該電源ネットを割当てる入力端
子電源ネット割当工程と、同一の電源ネットに接続され
るレイアウトセルを配置する領域を指定するレイアウト
セル配置領域指定工程と、前記レイアウトセル配置領域
指定工程で指定領域を決定した当該レイアウトセルをそ
の配置領域内に配置するセル配置工程と、電源幹線を配
線する電源幹線配線工程と、前記セル配置工程で配置し
たレイアウトセルから前記電源幹線配線工程で配線した
電源幹線に配線する電源配線工程と、電源配線以外の配
線を配線する配線工程とからなり、前記複数の電源系統
に対して電源分離のレイアウトを生成する方法としたこ
とを特徴とする。 【００１４】以上により、複数の電源系統を有する回路
中のセルに設けた電源ネット定義用端子に接続する電源
ネット名を電源ネット情報として定義し、回路中の各イ
ンスタンスに対応するレイアウトセルの電源端子に電源
ネット情報を付加し、その電源ネット情報に基づいてセ
ルの入力端子のうちで電源ネットに接続している端子と
して抽出されたものについては、該当するインスタンス
の電源もしくはグランド端子に付加されたものと同一の
ネット名を付加し、これら電源ネット名が同一のレイア
ウトセルの配置領域を指定して、そのレイアウトセル配
置領域にレイアウトセルを配置することにより、１回の
レイアウト処理で電源分離された電源ネットの配線をレ
イアウトすることができる。 【００１５】 【発明の実施の形態】本発明の請求項１に記載の半導体
集積回路のレイアウト方法は、半導体からなり複数の電
源系統を有する回路ブロックを集積化するための半導体
集積回路のレイアウト方法であって、回路中の回路セル
の電源ネット定義用端子に付加されている電源ネットか
らネット情報を抽出する電源ネット抽出工程と、レイア
ウトセルの電源端子に前記電源ネット抽出工程で抽出さ
れたネット情報に基づく電源ネットを割当てる電源端子
ネット割当工程と、前記電源端子ネット割当工程で電源
端子に電源ネットを割当てた当該レイアウトセルにおい
て入力端子のうち電源ネットに接続している入力端子に
当該電源ネットを割当てる入力端子電源ネット割当工程
と、同一の電源ネットに接続されるレイアウトセルを配
置する領域を指定するレイアウトセル配置領域指定工程
と、前記レイアウトセル配置領域指定工程で指定領域を
決定した当該レイアウトセルをその配置領域内に配置す
るセル配置工程と、電源幹線を配線する電源幹線配線工
程と、前記セル配置工程で配置したレイアウトセルから
前記電源幹線配線工程で配線した電源幹線に配線する電
源配線工程と、電源配線以外の配線を配線する配線工程
とからなり、前記複数の電源系統に対して電源分離のレ
イアウトを生成する方法である。 【００１６】この方法によると、複数の電源系統を有す
る回路中のセルに設けた電源ネット定義用端子に接続す
る電源ネット名を電源ネット情報として定義し、回路中
の各インスタンスに対応するレイアウトセルの電源端子
に電源ネット情報を付加し、その電源ネット情報に基づ
いてセルの入力端子のうちで電源ネットに接続している
端子として抽出されたものについては、該当するインス
タンスの電源もしくはグランド端子に付加されたものと
同一のネット名を付加し、これら電源ネット名が同一の
レイアウトセルの配置領域を指定して、そのレイアウト
セル配置領域にレイアウトセルを配置することにより、
１回のレイアウト処理で電源分離された電源ネットの配
線をレイアウトすることを可能とする。 【００１７】以下、本発明の一実施の形態を示す半導体
集積回路のレイアウト方法について、図面を参照しなが
ら具体的に説明する。図１は本実施の形態の半導体集積
回路のレイアウト方法における処理手順を示すフローチ
ャートである。図１において、１０１は回路中の回路セ
ルの電源ネット定義用端子に付加されている電源ネット
からネット情報を抽出する電源ネット抽出工程、１０２
はレイアウトセルの電源端子に電源ネットを割当てる電
源端子ネット割当工程、１０３は工程１０２で電源端子
に電源ネットを割当てた当該レイアウトセルにおいて入
力端子のうち電源ネットに接続している入力端子に当該
電源ネットを割当てる入力端子電源ネット割当工程、１
０４は同一の電源ネットに接続されるレイアウトセルを
配置する領域を指定するレイアウトセル配置領域指定工
程、１０５は工程１０４で指定領域を決定した当該レイ
アウトセルをその配置領域内に配置するセル配置工程、
１０６は電源幹線を配線する電源幹線配線工程、１０７
は工程１０５で配置したレイアウトセルから工程１０６
で配線した電源幹線に配線する電源配線工程、１０８は
電源配線以外の配線を配線する配線工程である。 【００１８】以上のような半導体集積回路のレイアウト
方法について、その工程１０２〜１０３の詳細な動作過
程を、図２及び図３を用いて以下に説明する。図２は本
実施の形態の半導体集積回路のレイアウト方法による複
数の電源系統を有する半導体集積回路の一部であり、こ
の場合、半導体集積回路中の回路セルは電源ネット定義
用端子とグランドネット定義用端子を有するものであ
り、この場合１つの回路セルに対してネット定義端子が
複数存在しても構わない。 【００１９】図２において、２０１および２０２は電源
ネット定義用端子に対応する電源ネット名ＶＤＤ１およ
びグランドネット定義用端子に対応するグランドネット
名ＶＳＳ１にそれぞれ接続する回路セル、２０３および
２０４は電源ネット定義用端子に対応する電源ネット名
ＶＤＤ２およびグランドネット定義用端子に対応するグ
ランドネット名ＶＳＳ２にそれぞれ接続する回路セル、
２０５は回路セル２０１の電源端子、２０６は回路セル
２０２の電源端子、２０７は回路セル２０３の電源端
子、２０８は回路セル２０４の電源端子、２０９は回路
セル２０１のグランド端子、２１０は回路セル２０２の
グランド端子、２１１は回路セル２０３のグランド端
子、２１２は回路セル２０４のグランド端子、２１３は
回路セル２０２の入力端子、２１４はグランドネットに
接続することを示す回路セルである。 【００２０】また、図３は本実施の形態の半導体集積回
路のレイアウト方法による半導体集積回路に対応するレ
イアウトセルの一構成例の説明図であり、図２の回路セ
ル２０２と同一の機能を有するレイアウトセルの概略図
である。図３において、３０１は図２の回路セル２０２
と同一の機能を有するレイアウトセル、３０２はレイア
ウトセル３０１の電源端子、３０３はレイアウトセル３
０１のグランド端子、３０４はレイアウトセル３０１の
信号を入力するための入力端子である。 【００２１】工程１０１においては、図２の半導体集積
回路において、各回路セルの電源端子およびグランド端
子に接続するネット名を全て抽出し、それらのネット名
を各回路セル毎に対応させて割当てて保持しておく。 【００２２】工程１０２においては、回路セル２０２に
対応するレイアウトセル３０１を回路セルに割当、レイ
アウトセル３０１の電源端子３０２及びグランド端子３
０３に、工程１０１で保持された各回路セル毎の電源端
子およびグランド端子に割当られたネット名を割当る。 【００２３】この場合、図２に示したように、回路セル
２０２に接続する電源ネット名はＶＤＤ１、グランドネ
ット名はＶＳＳ１であるので、レイアウトセル３０１の
電源端子３０２にはＶＤＤ１を、またレイアウトセル３
０１のグランド端子３０３にはＶＳＳ１を割当る。 【００２４】工程１０３では、回路セル２０２の入力端
子２１３はグランドネットに接続しているため、工程１
０２で割当た回路セル２０２に対応するレイアウトセル
３０１のグランド端子３０３に割当たネットＶＳＳ１と
同じネットＶＳＳ１を、回路セル２０２に対応するレイ
アウトセル３０１の入力端子３０４に割当る。 【００２５】次に、半導体集積回路のレイアウト方法に
ついて、その工程１０４〜１０７の詳細な動作過程を、
図４を用いて以下に説明する。図４は本実施の形態の半
導体集積回路のレイアウト方法によるレイアウトセルの
電源幹線の配線例の説明図であり、図４（ａ）は１チッ
プレイアウトセル内に指定された同一の電源ネットのセ
ルを配置する配置領域と電源幹線を配線の一例を簡略に
示す説明図である。 【００２６】図４（ａ）において、４０１は複数の電源
系統を有する半導体集積回路のレイアウト、４０２はリ
ードフレームと半導体集積回路を接続するパッド、４０
３から４０５はそれぞれ同一の電源ネットおよびグラン
ドネットを有するセルを配置するセル配置領域、４０６
から４１１は電源関係の幹線（電源幹線およびグランド
幹線）の配線である。 【００２７】工程１０４においては、電源ネットＶＤＤ
１およびグランドネットＶＳＳ１が割当られたレイアウ
トセルを配置するためのレイアウトセル配置領域４０３
と、電源ネットＶＤＤ２およびグランドネットＶＳＳ２
が割当られたレイアウトセルを配置するためのレイアウ
トセル配置領域４０４を、１チップのレイアウトセル４
０１上に指定する。レイアウトセル配置領域４０５は、
電源ネットがＶＤＤ１及びＶＤＤ２以外、グランドネッ
トがＶＳＳ１及びＶＳＳ２以外のレイアウトセルが配置
される領域である。 【００２８】工程１０５においては、工程１０４で指定
したレイアウトセル配置領域にレイアウトセルを配置
し、工程１０６で電源ネットＶＤＤ１の電源幹線４０
８、グランドネットＶＳＳ１のグランド幹線４０９をレ
イアウトセル配置領域４０３の周りに、電源ネットＶＤ
Ｄ２の電源幹線４０６、グランドネットＶＳＳ２のグラ
ンド幹線４０７をレイアウトセル配置領域４０４の周り
に配線し、工程１０７で電源、グランドの各幹線と電
源、グランドのネット名を割当られたレイアウトセルの
端子との配線を行う。 【００２９】図４（ｂ）は図４（ａ）の領域４１２部分
を拡大した図である。図４（ｂ）において、４１３はセ
ル配置領域４０３内に配置されたセルが有する電源端子
の一つであり、４１４はセル配置領域４０３内に配置さ
れたセルが有するグランド端子の一つであり、４１５は
セル配置領域４０４内に配置されたセルが有する電源端
子の一つであり、４１６はセル配置領域４０４内に配置
されたセルが有するグランド端子の一つである。 【００３０】また、４１７は電源端子４１３と電源幹線
４０８とを接続する配線、４１８はグランド端子４１４
とグランド幹線４０９とを接続する配線、４１９は電源
端子４１５と電源幹線４０６とを接続する配線、４２０
はグランド端子４１６とグランド幹線４０７とを接続す
る配線である。 【００３１】レイアウトセル配置領域４０４内に配置さ
れているセルの電源端子４１５は、工程１０２で電源ネ
ットＶＤＤ２に割当られているので、隣接するＶＤＤ２
の電源幹線４０６と接続し、グランド端子４１６は、工
程１０２でグランドネットＶＳＳ２に割当られているの
で、隣接するＶＳＳ２のグランド幹線４０７とそれぞれ
接続する。 【００３２】同様に、レイアウトセル配置領域４０３内
に配置されているセルの電源端子４１３は、工程１０２
で電源ネットＶＤＤ１に割当られているので、隣接する
ＶＤＤ１の電源幹線４０８と接続し、グランド端子４１
４は、工程１０２でグランドネットＶＳＳ１に割当られ
ているので、隣接するＶＳＳ１のグランドの幹線４０９
とそれぞれ接続する。 【００３３】同様な処理を全ての電源端子およびグラン
ド端子に行うことにより、電源端子およびグランド端子
と電源幹線及びグランド幹線との接続が可能となる。ま
たレイアウトセルの端子が通常の入力端子である場合
も、同様に隣接する同一ネットの幹線に配線することが
可能で、幹線に接続されたレイアウトセル内に予め用意
されたセル内の電源幹線との接続を行っても同様な効果
が得られる。 【００３４】このようにして電源配線工程１０７の終了
後、工程１０８において、電源およびグランド以外の信
号線の配線を行う。以上のように本実施の形態によれ
ば、半導体集積回路のレイアウト方法は、まずレイアウ
トを生成する回路中の回路セルのダミーの電源およびグ
ランド端子に対してそのセルに接続する電源およびグラ
ンドネット名を付加し、その回路内存在する電源ネット
名を抽出するとともに、対応するレイアウトセルの電
源、グランド端子にネット名を付加することと、プルア
ッププルダウンされているレイアウトセルの入力端子に
対して同一レイアウトセル内の電源端子またはグランド
端子に割当たものと同じ電源またはグランドネットを割
当て、レイアウトセル配置前に同一電源毎にレイアウト
セル配置領域を指定することにより、電源幹線へのレイ
アウトセルの電源端子からの接続も予めレイアウトセル
の電源端子に電源のネット名を割当ているため１度の結
線処理で配線することが可能となり、開発期間の短縮と
いう効果を奏する。 【００３５】さらに、回路中の回路セルで入力端子がプ
ルアップまたはプルダウンされたセルに対応する前記レ
イアウトセルの入力端子と電源幹線との配線の処理を配
線工程１０８で配線処理を行っても同様の効果が得られ
る。 【００３６】 【発明の効果】以上のように本発明によれば、複数の電
源系統を有する回路中のセルに設けた電源ネット定義用
端子に接続する電源ネット名を電源ネット情報として定
義し、回路中の各インスタンスに対応するレイアウトセ
ルの電源端子に電源ネット情報を付加し、その電源ネッ
ト情報に基づいてセルの入力端子のうちで電源ネットに
接続している端子として抽出されたものについては、該
当するインスタンスの電源もしくはグランド端子に付加
されたものと同一のネット名を付加し、これら電源ネッ
ト名が同一のレイアウトセルの配置領域を指定して、そ
のレイアウトセル配置領域にレイアウトセルを配置する
ことにより、１回のレイアウト処理で電源分離された電
源ネットの配線をレイアウトすることができる。 【００３７】そのため、複数の電源系統を有し電源分離
された半導体集積回路を設計する場合に、１回のレイア
ウト処理で誤配線のない正確な電源ネット配線をレイア
ウトすることができ、複数回にわたるレイアウト処理の
見直しを不要として、レイアウト作業での全工数を少な
く抑え、半導体集積回路の開発期間を短縮することがで
きる。

【図面の簡単な説明】 【図１】本発明の実施の形態の半導体集積回路のレイア
ウト方法における処理手順を示すフローチャート 【図２】同実施の形態の半導体集積回路のレイアウト方
法による複数の電源系統を有する半導体集積回路の一構
成例の説明図 【図３】同実施の形態の半導体集積回路のレイアウト方
法による半導体集積回路に対応するレイアウトセルの一
構成例の説明図 【図４】同実施の形態の半導体集積回路のレイアウト方
法によるレイアウトセルの電源幹線の配線例の説明図 【図５】従来の半導体集積回路のレイアウト方法による
レイアウトセルの電源幹線の配線例の説明図 【符号の説明】 １０１ 電源ネット抽出工程 １０２ 電源端子ネット割当工程 １０３ 入力端子電源ネット割当工程 １０４ レイアウトセル配置領域指定工程 １０５ セル配置工程 １０６ 電源幹線配線工程 １０７ 電源配線工程 １０８ 配線工程

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5F038 CD02 EZ09 EZ20 5F064 EE20 EE52 EE56 HH06

Claims (1)

1. 【特許請求の範囲】 【請求項１】 半導体からなり複数の電源系統を有する
   回路ブロックを集積化するための半導体集積回路のレイ
   アウト方法であって、回路中の回路セルの電源ネット定
   義用端子に付加されている電源ネットからネット情報を
   抽出する電源ネット抽出工程と、レイアウトセルの電源
   端子に前記電源ネット抽出工程で抽出されたネット情報
   に基づく電源ネットを割当てる電源端子ネット割当工程
   と、前記電源端子ネット割当工程で電源端子に電源ネッ
   トを割当てた当該レイアウトセルにおいて入力端子のう
   ち電源ネットに接続している入力端子に当該電源ネット
   を割当てる入力端子電源ネット割当工程と、同一の電源
   ネットに接続されるレイアウトセルを配置する領域を指
   定するレイアウトセル配置領域指定工程と、前記レイア
   ウトセル配置領域指定工程で指定領域を決定した当該レ
   イアウトセルをその配置領域内に配置するセル配置工程
   と、電源幹線を配線する電源幹線配線工程と、前記セル
   配置工程で配置したレイアウトセルから前記電源幹線配
   線工程で配線した電源幹線に配線する電源配線工程と、
   電源配線以外の配線を配線する配線工程とからなり、前
   記複数の電源系統に対して電源分離のレイアウトを生成
   することを特徴とする半導体集積回路のレイアウト方
   法。