JP2003078011A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP2003078011A JP2003078011A JP2001265170A JP2001265170A JP2003078011A JP 2003078011 A JP2003078011 A JP 2003078011A JP 2001265170 A JP2001265170 A JP 2001265170A JP 2001265170 A JP2001265170 A JP 2001265170A JP 2003078011 A JP2003078011 A JP 2003078011A
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Abstract
(57)【要約】 (修正有)
【課題】 1回のレイアウト処理で誤配線のない正確な
電源ネット配線をレイアウトすることができ、レイアウ
ト作業での全工数を少なく抑え、ることができる半導体
集積回路のレイアウト方法を提供する。 【解決手段】 電源ネット定義用端子に接続する電源ネ
ット名を電源ネット情報として定義し(工程101)、
回路中の各インスタンスに対応するレイアウトセルの電
源端子に電源ネット情報を付加し(工程102)、セル
の入力端子のうちで電源ネットに接続している端子につ
いては、該当するインスタンスの電源もしくはグランド
端子に付加されたものと同一のネット名を付加し(工程
103)、これら電源ネット名が同一のレイアウトセル
の配置領域を指定(工程104)して、そのレイアウト
セル配置領域にレイアウトセルを配置する(工程10
5)ことにより、1回のレイアウト処理で電源分離され
た電源ネットの配線をレイアウトする(工程106〜1
08)。
電源ネット配線をレイアウトすることができ、レイアウ
ト作業での全工数を少なく抑え、ることができる半導体
集積回路のレイアウト方法を提供する。 【解決手段】 電源ネット定義用端子に接続する電源ネ
ット名を電源ネット情報として定義し(工程101)、
回路中の各インスタンスに対応するレイアウトセルの電
源端子に電源ネット情報を付加し(工程102)、セル
の入力端子のうちで電源ネットに接続している端子につ
いては、該当するインスタンスの電源もしくはグランド
端子に付加されたものと同一のネット名を付加し(工程
103)、これら電源ネット名が同一のレイアウトセル
の配置領域を指定(工程104)して、そのレイアウト
セル配置領域にレイアウトセルを配置する(工程10
5)ことにより、1回のレイアウト処理で電源分離され
た電源ネットの配線をレイアウトする(工程106〜1
08)。
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数の半導体素子
からなる各種機能ブロックを集積してチップ化する場合
に、それら各種機能ブロックおよび電源系統をチップ基
板上に配置するための半導体集積回路のレイアウト方法
に関するものである。 【0002】 【従来の技術】従来から、複数の半導体素子からなる各
種機能ブロックを集積してチップ化する場合には、それ
ら各種機能ブロックおよび電源系統をチップ基板上に配
置するための半導体集積回路のレイアウト方法として、
複数の電源系統を有する回路については、1チップレイ
アウト生成時に電源及びグランドのネット名は分けない
で、実際の配線を分けてレイアウト的に電源を分離する
というレイアウト方法が用いられている。 【0003】このレイアウト方法では、上記のように各
機能ブロック毎に電源およびグランドの配線を分離しな
ければならないため、各種機能ブロックおよび電源系統
を配置する際に、電源幹線を全て手配線で配線して各系
統毎に配線禁止領域を設け他のブロックの電源端子から
の配線を禁止してから、該当するブロックの電源を配線
するという手順でレイアウトしている。 【0004】以上のような従来の半導体集積回路のレイ
アウト方法について、図面を参照しながら以下に説明す
る。図5は従来の半導体集積回路のレイアウト方法によ
るレイアウトセルの電源幹線の配線例の説明図であり、
各ブロックからの電源配線をレイアウト時にネットを分
けないで配線するレイアウト方法の説明図である。 【0005】図5において、501と502はそれぞれ
互いに電源およびグランドネットの異なるセル配置領
域、508はセル配置領域502内に配置されたセルの
電源端子、509はセル配置領域502内に配置された
セルのグランド端子、510はセル配置領域501内に
配置されたセルの電源端子、511はセル配置領域50
1内に配置されたセルのグランド端子、503はセル配
置領域502用の電源幹線、504はセル配置領域50
2用のグランド幹線、505はセル配置領域501用の
グランド幹線、506はセル配置領域501用の電源幹
線、507は配線禁止領域、512は電源端子510と
電源幹線506を接続する配線、513はグランド端子
511とグランド幹線505を接続する配線、514は
電源端子508と電源幹線503を接続する配線、51
5はグランド端子509とグランド幹線504を接続す
る配線である。 【0006】上記のような配線をレイアウトするための
自動レイアウトツールを用いた従来のレイアウト方法に
より、セル配置領域501内に配置されたセルと、セル
配置領域502内に配置されたセルとに接続する各電源
及びグランドの配線を、各セル配置領域間で、それぞれ
互いに分離して配線する場合に、各電源端子510、5
08およびグランド端子511、509を、それぞれの
セル配置領域501、502に対応する側の電源幹線5
06、503およびグランド幹線505、504と分離
して配線するためには、図5(a)のように、セル配置
領域501側の各幹線506、505とセル配置領域5
02側の各幹線503、504との間に配線禁止領域5
07を設定して、各領域501、502毎に分離させ
て、電源端子510、508と電源幹線506、503
およびグランド端子511、509とグランド幹線50
5、504の配線を行う。 【0007】このように配線禁止領域507を設定する
のは、ツール上では電源およびグランドネットを分けて
いないが、レイアウト上で例えば電源を分離するため、
セル配置領域502内に配置されたセルの電源端子50
8からの電源幹線への配線として、電源幹線503と電
源幹線506との二つの電源幹線に二重配線されること
を防ぐためである。 【0008】その後、他の信号線の配線を行う前に配線
禁止領域507を削除することにより、電源端子51
0、508およびグランド端子511、509と電源幹
線506、503およびグランド幹線505、504と
の配線を、図5(b)のように、セル配置領域501、
502毎に分離した状態で得られるようにしている。そ
の後に、配線禁止領域507を削除した状態で、他の信
号線の配線を行う。 【0009】 【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路のレイアウト方法では、1チ
ップのレイアウトを行う場合の電源ネットの情報として
は電源を分離しておらず、電源端子508からは本来電
源幹線503へ配線されるべきところが、配線禁止領域
507を指定しないで電源配線工程107を実行してし
まうと、電源ネットとしては、電源端子510の配線先
と同一の電源幹線506へも配線されてしまうという問
題点がある。 【0010】また、電源幹線への電源配線実行時と他の
信号線の配線実行時とでは、それらの実行を区別するた
めに個別に配線禁止領域を設定しなければならず、この
配線禁止領域の個別設定がない場合には、ツール上電源
ネットを区別していないため、ある電源端子から誤って
所望の電源幹線以外の幹線に配線してしまう誤配線が起
きることもあり、そのような場合でも、配線の誤りを見
つけることが困難になるという問題点もある。 【0011】以上のような誤配線が生じた場合でも、そ
の誤りを見落とすことなく正確な配線を得るために、何
回もレイアウト処理の見直しが必要になってくる。その
ため、レイアウト作業での全工数が増大し、半導体集積
回路の開発期間が長くなり、コストアップにもつながる
という問題点を有していた。 【0012】本発明は、上記従来の問題点を解決するも
ので、複数の電源系統を有し電源分離された半導体集積
回路を設計する場合に、1回のレイアウト処理で誤配線
のない正確な電源ネット配線をレイアウトすることがで
き、複数回にわたるレイアウト処理の見直しを不要とし
て、レイアウト作業での全工数を少なく抑え、半導体集
積回路の開発期間を短縮することができる半導体集積回
路のレイアウト方法を提供する。 【0013】 【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路のレイアウト方法は、半導
体からなり複数の電源系統を有する回路ブロックを集積
化するための半導体集積回路のレイアウト方法であっ
て、回路中の回路セルの電源ネット定義用端子に付加さ
れている電源ネットからネット情報を抽出する電源ネッ
ト抽出工程と、レイアウトセルの電源端子に前記電源ネ
ット抽出工程で抽出されたネット情報に基づく電源ネッ
トを割当てる電源端子ネット割当工程と、前記電源端子
ネット割当工程で電源端子に電源ネットを割当てた当該
レイアウトセルにおいて入力端子のうち電源ネットに接
続している入力端子に当該電源ネットを割当てる入力端
子電源ネット割当工程と、同一の電源ネットに接続され
るレイアウトセルを配置する領域を指定するレイアウト
セル配置領域指定工程と、前記レイアウトセル配置領域
指定工程で指定領域を決定した当該レイアウトセルをそ
の配置領域内に配置するセル配置工程と、電源幹線を配
線する電源幹線配線工程と、前記セル配置工程で配置し
たレイアウトセルから前記電源幹線配線工程で配線した
電源幹線に配線する電源配線工程と、電源配線以外の配
線を配線する配線工程とからなり、前記複数の電源系統
に対して電源分離のレイアウトを生成する方法としたこ
とを特徴とする。 【0014】以上により、複数の電源系統を有する回路
中のセルに設けた電源ネット定義用端子に接続する電源
ネット名を電源ネット情報として定義し、回路中の各イ
ンスタンスに対応するレイアウトセルの電源端子に電源
ネット情報を付加し、その電源ネット情報に基づいてセ
ルの入力端子のうちで電源ネットに接続している端子と
して抽出されたものについては、該当するインスタンス
の電源もしくはグランド端子に付加されたものと同一の
ネット名を付加し、これら電源ネット名が同一のレイア
ウトセルの配置領域を指定して、そのレイアウトセル配
置領域にレイアウトセルを配置することにより、1回の
レイアウト処理で電源分離された電源ネットの配線をレ
イアウトすることができる。 【0015】 【発明の実施の形態】本発明の請求項1に記載の半導体
集積回路のレイアウト方法は、半導体からなり複数の電
源系統を有する回路ブロックを集積化するための半導体
集積回路のレイアウト方法であって、回路中の回路セル
の電源ネット定義用端子に付加されている電源ネットか
らネット情報を抽出する電源ネット抽出工程と、レイア
ウトセルの電源端子に前記電源ネット抽出工程で抽出さ
れたネット情報に基づく電源ネットを割当てる電源端子
ネット割当工程と、前記電源端子ネット割当工程で電源
端子に電源ネットを割当てた当該レイアウトセルにおい
て入力端子のうち電源ネットに接続している入力端子に
当該電源ネットを割当てる入力端子電源ネット割当工程
と、同一の電源ネットに接続されるレイアウトセルを配
置する領域を指定するレイアウトセル配置領域指定工程
と、前記レイアウトセル配置領域指定工程で指定領域を
決定した当該レイアウトセルをその配置領域内に配置す
るセル配置工程と、電源幹線を配線する電源幹線配線工
程と、前記セル配置工程で配置したレイアウトセルから
前記電源幹線配線工程で配線した電源幹線に配線する電
源配線工程と、電源配線以外の配線を配線する配線工程
とからなり、前記複数の電源系統に対して電源分離のレ
イアウトを生成する方法である。 【0016】この方法によると、複数の電源系統を有す
る回路中のセルに設けた電源ネット定義用端子に接続す
る電源ネット名を電源ネット情報として定義し、回路中
の各インスタンスに対応するレイアウトセルの電源端子
に電源ネット情報を付加し、その電源ネット情報に基づ
いてセルの入力端子のうちで電源ネットに接続している
端子として抽出されたものについては、該当するインス
タンスの電源もしくはグランド端子に付加されたものと
同一のネット名を付加し、これら電源ネット名が同一の
レイアウトセルの配置領域を指定して、そのレイアウト
セル配置領域にレイアウトセルを配置することにより、
1回のレイアウト処理で電源分離された電源ネットの配
線をレイアウトすることを可能とする。 【0017】以下、本発明の一実施の形態を示す半導体
集積回路のレイアウト方法について、図面を参照しなが
ら具体的に説明する。図1は本実施の形態の半導体集積
回路のレイアウト方法における処理手順を示すフローチ
ャートである。図1において、101は回路中の回路セ
ルの電源ネット定義用端子に付加されている電源ネット
からネット情報を抽出する電源ネット抽出工程、102
はレイアウトセルの電源端子に電源ネットを割当てる電
源端子ネット割当工程、103は工程102で電源端子
に電源ネットを割当てた当該レイアウトセルにおいて入
力端子のうち電源ネットに接続している入力端子に当該
電源ネットを割当てる入力端子電源ネット割当工程、1
04は同一の電源ネットに接続されるレイアウトセルを
配置する領域を指定するレイアウトセル配置領域指定工
程、105は工程104で指定領域を決定した当該レイ
アウトセルをその配置領域内に配置するセル配置工程、
106は電源幹線を配線する電源幹線配線工程、107
は工程105で配置したレイアウトセルから工程106
で配線した電源幹線に配線する電源配線工程、108は
電源配線以外の配線を配線する配線工程である。 【0018】以上のような半導体集積回路のレイアウト
方法について、その工程102〜103の詳細な動作過
程を、図2及び図3を用いて以下に説明する。図2は本
実施の形態の半導体集積回路のレイアウト方法による複
数の電源系統を有する半導体集積回路の一部であり、こ
の場合、半導体集積回路中の回路セルは電源ネット定義
用端子とグランドネット定義用端子を有するものであ
り、この場合1つの回路セルに対してネット定義端子が
複数存在しても構わない。 【0019】図2において、201および202は電源
ネット定義用端子に対応する電源ネット名VDD1およ
びグランドネット定義用端子に対応するグランドネット
名VSS1にそれぞれ接続する回路セル、203および
204は電源ネット定義用端子に対応する電源ネット名
VDD2およびグランドネット定義用端子に対応するグ
ランドネット名VSS2にそれぞれ接続する回路セル、
205は回路セル201の電源端子、206は回路セル
202の電源端子、207は回路セル203の電源端
子、208は回路セル204の電源端子、209は回路
セル201のグランド端子、210は回路セル202の
グランド端子、211は回路セル203のグランド端
子、212は回路セル204のグランド端子、213は
回路セル202の入力端子、214はグランドネットに
接続することを示す回路セルである。 【0020】また、図3は本実施の形態の半導体集積回
路のレイアウト方法による半導体集積回路に対応するレ
イアウトセルの一構成例の説明図であり、図2の回路セ
ル202と同一の機能を有するレイアウトセルの概略図
である。図3において、301は図2の回路セル202
と同一の機能を有するレイアウトセル、302はレイア
ウトセル301の電源端子、303はレイアウトセル3
01のグランド端子、304はレイアウトセル301の
信号を入力するための入力端子である。 【0021】工程101においては、図2の半導体集積
回路において、各回路セルの電源端子およびグランド端
子に接続するネット名を全て抽出し、それらのネット名
を各回路セル毎に対応させて割当てて保持しておく。 【0022】工程102においては、回路セル202に
対応するレイアウトセル301を回路セルに割当、レイ
アウトセル301の電源端子302及びグランド端子3
03に、工程101で保持された各回路セル毎の電源端
子およびグランド端子に割当られたネット名を割当る。 【0023】この場合、図2に示したように、回路セル
202に接続する電源ネット名はVDD1、グランドネ
ット名はVSS1であるので、レイアウトセル301の
電源端子302にはVDD1を、またレイアウトセル3
01のグランド端子303にはVSS1を割当る。 【0024】工程103では、回路セル202の入力端
子213はグランドネットに接続しているため、工程1
02で割当た回路セル202に対応するレイアウトセル
301のグランド端子303に割当たネットVSS1と
同じネットVSS1を、回路セル202に対応するレイ
アウトセル301の入力端子304に割当る。 【0025】次に、半導体集積回路のレイアウト方法に
ついて、その工程104〜107の詳細な動作過程を、
図4を用いて以下に説明する。図4は本実施の形態の半
導体集積回路のレイアウト方法によるレイアウトセルの
電源幹線の配線例の説明図であり、図4(a)は1チッ
プレイアウトセル内に指定された同一の電源ネットのセ
ルを配置する配置領域と電源幹線を配線の一例を簡略に
示す説明図である。 【0026】図4(a)において、401は複数の電源
系統を有する半導体集積回路のレイアウト、402はリ
ードフレームと半導体集積回路を接続するパッド、40
3から405はそれぞれ同一の電源ネットおよびグラン
ドネットを有するセルを配置するセル配置領域、406
から411は電源関係の幹線(電源幹線およびグランド
幹線)の配線である。 【0027】工程104においては、電源ネットVDD
1およびグランドネットVSS1が割当られたレイアウ
トセルを配置するためのレイアウトセル配置領域403
と、電源ネットVDD2およびグランドネットVSS2
が割当られたレイアウトセルを配置するためのレイアウ
トセル配置領域404を、1チップのレイアウトセル4
01上に指定する。レイアウトセル配置領域405は、
電源ネットがVDD1及びVDD2以外、グランドネッ
トがVSS1及びVSS2以外のレイアウトセルが配置
される領域である。 【0028】工程105においては、工程104で指定
したレイアウトセル配置領域にレイアウトセルを配置
し、工程106で電源ネットVDD1の電源幹線40
8、グランドネットVSS1のグランド幹線409をレ
イアウトセル配置領域403の周りに、電源ネットVD
D2の電源幹線406、グランドネットVSS2のグラ
ンド幹線407をレイアウトセル配置領域404の周り
に配線し、工程107で電源、グランドの各幹線と電
源、グランドのネット名を割当られたレイアウトセルの
端子との配線を行う。 【0029】図4(b)は図4(a)の領域412部分
を拡大した図である。図4(b)において、413はセ
ル配置領域403内に配置されたセルが有する電源端子
の一つであり、414はセル配置領域403内に配置さ
れたセルが有するグランド端子の一つであり、415は
セル配置領域404内に配置されたセルが有する電源端
子の一つであり、416はセル配置領域404内に配置
されたセルが有するグランド端子の一つである。 【0030】また、417は電源端子413と電源幹線
408とを接続する配線、418はグランド端子414
とグランド幹線409とを接続する配線、419は電源
端子415と電源幹線406とを接続する配線、420
はグランド端子416とグランド幹線407とを接続す
る配線である。 【0031】レイアウトセル配置領域404内に配置さ
れているセルの電源端子415は、工程102で電源ネ
ットVDD2に割当られているので、隣接するVDD2
の電源幹線406と接続し、グランド端子416は、工
程102でグランドネットVSS2に割当られているの
で、隣接するVSS2のグランド幹線407とそれぞれ
接続する。 【0032】同様に、レイアウトセル配置領域403内
に配置されているセルの電源端子413は、工程102
で電源ネットVDD1に割当られているので、隣接する
VDD1の電源幹線408と接続し、グランド端子41
4は、工程102でグランドネットVSS1に割当られ
ているので、隣接するVSS1のグランドの幹線409
とそれぞれ接続する。 【0033】同様な処理を全ての電源端子およびグラン
ド端子に行うことにより、電源端子およびグランド端子
と電源幹線及びグランド幹線との接続が可能となる。ま
たレイアウトセルの端子が通常の入力端子である場合
も、同様に隣接する同一ネットの幹線に配線することが
可能で、幹線に接続されたレイアウトセル内に予め用意
されたセル内の電源幹線との接続を行っても同様な効果
が得られる。 【0034】このようにして電源配線工程107の終了
後、工程108において、電源およびグランド以外の信
号線の配線を行う。以上のように本実施の形態によれ
ば、半導体集積回路のレイアウト方法は、まずレイアウ
トを生成する回路中の回路セルのダミーの電源およびグ
ランド端子に対してそのセルに接続する電源およびグラ
ンドネット名を付加し、その回路内存在する電源ネット
名を抽出するとともに、対応するレイアウトセルの電
源、グランド端子にネット名を付加することと、プルア
ッププルダウンされているレイアウトセルの入力端子に
対して同一レイアウトセル内の電源端子またはグランド
端子に割当たものと同じ電源またはグランドネットを割
当て、レイアウトセル配置前に同一電源毎にレイアウト
セル配置領域を指定することにより、電源幹線へのレイ
アウトセルの電源端子からの接続も予めレイアウトセル
の電源端子に電源のネット名を割当ているため1度の結
線処理で配線することが可能となり、開発期間の短縮と
いう効果を奏する。 【0035】さらに、回路中の回路セルで入力端子がプ
ルアップまたはプルダウンされたセルに対応する前記レ
イアウトセルの入力端子と電源幹線との配線の処理を配
線工程108で配線処理を行っても同様の効果が得られ
る。 【0036】 【発明の効果】以上のように本発明によれば、複数の電
源系統を有する回路中のセルに設けた電源ネット定義用
端子に接続する電源ネット名を電源ネット情報として定
義し、回路中の各インスタンスに対応するレイアウトセ
ルの電源端子に電源ネット情報を付加し、その電源ネッ
ト情報に基づいてセルの入力端子のうちで電源ネットに
接続している端子として抽出されたものについては、該
当するインスタンスの電源もしくはグランド端子に付加
されたものと同一のネット名を付加し、これら電源ネッ
ト名が同一のレイアウトセルの配置領域を指定して、そ
のレイアウトセル配置領域にレイアウトセルを配置する
ことにより、1回のレイアウト処理で電源分離された電
源ネットの配線をレイアウトすることができる。 【0037】そのため、複数の電源系統を有し電源分離
された半導体集積回路を設計する場合に、1回のレイア
ウト処理で誤配線のない正確な電源ネット配線をレイア
ウトすることができ、複数回にわたるレイアウト処理の
見直しを不要として、レイアウト作業での全工数を少な
く抑え、半導体集積回路の開発期間を短縮することがで
きる。
からなる各種機能ブロックを集積してチップ化する場合
に、それら各種機能ブロックおよび電源系統をチップ基
板上に配置するための半導体集積回路のレイアウト方法
に関するものである。 【0002】 【従来の技術】従来から、複数の半導体素子からなる各
種機能ブロックを集積してチップ化する場合には、それ
ら各種機能ブロックおよび電源系統をチップ基板上に配
置するための半導体集積回路のレイアウト方法として、
複数の電源系統を有する回路については、1チップレイ
アウト生成時に電源及びグランドのネット名は分けない
で、実際の配線を分けてレイアウト的に電源を分離する
というレイアウト方法が用いられている。 【0003】このレイアウト方法では、上記のように各
機能ブロック毎に電源およびグランドの配線を分離しな
ければならないため、各種機能ブロックおよび電源系統
を配置する際に、電源幹線を全て手配線で配線して各系
統毎に配線禁止領域を設け他のブロックの電源端子から
の配線を禁止してから、該当するブロックの電源を配線
するという手順でレイアウトしている。 【0004】以上のような従来の半導体集積回路のレイ
アウト方法について、図面を参照しながら以下に説明す
る。図5は従来の半導体集積回路のレイアウト方法によ
るレイアウトセルの電源幹線の配線例の説明図であり、
各ブロックからの電源配線をレイアウト時にネットを分
けないで配線するレイアウト方法の説明図である。 【0005】図5において、501と502はそれぞれ
互いに電源およびグランドネットの異なるセル配置領
域、508はセル配置領域502内に配置されたセルの
電源端子、509はセル配置領域502内に配置された
セルのグランド端子、510はセル配置領域501内に
配置されたセルの電源端子、511はセル配置領域50
1内に配置されたセルのグランド端子、503はセル配
置領域502用の電源幹線、504はセル配置領域50
2用のグランド幹線、505はセル配置領域501用の
グランド幹線、506はセル配置領域501用の電源幹
線、507は配線禁止領域、512は電源端子510と
電源幹線506を接続する配線、513はグランド端子
511とグランド幹線505を接続する配線、514は
電源端子508と電源幹線503を接続する配線、51
5はグランド端子509とグランド幹線504を接続す
る配線である。 【0006】上記のような配線をレイアウトするための
自動レイアウトツールを用いた従来のレイアウト方法に
より、セル配置領域501内に配置されたセルと、セル
配置領域502内に配置されたセルとに接続する各電源
及びグランドの配線を、各セル配置領域間で、それぞれ
互いに分離して配線する場合に、各電源端子510、5
08およびグランド端子511、509を、それぞれの
セル配置領域501、502に対応する側の電源幹線5
06、503およびグランド幹線505、504と分離
して配線するためには、図5(a)のように、セル配置
領域501側の各幹線506、505とセル配置領域5
02側の各幹線503、504との間に配線禁止領域5
07を設定して、各領域501、502毎に分離させ
て、電源端子510、508と電源幹線506、503
およびグランド端子511、509とグランド幹線50
5、504の配線を行う。 【0007】このように配線禁止領域507を設定する
のは、ツール上では電源およびグランドネットを分けて
いないが、レイアウト上で例えば電源を分離するため、
セル配置領域502内に配置されたセルの電源端子50
8からの電源幹線への配線として、電源幹線503と電
源幹線506との二つの電源幹線に二重配線されること
を防ぐためである。 【0008】その後、他の信号線の配線を行う前に配線
禁止領域507を削除することにより、電源端子51
0、508およびグランド端子511、509と電源幹
線506、503およびグランド幹線505、504と
の配線を、図5(b)のように、セル配置領域501、
502毎に分離した状態で得られるようにしている。そ
の後に、配線禁止領域507を削除した状態で、他の信
号線の配線を行う。 【0009】 【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路のレイアウト方法では、1チ
ップのレイアウトを行う場合の電源ネットの情報として
は電源を分離しておらず、電源端子508からは本来電
源幹線503へ配線されるべきところが、配線禁止領域
507を指定しないで電源配線工程107を実行してし
まうと、電源ネットとしては、電源端子510の配線先
と同一の電源幹線506へも配線されてしまうという問
題点がある。 【0010】また、電源幹線への電源配線実行時と他の
信号線の配線実行時とでは、それらの実行を区別するた
めに個別に配線禁止領域を設定しなければならず、この
配線禁止領域の個別設定がない場合には、ツール上電源
ネットを区別していないため、ある電源端子から誤って
所望の電源幹線以外の幹線に配線してしまう誤配線が起
きることもあり、そのような場合でも、配線の誤りを見
つけることが困難になるという問題点もある。 【0011】以上のような誤配線が生じた場合でも、そ
の誤りを見落とすことなく正確な配線を得るために、何
回もレイアウト処理の見直しが必要になってくる。その
ため、レイアウト作業での全工数が増大し、半導体集積
回路の開発期間が長くなり、コストアップにもつながる
という問題点を有していた。 【0012】本発明は、上記従来の問題点を解決するも
ので、複数の電源系統を有し電源分離された半導体集積
回路を設計する場合に、1回のレイアウト処理で誤配線
のない正確な電源ネット配線をレイアウトすることがで
き、複数回にわたるレイアウト処理の見直しを不要とし
て、レイアウト作業での全工数を少なく抑え、半導体集
積回路の開発期間を短縮することができる半導体集積回
路のレイアウト方法を提供する。 【0013】 【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路のレイアウト方法は、半導
体からなり複数の電源系統を有する回路ブロックを集積
化するための半導体集積回路のレイアウト方法であっ
て、回路中の回路セルの電源ネット定義用端子に付加さ
れている電源ネットからネット情報を抽出する電源ネッ
ト抽出工程と、レイアウトセルの電源端子に前記電源ネ
ット抽出工程で抽出されたネット情報に基づく電源ネッ
トを割当てる電源端子ネット割当工程と、前記電源端子
ネット割当工程で電源端子に電源ネットを割当てた当該
レイアウトセルにおいて入力端子のうち電源ネットに接
続している入力端子に当該電源ネットを割当てる入力端
子電源ネット割当工程と、同一の電源ネットに接続され
るレイアウトセルを配置する領域を指定するレイアウト
セル配置領域指定工程と、前記レイアウトセル配置領域
指定工程で指定領域を決定した当該レイアウトセルをそ
の配置領域内に配置するセル配置工程と、電源幹線を配
線する電源幹線配線工程と、前記セル配置工程で配置し
たレイアウトセルから前記電源幹線配線工程で配線した
電源幹線に配線する電源配線工程と、電源配線以外の配
線を配線する配線工程とからなり、前記複数の電源系統
に対して電源分離のレイアウトを生成する方法としたこ
とを特徴とする。 【0014】以上により、複数の電源系統を有する回路
中のセルに設けた電源ネット定義用端子に接続する電源
ネット名を電源ネット情報として定義し、回路中の各イ
ンスタンスに対応するレイアウトセルの電源端子に電源
ネット情報を付加し、その電源ネット情報に基づいてセ
ルの入力端子のうちで電源ネットに接続している端子と
して抽出されたものについては、該当するインスタンス
の電源もしくはグランド端子に付加されたものと同一の
ネット名を付加し、これら電源ネット名が同一のレイア
ウトセルの配置領域を指定して、そのレイアウトセル配
置領域にレイアウトセルを配置することにより、1回の
レイアウト処理で電源分離された電源ネットの配線をレ
イアウトすることができる。 【0015】 【発明の実施の形態】本発明の請求項1に記載の半導体
集積回路のレイアウト方法は、半導体からなり複数の電
源系統を有する回路ブロックを集積化するための半導体
集積回路のレイアウト方法であって、回路中の回路セル
の電源ネット定義用端子に付加されている電源ネットか
らネット情報を抽出する電源ネット抽出工程と、レイア
ウトセルの電源端子に前記電源ネット抽出工程で抽出さ
れたネット情報に基づく電源ネットを割当てる電源端子
ネット割当工程と、前記電源端子ネット割当工程で電源
端子に電源ネットを割当てた当該レイアウトセルにおい
て入力端子のうち電源ネットに接続している入力端子に
当該電源ネットを割当てる入力端子電源ネット割当工程
と、同一の電源ネットに接続されるレイアウトセルを配
置する領域を指定するレイアウトセル配置領域指定工程
と、前記レイアウトセル配置領域指定工程で指定領域を
決定した当該レイアウトセルをその配置領域内に配置す
るセル配置工程と、電源幹線を配線する電源幹線配線工
程と、前記セル配置工程で配置したレイアウトセルから
前記電源幹線配線工程で配線した電源幹線に配線する電
源配線工程と、電源配線以外の配線を配線する配線工程
とからなり、前記複数の電源系統に対して電源分離のレ
イアウトを生成する方法である。 【0016】この方法によると、複数の電源系統を有す
る回路中のセルに設けた電源ネット定義用端子に接続す
る電源ネット名を電源ネット情報として定義し、回路中
の各インスタンスに対応するレイアウトセルの電源端子
に電源ネット情報を付加し、その電源ネット情報に基づ
いてセルの入力端子のうちで電源ネットに接続している
端子として抽出されたものについては、該当するインス
タンスの電源もしくはグランド端子に付加されたものと
同一のネット名を付加し、これら電源ネット名が同一の
レイアウトセルの配置領域を指定して、そのレイアウト
セル配置領域にレイアウトセルを配置することにより、
1回のレイアウト処理で電源分離された電源ネットの配
線をレイアウトすることを可能とする。 【0017】以下、本発明の一実施の形態を示す半導体
集積回路のレイアウト方法について、図面を参照しなが
ら具体的に説明する。図1は本実施の形態の半導体集積
回路のレイアウト方法における処理手順を示すフローチ
ャートである。図1において、101は回路中の回路セ
ルの電源ネット定義用端子に付加されている電源ネット
からネット情報を抽出する電源ネット抽出工程、102
はレイアウトセルの電源端子に電源ネットを割当てる電
源端子ネット割当工程、103は工程102で電源端子
に電源ネットを割当てた当該レイアウトセルにおいて入
力端子のうち電源ネットに接続している入力端子に当該
電源ネットを割当てる入力端子電源ネット割当工程、1
04は同一の電源ネットに接続されるレイアウトセルを
配置する領域を指定するレイアウトセル配置領域指定工
程、105は工程104で指定領域を決定した当該レイ
アウトセルをその配置領域内に配置するセル配置工程、
106は電源幹線を配線する電源幹線配線工程、107
は工程105で配置したレイアウトセルから工程106
で配線した電源幹線に配線する電源配線工程、108は
電源配線以外の配線を配線する配線工程である。 【0018】以上のような半導体集積回路のレイアウト
方法について、その工程102〜103の詳細な動作過
程を、図2及び図3を用いて以下に説明する。図2は本
実施の形態の半導体集積回路のレイアウト方法による複
数の電源系統を有する半導体集積回路の一部であり、こ
の場合、半導体集積回路中の回路セルは電源ネット定義
用端子とグランドネット定義用端子を有するものであ
り、この場合1つの回路セルに対してネット定義端子が
複数存在しても構わない。 【0019】図2において、201および202は電源
ネット定義用端子に対応する電源ネット名VDD1およ
びグランドネット定義用端子に対応するグランドネット
名VSS1にそれぞれ接続する回路セル、203および
204は電源ネット定義用端子に対応する電源ネット名
VDD2およびグランドネット定義用端子に対応するグ
ランドネット名VSS2にそれぞれ接続する回路セル、
205は回路セル201の電源端子、206は回路セル
202の電源端子、207は回路セル203の電源端
子、208は回路セル204の電源端子、209は回路
セル201のグランド端子、210は回路セル202の
グランド端子、211は回路セル203のグランド端
子、212は回路セル204のグランド端子、213は
回路セル202の入力端子、214はグランドネットに
接続することを示す回路セルである。 【0020】また、図3は本実施の形態の半導体集積回
路のレイアウト方法による半導体集積回路に対応するレ
イアウトセルの一構成例の説明図であり、図2の回路セ
ル202と同一の機能を有するレイアウトセルの概略図
である。図3において、301は図2の回路セル202
と同一の機能を有するレイアウトセル、302はレイア
ウトセル301の電源端子、303はレイアウトセル3
01のグランド端子、304はレイアウトセル301の
信号を入力するための入力端子である。 【0021】工程101においては、図2の半導体集積
回路において、各回路セルの電源端子およびグランド端
子に接続するネット名を全て抽出し、それらのネット名
を各回路セル毎に対応させて割当てて保持しておく。 【0022】工程102においては、回路セル202に
対応するレイアウトセル301を回路セルに割当、レイ
アウトセル301の電源端子302及びグランド端子3
03に、工程101で保持された各回路セル毎の電源端
子およびグランド端子に割当られたネット名を割当る。 【0023】この場合、図2に示したように、回路セル
202に接続する電源ネット名はVDD1、グランドネ
ット名はVSS1であるので、レイアウトセル301の
電源端子302にはVDD1を、またレイアウトセル3
01のグランド端子303にはVSS1を割当る。 【0024】工程103では、回路セル202の入力端
子213はグランドネットに接続しているため、工程1
02で割当た回路セル202に対応するレイアウトセル
301のグランド端子303に割当たネットVSS1と
同じネットVSS1を、回路セル202に対応するレイ
アウトセル301の入力端子304に割当る。 【0025】次に、半導体集積回路のレイアウト方法に
ついて、その工程104〜107の詳細な動作過程を、
図4を用いて以下に説明する。図4は本実施の形態の半
導体集積回路のレイアウト方法によるレイアウトセルの
電源幹線の配線例の説明図であり、図4(a)は1チッ
プレイアウトセル内に指定された同一の電源ネットのセ
ルを配置する配置領域と電源幹線を配線の一例を簡略に
示す説明図である。 【0026】図4(a)において、401は複数の電源
系統を有する半導体集積回路のレイアウト、402はリ
ードフレームと半導体集積回路を接続するパッド、40
3から405はそれぞれ同一の電源ネットおよびグラン
ドネットを有するセルを配置するセル配置領域、406
から411は電源関係の幹線(電源幹線およびグランド
幹線)の配線である。 【0027】工程104においては、電源ネットVDD
1およびグランドネットVSS1が割当られたレイアウ
トセルを配置するためのレイアウトセル配置領域403
と、電源ネットVDD2およびグランドネットVSS2
が割当られたレイアウトセルを配置するためのレイアウ
トセル配置領域404を、1チップのレイアウトセル4
01上に指定する。レイアウトセル配置領域405は、
電源ネットがVDD1及びVDD2以外、グランドネッ
トがVSS1及びVSS2以外のレイアウトセルが配置
される領域である。 【0028】工程105においては、工程104で指定
したレイアウトセル配置領域にレイアウトセルを配置
し、工程106で電源ネットVDD1の電源幹線40
8、グランドネットVSS1のグランド幹線409をレ
イアウトセル配置領域403の周りに、電源ネットVD
D2の電源幹線406、グランドネットVSS2のグラ
ンド幹線407をレイアウトセル配置領域404の周り
に配線し、工程107で電源、グランドの各幹線と電
源、グランドのネット名を割当られたレイアウトセルの
端子との配線を行う。 【0029】図4(b)は図4(a)の領域412部分
を拡大した図である。図4(b)において、413はセ
ル配置領域403内に配置されたセルが有する電源端子
の一つであり、414はセル配置領域403内に配置さ
れたセルが有するグランド端子の一つであり、415は
セル配置領域404内に配置されたセルが有する電源端
子の一つであり、416はセル配置領域404内に配置
されたセルが有するグランド端子の一つである。 【0030】また、417は電源端子413と電源幹線
408とを接続する配線、418はグランド端子414
とグランド幹線409とを接続する配線、419は電源
端子415と電源幹線406とを接続する配線、420
はグランド端子416とグランド幹線407とを接続す
る配線である。 【0031】レイアウトセル配置領域404内に配置さ
れているセルの電源端子415は、工程102で電源ネ
ットVDD2に割当られているので、隣接するVDD2
の電源幹線406と接続し、グランド端子416は、工
程102でグランドネットVSS2に割当られているの
で、隣接するVSS2のグランド幹線407とそれぞれ
接続する。 【0032】同様に、レイアウトセル配置領域403内
に配置されているセルの電源端子413は、工程102
で電源ネットVDD1に割当られているので、隣接する
VDD1の電源幹線408と接続し、グランド端子41
4は、工程102でグランドネットVSS1に割当られ
ているので、隣接するVSS1のグランドの幹線409
とそれぞれ接続する。 【0033】同様な処理を全ての電源端子およびグラン
ド端子に行うことにより、電源端子およびグランド端子
と電源幹線及びグランド幹線との接続が可能となる。ま
たレイアウトセルの端子が通常の入力端子である場合
も、同様に隣接する同一ネットの幹線に配線することが
可能で、幹線に接続されたレイアウトセル内に予め用意
されたセル内の電源幹線との接続を行っても同様な効果
が得られる。 【0034】このようにして電源配線工程107の終了
後、工程108において、電源およびグランド以外の信
号線の配線を行う。以上のように本実施の形態によれ
ば、半導体集積回路のレイアウト方法は、まずレイアウ
トを生成する回路中の回路セルのダミーの電源およびグ
ランド端子に対してそのセルに接続する電源およびグラ
ンドネット名を付加し、その回路内存在する電源ネット
名を抽出するとともに、対応するレイアウトセルの電
源、グランド端子にネット名を付加することと、プルア
ッププルダウンされているレイアウトセルの入力端子に
対して同一レイアウトセル内の電源端子またはグランド
端子に割当たものと同じ電源またはグランドネットを割
当て、レイアウトセル配置前に同一電源毎にレイアウト
セル配置領域を指定することにより、電源幹線へのレイ
アウトセルの電源端子からの接続も予めレイアウトセル
の電源端子に電源のネット名を割当ているため1度の結
線処理で配線することが可能となり、開発期間の短縮と
いう効果を奏する。 【0035】さらに、回路中の回路セルで入力端子がプ
ルアップまたはプルダウンされたセルに対応する前記レ
イアウトセルの入力端子と電源幹線との配線の処理を配
線工程108で配線処理を行っても同様の効果が得られ
る。 【0036】 【発明の効果】以上のように本発明によれば、複数の電
源系統を有する回路中のセルに設けた電源ネット定義用
端子に接続する電源ネット名を電源ネット情報として定
義し、回路中の各インスタンスに対応するレイアウトセ
ルの電源端子に電源ネット情報を付加し、その電源ネッ
ト情報に基づいてセルの入力端子のうちで電源ネットに
接続している端子として抽出されたものについては、該
当するインスタンスの電源もしくはグランド端子に付加
されたものと同一のネット名を付加し、これら電源ネッ
ト名が同一のレイアウトセルの配置領域を指定して、そ
のレイアウトセル配置領域にレイアウトセルを配置する
ことにより、1回のレイアウト処理で電源分離された電
源ネットの配線をレイアウトすることができる。 【0037】そのため、複数の電源系統を有し電源分離
された半導体集積回路を設計する場合に、1回のレイア
ウト処理で誤配線のない正確な電源ネット配線をレイア
ウトすることができ、複数回にわたるレイアウト処理の
見直しを不要として、レイアウト作業での全工数を少な
く抑え、半導体集積回路の開発期間を短縮することがで
きる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体集積回路のレイア
ウト方法における処理手順を示すフローチャート 【図2】同実施の形態の半導体集積回路のレイアウト方
法による複数の電源系統を有する半導体集積回路の一構
成例の説明図 【図3】同実施の形態の半導体集積回路のレイアウト方
法による半導体集積回路に対応するレイアウトセルの一
構成例の説明図 【図4】同実施の形態の半導体集積回路のレイアウト方
法によるレイアウトセルの電源幹線の配線例の説明図 【図5】従来の半導体集積回路のレイアウト方法による
レイアウトセルの電源幹線の配線例の説明図 【符号の説明】 101 電源ネット抽出工程 102 電源端子ネット割当工程 103 入力端子電源ネット割当工程 104 レイアウトセル配置領域指定工程 105 セル配置工程 106 電源幹線配線工程 107 電源配線工程 108 配線工程
ウト方法における処理手順を示すフローチャート 【図2】同実施の形態の半導体集積回路のレイアウト方
法による複数の電源系統を有する半導体集積回路の一構
成例の説明図 【図3】同実施の形態の半導体集積回路のレイアウト方
法による半導体集積回路に対応するレイアウトセルの一
構成例の説明図 【図4】同実施の形態の半導体集積回路のレイアウト方
法によるレイアウトセルの電源幹線の配線例の説明図 【図5】従来の半導体集積回路のレイアウト方法による
レイアウトセルの電源幹線の配線例の説明図 【符号の説明】 101 電源ネット抽出工程 102 電源端子ネット割当工程 103 入力端子電源ネット割当工程 104 レイアウトセル配置領域指定工程 105 セル配置工程 106 電源幹線配線工程 107 電源配線工程 108 配線工程
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5B046 AA08 BA06
5F038 CD02 EZ09 EZ20
5F064 EE20 EE52 EE56 HH06
Claims (1)
- 【特許請求の範囲】 【請求項1】 半導体からなり複数の電源系統を有する
回路ブロックを集積化するための半導体集積回路のレイ
アウト方法であって、回路中の回路セルの電源ネット定
義用端子に付加されている電源ネットからネット情報を
抽出する電源ネット抽出工程と、レイアウトセルの電源
端子に前記電源ネット抽出工程で抽出されたネット情報
に基づく電源ネットを割当てる電源端子ネット割当工程
と、前記電源端子ネット割当工程で電源端子に電源ネッ
トを割当てた当該レイアウトセルにおいて入力端子のう
ち電源ネットに接続している入力端子に当該電源ネット
を割当てる入力端子電源ネット割当工程と、同一の電源
ネットに接続されるレイアウトセルを配置する領域を指
定するレイアウトセル配置領域指定工程と、前記レイア
ウトセル配置領域指定工程で指定領域を決定した当該レ
イアウトセルをその配置領域内に配置するセル配置工程
と、電源幹線を配線する電源幹線配線工程と、前記セル
配置工程で配置したレイアウトセルから前記電源幹線配
線工程で配線した電源幹線に配線する電源配線工程と、
電源配線以外の配線を配線する配線工程とからなり、前
記複数の電源系統に対して電源分離のレイアウトを生成
することを特徴とする半導体集積回路のレイアウト方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001265170A JP2003078011A (ja) | 2001-09-03 | 2001-09-03 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001265170A JP2003078011A (ja) | 2001-09-03 | 2001-09-03 | 半導体集積回路のレイアウト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003078011A true JP2003078011A (ja) | 2003-03-14 |
Family
ID=19091675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001265170A Pending JP2003078011A (ja) | 2001-09-03 | 2001-09-03 | 半導体集積回路のレイアウト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003078011A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
-
2001
- 2001-09-03 JP JP2001265170A patent/JP2003078011A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
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