JP3239870B2 - データ誤り訂正システム - Google Patents
データ誤り訂正システムInfo
- Publication number
- JP3239870B2 JP3239870B2 JP37450398A JP37450398A JP3239870B2 JP 3239870 B2 JP3239870 B2 JP 3239870B2 JP 37450398 A JP37450398 A JP 37450398A JP 37450398 A JP37450398 A JP 37450398A JP 3239870 B2 JP3239870 B2 JP 3239870B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- error correction
- path
- decoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4115—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors list output Viterbi decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2933—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using a block and a convolutional code
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、圧縮された画像
デ−タなどのデータを送信する衛星通信や深宇宙通信の
分野において、デ−タを誤り訂正符号化し、伝送路で生
じたビット誤りをできるだけ訂正して、伝送路の回線品
質を向上させるデータ誤り訂正システムに関する。
デ−タなどのデータを送信する衛星通信や深宇宙通信の
分野において、デ−タを誤り訂正符号化し、伝送路で生
じたビット誤りをできるだけ訂正して、伝送路の回線品
質を向上させるデータ誤り訂正システムに関する。
【０００２】
【従来の技術】デジタル伝送におけるデータの誤り訂正
法として、ビタビ復号法（Ｇ．Ｄ．Ｆｏｒｎｅｙ．Ｊ
ｒ．，”Ｔｈｅ Ｖｉｔｅｒｂｉａｌｇｏｒｉｔｈｍ”
Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ，ｖｏｌ．６
１．ｐｐ２６８−２７８．Ｍａｒ．１９７３）がある。
また、誤り訂正能力を向上させるために、畳み込み符号
に、別な符号を組合わせる連接符号が、Ｇ．Ｄ．Ｆｏｒ
ｎｅｙ．Ｊｒ．によって提案されている。さらに、いろ
いろな分野で使用されているのが、ブロック符号器とリ
−ドソロモン符号器とを組み合わせて得られるリ−ドソ
ロモン符号と畳み込み符号による連接符号がある。一
方、符号化されたデータの復号は、ビタビアルゴリズム
にもとづいて行われ、さらに復号を行った、ビタビ復号
デ−タにリ−ドソロモン復号を実行している。
法として、ビタビ復号法（Ｇ．Ｄ．Ｆｏｒｎｅｙ．Ｊ
ｒ．，”Ｔｈｅ Ｖｉｔｅｒｂｉａｌｇｏｒｉｔｈｍ”
Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ，ｖｏｌ．６
１．ｐｐ２６８−２７８．Ｍａｒ．１９７３）がある。
また、誤り訂正能力を向上させるために、畳み込み符号
に、別な符号を組合わせる連接符号が、Ｇ．Ｄ．Ｆｏｒ
ｎｅｙ．Ｊｒ．によって提案されている。さらに、いろ
いろな分野で使用されているのが、ブロック符号器とリ
−ドソロモン符号器とを組み合わせて得られるリ−ドソ
ロモン符号と畳み込み符号による連接符号がある。一
方、符号化されたデータの復号は、ビタビアルゴリズム
にもとづいて行われ、さらに復号を行った、ビタビ復号
デ−タにリ−ドソロモン復号を実行している。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来のデータの誤り訂正法にあっては、ビタビ復号器と
リ−ドソロモン復号器がそれぞれ独自に誤り訂正を実行
しているので、各々の復号器毎の訂正能力しか期待でき
ず、十分な誤り訂正効果および伝送路の回線品質の向上
を図ることができないという課題があった。
従来のデータの誤り訂正法にあっては、ビタビ復号器と
リ−ドソロモン復号器がそれぞれ独自に誤り訂正を実行
しているので、各々の復号器毎の訂正能力しか期待でき
ず、十分な誤り訂正効果および伝送路の回線品質の向上
を図ることができないという課題があった。
【０００４】この発明は前記課題を解決するものであ
り、データの誤り訂正処理を繰り返し実行可能にして、
伝送路で生じたビット誤りを十分に訂正し、回線品質を
向上できるデータ誤り訂正システムを得ることを目的と
する。
り、データの誤り訂正処理を繰り返し実行可能にして、
伝送路で生じたビット誤りを十分に訂正し、回線品質を
向上できるデータ誤り訂正システムを得ることを目的と
する。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明にかかるデータ誤り訂正システム
は、ブロック符号器および畳み込み符号器で符号化され
たデータを受信するバッファと、該バッファから出力さ
れる指定のデータを受けて、これをビタビアルゴリズム
に従って復号するビタビ復号器と、該ビタビ復号器から
ブロック符号長分のデータを受けると復号を開始し、誤
り訂正が可能な場合に誤り訂正を実行して、結果を出力
するブロック復号器と、前記誤り訂正が不可能な場合
に、前記ブロック復号器が出力する誤り検出信号にもと
づいて、誤り訂正が不可能となったブロック符号長分の
データの前記ブロック復号器による復号を実行させるよ
うに、前記ビタビ復号器による再復号化の実行を制御す
る制御回路とを備え、前記ビタビ復号器が、前記バッフ
ァから出力されるシンボル毎のデータを受信した時に、
送信可能な各々のシンボルが送信されたとした場合の確
からしさを求めるブランチメトリック生成器と、生き残
りパスの累積メトリックが格納されているパスメトリッ
クレジスタと、該パスメトリックレジスタの出力と前記
ブランチメトリック生成器の出力とを、シンボル時刻毎
にトレリス線図に従って加算，比較，選択し、比較して
選択したｎ状態のパスメトリック値とｎ状態の選択情報
とを出力する加算比較選択回路と、該加算比較選択回路
の出力であるｎ状態のパスメトリックの値の中から最大
のパスメトリックを持つ状態番号を求める最尤パス状態
番号順序検出器と、前記シンボル時刻毎に前記加算比較
選択回路の出力であるｎ状態の選択情報をメモリに格納
するパスメモリと、符号化されたデータがｋビット毎に
区切られ、各ｋビットにｕビットの冗長ビットが付加さ
れた場合において、（ｕ＋ｋ）シンボル時刻毎に、最尤
パス状態番号順序検出器の出力の状態番号から所定シン
ボル時刻分パスメモリを過去に向かってたどっていき、
最後に到着したビットから（ｕ＋ｋ）ビットを復号デー
タとして出力するトレースバック回路と、前記制御回路
からの制御信号を受けて、再復号化を実行させる復号化
制御回路とを有することを特徴とする。
め、請求項１の発明にかかるデータ誤り訂正システム
は、ブロック符号器および畳み込み符号器で符号化され
たデータを受信するバッファと、該バッファから出力さ
れる指定のデータを受けて、これをビタビアルゴリズム
に従って復号するビタビ復号器と、該ビタビ復号器から
ブロック符号長分のデータを受けると復号を開始し、誤
り訂正が可能な場合に誤り訂正を実行して、結果を出力
するブロック復号器と、前記誤り訂正が不可能な場合
に、前記ブロック復号器が出力する誤り検出信号にもと
づいて、誤り訂正が不可能となったブロック符号長分の
データの前記ブロック復号器による復号を実行させるよ
うに、前記ビタビ復号器による再復号化の実行を制御す
る制御回路とを備え、前記ビタビ復号器が、前記バッフ
ァから出力されるシンボル毎のデータを受信した時に、
送信可能な各々のシンボルが送信されたとした場合の確
からしさを求めるブランチメトリック生成器と、生き残
りパスの累積メトリックが格納されているパスメトリッ
クレジスタと、該パスメトリックレジスタの出力と前記
ブランチメトリック生成器の出力とを、シンボル時刻毎
にトレリス線図に従って加算，比較，選択し、比較して
選択したｎ状態のパスメトリック値とｎ状態の選択情報
とを出力する加算比較選択回路と、該加算比較選択回路
の出力であるｎ状態のパスメトリックの値の中から最大
のパスメトリックを持つ状態番号を求める最尤パス状態
番号順序検出器と、前記シンボル時刻毎に前記加算比較
選択回路の出力であるｎ状態の選択情報をメモリに格納
するパスメモリと、符号化されたデータがｋビット毎に
区切られ、各ｋビットにｕビットの冗長ビットが付加さ
れた場合において、（ｕ＋ｋ）シンボル時刻毎に、最尤
パス状態番号順序検出器の出力の状態番号から所定シン
ボル時刻分パスメモリを過去に向かってたどっていき、
最後に到着したビットから（ｕ＋ｋ）ビットを復号デー
タとして出力するトレースバック回路と、前記制御回路
からの制御信号を受けて、再復号化を実行させる復号化
制御回路とを有することを特徴とする。
【０００６】また、請求項２の発明にかかるデータ誤り
訂正システムは、再度の前記誤り訂正が不可能な場合
に、誤り訂正が可能になるまで、前記誤り検出信号によ
るビタビ復号器およびブロック復号器による復号を繰り
返し実行させるようにしたものである。
訂正システムは、再度の前記誤り訂正が不可能な場合
に、誤り訂正が可能になるまで、前記誤り検出信号によ
るビタビ復号器およびブロック復号器による復号を繰り
返し実行させるようにしたものである。
【０００７】また、請求項３の発明にかかるデータ誤り
訂正システムは、前記バッファに入力されるデータを、
軟判定表現されたビットデータとしたものである。
訂正システムは、前記バッファに入力されるデータを、
軟判定表現されたビットデータとしたものである。
【０００８】
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１はこの発明のデータ誤り訂正
システムを示し、同図において、１０，１１は受信Ｐデ
−タおよび受信Ｑデ−タをそれぞれ入力する入力端子、
１２は受信Ｐデータおよび受信Ｑデータ、すなわち伝送
路にてビット誤りが生じている畳み込み符号器の出力を
入力するバッファ、１３はバッファ１２から出力される
指定の受信Ｐデ−タ、受信Ｑデ−タを入力として、これ
らをビタビアルゴリズムにもとづいて復号するビタビ復
号器、１４はビタビ復号器１３のブロック符号長分の復
号デ−タを入力として復号を行うブロック復号器、１７
はブロック復号器１４からの復号データを外部へ出力す
るバッファである。
図について説明する。図１はこの発明のデータ誤り訂正
システムを示し、同図において、１０，１１は受信Ｐデ
−タおよび受信Ｑデ−タをそれぞれ入力する入力端子、
１２は受信Ｐデータおよび受信Ｑデータ、すなわち伝送
路にてビット誤りが生じている畳み込み符号器の出力を
入力するバッファ、１３はバッファ１２から出力される
指定の受信Ｐデ−タ、受信Ｑデ−タを入力として、これ
らをビタビアルゴリズムにもとづいて復号するビタビ復
号器、１４はビタビ復号器１３のブロック符号長分の復
号デ−タを入力として復号を行うブロック復号器、１７
はブロック復号器１４からの復号データを外部へ出力す
るバッファである。
【００１０】また、１５はブロック復号器１４から誤り
訂正が不可能と判断されたときに出力される誤り検出信
号を受取り、ビタビ復号器１３に再復号を予め設定した
回数まで繰り返し実施するような制御信号Ｒを送出する
とともに、バッファ１２に指定の受信Ｐデ−タ，受信Ｑ
デ−タをビタビ復号器１３に出力するように、制御信号
Ｓを送出する制御回路である。また、前記ビタビ復号器
１３は図３に示すように構成されている。同図におい
て、４１はバッファ１２から出力されるシンボル毎のデ
ータを受信した時に、送信可能な各々のシンボルが送信
されたとした場合の確からしさを求めるブランチメトリ
ック生成器、４３は生き残りパスの累積メトッリクが格
納されているパスメトリックレジスタ、４２はシンボル
時刻毎にブランチメトリック生成器４１の出力とパスメ
トリックレジスタ４３の出力とを、トレリス線図に従っ
て加算（Ａｄｄ），比較（Ｃｏｍｐａｒｅ），選択（Ｓ
ｅｌｅｃｔ）し、比較して選択したｎ状態のパスメトリ
ック値とｎ状態の選択情報とを出力する加算比較選択回
路（以下、ＡＣＳ回路という）である。
訂正が不可能と判断されたときに出力される誤り検出信
号を受取り、ビタビ復号器１３に再復号を予め設定した
回数まで繰り返し実施するような制御信号Ｒを送出する
とともに、バッファ１２に指定の受信Ｐデ−タ，受信Ｑ
デ−タをビタビ復号器１３に出力するように、制御信号
Ｓを送出する制御回路である。また、前記ビタビ復号器
１３は図３に示すように構成されている。同図におい
て、４１はバッファ１２から出力されるシンボル毎のデ
ータを受信した時に、送信可能な各々のシンボルが送信
されたとした場合の確からしさを求めるブランチメトリ
ック生成器、４３は生き残りパスの累積メトッリクが格
納されているパスメトリックレジスタ、４２はシンボル
時刻毎にブランチメトリック生成器４１の出力とパスメ
トリックレジスタ４３の出力とを、トレリス線図に従っ
て加算（Ａｄｄ），比較（Ｃｏｍｐａｒｅ），選択（Ｓ
ｅｌｅｃｔ）し、比較して選択したｎ状態のパスメトリ
ック値とｎ状態の選択情報とを出力する加算比較選択回
路（以下、ＡＣＳ回路という）である。
【００１１】さらに、図３において、４４はＡＣＳ回路
４２の出力ｎ状態のパスメトリック値の中から最大のパ
スメトリックを持つ状態番号を求める最尤パス状態番号
順序検出器、４５はシンボル時刻毎にＡＣＳ回路４２の
出力ｎ状態の選択情報をメモリに格納するパスメモリ、
４６は（ｕ＋ｋ）シンボル時刻毎に、最尤パス状態番号
順序検出器４４の出力の状態番号からｇシンボル時刻、
パスメモリ４５を過去に向かってたどっていき、最後に
到達したビットから（ｕ＋ｋ）ビットを復号デ−タとし
て出力するトレ−スバック回路、４７は図１に示す制御
回路１５からの制御信号Ｒを受取ると、再復号化を実行
する再復号化制御回路である。
４２の出力ｎ状態のパスメトリック値の中から最大のパ
スメトリックを持つ状態番号を求める最尤パス状態番号
順序検出器、４５はシンボル時刻毎にＡＣＳ回路４２の
出力ｎ状態の選択情報をメモリに格納するパスメモリ、
４６は（ｕ＋ｋ）シンボル時刻毎に、最尤パス状態番号
順序検出器４４の出力の状態番号からｇシンボル時刻、
パスメモリ４５を過去に向かってたどっていき、最後に
到達したビットから（ｕ＋ｋ）ビットを復号デ−タとし
て出力するトレ−スバック回路、４７は図１に示す制御
回路１５からの制御信号Ｒを受取ると、再復号化を実行
する再復号化制御回路である。
【００１２】次に動作を説明する。ここでは、わかりや
すくするために、図２に示すブロック符号器３２はデー
タをｋビット毎に区切り、各々のｋビットにｕビットの
冗長ビットを付加する符号器で、畳み込み符号器３３は
符号化率Ｒ＝１／２，拘束長Ｋ＝３の場合について考え
る。まず、送信側の誤り訂正符号器について説明する。
この送信側では、まず、図２に示すように、入力端子３
１介して、データが、ブロック符号器３２へ入力され
る。
すくするために、図２に示すブロック符号器３２はデー
タをｋビット毎に区切り、各々のｋビットにｕビットの
冗長ビットを付加する符号器で、畳み込み符号器３３は
符号化率Ｒ＝１／２，拘束長Ｋ＝３の場合について考え
る。まず、送信側の誤り訂正符号器について説明する。
この送信側では、まず、図２に示すように、入力端子３
１介して、データが、ブロック符号器３２へ入力され
る。
【００１３】ブロック符号器３２では、図５に示すよう
に、最初のｉ１，ｉ２，・・・・ｉｋのｋビットにｃ
１，ｃ２，・・・・ｃｕのｕビットの冗長ビットを付加
し、次のｉｋ＋１，ｉｋ＋２，・・・・，ｉ２ｋのｋビ
ットにｃｕ＋１，ｃｕ＋２，・・・・ｃ２ｕのｕビット
の冗長ビットが付加されるような符号化を行う。
に、最初のｉ１，ｉ２，・・・・ｉｋのｋビットにｃ
１，ｃ２，・・・・ｃｕのｕビットの冗長ビットを付加
し、次のｉｋ＋１，ｉｋ＋２，・・・・，ｉ２ｋのｋビ
ットにｃｕ＋１，ｃｕ＋２，・・・・ｃ２ｕのｕビット
の冗長ビットが付加されるような符号化を行う。
【００１４】次に、このようなブロック符号器３２の出
力は、３段のシフトレジスタと排他的論理和ゲ−トで構
成される畳み込み符号器３３により符号化される。すな
わち、この畳み込み符号器３３では、ブロック符号器３
２の出力が、図４に示すような入力端子５４からシンボ
ル時刻毎にシフトレジスタ５０に入り、シフトレジスタ
５０の指定された各段の出力が排他的論理和ゲ−ト５
１，５２で論理処理され、出力端子５５，５６から、Ｐ
１，Ｐ２・・・・のＰデ−タ、Ｑ１，Ｑ２，・・・・の
Ｑデ−タとして出力される。畳み込み符号器３３の出力
であるＰデ−タ、Ｑデ−タは伝送され、誤り訂正復号器
の入力端子１０，１１を介してバッファ１２に入力され
る。なお、この際、Ｐデ−タ，Ｑデ−タは伝送路で生じ
た雑音によりどのように変わっているかを、ビタビ復号
器１３に伝えるために軟判定表現されている。図９に
は、”０”，”１”に対して、３ビットで軟判定表現し
たものを示している。
力は、３段のシフトレジスタと排他的論理和ゲ−トで構
成される畳み込み符号器３３により符号化される。すな
わち、この畳み込み符号器３３では、ブロック符号器３
２の出力が、図４に示すような入力端子５４からシンボ
ル時刻毎にシフトレジスタ５０に入り、シフトレジスタ
５０の指定された各段の出力が排他的論理和ゲ−ト５
１，５２で論理処理され、出力端子５５，５６から、Ｐ
１，Ｐ２・・・・のＰデ−タ、Ｑ１，Ｑ２，・・・・の
Ｑデ−タとして出力される。畳み込み符号器３３の出力
であるＰデ−タ、Ｑデ−タは伝送され、誤り訂正復号器
の入力端子１０，１１を介してバッファ１２に入力され
る。なお、この際、Ｐデ−タ，Ｑデ−タは伝送路で生じ
た雑音によりどのように変わっているかを、ビタビ復号
器１３に伝えるために軟判定表現されている。図９に
は、”０”，”１”に対して、３ビットで軟判定表現し
たものを示している。
【００１５】次に、ビタビ復号器１３の動作について説
明する。図６は、前記畳み込み符号器３３をトレリス表
現した図である。左側の｛０，０｝，｛０，１｝，
｛１，０｝，｛１，１｝は、その畳み込み符号器３３の
シフトレジスタ５０の初段、第二段の｛ａ，ｂ｝の中味
を示したものである。｛０，０｝，｛０，１｝，｛１，
０｝，｛１，１｝の右側にある矢印の横の値が、（ａ×
２＋ｂ）を計算した値で、今後、この値を状態番号と呼
ぶ。図６を簡単に説明すると、状態番号０の時、畳み込
み符号器３３に次に入力されるデ−タが”０”の場合
は、状態番号０に遷移し、Ｐデータ、Ｑデ−タ出力値”
００”（状態番号０から状態番号０へ遷移する矢印の上
に示した値）を出力し、入力されるデ−タが”１”の場
合は、状態番号１に遷移し、Ｐデータ，Ｑデ−タ出力
値”１１”を出力する。他の状態番号においても、畳み
込み符号器３３に入力されるデ−タに応じて、遷移先が
決まり、その時のＰデータ，Ｑデータの出力値が遷移す
る矢印の上に書かれている。ビタビ復号器は、このトレ
リス表現された図に従って復号処理を行っている。
明する。図６は、前記畳み込み符号器３３をトレリス表
現した図である。左側の｛０，０｝，｛０，１｝，
｛１，０｝，｛１，１｝は、その畳み込み符号器３３の
シフトレジスタ５０の初段、第二段の｛ａ，ｂ｝の中味
を示したものである。｛０，０｝，｛０，１｝，｛１，
０｝，｛１，１｝の右側にある矢印の横の値が、（ａ×
２＋ｂ）を計算した値で、今後、この値を状態番号と呼
ぶ。図６を簡単に説明すると、状態番号０の時、畳み込
み符号器３３に次に入力されるデ−タが”０”の場合
は、状態番号０に遷移し、Ｐデータ、Ｑデ−タ出力値”
００”（状態番号０から状態番号０へ遷移する矢印の上
に示した値）を出力し、入力されるデ−タが”１”の場
合は、状態番号１に遷移し、Ｐデータ，Ｑデ−タ出力
値”１１”を出力する。他の状態番号においても、畳み
込み符号器３３に入力されるデ−タに応じて、遷移先が
決まり、その時のＰデータ，Ｑデータの出力値が遷移す
る矢印の上に書かれている。ビタビ復号器は、このトレ
リス表現された図に従って復号処理を行っている。
【００１６】すなわち、前記制御回路１５からの制御信
号Ｓにより、バッファ１２から受信軟判定Ｐデータ，Ｑ
データがビタビ復号器１３に入力されると、ブランチメ
トリック生成器４１は、軟判定データＰ１，軟判定デー
タＱ１に対して、その時の送信デ−タの組（Ｐ，Ｑ）が
（０，０），（１，０），（０，１），（１，１）であ
ったとした場合の確からしさ、すなわちブランチメトリ
ックを各々算出する。軟判定データＰ１，軟判定データ
Ｑ１に対して、送信デ−タの組が（０，０）の時のブラ
ンチメトリックをλ０、送信デ−タの組が（１，０）の
時のブランチメトリックをλ１、送信デ−タの組が
（０，１）の時のブランチメトリックをλ２、送信デ−
タの組が（１，１）の時のブランチメトリックをλ３と
する。
号Ｓにより、バッファ１２から受信軟判定Ｐデータ，Ｑ
データがビタビ復号器１３に入力されると、ブランチメ
トリック生成器４１は、軟判定データＰ１，軟判定デー
タＱ１に対して、その時の送信デ−タの組（Ｐ，Ｑ）が
（０，０），（１，０），（０，１），（１，１）であ
ったとした場合の確からしさ、すなわちブランチメトリ
ックを各々算出する。軟判定データＰ１，軟判定データ
Ｑ１に対して、送信デ−タの組が（０，０）の時のブラ
ンチメトリックをλ０、送信デ−タの組が（１，０）の
時のブランチメトリックをλ１、送信デ−タの組が
（０，１）の時のブランチメトリックをλ２、送信デ−
タの組が（１，１）の時のブランチメトリックをλ３と
する。
【００１７】ブランチメトリック生成器４１はこのλ
０，λ１，λ２，λ３をＡＣＳ回路４２に出力する。こ
のとき、図７に示すように、ｍ０時刻の各状態番号のパ
スメトリック値をΓ０（ｍ０），Γ１（ｍ０），Γ２
（ｍ０），Γ３（ｍ０）とする。パスメトリックレジス
タ４３はこのΓ０（ｍ０），Γ１（ｍ０），Γ２（ｍ
０），Γ３（ｍ０）をＡＣＳ回路４２に出力する。ＡＣ
Ｓ回路４２は、図７に示すトレリス表現にもとづいて、
演算を実行する。すなわち、ｍ１時刻に状態番号０に合
流している遷移は、状態番号０と状態番号２からのもの
である。状態番号０からの遷移のときの畳み込み符号器
からの出力データは”００”なので、そのときのブラン
チメトリックはλ０、状態番号２からの遷移のときの畳
み込み符号器からの出力データは”１１”なので、その
ときのブランチメトリックはλ３となり、ｍ０時刻の状
態番号０と状態番号２のパスメトリック値は、Γ０（ｍ
０），Γ２（ｍ０）なので、各々、Γ０（ｍ０）＋λ
０，Γ２（ｍ０）＋λ３の演算を行い、大きい方をｍ１
時刻の状態番号０のパスメトリック値Γ０（ｍ１）とし
て、パスメトリックレジスタ４３に格納する。
０，λ１，λ２，λ３をＡＣＳ回路４２に出力する。こ
のとき、図７に示すように、ｍ０時刻の各状態番号のパ
スメトリック値をΓ０（ｍ０），Γ１（ｍ０），Γ２
（ｍ０），Γ３（ｍ０）とする。パスメトリックレジス
タ４３はこのΓ０（ｍ０），Γ１（ｍ０），Γ２（ｍ
０），Γ３（ｍ０）をＡＣＳ回路４２に出力する。ＡＣ
Ｓ回路４２は、図７に示すトレリス表現にもとづいて、
演算を実行する。すなわち、ｍ１時刻に状態番号０に合
流している遷移は、状態番号０と状態番号２からのもの
である。状態番号０からの遷移のときの畳み込み符号器
からの出力データは”００”なので、そのときのブラン
チメトリックはλ０、状態番号２からの遷移のときの畳
み込み符号器からの出力データは”１１”なので、その
ときのブランチメトリックはλ３となり、ｍ０時刻の状
態番号０と状態番号２のパスメトリック値は、Γ０（ｍ
０），Γ２（ｍ０）なので、各々、Γ０（ｍ０）＋λ
０，Γ２（ｍ０）＋λ３の演算を行い、大きい方をｍ１
時刻の状態番号０のパスメトリック値Γ０（ｍ１）とし
て、パスメトリックレジスタ４３に格納する。
【００１８】同時に、選択された方の枝値（図７で実線
で示した方が選ばれると”０”、破線で示した方が選ば
れると”１”）を、ｍ１時刻の状態番号０の枝値Ｓ０
（ｍ１）として、パスメモリ４５に格納する。以下、ｍ
１時刻のパスメトリック値Γ１（ｍ１），Γ２（ｍ
１），Γ３（ｍ１），枝値Ｓ１（ｍ１），Ｓ２（ｍ
１），Ｓ３（ｍ１）を同様にして求め、各々、パスメト
リックレジスタ４３，パスメモリ４５に格納する。パス
メモリ４５は、ｍｇ時刻分の枝値情報が格納できるメモ
リ容量を持つものとする。また、ＡＣＳ回路４２は求め
たｍ１時刻のパスメトリック値Γ０（ｍ１），Γ１（ｍ
１），Γ２（ｍ１），Γ３（ｍ１）をパスメトリックレ
ジスタ６に出力すると同時に、最尤パス状態番号順序検
出器４４にも出力する。これで、ｍ１時刻の一連の処理
が終了する（以後、ＡＣＳ処理と呼ぶ）。次の軟判定デ
ータＰ２，Ｑ２デ−タが入力されると、上記で説明した
ＡＣＳ処理を繰り返し実行する。ｍｇ時刻での処理が終
わると、制御回路４７は、次の命令をを与える。
で示した方が選ばれると”０”、破線で示した方が選ば
れると”１”）を、ｍ１時刻の状態番号０の枝値Ｓ０
（ｍ１）として、パスメモリ４５に格納する。以下、ｍ
１時刻のパスメトリック値Γ１（ｍ１），Γ２（ｍ
１），Γ３（ｍ１），枝値Ｓ１（ｍ１），Ｓ２（ｍ
１），Ｓ３（ｍ１）を同様にして求め、各々、パスメト
リックレジスタ４３，パスメモリ４５に格納する。パス
メモリ４５は、ｍｇ時刻分の枝値情報が格納できるメモ
リ容量を持つものとする。また、ＡＣＳ回路４２は求め
たｍ１時刻のパスメトリック値Γ０（ｍ１），Γ１（ｍ
１），Γ２（ｍ１），Γ３（ｍ１）をパスメトリックレ
ジスタ６に出力すると同時に、最尤パス状態番号順序検
出器４４にも出力する。これで、ｍ１時刻の一連の処理
が終了する（以後、ＡＣＳ処理と呼ぶ）。次の軟判定デ
ータＰ２，Ｑ２デ−タが入力されると、上記で説明した
ＡＣＳ処理を繰り返し実行する。ｍｇ時刻での処理が終
わると、制御回路４７は、次の命令をを与える。
【００１９】最尤パス状態番号順序検出器４４は、再復
号化でなく最初のときは、最尤パスメトリック値Γ０
（ｍｇ），Γ１（ｍｇ），Γ２（ｍｇ），Γ３（ｍｇ）
の中から最大のパスメトリック値を持つ状態番号をトレ
−スバック回路４６に出力する。もし、同じ最大パスメ
トリック値をもつ状態番号があれば、状態番号が若い番
号を選ぶことにする。ｍｇ時刻の最大パスメトリック値
をもつ状態番号を”２”とすると、トレ−スバック回路
４６は、ｍｇ時刻で、図８の実線で示す最大パスメトリ
ックをもつ状態番号２に連なるパスを、パスメモリ４５
の内容を読み出してさかのぼっていく。
号化でなく最初のときは、最尤パスメトリック値Γ０
（ｍｇ），Γ１（ｍｇ），Γ２（ｍｇ），Γ３（ｍｇ）
の中から最大のパスメトリック値を持つ状態番号をトレ
−スバック回路４６に出力する。もし、同じ最大パスメ
トリック値をもつ状態番号があれば、状態番号が若い番
号を選ぶことにする。ｍｇ時刻の最大パスメトリック値
をもつ状態番号を”２”とすると、トレ−スバック回路
４６は、ｍｇ時刻で、図８の実線で示す最大パスメトリ
ックをもつ状態番号２に連なるパスを、パスメモリ４５
の内容を読み出してさかのぼっていく。
【００２０】また、トレ−スバック回路４６は、状態番
号２に合流するパスが状態番号１および状態番号３のど
ちらであるかを、パスメモリ４５から、ｍ（ｇ−１）時
刻の状態番号２に格納されているデ−タを読み出し、状
態番号１からであることを知る。以下、同様の操作を繰
り返し、ｍ０時刻までパスをさかのぼり、最後にパスメ
モリ４５より読み出したデ−タから（ｋ＋ｍ）個分のデ
−タ（ｍ１時刻からｍ（ｋ＋ｍ）時刻のデ−タ）を復号
デ−タとして出力する（以後トレ−スバック処理と呼
ぶ）。
号２に合流するパスが状態番号１および状態番号３のど
ちらであるかを、パスメモリ４５から、ｍ（ｇ−１）時
刻の状態番号２に格納されているデ−タを読み出し、状
態番号１からであることを知る。以下、同様の操作を繰
り返し、ｍ０時刻までパスをさかのぼり、最後にパスメ
モリ４５より読み出したデ−タから（ｋ＋ｍ）個分のデ
−タ（ｍ１時刻からｍ（ｋ＋ｍ）時刻のデ−タ）を復号
デ−タとして出力する（以後トレ−スバック処理と呼
ぶ）。
【００２１】さらに、パスメモリ４５は、ＡＣＳ処理時
の書き込み、トレースバック処理時の読み出しを同時に
行えるものとする。パスメモリ４５は、リング構造にな
っていて、（ｇ＋ｆ）時刻分のメモリ容量になっている
ので、ＡＣＳ処理によって必要なデ−タに上書きされる
ことはない。このあと、ｇ時刻分のＡＣＳ処理を実行す
る毎に、トレ−スバック処理を行い復号デ−タを出力す
る。ビタビ復号器１３からの復号データ（ｍ＋ｕ）ビッ
トは、ブロック復号器１４に送出される。
の書き込み、トレースバック処理時の読み出しを同時に
行えるものとする。パスメモリ４５は、リング構造にな
っていて、（ｇ＋ｆ）時刻分のメモリ容量になっている
ので、ＡＣＳ処理によって必要なデ−タに上書きされる
ことはない。このあと、ｇ時刻分のＡＣＳ処理を実行す
る毎に、トレ−スバック処理を行い復号デ−タを出力す
る。ビタビ復号器１３からの復号データ（ｍ＋ｕ）ビッ
トは、ブロック復号器１４に送出される。
【００２２】ブロック復号器１４は、ビタビ復号器１３
からの復号データ（ｍ＋ｕ）ビットに対して復号を開始
し、誤り訂正が実行できれば、画像データ情報のｋビッ
トのみをバッファ１７に出力する。もし、誤り訂正不可
能であれば、誤り検出信号を制御回路１５に送出する。
制御回路１５は誤り検出信号を受取ると、再復号実行の
ため、制御信号Ｒをビタビ復号器１３内の制御回路４７
に送出する。
からの復号データ（ｍ＋ｕ）ビットに対して復号を開始
し、誤り訂正が実行できれば、画像データ情報のｋビッ
トのみをバッファ１７に出力する。もし、誤り訂正不可
能であれば、誤り検出信号を制御回路１５に送出する。
制御回路１５は誤り検出信号を受取ると、再復号実行の
ため、制御信号Ｒをビタビ復号器１３内の制御回路４７
に送出する。
【００２３】制御回路４７は、制御信号Ｒを受取ると、
最尤パス状態番号順序検出器４４に、次に大きなパスメ
トリック値を持つ状態番号をトレ−スバック回路４６に
出力させる。もし、同じ最大パスメトリック値をもつも
のがあれば、前回のつぎに状態番号が若い番号を選ぶ。
ｍｇ時刻に最大パスメトリック値をもつ状態番号”２”
の次に大きなパスメトリック値をもつ状態番号が”０”
とすると、トレ−スバック回路４６は、ｍｇ時刻で、図
８の点線で示す状態番号２に連なるパスを、パスメモリ
４５の内容を読み出してさかのぼっていく。トレ−スバ
ック回路４６は、状態番号０に合流するパスが状態番号
０および状態番号２のどちらであるかを、パスメモリ４
５からｍ（ｇ−１）時刻の状態番号０に格納されている
デ−タを読み出し、状態番号０からであることを知る。
最尤パス状態番号順序検出器４４に、次に大きなパスメ
トリック値を持つ状態番号をトレ−スバック回路４６に
出力させる。もし、同じ最大パスメトリック値をもつも
のがあれば、前回のつぎに状態番号が若い番号を選ぶ。
ｍｇ時刻に最大パスメトリック値をもつ状態番号”２”
の次に大きなパスメトリック値をもつ状態番号が”０”
とすると、トレ−スバック回路４６は、ｍｇ時刻で、図
８の点線で示す状態番号２に連なるパスを、パスメモリ
４５の内容を読み出してさかのぼっていく。トレ−スバ
ック回路４６は、状態番号０に合流するパスが状態番号
０および状態番号２のどちらであるかを、パスメモリ４
５からｍ（ｇ−１）時刻の状態番号０に格納されている
デ−タを読み出し、状態番号０からであることを知る。
【００２４】以下、同様の操作を繰り返し、ｍ０時刻ま
でパスをさかのぼり、最後にパスメモリ４５より読み出
したデ−タから（ｋ＋ｍ）個分のデ−タ（ｍ１時刻から
ｍ（ｋ＋ｍ）時刻のデ−タ）を復号デ−タとして出力す
る。ブロック復号器１４は、再度ビタビ復号器１３から
の復号データ（ｍ＋ｕ）ビットを受取り、復号を開始す
る。この時、誤り訂正が実行できれば、データ情報のｋ
ビットのみをバッファ１７に出力する。もし、再び、誤
り訂正不可能であれば、誤り検出信号を制御回路１５に
送出し、誤り訂正が実行できるまで、または、状態番号
の数だけ上述の操作を繰り返す。状態番号の数実行して
も訂正不可能であれば、最初にトレ−スバック処理で得
られた（ｋ＋ｕ）ビットをバッファ１７に出力する。
でパスをさかのぼり、最後にパスメモリ４５より読み出
したデ−タから（ｋ＋ｍ）個分のデ−タ（ｍ１時刻から
ｍ（ｋ＋ｍ）時刻のデ−タ）を復号デ−タとして出力す
る。ブロック復号器１４は、再度ビタビ復号器１３から
の復号データ（ｍ＋ｕ）ビットを受取り、復号を開始す
る。この時、誤り訂正が実行できれば、データ情報のｋ
ビットのみをバッファ１７に出力する。もし、再び、誤
り訂正不可能であれば、誤り検出信号を制御回路１５に
送出し、誤り訂正が実行できるまで、または、状態番号
の数だけ上述の操作を繰り返す。状態番号の数実行して
も訂正不可能であれば、最初にトレ−スバック処理で得
られた（ｋ＋ｕ）ビットをバッファ１７に出力する。
【００２５】ここで、制御回路１５は、制御信号１をバ
ッファ１２に送り、バッファ１２は順々に受信軟判定Ｐ
デ−タ、Ｑデ−タをビタビ復号器１３に出力する。ビタ
ビ復号器１３は、次の（ｋ＋ｕ）ビットを復号し、この
（ｋ＋ｕ）ビットの確からしさを同様に調べていき、結
果をバッファ１７に出力する。バッファ１７は、出力端
子１８を介して復号された画像デ−タを出力する。ここ
で、バッファ１２とバッファ１７が存在するのは、伝送
路で生じるビット誤りの度合いによる復号処理の変動を
吸収するためのものである。
ッファ１２に送り、バッファ１２は順々に受信軟判定Ｐ
デ−タ、Ｑデ−タをビタビ復号器１３に出力する。ビタ
ビ復号器１３は、次の（ｋ＋ｕ）ビットを復号し、この
（ｋ＋ｕ）ビットの確からしさを同様に調べていき、結
果をバッファ１７に出力する。バッファ１７は、出力端
子１８を介して復号された画像デ−タを出力する。ここ
で、バッファ１２とバッファ１７が存在するのは、伝送
路で生じるビット誤りの度合いによる復号処理の変動を
吸収するためのものである。
【００２６】なお、前記実施の形態では、ビタビ復号器
１３のトレ−スバック処理を（ｋ＋ｕ）ビット毎に実行
した場合を示したが、（ｋ＋ｕ）ビットより小さい単位
でトレ−スバック処理を実行するようにしてもよい。こ
のようにすることで、ブロック復号器１４が誤り検出信
号を送出した際の繰り返し復号で、（ｋ＋ｕ）ビットの
どの箇所が誤っているかがより明確になり誤り訂正能力
の向上につながる。また、ブロック復号器１４の誤り訂
正ビットを制限することにより（例えば、４ビット誤り
まで訂正可能な誤り訂正符号用いた場合、３ビット誤り
まで訂正し、４ビットの誤りの場合誤り検出信号を出
す）、疑わしい（ｋ＋ｕ）ビットを明確にすることで、
繰り返し復号で訂正することができる。さらに、ブロッ
ク符号器に誤り訂正符号を用いず、１ビットのパリティ
ビットを付加するだけの誤り検出符号を用いることで回
路規模の低減を図ることができる。
１３のトレ−スバック処理を（ｋ＋ｕ）ビット毎に実行
した場合を示したが、（ｋ＋ｕ）ビットより小さい単位
でトレ−スバック処理を実行するようにしてもよい。こ
のようにすることで、ブロック復号器１４が誤り検出信
号を送出した際の繰り返し復号で、（ｋ＋ｕ）ビットの
どの箇所が誤っているかがより明確になり誤り訂正能力
の向上につながる。また、ブロック復号器１４の誤り訂
正ビットを制限することにより（例えば、４ビット誤り
まで訂正可能な誤り訂正符号用いた場合、３ビット誤り
まで訂正し、４ビットの誤りの場合誤り検出信号を出
す）、疑わしい（ｋ＋ｕ）ビットを明確にすることで、
繰り返し復号で訂正することができる。さらに、ブロッ
ク符号器に誤り訂正符号を用いず、１ビットのパリティ
ビットを付加するだけの誤り検出符号を用いることで回
路規模の低減を図ることができる。
【００２７】
【発明の効果】以上のように、この発明によれば、ブロ
ック符号器および畳み込み符号器で符号化されたデータ
を受信するバッファと、該バッファからの指定のデータ
を受けて、これをビタビアルゴリズムに従って復号する
ビタビ復号器と、該ビタビ復号器からブロック符号長分
のデータを受けると復号を開始し、誤り訂正が可能な場
合に誤り訂正を実行して、結果を出力するブロック復号
器とを設けて、前記誤り訂正が不可能な場合には、制御
回路に、前記ブロック復号器が出力する誤り検出信号に
もとづいて、誤り訂正が不可能となったブロック符号長
分のデータの前記ブロック復号器による復号を実行可能
とするように、前記ビタビ復号器による再復号化の実行
を制御させるように構成したので、ビタビ復号器で得た
復号データの信頼性を判定し、この判定結果であるデー
タの誤り訂正処理を繰り返し実行可能にして、伝送路で
生じたビット誤りを十分に訂正可能にし、これにより回
線品質を向上できるという効果が得られる。
ック符号器および畳み込み符号器で符号化されたデータ
を受信するバッファと、該バッファからの指定のデータ
を受けて、これをビタビアルゴリズムに従って復号する
ビタビ復号器と、該ビタビ復号器からブロック符号長分
のデータを受けると復号を開始し、誤り訂正が可能な場
合に誤り訂正を実行して、結果を出力するブロック復号
器とを設けて、前記誤り訂正が不可能な場合には、制御
回路に、前記ブロック復号器が出力する誤り検出信号に
もとづいて、誤り訂正が不可能となったブロック符号長
分のデータの前記ブロック復号器による復号を実行可能
とするように、前記ビタビ復号器による再復号化の実行
を制御させるように構成したので、ビタビ復号器で得た
復号データの信頼性を判定し、この判定結果であるデー
タの誤り訂正処理を繰り返し実行可能にして、伝送路で
生じたビット誤りを十分に訂正可能にし、これにより回
線品質を向上できるという効果が得られる。
【図１】 この発明の実施の一形態によるデータ誤り訂
正システムを示すブロック図である。
正システムを示すブロック図である。
【図２】 この発明を説明する誤り訂正符号器を示すブ
ロック図である。
ロック図である。
【図３】 図１におけるビタビ復号器を示すブロック図
である。
である。
【図４】 この発明を説明する畳み込み符号器を示す概
念図である。
念図である。
【図５】 図２のブロック各部におけるデータ系列を示
す説明図である。
す説明図である。
【図６】 図４における畳み込み符号器のトレリス表現
を示す説明図である。
を示す説明図である。
【図７】 図３のＡＣＳ回路の構成を説明する図であ
る。
る。
【図８】 この発明におけるトレースバック処理のトレ
リス表現を示す説明図である。
リス表現を示す説明図である。
【図９】 この発明における３ビット軟判定データを示
す説明図である。
す説明図である。
１２ バッファ １３ ビタビ復号器 １４ ブロック復号器 １５ 制御回路 ３２ ブロック符号器 ３３ 畳み込み符号器 ４１ ブランチメトリックレジスタ ４２ 加算比較選択回路（ＡＣＳ回路） ４３ パスメトリックレジスタ ４４ 最尤状態番号順序検出器 ４５ パスメモリ ４６ トレースバック回路 ４７ 復号化制御回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04N 7/30
Claims (3)
- 【請求項１】 ブロック符号器および畳み込み符号器で
符号化されたデータを受信するバッファと、該バッファ
から出力される指定のデータを受けて、これをビタビア
ルゴリズムに従って復号するビタビ復号器と、該ビタビ
復号器からブロック符号長分のデータを受けると復号を
開始し、誤り訂正が可能な場合に誤り訂正を実行して、
結果を出力するブロック復号器と、前記誤り訂正が不可
能な場合に、前記ブロック復号器が出力する誤り検出信
号にもとづいて、誤り訂正が不可能となったブロック符
号長分のデータの前記ブロック復号器による復号を実行
させるように、前記ビタビ復号器による再復号化の実行
を制御する制御回路とを備え、 前記ビタビ復号器が、前記バッファから出力されるシン
ボル毎のデータを受信した時に、送信可能な各々のシン
ボルが送信されたとした場合の確からしさを求めるブラ
ンチメトリック生成器と、生き残りパスの累積メトリッ
クが格納されているパスメトリックレジスタと、該パス
メトリックレジスタの出力と前記ブランチメトリック生
成器の出力とを、シンボル時刻毎にトレリス線図に従っ
て加算，比較，選択し、比較して選択したｎ状態のパス
メトリック値とｎ状態の選択情報とを出力する加算比較
選択回路と、該加算比較選択回路の出力であるｎ状態の
パスメトリックの値の中から最大のパスメトリックを持
つ状態番号を求める最尤パス状態番号順序検出器と、前
記シンボル時刻毎に前記加算比較選択回路の出力である
ｎ状態の選択情報をメモリに格納するパスメモリと、符
号化されたデータがｋビット毎に区切られ、各ｋビット
にｕビットの冗長ビットが付加された場合において、
（ｕ＋ｋ）シンボル時刻毎に、最尤パス状態番号順序検
出器の出力の状態番号から所定シンボル時刻分パスメモ
リを過去に向かってたどっていき、最後に到着したビッ
トから（ｕ＋ｋ）ビットを復号データとして出力するト
レースバック回路と、前記制御回路からの制御信号を受
けて、再復号化を実行させる復号化制御回路とを有する
ことを特徴とするデータ誤り訂正システム。 - 【請求項２】 再度の前記誤り訂正が不可能な場合に、
誤り訂正が可能になるまで、前記誤り検出信号によるビ
タビ復号器およびブロック復号器による復号を繰り返し
実行させることを特徴とする請求項１に記載のデータ誤
り訂正システム。 - 【請求項３】 前記バッファに入力されるデータが、軟
判定表現されたビットデータであることを特徴とする請
求項１に記載のデータ誤り訂正システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37450398A JP3239870B2 (ja) | 1998-12-28 | 1998-12-28 | データ誤り訂正システム |
| US09/471,265 US6738941B1 (en) | 1998-12-28 | 1999-12-23 | Data error correction system |
| CA 2293079 CA2293079C (en) | 1998-12-28 | 1999-12-23 | A repeatable data error correction system |
| EP19990125865 EP1017180B1 (en) | 1998-12-28 | 1999-12-24 | Data error correction system |
| DE1999629652 DE69929652T2 (de) | 1998-12-28 | 1999-12-24 | Datenfehlerkorrektursystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37450398A JP3239870B2 (ja) | 1998-12-28 | 1998-12-28 | データ誤り訂正システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196469A JP2000196469A (ja) | 2000-07-14 |
| JP3239870B2 true JP3239870B2 (ja) | 2001-12-17 |
Family
ID=18503962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37450398A Expired - Fee Related JP3239870B2 (ja) | 1998-12-28 | 1998-12-28 | データ誤り訂正システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6738941B1 (ja) |
| EP (1) | EP1017180B1 (ja) |
| JP (1) | JP3239870B2 (ja) |
| CA (1) | CA2293079C (ja) |
| DE (1) | DE69929652T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369561B1 (ko) * | 2000-11-08 | 2003-01-29 | 학교법인 한국정보통신학원 | 터보 코드용 인코더 및 디코더 |
| JP4555454B2 (ja) * | 2000-11-21 | 2010-09-29 | 富士通株式会社 | データ再生装置 |
| JP3545726B2 (ja) * | 2001-02-27 | 2004-07-21 | 松下電器産業株式会社 | 受信側装置 |
| KR100444571B1 (ko) | 2002-01-11 | 2004-08-16 | 삼성전자주식회사 | 터보디코더와 알에스디코더가 연접된 디코딩장치 및 그의디코딩방법 |
| US7127667B2 (en) * | 2002-04-15 | 2006-10-24 | Mediatek Inc. | ACS circuit and viterbi decoder with the circuit |
| JP2004253017A (ja) | 2003-02-18 | 2004-09-09 | Fujitsu Ltd | 記録媒体再生装置、記録媒体再生方法およびハードディスクコントローラ |
| JP2004288283A (ja) | 2003-03-20 | 2004-10-14 | Hitachi Ltd | 情報記録フォーマット、情報記録再生符号化方法・回路およびこれを用いた磁気ディスク記録再生装置、情報記録再生装置、並びに情報通信装置 |
| JP4317589B2 (ja) * | 2003-04-18 | 2009-08-19 | 株式会社野村総合研究所 | 符号化装置、復号化装置、符号化プログラム及び復号化プログラム |
| JP2005045727A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | ビタビ復号器 |
| US7246298B2 (en) * | 2003-11-24 | 2007-07-17 | Via Technologies, Inc. | Unified viterbi/turbo decoder for mobile communication systems |
| EP1755228A4 (en) * | 2004-05-27 | 2008-04-16 | Matsushita Electric Ind Co Ltd | VITERBI DECODING DEVICE AND VITERBI DECODING METHOD |
| US7269781B2 (en) * | 2004-06-25 | 2007-09-11 | Hewlett-Packard Development Company, L.P. | Discrete universal denoising with reliability information |
| US20050289433A1 (en) * | 2004-06-25 | 2005-12-29 | Itschak Weissman | Discrete universal denoising with error correction coding |
| US7870176B2 (en) * | 2004-07-08 | 2011-01-11 | Asocs Ltd. | Method of and apparatus for implementing fast orthogonal transforms of variable size |
| CN101036299B (zh) * | 2004-08-25 | 2012-11-14 | 阿苏克斯有限公司 | 用于实现可重构网格类型解码的方法和装置 |
| KR100675389B1 (ko) * | 2005-01-27 | 2007-01-29 | 삼성전자주식회사 | 역추적 작업을 병렬적으로 수행하는 비터비 디코더 및 그디코딩 방법 |
| US7971131B1 (en) | 2005-05-06 | 2011-06-28 | Hewlett-Packard Development Company, L.P. | System and method for iterative denoising and error correction decoding |
| US7434146B1 (en) * | 2005-05-06 | 2008-10-07 | Helwett-Packard Development Company, L.P. | Denoising and error correction for finite input, general output channel |
| JP4729726B2 (ja) * | 2006-02-06 | 2011-07-20 | 学校法人 名城大学 | 誤り訂正装置、受信装置、誤り訂正方法および誤り訂正プログラム |
| US8111767B2 (en) * | 2007-05-31 | 2012-02-07 | Renesas Electronics Corporation | Adaptive sliding block Viterbi decoder |
| JP4806673B2 (ja) * | 2007-12-27 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 復号装置及び復号方法 |
| KR101462211B1 (ko) * | 2008-01-30 | 2014-11-17 | 삼성전자주식회사 | 이동통신 시스템의 복호 장치 및 방법 |
| JP4599625B2 (ja) * | 2008-02-20 | 2010-12-15 | 株式会社シンセシス | 誤り訂正復号器 |
| KR101526317B1 (ko) * | 2008-05-09 | 2015-06-11 | 삼성전자주식회사 | 계층적 디코딩 장치 |
| TWI760772B (zh) * | 2020-06-16 | 2022-04-11 | 瑞昱半導體股份有限公司 | 基於維特比演算法之解碼電路及解碼方法 |
| CN113839680B (zh) * | 2020-06-23 | 2024-04-02 | 瑞昱半导体股份有限公司 | 基于维特比算法的解码电路及解码方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2020899C (en) | 1989-08-18 | 1995-09-05 | Nambirajan Seshadri | Generalized viterbi decoding algorithms |
| US5208816A (en) * | 1989-08-18 | 1993-05-04 | At&T Bell Laboratories | Generalized viterbi decoding algorithms |
| CA2113941A1 (en) * | 1993-01-25 | 1994-07-26 | Andrew J. Macdonald | Error correcting decoder and decoding method for receivers in digital cellular communications systems |
| ZA947317B (en) * | 1993-09-24 | 1995-05-10 | Qualcomm Inc | Multirate serial viterbi decoder for code division multiple access system applications |
| US5673291A (en) * | 1994-09-14 | 1997-09-30 | Ericsson Inc. | Simultaneous demodulation and decoding of a digitally modulated radio signal using known symbols |
| KR0145867B1 (ko) * | 1995-08-28 | 1998-08-17 | 김광호 | 코드분할 다원접속 셀룰라 통신시스템의 단말기 및 송수신데이타 처리방법 |
| JPH09238125A (ja) * | 1996-02-29 | 1997-09-09 | N T T Ido Tsushinmo Kk | 誤り制御方法および装置 |
| US5917837A (en) * | 1996-09-11 | 1999-06-29 | Qualcomm, Incorporated | Method and apparatus for performing decoding of codes with the use of side information associated with the encoded data |
| US6108372A (en) * | 1996-10-30 | 2000-08-22 | Qualcomm Inc. | Method and apparatus for decoding variable rate data using hypothesis testing to determine data rate |
| US5983382A (en) * | 1996-12-31 | 1999-11-09 | Lucent Technologies, Inc. | Automatic retransmission query (ARQ) with inner code for generating multiple provisional decodings of a data packet |
| US5983383A (en) * | 1997-01-17 | 1999-11-09 | Qualcom Incorporated | Method and apparatus for transmitting and receiving concatenated code data |
| JPH10224233A (ja) | 1997-02-06 | 1998-08-21 | Nec Ic Microcomput Syst Ltd | データ復号装置 |
| US6094465A (en) * | 1997-03-21 | 2000-07-25 | Qualcomm Incorporated | Method and apparatus for performing decoding of CRC outer concatenated codes |
| US6029264A (en) * | 1997-04-28 | 2000-02-22 | The Trustees Of Princeton University | System and method for error correcting a received data stream in a concatenated system |
| JPH11163961A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 伝送レート判定方法およびその装置 |
| US6161210A (en) * | 1998-04-03 | 2000-12-12 | Lucent Technologies Inc. | List Viterbi algorithms for tailbiting convolutional codes |
| US6292918B1 (en) * | 1998-11-05 | 2001-09-18 | Qualcomm Incorporated | Efficient iterative decoding |
| JP3269035B2 (ja) | 1998-11-27 | 2002-03-25 | 株式会社ワイ・アール・ピー移動通信基盤技術研究所 | 復号装置 |
| US6366624B1 (en) * | 1998-11-30 | 2002-04-02 | Ericsson Inc. | Systems and methods for receiving a modulated signal containing encoded and unencoded bits using multi-pass demodulation |
| EP1009098A1 (en) | 1998-12-10 | 2000-06-14 | Sony International (Europe) GmbH | Error correction using a turbo code and a CRC |
-
1998
- 1998-12-28 JP JP37450398A patent/JP3239870B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-23 US US09/471,265 patent/US6738941B1/en not_active Expired - Fee Related
- 1999-12-23 CA CA 2293079 patent/CA2293079C/en not_active Expired - Fee Related
- 1999-12-24 DE DE1999629652 patent/DE69929652T2/de not_active Expired - Lifetime
- 1999-12-24 EP EP19990125865 patent/EP1017180B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69929652D1 (de) | 2006-04-13 |
| CA2293079C (en) | 2006-12-05 |
| EP1017180B1 (en) | 2006-02-01 |
| EP1017180A2 (en) | 2000-07-05 |
| EP1017180A3 (en) | 2001-04-25 |
| JP2000196469A (ja) | 2000-07-14 |
| US6738941B1 (en) | 2004-05-18 |
| CA2293079A1 (en) | 2000-06-28 |
| DE69929652T2 (de) | 2006-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239870B2 (ja) | データ誤り訂正システム | |
| US6615385B1 (en) | Iterative decoder and an iterative decoding method for a communication system | |
| US6148431A (en) | Add compare select circuit and method implementing a viterbi algorithm | |
| JP3196835B2 (ja) | ビタビ復号法及びビタビ復号器 | |
| US7237180B1 (en) | Symbol-level soft output Viterbi algorithm (SOVA) and a simplification on SOVA | |
| JPH0316046B2 (ja) | ||
| JP3233847B2 (ja) | ビタビ復号方法及びビタビ復号回路 | |
| JP3271663B2 (ja) | ビタビ復号装置 | |
| JP2008118327A (ja) | ビタビ復号方法 | |
| US7085992B2 (en) | Method and device for decoding a sequence of physical signals, reliability detection unit and viterbi decoding unit | |
| JPH06284018A (ja) | ビタビ復号方法および誤り訂正復号化装置 | |
| JPH05175852A (ja) | 誤り訂正符復号装置 | |
| JP3497399B2 (ja) | ビタビ復号器 | |
| WO1995001008A1 (fr) | Methode de comptage des erreurs sur les bits et compteur | |
| JP3337950B2 (ja) | 誤り訂正復号化方法及び誤り訂正復号化装置 | |
| JP4692751B2 (ja) | ターボ復号器及びそれを備えた通信システム | |
| JP3235333B2 (ja) | ビタビ復号方法およびビタビ復号化装置 | |
| JPH05335973A (ja) | ビタビ復号器及び畳み込み符号の復号器 | |
| JP2591332B2 (ja) | 誤り訂正復号装置 | |
| JP4295871B2 (ja) | 誤り訂正復号器 | |
| JPH10200419A (ja) | ビタビ復号方法および装置 | |
| KR0140779B1 (ko) | 비터비 복호기 | |
| JPH10336044A (ja) | 受信装置 | |
| JP3530451B2 (ja) | ビタビ復号装置 | |
| JP3229047B2 (ja) | ビタビ復号器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071012 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081012 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |