JP3271663B2 - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
【0001】
【発明の属する技術分野】本発明はビタビ復号装置に関
する。
する。
【0002】
【従来の技術】デジタル伝送における誤り訂正法とし
て、例えば、ビタビ復号法(G.D.Forney.J
r.,”The Viterbi algorith
m”Proceeding of IEEE,vol.
61.pp268−278.Mar.1973)が知ら
れている。
て、例えば、ビタビ復号法(G.D.Forney.J
r.,”The Viterbi algorith
m”Proceeding of IEEE,vol.
61.pp268−278.Mar.1973)が知ら
れている。
【0003】ここで、トレースバック法を用いた従来の
ビタビ復号装置について概説する。
ビタビ復号装置について概説する。
【0004】図4及び図9を参照して、m1時刻からm
12時刻まで、ACS回路13から出力される0状態、
1状態、2状態、3状態のパス選択情報がパスメモリ3
0に格納されている。生き残りパスの収束する長さ、つ
まり、パスメモリ長を“12”と考えると、m12時刻
において、制御回路16はトレースバックを開始する制
御を行う。最尤パス状態番号検出器15からの出力であ
るm12時刻の最尤パス状態番号に基づいてトレースバ
ックを開始する。
12時刻まで、ACS回路13から出力される0状態、
1状態、2状態、3状態のパス選択情報がパスメモリ3
0に格納されている。生き残りパスの収束する長さ、つ
まり、パスメモリ長を“12”と考えると、m12時刻
において、制御回路16はトレースバックを開始する制
御を行う。最尤パス状態番号検出器15からの出力であ
るm12時刻の最尤パス状態番号に基づいてトレースバ
ックを開始する。
【0005】まず、トレースバック回路31はアドレス
11に格納されているm12時刻のパス選択情報から、
m12時刻の最尤パス状態番号に対応するビットを選び
出して、このビットとm12時刻の最尤パス状態番号か
ら次にさかのぼる先の状態番号を求める。
11に格納されているm12時刻のパス選択情報から、
m12時刻の最尤パス状態番号に対応するビットを選び
出して、このビットとm12時刻の最尤パス状態番号か
ら次にさかのぼる先の状態番号を求める。
【0006】再び、パスメモリ30からアドレス10に
格納されているm11時刻のパス選択情報を読み出し
て、m12時刻で求めた状態番号に対応するビットを選
び出す。この処理をm1時刻のパス選択情報を読み出す
まで繰り返して、最後に得られたビットを復号ビットと
して出力端子30から出力する。
格納されているm11時刻のパス選択情報を読み出し
て、m12時刻で求めた状態番号に対応するビットを選
び出す。この処理をm1時刻のパス選択情報を読み出す
まで繰り返して、最後に得られたビットを復号ビットと
して出力端子30から出力する。
【0007】以下、mk時刻(kは12以上の整数)の
ACS回路13の出力をパスメモリ30に格納すると、
mk時刻の最尤パス状態番号からトレースバックを開始
する。パスメモリ30のmk時刻のパス選択情報が格納
されているアドレスから、1シンボル時刻毎に(k−
1)アドレス分過去に向かってさかのぼって行き、最後
に得られたビットを復号ビットとして出力端子30から
出力する動作を繰り返す。
ACS回路13の出力をパスメモリ30に格納すると、
mk時刻の最尤パス状態番号からトレースバックを開始
する。パスメモリ30のmk時刻のパス選択情報が格納
されているアドレスから、1シンボル時刻毎に(k−
1)アドレス分過去に向かってさかのぼって行き、最後
に得られたビットを復号ビットとして出力端子30から
出力する動作を繰り返す。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
ビタビ復号装置では、前述のように、1シンボル時刻毎
にパスメモリを過去に向かってさかのぼって行く動作を
行う関係上、トレースバックするための時間がかかって
しまい、結果的に復号処理時間が長くなってしまうとい
う問題点がある。
ビタビ復号装置では、前述のように、1シンボル時刻毎
にパスメモリを過去に向かってさかのぼって行く動作を
行う関係上、トレースバックするための時間がかかって
しまい、結果的に復号処理時間が長くなってしまうとい
う問題点がある。
【0009】本発明の目的は復号処理時間を短縮できる
ビタビ復号装置を提供することにある。
ビタビ復号装置を提供することにある。
【0010】
【課題を解決するための手段】本発明によれば、畳み込
み符号器にて出力され、伝送路を介して受信された、受
信Pデータ及び受信Qデータをトレースバック法を用い
て処理して復号データを得るビタビ復号装置において、
前記受信Pデータ及び前記受信Qデータに基づいてブラ
ンチメトリックを生成するブランチメトリック生成器
と、生き残りパスの累積累積メトリックが格納されてい
るパスメトリックレジスタと、シンボル時刻毎に前記ブ
ランチメトリックと前記累積メトリックとをトレリス線
図に応じて処理してn状態のパスメトリック値とn状態
の選択情報とを出力するACS回路と、前記n状態のパ
スメトリック値の中から最大のパスメトリックを有する
状態番号を求める最尤パス状態番号検出器と、前記状態
番号を受けシンボル時刻毎に前記n状態の選択情報を格
納する複数のパスメモリブロックとを備え、前記複数の
パスメモリブロックは、トレースバック時に各パスメモ
リブロックのトレースバックの結果が次のパスメモリブ
ロックのトレースバックの開始の始点になるように接続
されて、どのパスメモリブロックからもトレースバック
が開始できるような構造であり、さらに前記複数のパス
メモリブロックの出力を選択して前記復号データを出力
するセレクタとを有することを特徴とするビタビ復号装
置が得られる。
み符号器にて出力され、伝送路を介して受信された、受
信Pデータ及び受信Qデータをトレースバック法を用い
て処理して復号データを得るビタビ復号装置において、
前記受信Pデータ及び前記受信Qデータに基づいてブラ
ンチメトリックを生成するブランチメトリック生成器
と、生き残りパスの累積累積メトリックが格納されてい
るパスメトリックレジスタと、シンボル時刻毎に前記ブ
ランチメトリックと前記累積メトリックとをトレリス線
図に応じて処理してn状態のパスメトリック値とn状態
の選択情報とを出力するACS回路と、前記n状態のパ
スメトリック値の中から最大のパスメトリックを有する
状態番号を求める最尤パス状態番号検出器と、前記状態
番号を受けシンボル時刻毎に前記n状態の選択情報を格
納する複数のパスメモリブロックとを備え、前記複数の
パスメモリブロックは、トレースバック時に各パスメモ
リブロックのトレースバックの結果が次のパスメモリブ
ロックのトレースバックの開始の始点になるように接続
されて、どのパスメモリブロックからもトレースバック
が開始できるような構造であり、さらに前記複数のパス
メモリブロックの出力を選択して前記復号データを出力
するセレクタとを有することを特徴とするビタビ復号装
置が得られる。
【0011】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【0012】まず、本発明の第1の例であるビタビ復号
装置を図1に示す。図1を参照して、図示のビタビ復号
装置は、受信Pデータ及び受信Qデータを入力する入力
端子10及び11と、受信Pデータ及び受信Qデータを
入力するブランチメトリック生成器12と、生き残りパ
スの累積メトリックが格納されているパスメトリックレ
ジスタ14と、シンボル時刻毎にブランチメトリック生
成器12の出力とパスメトリックレジスタ14の出力を
トレリス線図に従って加算(Add)、比較(Comp
are)、及び選択(Select)して比較して選択
したn状態のパスメトリック値とn状態の選択情報とを
出力するACS回路13と、ACS回路13の出力n状
態のパスメトリック値の中から最大のパスメトリックを
持つ状態番号を求める最尤パス状態番号検出器15と、
シンボル時刻毎にACS回路13の出力n状態の選択情
報を格納するパスメモリブロック17、18、19、2
0、21、及び22とを備えている。さらに、各パスメ
モリブロックはトレースバック時にあるパスメモリブロ
ックのトレースバックの結果が次のパスメモリブロック
のトレースバックの開始の始点になるように接続され
て、どのパスメモリブロックからもトレースバックが開
始できるような構造であり、セレクタ23には各パスメ
モリブロックの出力が入る。セレクタ23の出力が復号
データとして出力端子25からされ、制御回路16はパ
スメトリックレジスタ14、最尤パス状態番号検出器1
5、パスメモリブロック17,18,19,20,2
1,及び22、及びセレクタ23を制御する。
装置を図1に示す。図1を参照して、図示のビタビ復号
装置は、受信Pデータ及び受信Qデータを入力する入力
端子10及び11と、受信Pデータ及び受信Qデータを
入力するブランチメトリック生成器12と、生き残りパ
スの累積メトリックが格納されているパスメトリックレ
ジスタ14と、シンボル時刻毎にブランチメトリック生
成器12の出力とパスメトリックレジスタ14の出力を
トレリス線図に従って加算(Add)、比較(Comp
are)、及び選択(Select)して比較して選択
したn状態のパスメトリック値とn状態の選択情報とを
出力するACS回路13と、ACS回路13の出力n状
態のパスメトリック値の中から最大のパスメトリックを
持つ状態番号を求める最尤パス状態番号検出器15と、
シンボル時刻毎にACS回路13の出力n状態の選択情
報を格納するパスメモリブロック17、18、19、2
0、21、及び22とを備えている。さらに、各パスメ
モリブロックはトレースバック時にあるパスメモリブロ
ックのトレースバックの結果が次のパスメモリブロック
のトレースバックの開始の始点になるように接続され
て、どのパスメモリブロックからもトレースバックが開
始できるような構造であり、セレクタ23には各パスメ
モリブロックの出力が入る。セレクタ23の出力が復号
データとして出力端子25からされ、制御回路16はパ
スメトリックレジスタ14、最尤パス状態番号検出器1
5、パスメモリブロック17,18,19,20,2
1,及び22、及びセレクタ23を制御する。
【0013】図2は、パスメモリブロック17及び18
の内部構造を示した図であり、残りのパスメモリブロッ
ク19、20、21、及び22も同一の構造を有してい
る。パスメモリブロック17と18はそれぞれACS回
路13の出力を格納するレジスタ40と41及び42と
43を備えており、いずれのレジスタに格納するかは、
制御回路16から出力されるパスセレクト信号格納クロ
ック1,2,3,4で決定される。さらに、図示のよう
に、パスメモリブロック17と18はレジスタ40、4
1、42、及び43の出力がそれぞれ入力されるセレク
タ46,47,48,及び49を有しており、セレクタ
46,47の出力は次段のパスメモリブロック18に、
セレクタ48,49は次段のパスメモリブロック19に
接続されている。
の内部構造を示した図であり、残りのパスメモリブロッ
ク19、20、21、及び22も同一の構造を有してい
る。パスメモリブロック17と18はそれぞれACS回
路13の出力を格納するレジスタ40と41及び42と
43を備えており、いずれのレジスタに格納するかは、
制御回路16から出力されるパスセレクト信号格納クロ
ック1,2,3,4で決定される。さらに、図示のよう
に、パスメモリブロック17と18はレジスタ40、4
1、42、及び43の出力がそれぞれ入力されるセレク
タ46,47,48,及び49を有しており、セレクタ
46,47の出力は次段のパスメモリブロック18に、
セレクタ48,49は次段のパスメモリブロック19に
接続されている。
【0014】セレクタ50は前段のパスメモリブロック
22の出力と最尤パス状態番号検出器15とを切替え、
セレクタ51は前段のパスメモリブロック17と最尤パ
ス状態番号検出器15とを切替える。レジスタ44及び
45はそれぞれセレクタ50及び51の出力を格納す
る。この際、制御回路16から出力されるトレース情報
格納クロック1及び2でレジスタ44及び15は制御さ
れる。セレクタ52はセレクタ50及びレジスタ44を
切替える。同様に、セレクタ53はセレクタ51及びレ
ジスタ45を切替える。セレクタ52の出力はセレクタ
46に出力されるとともに、その一部はセレクタ47に
出力される。また、セレクタ47にはセレクタ46から
の入力もある。同様に、セレクタ53の出力はセレクタ
48に出力されるとともに、その一部はセレクタ49に
出力される。また、セレクタ49にはセレクタ46の入
力もある。
22の出力と最尤パス状態番号検出器15とを切替え、
セレクタ51は前段のパスメモリブロック17と最尤パ
ス状態番号検出器15とを切替える。レジスタ44及び
45はそれぞれセレクタ50及び51の出力を格納す
る。この際、制御回路16から出力されるトレース情報
格納クロック1及び2でレジスタ44及び15は制御さ
れる。セレクタ52はセレクタ50及びレジスタ44を
切替える。同様に、セレクタ53はセレクタ51及びレ
ジスタ45を切替える。セレクタ52の出力はセレクタ
46に出力されるとともに、その一部はセレクタ47に
出力される。また、セレクタ47にはセレクタ46から
の入力もある。同様に、セレクタ53の出力はセレクタ
48に出力されるとともに、その一部はセレクタ49に
出力される。また、セレクタ49にはセレクタ46の入
力もある。
【0015】セレクタ50及び51は制御回路16から
のセレクト信号A1及びA2で制御され、セレクタ52
及び53は、制御回路16からのセレクト信号B1及び
B2で制御される。
のセレクト信号A1及びA2で制御され、セレクタ52
及び53は、制御回路16からのセレクト信号B1及び
B2で制御される。
【0016】以下、図1に示すビタビ復号装置の動作に
ついて説明する。なお、ここでは、畳み込み符号器33
は符号化率R=1/2,拘束長K=3の場合について考
えるものとする。
ついて説明する。なお、ここでは、畳み込み符号器33
は符号化率R=1/2,拘束長K=3の場合について考
えるものとする。
【0017】まず、送信側の符号器について説明する。
送信側では、まず、図3に示すように、入力端子54を
介して入力データが3段のシフトレジスタ50と排他的
論理和ゲート51,52で構成される畳み込み符号器3
3により符号化される。入力端子54より、シンボル時
刻毎にシフトレジスタ50に入り、シフトレジスタ50
の指定された各段の出力が排他的論理和ゲート51,5
2で論理処理され、出力端子55.56から、P1,P
2,・・・・のPデータ、Q1,Q2,・・・・のQデ
ータとして出力される。
送信側では、まず、図3に示すように、入力端子54を
介して入力データが3段のシフトレジスタ50と排他的
論理和ゲート51,52で構成される畳み込み符号器3
3により符号化される。入力端子54より、シンボル時
刻毎にシフトレジスタ50に入り、シフトレジスタ50
の指定された各段の出力が排他的論理和ゲート51,5
2で論理処理され、出力端子55.56から、P1,P
2,・・・・のPデータ、Q1,Q2,・・・・のQデ
ータとして出力される。
【0018】畳み込み符号器33の出力であるPデー
タ、Qデータは、入力端子10,11を介してブランチ
メトリック生成器12に入力される。この際、Pデー
タ、Qデータが伝送路で生じた雑音よりどのように変わ
っているかを、ビタビ復号装置に伝えるために軟判定表
現されている。図8には、0、1に対して、3ビットで
軟判定表現したものを示している。
タ、Qデータは、入力端子10,11を介してブランチ
メトリック生成器12に入力される。この際、Pデー
タ、Qデータが伝送路で生じた雑音よりどのように変わ
っているかを、ビタビ復号装置に伝えるために軟判定表
現されている。図8には、0、1に対して、3ビットで
軟判定表現したものを示している。
【0019】次に、ビタビ復号装置の動作について説明
する。図6は、畳み込み符号器33をトレリス表現した
図である。左側の{0,0}、{0,1}、{1,
0}、{1,1}は、畳み込み符号器33のシフトレジ
スタ50の初段、第二段の中味を示したものである。
{0,0}、{0,1}、{1,0}、{1,1}の右
側にある矢印の横の値が(a×2+b)を計算した値
で、今後、この値を状態番号と呼ぶ。
する。図6は、畳み込み符号器33をトレリス表現した
図である。左側の{0,0}、{0,1}、{1,
0}、{1,1}は、畳み込み符号器33のシフトレジ
スタ50の初段、第二段の中味を示したものである。
{0,0}、{0,1}、{1,0}、{1,1}の右
側にある矢印の横の値が(a×2+b)を計算した値
で、今後、この値を状態番号と呼ぶ。
【0020】図6を簡単に説明すると、状態番号0の
時、畳み込み符号器33に次に入力されるデータが”
0”の場合は、状態番号0に遷移し、Pデータ、Qデー
タ出力値”00”(状態番号0から状態番号0へ遷移す
る矢印の上に示した値)を出力し、入力されるデータ
が”1”の場合は、状態番号1に遷移し、Pデータ、Q
データ出力値”11”を出力する。他の状態番号におい
ても、畳み込み符号器33に入力されるデータに応じ
て、遷移先が決まり、その時のPデータ、Qデータの出
力値が遷移する矢印の上に書かれている。ビタビ復号装
置は、このトレリス表現された図に従って復号処理を行
っている。
時、畳み込み符号器33に次に入力されるデータが”
0”の場合は、状態番号0に遷移し、Pデータ、Qデー
タ出力値”00”(状態番号0から状態番号0へ遷移す
る矢印の上に示した値)を出力し、入力されるデータ
が”1”の場合は、状態番号1に遷移し、Pデータ、Q
データ出力値”11”を出力する。他の状態番号におい
ても、畳み込み符号器33に入力されるデータに応じ
て、遷移先が決まり、その時のPデータ、Qデータの出
力値が遷移する矢印の上に書かれている。ビタビ復号装
置は、このトレリス表現された図に従って復号処理を行
っている。
【0021】受信軟判定Pデータ、Qデータが入力端子
10,11を介してブランチメトリック生成器12に入
力されると、ブランチメトリック生成器12は、(軟判
定P1,軟判定Q1)に対して、その時の送信データの
組(P,Q)が(0,0)、(1,0)、(0,1)、
(1,1)であったとした場合の確からしさ、即ちブラ
ンチメトリックを各々算出する。(軟判定P1,軟判定
Q1)に対して、送信データの組が(0,0)の時のブ
ランチメトリックをλ0、送信データの組が(1,0)
の時のブランチメトリックをλ1、送信データの組が
(0,1)の時のブランチメトリックをλ2、送信デー
タの組が(1,1)の時のブランチメトリックをλ3と
する。ブランチメトリック生成器12はこのλ0、λ
1、λ2、λ3をACS回路13に出力する。
10,11を介してブランチメトリック生成器12に入
力されると、ブランチメトリック生成器12は、(軟判
定P1,軟判定Q1)に対して、その時の送信データの
組(P,Q)が(0,0)、(1,0)、(0,1)、
(1,1)であったとした場合の確からしさ、即ちブラ
ンチメトリックを各々算出する。(軟判定P1,軟判定
Q1)に対して、送信データの組が(0,0)の時のブ
ランチメトリックをλ0、送信データの組が(1,0)
の時のブランチメトリックをλ1、送信データの組が
(0,1)の時のブランチメトリックをλ2、送信デー
タの組が(1,1)の時のブランチメトリックをλ3と
する。ブランチメトリック生成器12はこのλ0、λ
1、λ2、λ3をACS回路13に出力する。
【0022】このとき、図7に示すようにm0時刻の各
状態番号のパスメトリック値をΓ0(m0)、Γ1(m
0)、Γ2(m0)、Γ3(m0)とする。パスメトリ
ックレジスタ14はこのΓ0(m0)、Γ1(m0)、
Γ2(m0)、Γ3(m0)をACS回路13に出力す
る。
状態番号のパスメトリック値をΓ0(m0)、Γ1(m
0)、Γ2(m0)、Γ3(m0)とする。パスメトリ
ックレジスタ14はこのΓ0(m0)、Γ1(m0)、
Γ2(m0)、Γ3(m0)をACS回路13に出力す
る。
【0023】ACS回路13は、図7に示すトレリス表
現に基づいて、演算を実行する。即ち、m1時刻に状態
番号0に合流している遷移は、状態番号0と状態番号2
からのものである。状態番号0からの遷移のときの畳み
込み符号器からの出力データは”00”なので、そのと
きのブランチメトリックはλ0,状態番号2からの遷移
のときの畳み込み符号器からの出力データは”11”な
ので、そのときのブランチメトリックはλ3となり、m
0時刻の状態番号0と状態番号2のパスメトリック値
は、Γ0(m0)、Γ2(m0)なので、各々、Γ0
(m0)+λ0、Γ2(m0)+λ3の演算を行い、大
きい方をm1時刻の状態番号0のパスメトリック値Γ0
(m1)として、パスメトリックレジスタ14に格納す
る。同時に、選択された方の枝値(図7で実線で示した
方が選ばれると、”0”、破線で示した方が選ばれる
と”1”)を、m1時刻の状態番号0の枝値S0(m
1)として、制御回路16が指定したパスメモリブロッ
ク内のレジスタに格納する。
現に基づいて、演算を実行する。即ち、m1時刻に状態
番号0に合流している遷移は、状態番号0と状態番号2
からのものである。状態番号0からの遷移のときの畳み
込み符号器からの出力データは”00”なので、そのと
きのブランチメトリックはλ0,状態番号2からの遷移
のときの畳み込み符号器からの出力データは”11”な
ので、そのときのブランチメトリックはλ3となり、m
0時刻の状態番号0と状態番号2のパスメトリック値
は、Γ0(m0)、Γ2(m0)なので、各々、Γ0
(m0)+λ0、Γ2(m0)+λ3の演算を行い、大
きい方をm1時刻の状態番号0のパスメトリック値Γ0
(m1)として、パスメトリックレジスタ14に格納す
る。同時に、選択された方の枝値(図7で実線で示した
方が選ばれると、”0”、破線で示した方が選ばれる
と”1”)を、m1時刻の状態番号0の枝値S0(m
1)として、制御回路16が指定したパスメモリブロッ
ク内のレジスタに格納する。
【0024】以下、m1時刻のパスメトリック値Γ1
(m1)、Γ2(m1)、Γ3(m1)、枝値S1(m
1)、S2(m1)、S3(m1)を同様にして求め、
各々、パスメトリックレジスタ14に格納すると共に、
制御回路16が指定したパスメモリブロックに格納す
る。
(m1)、Γ2(m1)、Γ3(m1)、枝値S1(m
1)、S2(m1)、S3(m1)を同様にして求め、
各々、パスメトリックレジスタ14に格納すると共に、
制御回路16が指定したパスメモリブロックに格納す
る。
【0025】なお、この例では、各パスメモリブロック
のメモリを2段分にし、パスメモリ長を12としている
ので、パスメモリブロックを6個使ってパスメモリを構
成している。
のメモリを2段分にし、パスメモリ長を12としている
ので、パスメモリブロックを6個使ってパスメモリを構
成している。
【0026】m1,m2時刻のACS回路13の出力を
パスメモリブロック22内のレジスタに、m3,m4時
刻のACS回路13の出力をパスメモリブロック21内
のレジスタに、m5,m6時刻のACS回路13の出力
をパスメモリブロック20内のレジスタに、m7,m8
時刻のACS回路13の出力をパスメモリブロック19
内のレジスタに、m9,m10時刻のACS回路13の
出力をパスメモリブロック18内のレジスタに、m1
1,m12時刻のACS回路13の出力をパスメモリブ
ロック17内のレジスタに、m13,m14時刻のAC
S回路13の出力を再びパスメモリブロック22内のレ
ジスタに格納するように繰り返す。
パスメモリブロック22内のレジスタに、m3,m4時
刻のACS回路13の出力をパスメモリブロック21内
のレジスタに、m5,m6時刻のACS回路13の出力
をパスメモリブロック20内のレジスタに、m7,m8
時刻のACS回路13の出力をパスメモリブロック19
内のレジスタに、m9,m10時刻のACS回路13の
出力をパスメモリブロック18内のレジスタに、m1
1,m12時刻のACS回路13の出力をパスメモリブ
ロック17内のレジスタに、m13,m14時刻のAC
S回路13の出力を再びパスメモリブロック22内のレ
ジスタに格納するように繰り返す。
【0027】図5は、パスメモリブロックによるリング
メモリを表す概念図を示す。書き込みポインタが指すメ
モリブロックのレジスタにACS回路13からのパス選
択情報を格納し書き込みポインタは2シンボル時刻毎に
左方向に1つずつ回転する。トレースバックは2シンボ
ル時刻毎に書き込みポインタが指す位置から右方向に開
始される。
メモリを表す概念図を示す。書き込みポインタが指すメ
モリブロックのレジスタにACS回路13からのパス選
択情報を格納し書き込みポインタは2シンボル時刻毎に
左方向に1つずつ回転する。トレースバックは2シンボ
ル時刻毎に書き込みポインタが指す位置から右方向に開
始される。
【0028】また、ACS回路13は求めたm1時刻の
パスメトリック値Γ0(m1)、Γ1(m1)、Γ2
(m1)、Γ3(m1)をパスメトリックレジスタ12
に出力すると同時に最尤パス状態番号検出器15にも出
力する。これで、m1時刻の一連の処理が終了する(以
後、ACS処理と呼ぶ)。次の軟判定P2,Q2データ
が入力されると、上記で説明したACS処理を繰り返し
実行する。
パスメトリック値Γ0(m1)、Γ1(m1)、Γ2
(m1)、Γ3(m1)をパスメトリックレジスタ12
に出力すると同時に最尤パス状態番号検出器15にも出
力する。これで、m1時刻の一連の処理が終了する(以
後、ACS処理と呼ぶ)。次の軟判定P2,Q2データ
が入力されると、上記で説明したACS処理を繰り返し
実行する。
【0029】m12時刻での処理が終わると、制御回路
16は下記の制御を行う。即ち、最尤パス状態番号検出
器15は、最尤パスメトリック値Γ0(m12)、Γ1
(m12)、Γ2(m12)、Γ3(m12)の中から
最大のパスメトリック値を持つ状態番号をメモリブロッ
ク17,18,19,20,21,22に送り、制御回
路16は、m12時刻の最尤パス状態番号がメモリブロ
ック17のみ有効になるようにセレクト信号A1,A
2,A3,A4,A5,A6とセレクト信号B1,B
2,B3,B4,B5,B6を制御する。つまり、メモ
リブロック17内のセレクタ50が最尤パス状態番号を
選択するようにセレクト信号A1を設定し、セレクタ5
2がセレクタ50の出力を選択するようにセレクト信号
B1を設定する。
16は下記の制御を行う。即ち、最尤パス状態番号検出
器15は、最尤パスメトリック値Γ0(m12)、Γ1
(m12)、Γ2(m12)、Γ3(m12)の中から
最大のパスメトリック値を持つ状態番号をメモリブロッ
ク17,18,19,20,21,22に送り、制御回
路16は、m12時刻の最尤パス状態番号がメモリブロ
ック17のみ有効になるようにセレクト信号A1,A
2,A3,A4,A5,A6とセレクト信号B1,B
2,B3,B4,B5,B6を制御する。つまり、メモ
リブロック17内のセレクタ50が最尤パス状態番号を
選択するようにセレクト信号A1を設定し、セレクタ5
2がセレクタ50の出力を選択するようにセレクト信号
B1を設定する。
【0030】また、メモリブロック18内のセレクタ5
1がメモリブロック17の出力を選択するようにセレク
ト信号A2を設定し、セレクタ53がセレクタ51の出
力を選択するようにセレクト信号B2を設定する。
1がメモリブロック17の出力を選択するようにセレク
ト信号A2を設定し、セレクタ53がセレクタ51の出
力を選択するようにセレクト信号B2を設定する。
【0031】メモリブロック19,20,21,22の
セレクト信号A3,A4,A5,A6とセレクト信号B
3,B4,B5,B6の設定はセレクト信号A2,B2
と同じになっている。m12時刻でのトレースバックが
開始され、セレクタ46はm12時刻の最尤パス状態番
号に基づいてレジスタ40の4ビット出力から1ビット
を選択する。セレクタ47は、セレクタ52の出力のM
SBとセレクタ46の出力ビットに基づいてレジスタ4
1の4ビット出力から1ビットを選択する。
セレクト信号A3,A4,A5,A6とセレクト信号B
3,B4,B5,B6の設定はセレクト信号A2,B2
と同じになっている。m12時刻でのトレースバックが
開始され、セレクタ46はm12時刻の最尤パス状態番
号に基づいてレジスタ40の4ビット出力から1ビット
を選択する。セレクタ47は、セレクタ52の出力のM
SBとセレクタ46の出力ビットに基づいてレジスタ4
1の4ビット出力から1ビットを選択する。
【0032】セレクタ46とセレクタ47の出力である
2ビットは次段のパスメモリブロック18に入力されセ
レクタ48に入力される。セレクタ48は、セレクタ4
6とセレクタ47の出力値に基づいてレジスタ42の4
ビット出力から1ビットを選択する。セレクタ49は、
セレクタ57の出力値とセレクタ48の出力ビットに基
づいてレジスタ43の4ビット出力から1ビットを選択
する。セレクタ48とセレクタ49の出力である2ビッ
トは次段のパスメモリブロック19に入力される。
2ビットは次段のパスメモリブロック18に入力されセ
レクタ48に入力される。セレクタ48は、セレクタ4
6とセレクタ47の出力値に基づいてレジスタ42の4
ビット出力から1ビットを選択する。セレクタ49は、
セレクタ57の出力値とセレクタ48の出力ビットに基
づいてレジスタ43の4ビット出力から1ビットを選択
する。セレクタ48とセレクタ49の出力である2ビッ
トは次段のパスメモリブロック19に入力される。
【0033】以下同様な動作が、パスメモリブロック2
2まで繰り返される。パスメモリブロック17,18,
19,20,21,22の各出力がセレクタ23に接続
されている。制御回路16は、m12時刻においてパス
メモリブロック22の出力が選択されるようにセレクタ
23を設定する。m12時刻のセレクタ23の出力が復
号として出力端子25から出力される。
2まで繰り返される。パスメモリブロック17,18,
19,20,21,22の各出力がセレクタ23に接続
されている。制御回路16は、m12時刻においてパス
メモリブロック22の出力が選択されるようにセレクタ
23を設定する。m12時刻のセレクタ23の出力が復
号として出力端子25から出力される。
【0034】以下同様な処理が繰り返される。即ち、m
13時刻においては、ACS回路13からの出力は、パ
スメモリブロック22内のレジスタに格納される(トレ
ースバックは行われない)。m14時刻においては、A
CS回路13からの出力は、パスメモリた後、m14時
刻の最尤パス状態番号がパスメモリブロック22に入力
され、トレースバックが開始される。この時トレースバ
ックの方向として、パスメモリブロック22→17→1
8→19→20→21とさかのぼって行き、パスメモリ
ブロック21の出力をセレクタ23から出力し、出力端
子25から復号データとして出力する。
13時刻においては、ACS回路13からの出力は、パ
スメモリブロック22内のレジスタに格納される(トレ
ースバックは行われない)。m14時刻においては、A
CS回路13からの出力は、パスメモリた後、m14時
刻の最尤パス状態番号がパスメモリブロック22に入力
され、トレースバックが開始される。この時トレースバ
ックの方向として、パスメモリブロック22→17→1
8→19→20→21とさかのぼって行き、パスメモリ
ブロック21の出力をセレクタ23から出力し、出力端
子25から復号データとして出力する。
【0035】上述の例においては、R=1/2、拘束長
K=3の畳み込み符号について説明したが、一般にパス
メモリブロック内のレジスタの段数は、(K−1)個に
した方が本発明のパスメモリとトレースバック回路の構
成が簡単になる。
K=3の畳み込み符号について説明したが、一般にパス
メモリブロック内のレジスタの段数は、(K−1)個に
した方が本発明のパスメモリとトレースバック回路の構
成が簡単になる。
【0036】上述の例においては、K=3なので、(3
−1)=2段のレジスタでパスメモリブロックを構成し
た。
−1)=2段のレジスタでパスメモリブロックを構成し
た。
【0037】また、高速伝送により1シンボル時間が短
くなったり、拘束長が大きなり、必要なパスメモリ長が
長くなったことにより1シンボル時間内でトレースバッ
クを始点から終点まで実行できなくなった場合でも、最
尤パス状態番号や前段のパスメモリブロックからのトレ
ース情報を格納するレジスタを設けることにより、数シ
ンボル時間内でトレースバックを始点から終点まで実行
することができる。
くなったり、拘束長が大きなり、必要なパスメモリ長が
長くなったことにより1シンボル時間内でトレースバッ
クを始点から終点まで実行できなくなった場合でも、最
尤パス状態番号や前段のパスメモリブロックからのトレ
ース情報を格納するレジスタを設けることにより、数シ
ンボル時間内でトレースバックを始点から終点まで実行
することができる。
【0038】上述のように、図示の例では、パスメモリ
をフリップフロップ型メモリ素子であるレジスタ(パス
メモリブロック17の場合はレジスタ40又は41)で
構成して、ACS回路13からの出力は、入力端子1
1,12から入力されるシンボル時刻毎にパスメモリブ
ロック17,18,19,20,21,22の内の指定
されたレジスタに格納される。各パスメモリブロック
は、トレースバック時に、あるパスメモリブロックのト
レースバックの結果が次のパスメモリブロックのトレー
スバックの開始の始点になるように接続されており、ど
のパスメモリブロックからもトレースバックが開始でき
るような構造になっている。例えば、パスメモリブロッ
ク17をトレースバックの開始始点とした場合1シンボ
ル時間内に、パスメモリブロック17→18→19→2
0→21→22とすることもできるし、1シンボル時間
内にパスメモリブロック17→18→19→20→21
→22のトレースバックが完了しない場合は、パスメモ
リブロック内のレジスタ(パスメモリブロック17の場
合はレジスタ44)に、前段のパスメモリブロックから
のトレースバック情報を一旦格納し、次のシンボル時刻
で、そのパスメモリブロックからトレースバックを開始
できる。従って、トレースバック法を用いても復号処理
時間を短くできる。
をフリップフロップ型メモリ素子であるレジスタ(パス
メモリブロック17の場合はレジスタ40又は41)で
構成して、ACS回路13からの出力は、入力端子1
1,12から入力されるシンボル時刻毎にパスメモリブ
ロック17,18,19,20,21,22の内の指定
されたレジスタに格納される。各パスメモリブロック
は、トレースバック時に、あるパスメモリブロックのト
レースバックの結果が次のパスメモリブロックのトレー
スバックの開始の始点になるように接続されており、ど
のパスメモリブロックからもトレースバックが開始でき
るような構造になっている。例えば、パスメモリブロッ
ク17をトレースバックの開始始点とした場合1シンボ
ル時間内に、パスメモリブロック17→18→19→2
0→21→22とすることもできるし、1シンボル時間
内にパスメモリブロック17→18→19→20→21
→22のトレースバックが完了しない場合は、パスメモ
リブロック内のレジスタ(パスメモリブロック17の場
合はレジスタ44)に、前段のパスメモリブロックから
のトレースバック情報を一旦格納し、次のシンボル時刻
で、そのパスメモリブロックからトレースバックを開始
できる。従って、トレースバック法を用いても復号処理
時間を短くできる。
【0039】
【発明の効果】以上説明したように、本発明では、ビタ
ビ復号処理時間を短くするととともにに消費電力を低減
させることができるという効果がある。
ビ復号処理時間を短くするととともにに消費電力を低減
させることができるという効果がある。
【図1】本発明によるビタビ復号装置の一例示すブロッ
ク図である。
ク図である。
【図2】図1に示すパスメモリブロック内部の構造を示
すブロック図である。
すブロック図である。
【図3】畳み込み符号器の一例を示す図である。
【図4】従来のビタビ復号装置を示すブロック図であ
る。
る。
【図5】パスメモリブロックによるリングメモリを概念
的に示す図である。
的に示す図である。
【図6】図3に示す畳み込み符号器のトレリス表現を示
す図である。
す図である。
【図7】ACS回路の構成を説明するための図である。
【図8】0,1データに対する3ビット軟判定データの
関係を示す図である。
関係を示す図である。
【図9】パスメモリ内の格納されたパス選択情報の一例
を示す図である。
を示す図である。
10,11 入力端子 12 ブランチメトリック生成器 13 ACS回路 14 パスメトリックレジスタ 15 最尤パス状態番号検出器 16 制御回路 17,18,19,20,21,22 パスメモリブロ
ック 23 セレクタ 25 出力端子
ック 23 セレクタ 25 出力端子
Claims (6)
- 【請求項1】 畳み込み符号器にて出力され、伝送路を
介して受信された、受信Pデータ及び受信Qデータをト
レースバック法を用いて処理して復号データを得るビタ
ビ復号装置において、前記受信Pデータ及び前記受信Q
データに基づいてブランチメトリックを生成するブラン
チメトリック生成器と、生き残りパスの累積メトリック
が格納されているパスメトリックレジスタと、シンボル
時刻毎に前記ブランチメトリックと前記累積メトリック
とをトレリス線図に応じて処理してn状態のパスメトリ
ック値とn状態の選択情報とを出力するACS回路と、
前記n状態のパスメトリック値の中から最大のパスメト
リックを有する状態番号を求める最尤パス状態番号検出
器と、前記状態番号を受けシンボル時刻毎に前記n状態
の選択情報を格納する複数のパスメモリブロックとを備
え、前記複数のパスメモリブロックは、トレースバック
時に各パスメモリブロックのトレースバックの結果が次
のパスメモリブロックのトレースバックの開始の始点に
なるように接続されて、どのパスメモリブロックからも
トレースバックが開始できるような構造であり、さらに
前記複数のパスメモリブロックの出力を選択して前記復
号データを出力するセレクタとを有することを特徴とす
るビタビ復号装置。 - 【請求項2】 請求項1に記載されたビタビ復号装置に
おいて、前記パスメモリブロックの各々は前記n状態の
選択情報を格納する選択情報レジスタを備えており、該
選択情報レジスタはフリップフロップ型メモリ素子であ
ることを特徴とするビタビ復号装置。 - 【請求項3】 請求項2に記載されたビタビ復号装置に
おいて、前記パスメモリブロックは直列に接続されてお
り、最終段のパスメモリブロックの出力が初段のパスメ
モリブロックに帰還されていることを特徴とするビタビ
復号装置。 - 【請求項4】 請求項3に記載されたビタビ復号装置に
おいて、前記パスメモリブロックはそれぞれ複数の前記
選択情報レジスタを備えており、さらに、前記パスメモ
リブロックは前記選択情報レジスタ毎に備えられ前記選
択情報レジスタの出力を受ける選択情報セレクタを有
し、前段の選択情報セレクタの出力が次段の選択情報セ
レクタに与えられ、さらに、前記選択情報セレクタの出
力は次段のパスメモリブロックに与えられるようにした
ことを特徴とするビタビ復号装置。 - 【請求項5】 請求項4に記載されたビタビ復号装置に
おいて、前記パスメモリブロックの各々は、前段のパス
メモリブロックの出力と前記最尤パス状態番号検出器の
出力とを切り替える第1のセレクタと、該第1のセレク
タの出力を格納する第1のレジスタと、前記第1のセレ
クタ及び前記第1のレジスタの出力を切り替える第2の
セレクタとを有し、前記選択情報セレクタには前記第2
のセレクタ出力が与えられるようにしたことを特徴とす
るビタビ復号装置。 - 【請求項6】 請求項5に記載されたビタビ復号装置に
おいて、前記第1及び第2のセレクタを制御する制御手
段を備えることを特徴とするビタビ復号装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16884099A JP3271663B2 (ja) | 1999-06-15 | 1999-06-15 | ビタビ復号装置 |
US09/594,124 US6697442B1 (en) | 1999-06-15 | 2000-06-14 | Viterbi decoding apparatus capable of shortening a decoding process time duration |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16884099A JP3271663B2 (ja) | 1999-06-15 | 1999-06-15 | ビタビ復号装置 |
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Publication Number | Publication Date |
---|---|
JP2000357971A JP2000357971A (ja) | 2000-12-26 |
JP3271663B2 true JP3271663B2 (ja) | 2002-04-02 |
Family
ID=15875512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
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WO2004109692A1 (ja) * | 2003-06-06 | 2004-12-16 | Fujitsu Limited | データ再生装置 |
US7248637B2 (en) * | 2003-06-11 | 2007-07-24 | Advanced Micro Devices, Inc. | Viterbi decoder utilizing partial backtracing |
US7793200B1 (en) * | 2006-09-27 | 2010-09-07 | Xilinx, Inc. | Method of and circuit for accessing a memory of a trellis decoder |
US8185810B1 (en) * | 2007-04-13 | 2012-05-22 | Link—A—Media Devices Corporation | Low power viterbi trace back architecture |
JP2009180532A (ja) * | 2008-01-29 | 2009-08-13 | Renesas Technology Corp | 標準セルおよび半導体装置 |
US20110090773A1 (en) * | 2009-10-16 | 2011-04-21 | Chih-Ching Yu | Apparatus for generating viterbi-processed data using an input signal obtained from reading an optical disc |
US20110090779A1 (en) * | 2009-10-16 | 2011-04-21 | Mediatek Inc. | Apparatus for generating viterbi-processed data |
US20110167323A1 (en) * | 2010-01-07 | 2011-07-07 | Mediatek Inc. | Error-Correcting Apparatus and Method Thereof |
US8432780B1 (en) | 2012-05-10 | 2013-04-30 | Mediatek Inc. | Viterbi decoding apparatus using level information generator supporting different hardware configurations to generate level information to Viterbi decoder and related method thereof |
TWI729755B (zh) * | 2020-04-01 | 2021-06-01 | 智原科技股份有限公司 | 接收器與應用在接收器中的交織碼調變解碼器及相關的解碼方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
JPH03179925A (ja) | 1989-12-08 | 1991-08-05 | Mitsubishi Electric Corp | パスメモリ回路 |
JPH05335972A (ja) * | 1992-05-27 | 1993-12-17 | Nec Corp | ビタビ復号器 |
JP2996615B2 (ja) * | 1996-01-08 | 2000-01-11 | 松下電器産業株式会社 | ビタビ復号装置及びその方法 |
JP2904271B2 (ja) | 1996-08-09 | 1999-06-14 | 日本電気株式会社 | ビタビ復号器用パスメモリユニットおよび復号方法 |
JPH10215190A (ja) | 1997-01-30 | 1998-08-11 | Nec Corp | ビタビ復号lsi |
US6141384A (en) * | 1997-02-14 | 2000-10-31 | Philips Electronics North America Corporation | Decoder for trellis encoded interleaved data stream and HDTV receiver including such a decoder |
JP3277856B2 (ja) | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
JP3196835B2 (ja) * | 1998-07-17 | 2001-08-06 | 日本電気株式会社 | ビタビ復号法及びビタビ復号器 |
-
1999
- 1999-06-15 JP JP16884099A patent/JP3271663B2/ja not_active Expired - Fee Related
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2000
- 2000-06-14 US US09/594,124 patent/US6697442B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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US6697442B1 (en) | 2004-02-24 |
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Legal Events
Date | Code | Title | Description |
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