CN113839680B - 基于维特比算法的解码电路及解码方法 - Google Patents

基于维特比算法的解码电路及解码方法 Download PDF

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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
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Abstract

本发明提供基于维特比算法的解码电路及解码方法。解码方法包含以下步骤：根据维特比算法解码编码数据以产生解码数据；对该解码数据进行错误更正，以得到该编码数据的数据内容；比对该解码数据及该数据内容，以产生位更正信息；根据维特比算法使用该编码数据计算多个第一分支度量，这些第一分支度量对应于该数据内容的目标位；根据该数据内容及该位更正信息调整这些第一分支度量的至少一部分，以产生多个第二分支度量；以及根据该位更正信息选择这些第一分支度量或这些第二分支度量。

Description

基于维特比算法的解码电路及解码方法
技术领域
本发明是关于解码电路及解码方法，尤其是关于基于维特比算法的解码电路及解码方法。
背景技术
一个通信***通常采用多种编码技术来对要传输的数据内容进行编码，以降低传输通道对数据内容的负面影响。通信***的接收端必须对收到的数据进行解码，以还原该数据内容。维特比解码器(Viterbi decoder)是一种常见的错误更正解码器，可以搭配硬判决译码算法(hard-decision algorithm)或软判决译码算法(soft-decision algorithm)来进行解码运算。虽然软判决译码算法可以提高维特比解码器的解码能力，但代价是维特比解码器的电路复杂度及运算复杂度随之大幅增加，导致接收端的电子装置的效能降低、不易设计，以及成本提高。
发明内容
鉴于现有技术的不足，本发明的目的在于提供一种解码电路及解码方法，以降低接收端的电子装置的电路复杂度及运算复杂度。
本发明公开一种基于维特比算法的解码电路，包含维特比解码器、错误更正解码器、位(bit，也称为比特)检查电路、分支度量计算电路、分支度量调整电路，以及多路复用器。维特比解码器接收编码数据，并且根据维特比算法解码该编码数据以产生解码数据。错误更正解码器耦接该维特比解码器，用来对该解码数据进行错误更正，以得到该编码数据的数据内容。位检查电路耦接该维特比解码器及该错误更正解码器，用来比对该解码数据及该数据内容，以产生位更正信息。分支度量计算电路用来根据维特比算法使用该编码数据计算多个第一分支度量，这些第一分支度量对应于该数据内容的目标位。分支度量调整电路耦接该分支度量计算电路，用来根据该数据内容及该位更正信息调整这些第一分支度量的至少一部分，以产生多个第二分支度量。多路复用器耦接该分支度量计算电路及该分支度量调整电路，用来根据该位更正信息选择这些第一分支度量或这些第二分支度量。
本发明还公开一种基于维特比算法的解码方法，包含：根据维特比算法解码编码数据以产生一解码数据；对该解码数据进行错误更正，以得到该编码数据的数据内容；比对该解码数据及该数据内容，以产生位更正信息；根据维特比算法使用该编码数据计算多个第一分支度量，这些第一分支度量对应于该数据内容的目标位；根据该数据内容及该位更正信息调整这些第一分支度量的至少一部分，以产生多个第二分支度量；以及根据该位更正信息选择这些第一分支度量或这些第二分支度量。
本发明的解码电路及解码方法根据错误更正解码器的输出来调整维特比算法中的分支度量，以提高解码性能(例如解码正确率)。相较于传统技术，本发明的错误更正解码器可以采用硬判决译码算法来降低运算复杂度，而解码电路及解码方法可同时维持高的解码性能。
有关本发明的特征、实施与功效，在此配合附图作实施例详细说明如下。
附图说明
图1为本发明一个实施例的基于维特比算法的解码电路的功能方块图；
图2为本发明一个实施例的解码方法的流程图；
图3为维特比算法的示意图；
图4为图1的维特比解码器170的一个实施例的功能方块图；
图5为本发明分支度量调整电路420的一个实施例的电路图；
图6为本发明分支度量调整电路420的操作流程图；
图7为本发明另一个实施例的基于维特比算法的解码电路的功能方块图；以及
图8为本发明一个实施例的解码方法的流程图。
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本发明的公开内容包含基于维特比算法的解码电路及解码方法。由于本发明的解码电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置方案的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。此外，本发明的解码方法的部分或全部流程可以是软件和/或固件的形式，并且可通过本发明的解码电路或其等效装置来执行，在不影响该方法实施例的充分公开及可实施性的前提下，以下方法实施例的说明将着重于步骤内容而非硬件。
图1为本发明一个实施例的基于维特比算法的解码电路的功能方块图，图2显示相对应的解码方法的流程图。解码电路100实施于通信***的接收端，包含维特比解码器110、错误更正解码器130、位检查电路140、缓冲电路150、维特比解码器170以及错误更正解码器190。编码数据CD是由通信***的传送端将一个数据内容(例如视频数据、音频数据、文字数据等)编码后所产生。
在收到编码数据CD后，解码电路100一方面将编码数据CD输入到维特比解码器110，一方面将编码数据CD储存至缓冲电路150。维特比解码器110根据维特比算法对编码数据CD进行解码，并且产生第一解码数据DD1(步骤S210)。维特比解码器110为已知的电路，其工作原理为本领域普通技术人员所熟知的，故不再赘述。第一解码数据DD1包含数据区块及更正区块。
错误更正解码器130耦接于维特比解码器110，用来使用更正区块对数据区块进行错误更正，以更正数据区块中错误的位，进而产生第一数据内容DC1(步骤S230)。第一数据内容DC1是第一解码数据DD1的数据区块经过错误更正后的结果。如果第一解码数据DD1的数据区块的内容正确，则第一数据内容DC1等于第一解码数据DD1的数据区块；否则，第一解码数据DD1的数据区块与第一数据内容DC1之间有N个位不相同(N为大于等于1的整数，即在步骤S230中被更正的位数)。在一些实施例中，错误更正解码器130为基于BCH码(Bose-Chaudhuri-Hocquenghem code)的错误更正解码器，例如里德-索罗门码(Reed-Solomoncode,RS code)错误更正解码器，但不以此为限。
位检查电路140耦接维特比解码器110及错误更正解码器130，用来检查第一解码数据DD1的数据区块是否有经过更正(例如，通过比对第一解码数据DD1与第一数据内容DC1来完成)，并且产生位更正信息BCI(步骤S250)。位更正信息BCI的长度与第一数据内容DC1的长度以及第一解码数据DD1的数据区块的长度相同。位更正信息BCI以位0(或1)指示第一数据内容DC1中相对应的位(例如位置相同的位)没有被更正，以及以位1(或0)指示第一数据内容DC1中相对应的位被更正。在一些实施例中，位检查电路140使用异或门(Exclusive-OR gate)对第一解码数据DD1及第一数据内容DC1进行逐位(bitwise)运算，以产生位更正信息BCI。
维特比解码器170从缓冲电路150读取编码数据CD，并且使用第一数据内容DC1及位更正信息BCI来对编码数据CD进行解码，以产生码字(codeword)(即第二解码数据DD2)。类似地，第二解码数据DD2包含数据区块及更正区块。维特比解码器170与维特比解码器110在不同的时间点解码同一笔编码数据CD，换言之，维特比解码器110与维特比解码器170之间有一延迟。此延迟可以由电路设计者自行设定。在一些实施例中，第一数据内容DC1及位更正信息BCI愈早产生，则此延迟愈短。维特比解码器170的细节电路将在图4中详述。
错误更正解码器190使用第二解码数据DD2的更正区块对第二解码数据DD2的数据区块进行错误更正，以更正数据区块中错误的位。第二数据内容DC2是第二解码数据DD2的数据区块经过错误更正后的结果(步骤S295)。如果第二解码数据DD2的数据区块的内容正确，则第二数据内容DC2等于第二解码数据DD2的数据区块；否则，第二解码数据DD2的数据区块与第二数据内容DC2之间至少有一个位不相同。
在一些实施例中，错误更正解码器130及错误更正解码器190可以共用电路，即错误更正解码器130及错误更正解码器190为同一个解码器。
图3为维特比算法的示意图。图3的示例对应于(2,1,2)卷积码(convolutionalcode)，S00、S01、S10、S11代表四个状态(state)，t＝0,1,2,…,k-1,k,k+1,…代表多个阶段(stage)(k为正整数，t＝0为初始阶段)。阶段2(t＝2)之后，每个状态有2个输出分支，其中一个对应于位0(以虚线表示)，另一个对应于位1(以实线表示)。举例来说，在阶段k-1与阶段k之间共有8个分支，其中分支b0、b2、b4、b6对应于位0，而分支b1、b3、b5、b7对应于位1。以下的说明请参考图4及图2，以对维特比解码器170的细节电路及操作有更进一步的了解。
图4是图1的维特比解码器170的一个实施例的功能方块图。维特比解码器170包含分支度量(Branch metric)计算电路410、分支度量调整电路420、多路复用器430、路径度量计算电路440以及回溯电路450。
分支度量计算电路410根据维特比算法使用编码数据CD计算多个分支的第一分支度量b(步骤S260)。分支度量计算电路410的操作为本领域普通技术人员所熟知的，故不再赘述。第一分支度量b代表某阶段的所有输出分支的分支度量的集合，且第一分支度量b对应于第一数据内容DC1的其中一个位(以下称为目标位)。更明确地说，第一数据内容DC1包含多个位A0,、A1,、A2,、…、Ak-1,、Ak,、Ak+1,、…，而分支b0至b7对应于目标位Ak-1，换言之，第一分支度量b的内容与目标位Ak-1的值密切相关。如果目标位Ak-1为0，则分支b0、b2、b4、b6较有可能被选择(即可信度高，较有可能成为维特比算法的留存路径(survivor path)的一部分)。反之，如果目标位Ak-1为1，则分支b1、b3、b5、b7较有可能被选择。
分支度量调整电路420根据第一数据内容DC1及位更正信息BCI调整或不调整第一分支度量b，以产生多个第二分支度量b'(步骤S270)。更明确地说，分支度量调整电路420至少包含以下三种操作情况：(1)位更正信息BCI指示目标位Ak-1在步骤S230中没有经过更正；(2)位更正信息BCI指示目标位Ak-1在步骤S230中经过更正，且更正后的目标位Ak-1为0；以及(3)位更正信息BCI指示目标位Ak-1在步骤S230中经过更正，且更正后的目标位Ak-1为1。
在情况(1)中，因为目标位Ak-1原本就是正确的位，代表第一分支度量b的可信度高，所以分支度量调整电路420不调整第一分支度量b(即第二分支度量b'等于第一分支度量b)。请注意，在一些实施例中，分支度量调整电路420将第一分支度量b加上0以产生第二分支度量b'；换言之，在一些实施例中，即使第二分支度量b'等于第一分支度量b，第二分支度量b'仍可视为调整后的分支度量。
在情况(2)中，因为目标位Ak-1的值在更正前为1，代表对应于1的分支b1、b3、b5、b7具有较低的可信度，所以分支度量调整电路420增加(或减少)分支b1、b3、b5、b7的分支度量，和/或减少(或增加)分支b0、b2、b4、b6的分支度量。换言之，分支度量调整电路420调整第一分支度量b的其中一半(例如通过加上一个正数或负数)，并且将另一半加0后输出(视为调整或未调整)或直接输出(视为未调整)。
在情况(3)中，因为目标位Ak-1的值在更正前为0，代表对应于0的分支b0、b2、b4、b6具有较低的可信度，所以分支度量调整电路420增加(或减少)分支b0、b2、b4、b6的分支度量，和/或减少(或增加)分支b1、b3、b5、b7的分支度量。换言之，分支度量调整电路420调整第一分支度量b的其中一半(例如通过加上一个正数或负数)，并且将另一半加0后输出(视为调整或未调整)或直接输出(视为未调整)。
多路复用器430根据位更正信息BCI选择第一分支度量b或第二分支度量b'输出至路径度量计算电路440(步骤S280)。更明确地说，当位更正信息BCI指示目标位Ak-1没有经过更正，则多路复用器430输出第一分支度量b。反之，当位更正信息BCI指示目标位Ak-1经过更正，则多路复用器430输出第二分支度量b'。
路径度量计算电路440将第一分支度量b或第二分支度量b'分别与相对应的前置累积度量(previously accumulated metric)相加，以产生多个目前累积度量(accumulated metric)(步骤S285)。最后，回溯电路450选择对应于这些目前累积度量的最大值(实施例一)或最小值(实施例二)的路径作为留存路径，并回溯该留存路径以得到对应于该留存路径的码字，该码字即第二解码数据DD2(步骤S290)。路径度量计算电路440及回溯电路450为本领域普通技术人员所熟知的，故不再赘述。
在实施例一中，分支度量调整电路420在前述的情况(2)中减少分支b1、b3、b5、b7的分支度量，和/或增加分支b0、b2、b4、b6的分支度量，以及在情况(3)中减少分支b0、b2、b4、b6的分支度量，和/或增加分支b1、b3、b5、b7的分支度量。在实施例二中，分支度量调整电路420在前述的情况(2)中增加分支b1、b3、b5、b7的分支度量，和/或减少分支b0、b2、b4、b6的分支度量，以及情况(3)中增加分支b0、b2、b4、b6的分支度量，和/或减少分支b1、b3、b5、b7的分支度量。
图5为本发明分支度量调整电路420的一个实施例的电路图。分支度量调整电路420包含多路复用器510、逻辑电路520、逻辑电路525、乘法器530、乘法器535、加法器540以及加法器545。图6为分支度量调整电路420的操作流程图(即步骤S270的详细步骤)。
第一分支度量b可以划分为第一群组bg0(包含对应于位0的分支b0、b2、b4、b6的分支度量)及第二群组bg1(包含对应于位1的分支b1、b3、b5、b7的分支度量)。类似地，第二分支度量b'可以划分为第三群组b′g0(包含对应于位0的分支b0、b2、b4、b6的未调整或调整后的分支度量)及第四群组b′g1(包含对应于位1的分支b1、b3、b5、b7的未调整或调整后的分支度量)。以下说明分支度量调整电路420如何根据位更正信息BCI及第一数据内容DC1来调整或不调整多个第一分支度量b以产生多个第二分支度量b'。
多路复用器510根据位更正信息BCI的参考位Pk-1(参考位Pk-1指示第一数据内容DC1的目标位Ak-1是否经过更正)选择权重W0或权重W1(步骤S610)。
逻辑电路520及逻辑电路525分别根据目标位Ak-1产生控制值CV1及控制值CV2(步骤S620、S650)。在图5的实施例中，逻辑电路520包含与门521及反相器522，逻辑电路525包含与门526。与门521与与门526的两个输入为目标位Ak-1及逻辑值1。因此，控制值CV1的逻辑值与目标位Ak-1相反，而控制值CV2的逻辑值与目标位Ak-1相同。逻辑电路520及逻辑电路525的内部电路不限于图5的示例电路。
乘法器530及乘法器535分别将权重W0或权重W1乘上控制值CV1及控制值CV2，以分别产生调整值AV1及调整值AV2(步骤S630、S660)。换言之，调整值AV1及调整值AV2等于权重W0及权重W1的其中一个或0。
加法器540将第一群组bg0加上调整值AV1以产生第三群组b′g0(步骤S640，即bx'＝bx+AV1，对图3的例子而言，x＝{0,2,4,6})，而加法器545将第二群组bg1加上调整值AV2以产生第四群组b′g1(步骤S670，即by'＝by+AV2，对图3的例子而言，y＝{1,3,5,7})。
举例来说，如果以参考位Pk-1等于1代表目标位Ak-1经过更正，且多路复用器510在参考位Pk-1等于0及1分别输出W0及W1，则在前述的实施例一中(即留存路径对应于最大的目前累积度量)W1>W0，而在前述的实施例二中(即留存路径对应于最小的目前累积度量)W1<W0。在一些实施例中，权重W0及权重W1的其中之一可以设为0以简化电路。
综上所述，维特比解码器170利用第一数据内容DC1及位更正信息BCI来提高解码性能。当错误更正解码器130以硬判决译码算法实施时，解码电路100具有低电路复杂度及高解码性能的优点。然而，本发明的解码电路及解码方法不限于使用硬判决译码算法，也可以使用软判决译码算法。
在一些实施例中，为了减轻通道对传输数据所造成的干扰，传送端会基于交织规则对数据进行交织运算，而接收端基于相同的交织规则对数据进行解交织运算。图7为本发明另一实施例的基于维特比算法的解码电路的功能方块图，图8显示相对应的解码方法的流程图。解码电路700与解码电路100相似，差别在于解码电路700还包含解交织电路120、交织电路160以及解交织电路180，而位检查电路140所输出的位更正信息BCI也会由交织电路160处理，以产生位更正信息BCI’至维特比解码器170。图8的流程与图2的流程相似，差别在于图8还包含步骤S220、S240及S293。
解交织电路120耦接于维特比解码器110及错误更正解码器130之间，用来基于该交织规则对第一解码数据DD1进行解交织运算(步骤S220)。交织电路160耦接于错误更正解码器130与维特比解码器170之间(即错误更正解码器130与分支度量调整电路420之间)，用来基于该交织规则对第一数据内容DC1进行交织运算(步骤S240)。解交织电路180耦接于维特比解码器170与错误更正解码器190之间，用来基于该交织规则对第二解码数据DD2(即回溯电路450所输出的码字)进行解交织运算(步骤S293)。解交织运算及交织运算为本技术领域普通技术人员所熟知的，故不再赘述。
由于本技术领域普通技术人员可通过本发明的装置实施例的公开内容来了解本发明的方法实施例的实施细节与变化，因此，为避免赘文，在不影响该方法实施例的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前述图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域普通技术人员了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求书所界定的为准。
附图标记说明
100,700:解码电路
110,170:维特比解码器
130,190:错误更正解码器
140:位检查电路
150:缓冲电路
CD:编码数据
DD1:第一解码数据
DC1:第一数据内容
BCI:位更正信息
DD2:第二解码数据
DC2:第二数据内容
b0,b1,b2,b3,b4,b5,b6,b7:分支
S00,S01,S10,S11:状态
A0,A1,Ak-1,Ak:位
410:分支度量计算电路
420:分支度量调整电路
430,510:多路复用器
440:路径度量计算电路
450:回溯电路
b:第一分支度量
b':第二分支度量
″
bg0,bg1,bg0,bg1:分支度量的群组
Pk-1:参考位
520,525:逻辑电路
530,535:乘法器
540,545:加法器
W0,W1:权重
CV1,CV2:控制值
521,526:与门
522:反相器
AV1,AV2:调整值
120,180:解交织电路
160:交织电路
S210～S295,S610～S670:步骤

Claims (10)

1.一种基于维特比算法的解码电路，包含：
维特比解码器，用来接收编码数据，并且根据维特比算法解码所述编码数据以产生一解码数据；
错误更正解码器，耦接所述维特比解码器，用来对所述解码数据进行错误更正，以得到所述编码数据的数据内容；
位检查电路，耦接所述维特比解码器及所述错误更正解码器，用来比对所述解码数据及所述数据内容，以产生位更正信息；
分支度量计算电路，用来根据维特比算法使用所述编码数据计算多个第一分支度量，这些第一分支度量对应于所述数据内容的目标位；
分支度量调整电路，耦接所述分支度量计算电路，用来根据所述数据内容及所述位更正信息调整这些第一分支度量的至少一部分，以产生多个第二分支度量；以及
多路复用器，耦接所述分支度量计算电路及所述分支度量调整电路，用来根据所述位更正信息选择这些第一分支度量或这些第二分支度量。
2.如权利要求1所述的解码电路，其中所述编码数据是经过基于交织规则的交织运算的数据，所述解码电路还包含：
解交织电路，耦接于所述维特比解码器及所述错误更正解码器之间，用来基于所述交织规则解交织所述解码数据；以及
交织电路，耦接于所述错误更正解码器及所述分支度量调整电路之间，用来基于所述交织规则交织所述数据内容。
3.如权利要求1所述的解码电路，其中所述多路复用器是第一多路复用器，这些第一分支度量包含第一群组及第二群组，这些第二分支度量包含第三群组及第四群组，所述分支度量调整电路包含：
第二多路复用器，用来根据所述位更正信息的参考位选择第一权重或第二权重；
第一逻辑电路，用来根据所述目标位产生第一控制值；
第一乘法器，耦接所述第二多路复用器，用来将所述第一控制值乘上所述第一权重或所述第二权重，以产生第一调整值；
第一加法器，耦接所述第一乘法器，用来将所述第一群组的这些第一分支度量分别加上所述第一调整值，以产生所述第三群组的这些第二分支度量；
第二逻辑电路，用来根据所述目标位产生第二控制值；
第二乘法器，耦接所述第二多路复用器，用来将所述第二控制值乘上所述第一权重或所述第二权重，以产生第二调整值；以及
第二加法器，耦接所述第二乘法器，用来将所述第二群组的这些第一分支度量分别加上所述第二调整值，以产生所述第四群组的这些第二分支度量。
4.如权利要求3所述的解码电路，其中所述第一控制值是与所述目标位的位值相反，且所述第二控制值是与所述目标位的位值相同。
5.如权利要求4所述的解码电路，其中所述第一群组及所述第三群组对应于所述目标位的位值为0，而所述第二群组及所述第四群组对应于所述目标位的位值为1。
6.如权利要求3所述的解码电路，其中所述第一调整值是所述第一权重及所述第二权重的其中之一或0，且所述第二调整值是所述第一权重及所述第二权重的其中之一或0。
7.如权利要求3所述的解码电路，其中所述参考位指示所述目标位是否经过更正。
8.如权利要求7所述的解码电路，其中所述位更正信息的长度与所述数据内容的长度相同，且所述参考位在所述位更正信息中的位置等于所述目标位在所述数据内容中的位置。
9.一种基于维特比算法的解码方法，包含：
根据维特比算法解码编码数据以产生一解码数据；
对所述解码数据进行错误更正，以得到所述编码数据的数据内容；
比对所述解码数据及所述数据内容，以产生位更正信息；
根据维特比算法使用所述编码数据计算多个第一分支度量，这些第一分支度量对应于所述数据内容的目标位；
根据所述数据内容及所述位更正信息调整这些第一分支度量的至少一部分，以产生多个第二分支度量；以及
根据所述位更正信息选择这些第一分支度量或这些第二分支度量。
10.如权利要求9所述的解码方法，其中这些第一分支度量包含第一群组及第二群组，这些第二分支度量包含第三群组及第四群组，所述根据所述数据内容及所述位更正信息调整这些第一分支度量的至少一部分以产生这些第二分支度量的步骤包含：
根据所述位更正信息的参考位选择第一权重或第二权重；
根据所述目标位产生第一控制值；
将所述第一控制值乘上所述第一权重或所述第二权重，以产生第一调整值；
将所述第一群组的这些第一分支度量分别加上所述第一调整值，以产生所述第三群组的这些第二分支度量；
根据所述目标位产生第二控制值；
将所述第二控制值乘上所述第一权重或所述第二权重，以产生第二调整值；以及
将所述第二群组的这些第一分支度量分别加上所述第二调整值，以产生所述第四群组的这些第二分支度量。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139614A (ja) * 1994-11-04 1996-05-31 Matsushita Electric Ind Co Ltd 誤り訂正符号／復号化装置
US6467064B1 (en) * 1999-03-19 2002-10-15 Fujitsu Limited Viterbi decoder
KR20040007035A (ko) * 2002-07-16 2004-01-24 엘지전자 주식회사 비터비 디코더의 가지 메트릭 계산 방법 및 그 회로
US6738941B1 (en) * 1998-12-28 2004-05-18 Nec Corporation Data error correction system
CN110768748A (zh) * 2018-07-27 2020-02-07 瑞昱半导体股份有限公司 回旋码解码器及回旋码解码方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139614A (ja) * 1994-11-04 1996-05-31 Matsushita Electric Ind Co Ltd 誤り訂正符号／復号化装置
US6738941B1 (en) * 1998-12-28 2004-05-18 Nec Corporation Data error correction system
US6467064B1 (en) * 1999-03-19 2002-10-15 Fujitsu Limited Viterbi decoder
KR20040007035A (ko) * 2002-07-16 2004-01-24 엘지전자 주식회사 비터비 디코더의 가지 메트릭 계산 방법 및 그 회로
CN110768748A (zh) * 2018-07-27 2020-02-07 瑞昱半导体股份有限公司 回旋码解码器及回旋码解码方法

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