JP3238562B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP3238562B2
JP3238562B2 JP03357594A JP3357594A JP3238562B2 JP 3238562 B2 JP3238562 B2 JP 3238562B2 JP 03357594 A JP03357594 A JP 03357594A JP 3357594 A JP3357594 A JP 3357594A JP 3238562 B2 JP3238562 B2 JP 3238562B2
Authority
JP
Japan
Prior art keywords
power supply
supply potential
circuit
potential
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03357594A
Other languages
English (en)
Other versions
JPH07244123A (ja
Inventor
孝雄 中陦
健一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP03357594A priority Critical patent/JP3238562B2/ja
Priority to US08/395,033 priority patent/US5497117A/en
Priority to KR1019950004355A priority patent/KR0153849B1/ko
Publication of JPH07244123A publication Critical patent/JPH07244123A/ja
Application granted granted Critical
Publication of JP3238562B2 publication Critical patent/JP3238562B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に入力信号の電位が所定の基準値より高いか低い
かを検知するための入力電位検知回路に関する。
【０００２】
【従来の技術】半導体集積回路、例えばＣＭＯＳ型の半
導体メモリにおいては、外部からアドレス信号や制御信
号が入力し、これらの入力信号は、メモリの通常動作時
には電源電位ＶDDと接地電位ＶSSとの間で変化する。ま
た、入力信号を利用してメモリを通常動作モードからテ
ストモードに切り換えるために、一部の入力信号の入力
電位を通常動作時よりも高くすることがある。
【０００３】このような入力信号の電位が所定の基準値
より高いか低いかを検知するためにメモリ内部に設けら
れる入力電位検知回路は、従来、図５に示すように構成
されている。
【０００４】即ち、入力信号端子１０と接地電位ＶSSと
の間にＰＭＯＳトランジスタＴＰと抵抗素子Ｒとが直列
に接続され、この直列接続ノードにインバータ回路ＩＶ
の入力ノードが接続され、上記ＰＭＯＳトランジスタＴ
Ｐのゲートに所定の基準電位（例えばメモリの電源電位
ＶDD）が与えられる。なお、上記入力信号端子１０に
は、図示しないが、通常の入力回路も接続されている。
【０００５】図６は、上記構成の入力電位検知回路にお
ける回路閾値Ｖt の電源電位ＶDD依存性を示している。
この回路において、入力信号が基準電位ＶDDと接地電位
ＶSSとの間で変化する時は、ＰＭＯＳトランジスタＴＰ
はオフ状態になり、前記インバータ回路ＩＶの出力信号
は“Ｈ”レベルになり、これにより、メモリは通常動作
モードに設定される。
【０００６】これに対して、入力信号が基準電位ＶDDよ
りもＰＭＯＳトランジスタＴＰの閾値電圧の絶対値｜Vt
p ｜以上高い（≧ＶDD＋｜Vtp ｜）時は、ＰＭＯＳトラ
ンジスタＴＰはオン状態になり、前記インバータ回路Ｉ
Ｖの出力信号は“Ｌ”レベルになり、これにより、メモ
リはテストモードに設定される。
【０００７】しかし、上記した従来の入力電位検知回路
は、次に述べるような問題点がある。即ち、メモリを使
用するシステムにおいては、メモリの待機状態時に、メ
モリの待機状態での消費電力を低減するために電源電位
ＶDDを低下させることがあるが、この時、入力信号の供
給源（メモリ外部）の電源電位は低下させない場合があ
る。このように入力信号の電位がメモリの動作状態に対
応して設定されたままである場合、入力信号の電位が
“Ｈ”レベルで、その電位がメモリ内部の入力電位検知
回路に与えられている基準電位ＶDDよりも｜Vtp ｜以上
高くなった時、入力電位検知回路はテストモードが指定
されたものと誤って検知してしまう。
【０００８】このような問題点の対策として、入力電位
検知回路のＰＭＯＳトランジスタの｜Vtp ｜を高くする
ことが考えられるが、これに伴い、メモリの通常動作時
（電源電位ＶDDが通常値に戻された状態）にテストモー
ドを指定するための入力信号の電位（≧ＶDD＋｜Vtp
｜）をさらに高く設定する必要が生じる。これにより、
入力電位検知回路の入力経路には、テストモード指定時
に通常時よりもかなり大きな電圧ストレスがかかること
になり、その特性が劣化することになる。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路の入力電位検知回路は、集積回路の待機
状態時などに消費電力を低減するために電源電位が低下
した状態の時に、集積回路外部から集積回路の動作状態
に対応して設定されたままの入力信号が供給される場合
には誤動作してしまうという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、集積回路の電源電位が通常電源電位から変化
した状態の時に、集積回路の通常電源電位での動作状態
に対応して設定されたままの入力信号が供給された場合
でも誤動作しない入力電位検知回路を有する半導体集積
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、外部から入力信号が供給される入力信号端子と、そ
れぞれ上記入力信号端子の入力信号の電位が所定の基準
値より高いか低いかを検知するために設けられ、それぞ
れの回路閾値が異なる複数個の入力電位検知回路と、集
積回路の電源電位が通常電位の状態であるかこれよりも
変化した状態であるかを検知する電源電位検知回路と、
この電源電位検知回路の検知出力に応じて前記複数個の
入力電位検知回路を選択的に使用する状態に制御する選
択制御回路とを具備することを特徴とする。
【００１２】
【作用】集積回路の電源電位が通常電源電位の状態であ
るか通常電源電位から変化した状態であるかを検知した
出力により、複数個の入力電位検知回路を選択的に使用
する。
【００１３】この場合、電源電位が待機状態時などに通
常電源電位より低くなった状態の時には、通常電源電位
の状態である時よりも入力電位検知回路の回路閾値が高
い方を自動的に選択することにより、通常電源電位での
動作状態に対応して設定されたままの入力信号が供給さ
れた場合でも、入力電位検知回路が誤動作しなくなる。
また、電源電位が待機状態時などに通常電源電位より
高くなった状態の時には、通常電源電位の状態である時
よりも入力電位検知回路の回路閾値が低い方を自動的に
選択することにより、通常電源電位での動作状態に対応
して設定されたままの入力信号が供給された場合でも、
入力電位検知回路が誤動作しなくなる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る半導体集
積回路の入力電位検知回路を示している。
【００１５】図１において、１０は外部から入力信号が
供給される入力信号端子、１１および１２はそれぞれ上
記入力信号端子１０の入力信号の電位が所定の基準値よ
り高いか低いかを検知するために設けられ、それぞれの
回路閾値が異なる複数個（本例では２個）の入力電位検
知回路である。本例では、一方の第１の入力電位検知回
路１１の回路閾値Ｖt1よりも他方の第２の入力電位検知
回路１２の回路閾値Ｖt2の方が高く設定されている。
【００１６】１３は集積回路の電源電位ＶDDが通常電源
電位の状態であるか通常電源電位から変化した状態であ
るかを検知する電源電位検知回路、１４はこの電源電位
検知回路１３の検知出力に応じて前記２個の入力電位検
知回路１１、１２を選択的に使用する状態に制御する選
択制御回路である。なお、上記入力信号端子１０には、
図示しないが、通常の入力回路も接続されている。
【００１７】図１の構成の回路においては、集積回路の
電源電位ＶDDが通常電源電位の状態であるか通常電源電
位から変化した状態であるかを検知した出力により、２
個の入力電位検知回路１１、１２を選択的に使用する。
【００１８】この場合、集積回路の電源電位ＶDDが通常
電源電位の状態である時に第１の入力電位検知回路１１
を使用するものとした場合、これに対応して第１の入力
電位検知回路１１の回路閾値を適性な値に設定してお
く。そして、集積回路の待機状態時などに電源電位ＶDD
が通常電源電位より低くなった状態の時には、回路閾値
が高い方の第２の入力電位検知回路１２を自動的に選択
することにより、通常電源電位での動作状態に対応して
設定されたままの入力信号が供給された場合でも、入力
電位検知回路が誤動作しなくなる。
【００１９】また、集積回路の電源電位ＶDDが通常電源
電位の状態である時に第２の入力電位検知回路１２を使
用するものとした場合、これに対応して第２の入力電位
検知回路１２の回路閾値を適性な値に設定しておく。そ
して、集積回路の電源電位ＶDDが通常電源電位より高く
なった状態の時には、回路閾値が低い方の第１の入力電
位検知回路１１を自動的に選択することにより、通常電
源電位での動作状態に対応して設定されたままの入力信
号が供給された場合でも、入力電位検知回路が誤動作し
なくなる。
【００２０】図２は、図１の入力電位検知回路１１、１
２、電源電位検知回路１３および選択制御回路１４の一
具体例を示している。図２において、第１のＰＭＯＳト
ランジスタＰ１は、入力信号端子１０と入力電位検知出
力ノード２０との間の第１の経路に接続され、ゲートに
集積回路の電源電位ＶDDが印加され、第１のゲート閾値
電圧｜Vtp1｜を有する。スイッチ素子用の第１のＮＭＯ
ＳトランジスタＮ１は、この第１のＰＭＯＳトランジス
タＰ１と前記入力電位検知出力ノード２０との間に挿入
接続されている。抵抗素子Ｒは、前記入力電位検知出力
ノード２０と接地電位ノードとの間に接続されている。
これらの第１のＰＭＯＳトランジスタＰ１、第１のＮＭ
ＯＳトランジスタＮ１および抵抗素子Ｒは、前記第１の
入力電位検知回路１１を構成している。
【００２１】第２のＰＭＯＳトランジスタＰ２は、前記
入力信号端子１０と前記入力電位検知出力ノード２０と
の間の第２の経路に接続され、ゲートに集積回路の電源
電位ＶDDが印加され、第２のゲート閾値電圧｜Vtp2｜
（＞｜Vtp1｜）を有する。スイッチ素子用の第２のＮＭ
ＯＳトランジスタＮ２は、この第２のＰＭＯＳトランジ
スタＰ２と前記入力電位検知出力ノード２０との間に挿
入接続されている。これらの第２のＰＭＯＳトランジス
タＰ２、第２のＮＭＯＳトランジスタＮ２および前記抵
抗素子Ｒは前記第２の入力電位検知回路１２を構成して
いる。なお、上記抵抗素子Ｒは、２個の入力電位検知回
路１１、１２で共用されている。
【００２２】図２中の電源電位検知回路１３は、電源電
位ノードと接地電位ノードとの間に直列接続された電圧
分割用の２個の抵抗素子Ｒ１およびＲ２と、電源電位ノ
ードと接地電位ノードとの間に直列に接続されたＰＭＯ
ＳトランジスタＰ３および抵抗素子Ｒ３とからなり、上
記ＰＭＯＳトランジスタＰ３のゲートは前記２個の抵抗
素子Ｒ１、Ｒ２の直列接続ノードに接続されている。
【００２３】図２中の選択制御回路１４は、上記電源電
位検知回路１３のＰＭＯＳトランジスタＰ３と抵抗素子
Ｒ３との直列接続ノードに得られる電源電位検知出力を
受ける二段接続されたインバータ回路ＩＶ１、ＩＶ２か
らなり、電源電位検知回路１３の検知出力に応じて前記
第１のＮＭＯＳトランジスタＮ１または第２のＮＭＯＳ
トランジスタＮ２を選択的にオン状態に制御するための
相補的なスイッチ制御信号を生成する。
【００２４】次に、図２の構成の回路の動作について説
明する。電源電位検知回路１３の２個の抵抗素子Ｒ１、
Ｒ２の直列接続ノードの分圧電圧ＶA は、ＶDD×Ｒ２／
（Ｒ１＋Ｒ２）となり、図３に示すように電源電位ＶDD
依存性を有する。
【００２５】これにより、電源電位ＶDDが通常電位の状
態である時に、電源電位ＶDDと分圧電圧ＶA との電位差
がＰＭＯＳトランジスタＰ３の閾値電圧の絶対値｜Vtp
｜以上となり、上記ＰＭＯＳトランジスタＰ３がオンに
なり、電源電位検知出力は“Ｈ”レベルになるように設
定する。
【００２６】これに対して、集積回路の待機状態時など
に電源電位ＶDDが通常電源電位よりも低下した状態であ
る時に、電源電位ＶDDと分圧電圧ＶA との電位差が前記
｜Vtp ｜未満となり、上記ＰＭＯＳトランジスタＰ３が
オフになり、電源電位検知出力は“Ｌ”レベルになる。
【００２７】従って、電源電位ＶDDが通常電位の状態で
ある時には、選択制御回路１４の２個のインバータ回路
ＩＶ１、ＩＶ２の各出力は対応して“Ｌ”、“Ｈ”レベ
ルになり、第１のＮＭＯＳトランジスタＮ１がオン状
態、第２のＮＭＯＳトランジスタＮ２がオフ状態に制御
されるので、第１の入力電位検知回路１１が動作可能状
態（イネーブル）、第２の入力電位検知回路１２が動作
不可能状態（ディセーブル）に制御される。
【００２８】これに対して、電源電位ＶDDが通常電位よ
りも低下した状態である時には、選択制御回路１４の２
個のインバータ回路ＩＶ１、ＩＶ２の各出力は対応して
“Ｈ”、“Ｌ”レベルになり、第１のＮＭＯＳトランジ
スタＮ１がオフ状態、第２のＮＭＯＳトランジスタＮ２
がオン状態に制御されるので、第１の入力電位検知回路
１１が動作不可能状態、第２の入力電位検知回路１２が
動作可能状態に制御される。
【００２９】図４は、図２の入力電位検知回路部におけ
る回路閾値Ｖt1、Ｖt2の電源電位ＶDD依存性を示してい
る。即ち、図２の回路によれば、集積回路の電源電位Ｖ
DDが通常電位の状態であるか待機状態時などのように低
下した状態であるかを検知した出力により、第１のＮＭ
ＯＳトランジスタＮ１または第２のＮＭＯＳトランジス
タＮ２を選択的にオン状態に制御することにより、入力
電位検知用の入力電位検知回路１１または１２を選択的
に動作可能状態に制御する。
【００３０】この場合、電源電位ＶDDが低下した状態の
時には、回路閾値が高い方の入力電位検知回路１２を自
動的に選択することにより、集積回路の通常電源電位で
の動作状態に対応して設定されたままの入力信号が供給
された場合でも、入力電位検知回路が誤動作しなくな
る。
【００３１】なお、上記実施例に準じて、集積回路の電
源電位ＶDDが通常電位の状態であるかこれよりも高い状
態であるかを検知し、電源電位ＶDDが高い状態の時には
通常電源電位の状態である時よりも入力電位検知回路の
回路閾値が低い方を自動的に選択するように構成するこ
とも可能である。これにより、集積回路の通常電源電位
での動作状態に対応して設定されたままの入力信号が供
給された場合でも、入力電位検知回路が誤動作しなくな
る。このとき、集積回路をある動作状態に設定するため
に、入力信号の電位を電源電位ＶDDより高く設定する必
要がある時、電源電位ＶDDが通常電位より高い状態であ
っても、入力電位検知回路の回路閾値が低い方を選択で
きるため、入力電位検知回路の回路閾値が高いままであ
る時と比べ、入力信号の電位を低く設定することができ
るので、入力電位検知回路に加わる電圧ストレスを小さ
くすることができる。
【００３２】
【発明の効果】上述したように本発明によれば、集積回
路の電源電位が通常電源電位から変化した状態の時に、
集積回路の通常電源電位での動作状態に対応して設定さ
れたままの入力信号が供給された場合でも誤動作しない
入力電位検知回路を有する半導体集積回路を実現するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体集積回路の入
力電位検知回路を示すブロック図。
【図２】図１の入力電位検知回路、電源電位検知回路お
よび選択制御回路の一具体例を示す回路図。
【図３】図２中の電源電位検知回路の検知出力の電源電
位依存性を示す特性図。
【図４】図２中の入力電位検知回路における回路閾値の
電源電位依存性を示す特性図。
【図５】従来の半導体集積回路の入力電位検知回路を示
す回路図。
【図６】図５の入力電位検知回路における回路閾値の電
源電位依存性を示す特性図。
【符号の説明】
１０…入力信号端子、１１…第１の入力電位検知回路、
１２…第２の入力電位検知回路、１３…電源電位検知回
路、１４…選択制御回路、Ｐ１、Ｐ２、Ｐ３…ＰＭＯＳ
トランジスタ、Ｎ１、Ｎ２…ＮＭＯＳトランジスタ、
Ｒ、Ｒ１、Ｒ２、Ｒ３…抵抗素子、ＩＶ１、ＩＶ２、Ｉ
Ｖ…インバータ回路。
フロントページの続き (56)参考文献 特開 平７−146343（ＪＰ，Ａ) 特開 平６−60694（ＪＰ，Ａ) 特開 昭63−37269（ＪＰ，Ａ) 特開 平２−38875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3185 G11C 11/413

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部から入力信号が供給される入力信号
    端子と、 それぞれ上記入力信号端子の入力信号の電位が所定の基
    準値より高いか低いかを検知するために設けられ、それ
    ぞれの回路閾値が異なる複数個の入力電位検知回路と、 集積回路の電源電位が通常電源電位の状態であるか通常
    電源電位から変化した状態であるかを検知する電源電位
    検知回路と、 この電源電位検知回路の検知出力に応じて前記複数個の
    入力電位検知回路を選択的に使用する状態に制御する選
    択制御回路とを具備することを特徴とする半導体集積回
    路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記入力電位検知回路は、２個存在し、 前記電源電位検知回路は、集積回路の電源電位が通常電
    源電位の状態であるか通常電源電位よりも低い状態であ
    るかを検知し、 前記選択制御回路は、前記電源電位検知回路が集積回路
    の電源電位が通常電源電位の状態よりも低い状態あるこ
    とを検知した出力に基づいて回路閾値が高い方の入力電
    位検知回路を選択的に使用する状態に制御することを特
    徴とする半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、 前記入力電位検知回路は、２個存在し、 前記電源電位検知回路は、集積回路の電源電位が通常電
    源電位の状態であるか通常電源電位よりも高い状態であ
    るかを検知し、 前記選択制御回路は、前記電源電位検知回路が集積回路
    の電源電位が通常電源電位よりも高い状態であることを
    検知した出力に基づいて回路閾値が低い方の入力電位検
    知回路を選択的に使用する状態に制御することを特徴と
    する半導体集積回路。
  4. 【請求項４】 外部から入力信号が供給される入力信号
    端子と、 この入力信号端子と入力電位検知出力ノードとの間の第
    １の経路に接続され、ゲートに集積回路の電源電位が印
    加され、第１のゲート閾値電圧を有する第１のＰＭＯＳ
    トランジスタと、 この第１のＰＭＯＳトランジスタと前記入力電位検知出
    力ノードとの間に挿入接続された第１のスイッチ回路
    と、 前記入力信号端子と前記入力電位検知出力ノードとの間
    の第２の経路に接続され、ゲートに集積回路の電源電位
    が印加され、第２のゲート閾値電圧を有する第２のＰＭ
    ＯＳトランジスタと、 この第２のＰＭＯＳトランジスタと前記入力電位検知出
    力ノードとの間に挿入接続された第２のスイッチ回路
    と、 前記入力電位検知出力ノードと接地ノードとの間に接続
    された抵抗素子と、 集積回路の電源電位が通常電源電位の状態であるか通常
    電源電位から変化した状態であるかを検知する電源電位
    検知回路と、 この電源電位検知回路の検知出力に応じて前記第１のス
    イッチ回路または第２のスイッチ回路を選択的にオン状
    態に制御するスイッチ制御回路とを具備することを特徴
    とする半導体集積回路。
JP03357594A 1994-03-03 1994-03-03 半導体集積回路 Expired - Fee Related JP3238562B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP03357594A JP3238562B2 (ja) 1994-03-03 1994-03-03 半導体集積回路
US08/395,033 US5497117A (en) 1994-03-03 1995-02-27 Input sense circuit having selectable thresholds
KR1019950004355A KR0153849B1 (ko) 1994-03-03 1995-03-03 반도체 집적회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03357594A JP3238562B2 (ja) 1994-03-03 1994-03-03 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH07244123A JPH07244123A (ja) 1995-09-19
JP3238562B2 true JP3238562B2 (ja) 2001-12-17

Family

ID=12390338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03357594A Expired - Fee Related JP3238562B2 (ja) 1994-03-03 1994-03-03 半導体集積回路

Country Status (3)

Country Link
US (1) US5497117A (ja)
JP (1) JP3238562B2 (ja)
KR (1) KR0153849B1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0691612A1 (en) * 1994-07-07 1996-01-10 International Business Machines Corporation A test circuit of embedded arrays in mixed logic and memory chips
US5708388A (en) * 1994-12-15 1998-01-13 International Business Machines Corporation Single current source current generating circit for periodically activating and deactivating portions of an IC
US5703472A (en) * 1995-04-28 1997-12-30 Nippondenso Co., Ltd. Voltage regulator of vehicle alternator
US5745499A (en) * 1995-10-11 1998-04-28 Micron Technology, Inc. Supervoltage detection circuit having a multi-level reference voltage
JPH09265797A (ja) * 1996-03-29 1997-10-07 Nec Corp 高電圧検出回路
US5974577A (en) * 1996-04-24 1999-10-26 Micron Technology, Inc. Integrated circuit with voltage over-stress indicating circuit
US5859461A (en) * 1997-03-28 1999-01-12 International Business Machines Corporation Method and apparatus for interfacing integrated circuits having different supply voltages
US6262567B1 (en) 1997-08-01 2001-07-17 Lsi Logic Corporation Automatic power supply sensing with on-chip regulation
US6028456A (en) * 1998-08-18 2000-02-22 Toko, Inc. Dual-threshold comparator circuit utilizing a single input pin
US6297683B1 (en) * 1998-12-14 2001-10-02 Ati International Srl Voltage supply discriminator and method
US6400171B2 (en) * 1999-03-22 2002-06-04 International Business Machines Corp. Method and system for processing integrated circuits
KR100319612B1 (ko) * 1999-04-07 2002-01-05 김영환 데이터 입력 버퍼 회로
US6885215B1 (en) * 2001-02-09 2005-04-26 Fairchild Semiconductor Corporation Voltage detector circuit with a programmable threshold point
US6669693B2 (en) 2001-11-13 2003-12-30 Mayo Foundation For Medical Education And Research Tissue ablation device and methods of using
KR100748555B1 (ko) 2005-06-28 2007-08-10 삼성전자주식회사 반도체 메모리 장치의 기판 바이어스 전압 발생 회로
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP5133589B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5353490B2 (ja) * 2009-07-01 2013-11-27 ミツミ電機株式会社 半導体装置
JP5810896B2 (ja) * 2011-12-22 2015-11-11 株式会社ソシオネクスト Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7103303A (ja) * 1970-03-13 1971-09-15
JPS5615168B2 (ja) * 1973-08-28 1981-04-08
US4021653A (en) * 1975-10-14 1977-05-03 Motorola, Inc. Digital programmable tone detector
US4446390A (en) * 1981-12-28 1984-05-01 Motorola, Inc. Low leakage CMOS analog switch circuit
KR860001485B1 (ko) * 1982-09-13 1986-09-26 산요덴기 가부시기가이샤 애널로그스위치회로
US4508983A (en) * 1983-02-10 1985-04-02 Motorola, Inc. MOS Analog switch driven by complementary, minimally skewed clock signals
US4718063A (en) * 1985-06-20 1988-01-05 The United States Of America As Represented By The Secretary Of The Navy Optoelectronic integrated circuit multiplex
US4859873A (en) * 1987-07-17 1989-08-22 Western Digital Corporation CMOS Schmitt trigger with independently biased high/low threshold circuits
US5075569A (en) * 1989-03-17 1991-12-24 Tektronix, Inc. Output device circuit and method to minimize impedance fluctuations during crossover
US5010261A (en) * 1989-12-08 1991-04-23 General Electric Company Lossless gate driver circuit for a high frequency converter
FR2666183B1 (fr) * 1990-08-23 1992-11-06 Bull Sa Circuit a constante de temps reglable et application a un circuit a retard reglable.
US5111072A (en) * 1990-08-29 1992-05-05 Ncr Corporation Sample-and-hold switch with low on resistance and reduced charge injection
JPH0520887A (ja) * 1990-11-21 1993-01-29 Nippon Steel Corp シフト回路及びシフトレジスタ

Also Published As

Publication number Publication date
KR0153849B1 (ko) 1998-12-01
JPH07244123A (ja) 1995-09-19
US5497117A (en) 1996-03-05

Similar Documents

Publication Publication Date Title
JP3238562B2 (ja) 半導体集積回路
US5612642A (en) Power-on reset circuit with hysteresis
JP2925422B2 (ja) 半導体集積回路
US7675331B2 (en) Power-up signal generating circuit and method for driving the same
US6862227B2 (en) Semiconductor memory device having the operating voltage of the memory cell controlled
US6297624B1 (en) Semiconductor device having an internal voltage generating circuit
JP5191260B2 (ja) 電圧レベル検出のための入力バッファおよび方法
US6570367B2 (en) Voltage generator with standby operating mode
US6104221A (en) Power-up detection circuit of a semiconductor device
US20050140405A1 (en) Power-up circuit semiconductor memory device
JPH1027026A (ja) 内部電源電位供給回路、昇圧電位発生システム、出力電位供給回路及び半導体記憶装置
JPH1188146A (ja) レベルインターフェース回路
US6101137A (en) Semiconductor memory device having delay locked loop (DLL)
US5804996A (en) Low-power non-resetable test mode circuit
US20050140404A1 (en) Power-up circuit in semiconductor memory device
JPH0241838B2 (ja)
US4937789A (en) Memory integrated circuit with an improved stand-by mode control circuit
JP3133673B2 (ja) 基板電圧発生回路
US4963774A (en) Intermediate potential setting circuit
US20050073341A1 (en) Power up signal generator
US6028458A (en) Differential amplifier with input signal determined standby state
JP2007129677A (ja) リセット信号発生回路及び半導体集積回路装置
US20070139029A1 (en) Robust start-up circuit and method for on-chip self-biased voltage and/or current reference
JP3935266B2 (ja) 電圧検知回路
US6639432B1 (en) Self calibrating, zero power precision input threshold circuit

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091005

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees