KR0153849B1 - 반도체 집적회로 - Google Patents

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KR0153849B1
KR0153849B1 KR1019950004355A KR19950004355A KR0153849B1 KR 0153849 B1 KR0153849 B1 KR 0153849B1 KR 1019950004355 A KR1019950004355 A KR 1019950004355A KR 19950004355 A KR19950004355 A KR 19950004355A KR 0153849 B1 KR0153849 B1 KR 0153849B1
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KR
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circuit
potential
power supply
input
supply potential
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KR1019950004355A
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Inventor
다카오 나카지마
겐이치 나카무라
Original Assignee
사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 집적회로의 전원전위가 통상전원전위로부터 변화한 상태시에, 집적회로의 통상전원전위에서의 동작상태에 대응하여 설정된 채의 입력신호가 공급된 경우에도 오동작하지 않는 입력전위 검지회로를 갖추는 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명은, 입력신호단자(10)에 외부로부터 공급되는 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 각각 검지하기 위해 설치되고, 각각의 회로임계치가 다른 복수개의 입력전위 검지회로(11,12)와, 집적회로의 전원전위가 통상전위의 상태인가 이것 보다도 저하한 상태인가를 검지하는 전원전위 검지회로(13) 및, 이 전원전위 검지회로의 검지출력에 따라 복수개의 입력전위 검지회로를 선택적으로 사용하는 상태로 제어하는 선택제어회로(14)를 구비한 것을 특징으로 한다.

Description

반도체 집적회로
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 입력전위 검지회로를 나타낸 블록도.
제2도는 제1도의 입력전위 검지회로, 전원전위 검지회로 및 선택제어회로의 1구체예를 나타낸 회로도.
제3도는 제2도중 전원전위 검지회로의 검지출력의 전원전위 의존성을 나타낸 특성도.
제4도는 제2도중 입력전위 검지회로에 있어서 회로임계치의 전원전위 의존성을 나타낸 특성도.
제5도는 종래의 반도체 집적회로의 입력전위 검지회로를 나타낸 회로도.
제6도는 입력전위 검지회로에 있어서 회로임계치의 전원전위 의존성을 나타낸 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력신호단자 11 : 제1입력전위 검지회로
12 : 제2입력전위 검지회로 13 : 전원전위 검지회로
14 : 선택제어회로 P1,P2,P3 : PMOS트랜지스터
N1,N2 : NMOS트랜지스터 R,R1,R2,R3 : 저항소자
IV1,IV2,IV : 인버터회로
[산업상의 이용분야]
본 발명은 반도체 집적회로에 관한 것으로, 특히 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 검지하기 위한 입력전위 검지회로에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집적회로, 예컨대 CMOS형의 반도체 메모리에 있어서는 외부로부터 어드레스신호나 제어신호가 입력되고, 이들 입력신호는 메모리의 통상작용시에는 전원전위(VDD)와 접지전위(VSS)의 사이에서 변화된다. 또한, 입력신호를 이용하여 메모리를 통상동작모드에서 테스트모드로 절환하기 위해, 일부의 입력신호의 입력전위를 통상동작 보다도 높게한는 것이 있다.
이와 같은 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 검지하기 위하여 메모리 내부에 설치되는 입력전위 검지회로는 종래 제5도에 나타낸 바와 같이 구성되어 있다.
즉, 입력신호단자(10)와 접지전위(VSS)의 사이에 PMOS트랜지스터(TP)와 저항소자(R)가 직렬로 접속되고, 이 직렬접속 노드에 인버터회로(IV)의 입력노드가 접속되며, 상기 PMOS트랜지스터(TP)의 게이트에 소정의 기준단위(예컨대, 메모리의 전원전위(VDD))가 인가된다. 또한, 상기 입력신호단자(10)에는 도시되지 않았지만, 통상의 입력회로도 접속되어 있다.
제6도는 상기 구성의 입력전위 검지회로에 있어서 회로임계치(Vt)의 전원전위(VDD) 의존성을 나타내고 있다.
이 회로에 있어서, 입력신호가 기준전위(VDD)와 접지전위(VSS)의 사이에서 변화하는 때에는 PMOS트랜지스터(TP)가 오프(OFF)상태로 되고, 상기 인버터회로의 출력신호는 H레벨로 되며, 이에 의해 메모리는 통상작용모드로 설정된다.
이에 대해, 입력신호가 기준전위(VDD)보다도 PMOS트랜지스터(TP)의 임계치전압의 절대치(│Vtp│)이상 높을(≥VDD+│Vtp│)때는 PMOS트랜지스터(TP)는 온(ON)상태로 되고, 상기 인버터회로(IV)의 출력신호는 L레벨로 되며, 이에 의해 메모리는 테스트모드로 설정된다.
그러나, 상기한 종래의 입력전위 검지회로는 다음에 설명하는 바와 같은 문제점이 있다. 즉, 메모리를 사용하는 시스템에 있어서는, 메모리의 대기상태에 메모리의 대기상태에서의 소비전력을 절감하기 위해 전원전위(VDD)를 저하 시키는 일이 있지만, 이때 입력신호의 공급원(메모리 외부)의 전원전위는 저하시키지 않는 경우가 있다. 이와 같이 입력신호의 전위가 메모리의 동작상태에 대응하여 설정된 채로 있는 경우, 입력신호의 전위가 H레벨로 그 전위가 메모리내부의 입력전위 검지회로에 인가되어 있는 기준전위(VDD)보다도 │Vtp│이상 높을 때, 입력전위 검지회로는 테스트모드가 지정된 것으로 잘못 검지하여 버린다.
이와같은 문제점의 대책으로 입력전위 검지회로의 PMOS트랜지스터의 │Vtp│를 높게하는 것이 고려되고 있지만, 이에 수반하여 메모리의 통상동작시(전원전위(VDD)가 통상적으로 되돌려진 상태)에 테스트모드를 지정하기 위한 입력신호의 전위(≥VDD+│Vtp│)를 더욱 높게 설정할 필요가 생긴다. 이것에 의해, 입력전위 검지회로의 입력경로에는 테스트모드 지정시에 통상시 보다도 상당히 큰 전압 스트레스가 걸리게 되어, 그 특성이 열화되는 것으로 된다.
상기한 바와 같이 종래의 반도체 집적회로의 입력전위 검지회로는, 집적회로의 대기상태등에서 소비전력을 절감하기 위해 전원전위가 저하한 상태시에, 집적회로 외부로부터 집적회로의 동작상태에 대해 설정된채 입력신호가 공급되는 경우에는 오동작하여 버린다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명한 것으로, 집적회로의 전원전위가 통상전원전위로부터 변화한 상태시, 집적회로의 통상전원전위에서의 동작상태에 대응하여 설정된 채로 입력신호가 공급된 경우도 오동작 하지 않는 입력전위 검지회로를 갖춘 반도체 집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체 집적회로는, 외부로부터 입력신호가 공급되는 입력신호단자와, 각각 상기 입력신호단자의 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 검지하기 위하여 설치되고, 각각의 회로 임계치가 다른 복수개의 입력전위 검지회로 집적회로의 전원전위가 통상 전원전위의 상태인가 이보다도 변화한 상태인가를 검지하는 전원전위 검지회로 및 이 전원전위 검지회로의 검지출력에 대하여 상기 복수개의 입력전위 검지회로를 선택적으로 사용하는 상태로 제어하는 선택제어회로를 구비하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 집적회로의 전원전위가 통상전원전위의 상태인가 통상전원전위로부터 변화한 상태인가를 검지한 출력에 의해 복수개의 입력전위 검지회로를 선택적으로 사용한다.
이 경우, 전원전위가 대기상태시등에 통상전원전위보다 낮게 된 상태시에는, 통상전원전위의 상태인 때보다도 입력전위 검지회로의 회로임계치가 높은 쪽을 자동적으로 선택하는 것에 의해 통상전원전위에서의 동작상태에 대응하여 설정된 채 입력신호가 공급된 경우에도, 입력전위 검지회로가 오동작 하지 않게 된다. 또한, 전원전위가 대기상태시등에 통상전원전위보다 높게된 상태시에는 통상전원전위의 상태인 때 보다도 입력전위 검지회로의 회로임계치가 낮은 쪽을 자동적으로 선택하는 것에 의해 통상전원전위에서의 동작상태에 대응하여 설정된 채 입력신호가 공급된 경우에도 입력전위 검지회로가 오동작 하지 않게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 실시예에 따른 반도체 집적회로의 입력전위 검지회로를 나타내고 있다.
제1도에 있어서, 참조부호 10은 외부로부터 입력신호가 공급되는 입력신호 단자, 11 및 12의 각각 상기 입력신호단자(10)의 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 검지하기 위해 설치되고, 각각의 회로임계치가 다른 복수개(본 예에서는 2개)의 입력전위 검지회로이다. 본 예에서는, 한쪽의 제1입력전위 검지회로(11)의 회로임계치(Vt1)보다도 다른쪽의 제2입력전위 검지회로(12)의 회로임계치(Vt2)쪽이 높게 설정되어 있다.
또, 참조부호 13은 집적회로의 전원전위(VDD)가 통상전원전위의 상태인가 통상전원전위로부터 변화한 상태인가를 검지하는 전원전위 검지회로, 14는 이 전원전위 검지회로(13)의 검지출력에 따라 상기 2개의 입력전위 검지회로(11,12)를 선택적으로 사용하는 상태로 제어하는 선택제어회로이다. 또, 상기 입력 신호단자(10)에서는 도시되지 않았지만 통상의 입력회로도 접속되어 있다.
제1도의 구성회로에 있어서는, 집적회로의 전원전위(VDD)가 통상전원전위의 상태인가 통상전원전위로부터 변화한 상태인가를 검지한 출력에 의해 2개의 입력전위 검지회로(11,12)를 선택적으로 사용한다.
이 경우, 집적회로의 전원전위(VDD)가 통상전원전위의 상태인 때에 제1입력전위 검지회로(11)를 사용하는 것으로 한 경우, 이것에 대응하여 제1입력전위 검지회로(11)의 회로임계치를 적절한 값으로 설정하여 둔 그리고, 집적회로의 대기상태등에 전원전위(VDD)가 통상전원전위보다 낫게 된 상태시에는 회로임계치가 높은 쪽의 제2입력전위 검지회로(12)를 자동적으로 선택하는 것에 의해 통상전원전위에서의 동작상태에 대응하여 설정된 채로 입력신호가 공급된 경우에도, 입력전위 검지회로가 오동작하지 않게 된다.
또한, 집적회로의 전원전위(VDD)가 통상전원전위의 상태인 때에 제2입력전위 검지회로(12)를 사용하는 것으로 한 경우, 이것에 대응하여 제2입력전위 검지회로(12)의 회로임계치를 적절한 값으로 설정하여 둔 그리고, 집적회로의 전원전위(VDD)가 통상전원전위 보다 높게된 상태시에는 회로임계치가 낮은쪽의 제1입력전위검지회로(11)를 자동적으로 선택하는 것에 의해 통상전원전위에서의 동작상태에 대응하여 설정된 채로 입력신호가 공급된 경우에서도 입력전위검지회로가 오동작하지 않게 된다.
제2도는 제1도의 입력전위 검지회로(11.12)와 전원전위 검지회로(13) 및 선택제어회로(14)의 1구체예를 나타내고 있다.
제2도에 있어서, 제1PMOS트랜지스터(P1)는 입력신호단자(10)와 입력전위검지출력노드(20) 사이의 제1경로에 접속되고, 게이트에 집적회로의 전원전위(VDD)가 인가되며, 제1게이드 임계치전압(│Vtp│)을 갖춘다. 스위치소자용 제1NMOS트랜지스터(N1)는 이 제1PMOS트랜지스터(P1)와 상기 입력전원 검지출력노드(20)의 사이에 삽입 접속되어 있다. 저항소자(R)는 상기 입력전위 검지출력노드(20)와 접지전위노드의 사이에 접속되어 있다. 이들 제1PMOS트랜지스터(P1)와 제1PMOS트랜지스터(N1) 및 저항소자(R)는 상기 제1입력전위 검지회로(11)를 구성하고 있다.
상기 제2PMOS트랜지스터(P2)는 상기 입력신호단다(10)와 상기 입력전위 검지출력노드(20) 사이의 제2경로에 접속되고, 게이트에 집적회로의 전원전위(VDD)가 인가되며, 제2게이트 임계치전압(│Vtp2│(〉│Vtp1│)을 갖춘다. 스위치소자용의 제1NMOS트랜지터(N2)는 이 제2PMOS트랜지스터(P2)와 상기 입력전위 검지출력노드(20) 사이에 삽입 접속되어 있다. 이들 제2PMOS트랜지스터(P2)와 제2NMOS트랜지스터(N2) 및 상기 저항소자(R)는 상기 제2의 입력전위 검지회로(12)를 구성하고 있다. 또한, 상기 저항소자(R)는 2개의 입력전위 검지회로(11,12)에서 공용되어 있다.
제2도중 전원전위 검지회로(13)는 전원전위노드와 접지전위노드 사이에 직렬 접속된 전압분할용의 2개의 저항소자(R1 및 R2)와, 전원전위노드와 접지전위노드와의 사이에 직렬로 접속된 PMOS트랜지스터(P3) 및, 저항소자(R3)로 이루어지고, 상기 PMOS트랜지스터(P3)의 게이트는 상기 2개의 저항소자(R1,R2)의 직렬접속노드에 접속되어 있다.
제2도중 선택제어회로(14)는 상기 전원전위 검지회로(13)의 PMOS트랜지스터(P3)와 저항소자(R3)의 직렬접속노드에서 얻어지는 전원전위 검지출력을 받는 2단 접속시킨 인버터회로(IV1, IV2)로 이루어지고, 전원전위 검지회로(13)의 검지출력에 따라 상기 제1NMOS트랜지스터(N1) 및 제2NMOS트랜지스터(N2)를 선택적으로 온상태로 제어하기 위한 상보적인 스위치 제어신호를 생성한다.
다음에, 제2도의 구성회로의 동작에 대해서 설명한다.
전원전위 검지회로(13)의 2개의 저항소자(R1,R2)의 직렬접속노드의 분압전압(VA)은 VDD×R2/(R1+R2)로 되어, 제3도에 나타낸 바와 같이 전원전위(VDD) 의존성을 갖춘다.
이에 의해 전원전위(VDD)가 통상전위의 상태인 때에, 전원전위(VDD)와 분압전압(VA)과의 전압차가 PMOS트랜지스터(P3)의 임계치전압의 절대치(│Vtp│) 이상으로 되고, 상기 PMOS트랜지스터(P3)가 온으로 되어, 전원전위 검지출력은 H레벨로 되도록 설정한다.
이에 대해, 집적회로의 대기상태시등에 전원전위(VDD)가 통상전원전위보다도 저하한 상태인 때에 전원전위(VDD)와 분압전압(VA)의 전위차가 상기 │Vtp│ 미만으로 되고, 상기 PMOS트랜지스터(P3)가 온으로 되어, 전원전위 검지출력은 L레벨로 된다.
따라서, 전원전위(VDD)가 통상전위인 상태인 때에는 선택제어회로(14)의 2개의 인버터회로(IV1,IV2)의 각 출력은 대응하여 L, H레벨로 되고, 제 1NMOS트랜지스터(N1)가 온상태, 제1NMOS트랜지스터(N2)다 오프상태로 제어되기 때문에, 제2의 입력전위 검지회로(11)가 동작 가능상태(인에이블), 제2입력전위 검지회로(12)가 동작 불가능상태(디스에이블)로 제어된다.
이에 대해, 전원전위(VDD)가 통상전위 보다도 저하한 상태인 때에는 선택 제어회로(14)의 2개의 인버터회로(IV1,IV2)의 각 출력은 대응하여 H, L레벨로 되고, 제1NMOS트랜지스터(N1)가 오프상태, 제2NMOS트랜지스터(N2)가 온상태로 제어되기 때문에, 제1입력전위 검지회로(11)가 동작 불가능상태, 제2입력전위 검지회로(12)가 동작 가능상태로 제어 된다.
제4도는 제2도의 입력전위 검지회로부에 있어서 회로임계치(Vt1, Vt2)의 전원전위(VDD) 의존성을 나타내고 있다.
즉, 제2도의 회로에 의하면, 집적회로의 전원전위(VDD)가 통상전위의 상태인가 대기상태등과 같이 저하한 상태인가를 검지한 출력에 의해 제1NMOS트랜지스터(N1) 또는 제2NMOS트랜지스터(N2)를 선택적으로 온상태로 제어함으로써 입력전위 검지용의 입력전위 검지회로(11 또는 12)를 선택적으로 동작 가능상태로 제어한다.
이 경우, 전원전위(VDD)가 저하한 상태인 때에는 회로 임계치가 높은쪽의 입력전위 검지회로(12)를 자동적으로 선택하는 것에 의해, 집적회로의 통상전원전위에서의 동작상태에 대응하여 설정된 채로 입력신호가 공급된 경우에도 입력전위 검지회로가 오동작 하지 않게 된다.
즉, 상기 실시예에 준하여 집적회로의 전원전위(VDD)가 통상전위의 상태인가 이 보다도 높은 상태인가를 검지해서 전원전위(VDD)가 높은 상태인 때에는 통상전원전위의 상태인때보다도 입력전위 검지회로의 회로 임계치가 낮은 쪽을 자동적으로 선택하도록 구성하는 것도 가능하다. 이에 의해, 집적회로의 통상 전원전위에서의 동작상태에 대응하여 설정된 채로 입력신호가 공급된 경우에도, 입력전위 검지회로가 오동작하지 않게 된다.
이때, 집적회로를 어떤 동작상태로 설정하기 위해, 입력신호의 전위를 전원전위(VDD)보다 높게 설정할 필요가 있을떼. 전원전위(VDD)가 통상전위보다 높은 상태라도, 입력전위 검지회로의 회로임계치가 낮은쪽을 선택할 수 있기 때문에, 입력전위 검지회로의 회로 임계치가 높은때와 비교하여 입력신호의 전위를 낮게 설정할 수 있기 때문에 입력전위 검지회로에 가한 전압 스트레스를 적게 할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정한 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 집적회로의 전원전위가 통상전원전위로부터 변화한 상태시에, 집적회로의 통상전원전위에서의 동작상태에 대응하여 설정된 채의 입력신호가 공급된 경우에도 오동작하지 않는 입력전위 검지회로를 갖춘 반도체 집적회로를 실현할 수 있게 된다.

Claims (4)

  1. 외부로부터 입력신호가 공급되는 입력신호단자(10)와, 각각 상기 입력신호단자(10)의 입력신호의 전위가 소정의 기준치보다 높은가 낮은가를 검지하기 위하여 설치되고, 각각의 회로 임계치가 다른 복수개의 입력전위 검지회로(11,12), 집적회로의 전원전위가 통상전원전위의상태인가 통상전원전위로부터 변화한 상태인가를 검지하는 전원전위 검지회로(13) 및, 이 전원전위검지회로(13)의 검지출력에 따라 상기 복수개의 입력전위 검지회로(11,12)를 선택적으로 사용하는 상태로 제어하는 선택제어회로(14)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 입력전위 검지회로(11,12)는 2개 존재하고, 상기 전원전위 검지회로(13)는 집적회로(13)는 집적회로의 전원전위가 통상전원전위의 상태인가 통상전원전위 보다도 낮은 상태인가를 검지하며, 상기 선택제어회로(14)는 상기 전원전위 검지회로(13)가 집적회로의 전원전위가 통상전원전위 상태보다도 낮은 상태인 것을 검지한 출력을 기초로 회로임계치가 높은쪽의 입력전원 검지회로를 선택적으로 사용하는 상태로 제어하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 입력전위 검지회로(11,12)는 2개 존재하고, 상기 전원전위 검지회로(13)는 집적회로(13)는 집적회로의 전원전위가 통상전원전위의 상태인가 통상전원전위 보다도 낮은 상태인가를 검지하며, 상기 선택제어회로(14)는 상기 전원전위 검지회로(13)가 집적회로의 전원전위가 통상전원전위 상태보다도 낮은 상태인 것을 검지한 출력을 기초로 회로임계치가 높은쪽의 입력전원 검지회로를 선택적으로 사용하는 상태로 제어하는 것을 특징으로 하는 반도체 집적회로.
  4. 외부로부터 입력신호가 공급되는 입력신호단자(10)와, 이 입력신호단자(10)와 입력전위 검지출력노드(20)의 사이의 제1의 경로에 접속되고, 게이트에 집적회로의 전원전위가 인가되며, 제1게이트 임계치전압을 갖춘 제1PMOS트랜지스터(P1), 이 제1PMOS트랜지스터(P1)와 상기 입력전위 검지출력노드(20) 사이에 삽입접속된 제1스위치회로(N1), 상기 입력신호단자(10)와 상기 입력전위 검지출력노드(20) 사이의 제2경로에 접속되고, 게이트에 집적회로의 전원전위가 인가되며, 제2게이트 임계치 전압을 갖춘 제2PMOS트랜지스터(P2), 이 제2PMOS트랜지스터(P2)와 상기 입력전위 검지출력노드(20) 사이에 삽입된 제2스위치회로(N2), 상기 입력전위 검지출력노드(20)와 접지노드 사이에 접속된 저항소자(R), 집적회로의 전원전위가 통상전원전위의 상태인가 통상전원전위로부터 변화한 상태인가를 검지하는 전원전위 검지회로(13) 및, 이 전원전위 검지회로(13)의 검지출력에 따라 상기 제1스위치회로(N1) 또는 제2스위치회로(N2)를 선택적으로 온상태로 제어하는 스위치 제어회로(14)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로.
KR1019950004355A 1994-03-03 1995-03-03 반도체 집적회로 KR0153849B1 (ko)

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Application Number Priority Date Filing Date Title
JP03357594A JP3238562B2 (ja) 1994-03-03 1994-03-03 半導体集積回路
JP94-33575 1994-03-03

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KR0153849B1 true KR0153849B1 (ko) 1998-12-01

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ID=12390338

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