JPH0520887A - シフト回路及びシフトレジスタ - Google Patents
シフト回路及びシフトレジスタInfo
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- JPH0520887A JPH0520887A JP3332606A JP33260691A JPH0520887A JP H0520887 A JPH0520887 A JP H0520887A JP 3332606 A JP3332606 A JP 3332606A JP 33260691 A JP33260691 A JP 33260691A JP H0520887 A JPH0520887 A JP H0520887A
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Abstract
(57)【要約】
【目的】 シフト回路を構成する回路素子の数を少なく
し、かつ消費電力を低減する。 【構成】 シフト回路は、入力する時系列信号をラッチ
する複数のラッチ回路2-1 ……2-n と、これらのラッチ
回路の出力を順次選択するマルチプレクサ３と、ラッチ
回路のラッチタイミングとマルチプレクサの選択タイミ
ングを制御するクロックを発生するクロック制御回４を
備えており、ラッチ回路の出力を選択するタイミングを
その回路のラッチタイミングより所定タイミング遅延さ
せることを特徴とする。 【効果】 本発明の構成によりシフト回路を構成する回
路素子の数が少なくなり、かつ消費電力が低減する。
し、かつ消費電力を低減する。 【構成】 シフト回路は、入力する時系列信号をラッチ
する複数のラッチ回路2-1 ……2-n と、これらのラッチ
回路の出力を順次選択するマルチプレクサ３と、ラッチ
回路のラッチタイミングとマルチプレクサの選択タイミ
ングを制御するクロックを発生するクロック制御回４を
備えており、ラッチ回路の出力を選択するタイミングを
その回路のラッチタイミングより所定タイミング遅延さ
せることを特徴とする。 【効果】 本発明の構成によりシフト回路を構成する回
路素子の数が少なくなり、かつ消費電力が低減する。
Description
【０００１】
【産業上の利用分野】本発明は、時系列のディジタル信
号を順次シフトして出力するシフト回路及びシフトレジ
スタに関する。
号を順次シフトして出力するシフト回路及びシフトレジ
スタに関する。
【０００２】
【従来の技術】シリアル信号を遅延させて出力するた
め、あるいはシリアル信号をシリアルーパラレル変換す
るための１手段として、シフトレジスタが良く用いられ
る。
め、あるいはシリアル信号をシリアルーパラレル変換す
るための１手段として、シフトレジスタが良く用いられ
る。
【０００３】従来のシフトレジスタのシフト回路は、NA
ND回路やNOR回路を用いたフリップフロップ回路や２個
のラッチ回路を直列接続したフリップフロップ回路によ
り構成されていた。例えば、特開平２−１０５３９６号
公報には、ラッチ回路を２個使用して構成した記憶セル
を複数個直列接続したシフトレジスタが開示されてい
る。
ND回路やNOR回路を用いたフリップフロップ回路や２個
のラッチ回路を直列接続したフリップフロップ回路によ
り構成されていた。例えば、特開平２−１０５３９６号
公報には、ラッチ回路を２個使用して構成した記憶セル
を複数個直列接続したシフトレジスタが開示されてい
る。
【０００４】
【発明が解決しようとする課題】これらフリップフロッ
プ回路により構成されるシフト回路は、masterslave ty
peのフリップフロップを用いる場合で例えば１段当り約
１６個のトランジスタ素子を必要とする。シフトレジス
タは、これらシフト回路をシフト段数だけ、直列接続す
ることにより構成されるから、例えば１０００段のシフ
トレジスタを製作する場合には、１０００個のフリップ
フロップ回路または２０００個のラッチ回路が必要であ
る。従って、シフトレジスタを構成する素子数は非常に
膨大なものとなり、従来のシフトレジスタは高集積化に
適さなかった。
プ回路により構成されるシフト回路は、masterslave ty
peのフリップフロップを用いる場合で例えば１段当り約
１６個のトランジスタ素子を必要とする。シフトレジス
タは、これらシフト回路をシフト段数だけ、直列接続す
ることにより構成されるから、例えば１０００段のシフ
トレジスタを製作する場合には、１０００個のフリップ
フロップ回路または２０００個のラッチ回路が必要であ
る。従って、シフトレジスタを構成する素子数は非常に
膨大なものとなり、従来のシフトレジスタは高集積化に
適さなかった。
【０００５】さらに、従来のシフト回路は、その殆どの
素子が同時に動作するため、シフトレジスタとして動作
するときの消費電力が極めて大きいという問題もあっ
た。
素子が同時に動作するため、シフトレジスタとして動作
するときの消費電力が極めて大きいという問題もあっ
た。
【０００６】本発明は、上記課題を解決するためになさ
れたもので、高集積化に適し、消費電力が小さい、シフ
ト回路及びシフトレジスタを提供することを目的とす
る。
れたもので、高集積化に適し、消費電力が小さい、シフ
ト回路及びシフトレジスタを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係るシフト回路は、入力する時系列信号を
所定タイミング遅らせて出力するシフト回路であって、
入力信号を受ける入力ラインと、出力ラインと、ラッチ
クロックと選択クロックを発生するクロック制御回路
と、出力端子と上記入力ラインに各々並列接続される入
力端子とを有し、各々の上記ラッチクロックに同期して
入力信号をラッチして出力する複数のラッチ回路と、上
記ラッチ回路の出力端子それぞれに接続される入力端子
を有し、上記選択クロックに同期してラッチ回路の出力
を順次選択して、出力ラインに供給するマルチプレクサ
とを備え、上記クロック制御回路が、所定のラッチ回路
の出力を選択するための選択クロックを、そのラッチ回
路が入力信号をラッチするためのラッチクロックより所
定タイミング遅延させるものである事を特徴とするもの
である。
めの本発明に係るシフト回路は、入力する時系列信号を
所定タイミング遅らせて出力するシフト回路であって、
入力信号を受ける入力ラインと、出力ラインと、ラッチ
クロックと選択クロックを発生するクロック制御回路
と、出力端子と上記入力ラインに各々並列接続される入
力端子とを有し、各々の上記ラッチクロックに同期して
入力信号をラッチして出力する複数のラッチ回路と、上
記ラッチ回路の出力端子それぞれに接続される入力端子
を有し、上記選択クロックに同期してラッチ回路の出力
を順次選択して、出力ラインに供給するマルチプレクサ
とを備え、上記クロック制御回路が、所定のラッチ回路
の出力を選択するための選択クロックを、そのラッチ回
路が入力信号をラッチするためのラッチクロックより所
定タイミング遅延させるものである事を特徴とするもの
である。
【０００８】上記の目的を達成するための本発明に係る
シフトレジスタは、上記のシフト回路複数を直列接続し
てなるものである。
シフトレジスタは、上記のシフト回路複数を直列接続し
てなるものである。
【０００９】
【作用】本発明に係るシフト回路は前記の構成によっ
て、複数のラッチ回路が、時系列ディジタル信号などの
入力信号を、順次ラッチし、マルチプレクサが、それぞ
れの回路に信号をラッチしたラッチタイミングより一定
タイミングあとに、ラッチ回路にラッチされた信号を順
次読み出し、出力端子に供給する。この読み出しタイミ
ングの遅れは、ラッチ回路の数と同じ数のクロック数ま
で選択できる。また、本発明のシフト回路は、１段のシ
フトに対して１個のラッチ回路で構成されるので、従来
回路が１段のシフトに対し例えば２個のラッチ回路を必
要とするのと比較して、約半分の素子数で構成すること
が可能である。
て、複数のラッチ回路が、時系列ディジタル信号などの
入力信号を、順次ラッチし、マルチプレクサが、それぞ
れの回路に信号をラッチしたラッチタイミングより一定
タイミングあとに、ラッチ回路にラッチされた信号を順
次読み出し、出力端子に供給する。この読み出しタイミ
ングの遅れは、ラッチ回路の数と同じ数のクロック数ま
で選択できる。また、本発明のシフト回路は、１段のシ
フトに対して１個のラッチ回路で構成されるので、従来
回路が１段のシフトに対し例えば２個のラッチ回路を必
要とするのと比較して、約半分の素子数で構成すること
が可能である。
【００１０】本発明に係るシフトレジスタは前記の構成
によって、素子数が低減化したので、高集積化が可能で
ある。また、本発明に係るシフトレジスタは、その動作
中は、クロック制御回路からのクロックで選択される一
部の素子が同時に動作するだけであるから、一時に消費
される電力量は極めて低減し、高集積化に適する。
によって、素子数が低減化したので、高集積化が可能で
ある。また、本発明に係るシフトレジスタは、その動作
中は、クロック制御回路からのクロックで選択される一
部の素子が同時に動作するだけであるから、一時に消費
される電力量は極めて低減し、高集積化に適する。
【００１１】
【実施例】図１は、シフト回路の一実施例を示すブロッ
ク図である。図１において、番号１は時系列信号Xjが供
給される入力端子を示す。番号2-1、・・2-i 、・・ 及び2-n
はn個のラッチ回路LAのそれぞれを示し、各ラッチ回路
の入力端子は入力端子１に接続されている。３はマルチ
プレクサMPであって、その各入力端子は各ラッチ回路の
出力端子に接続されている。４はクロック制御回路CLを
示し、各ラッチ回路2-1、・・2-i 、・・ 及び2-n に対してラ
ッチクロックCK、マルチプレクサ３に対して選択クロッ
クM を供給する。５はマルチプレクサ３の出力を供給す
るシフト回路の出力端子である。
ク図である。図１において、番号１は時系列信号Xjが供
給される入力端子を示す。番号2-1、・・2-i 、・・ 及び2-n
はn個のラッチ回路LAのそれぞれを示し、各ラッチ回路
の入力端子は入力端子１に接続されている。３はマルチ
プレクサMPであって、その各入力端子は各ラッチ回路の
出力端子に接続されている。４はクロック制御回路CLを
示し、各ラッチ回路2-1、・・2-i 、・・ 及び2-n に対してラ
ッチクロックCK、マルチプレクサ３に対して選択クロッ
クM を供給する。５はマルチプレクサ３の出力を供給す
るシフト回路の出力端子である。
【００１２】各ラッチ回路LA(2-1、・・2-i、・・ 及び2-n)
は、クロック制御回路４が n個のラッチ回路LAに供給す
るラッチクロックCKに同期して、入力ゲートを順次開い
て、入力端子１に入力された時系列信号Xj(j=1,・・ i,・・
n,n+1,・・) を一つづつ取り込み、次にラッチクロックCK
を受信するまでこの信号を保持する。即ちラッチ回路2-
1 は信号X1を、回路2-2 がX2を、回路2-i がXiを、回路
2-n がXnをラッチする。さらに続くオペレーションによ
りラッチ回路2-１から2-n が n個の時系列信号群Xn+1・・
X2n のそれぞれをラッチする。以下同様にして、時系列
信号群が回路2-1から2-n にラッチされる。
は、クロック制御回路４が n個のラッチ回路LAに供給す
るラッチクロックCKに同期して、入力ゲートを順次開い
て、入力端子１に入力された時系列信号Xj(j=1,・・ i,・・
n,n+1,・・) を一つづつ取り込み、次にラッチクロックCK
を受信するまでこの信号を保持する。即ちラッチ回路2-
1 は信号X1を、回路2-2 がX2を、回路2-i がXiを、回路
2-n がXnをラッチする。さらに続くオペレーションによ
りラッチ回路2-１から2-n が n個の時系列信号群Xn+1・・
X2n のそれぞれをラッチする。以下同様にして、時系列
信号群が回路2-1から2-n にラッチされる。
【００１３】マルチプレクサ３はクロック制御回路４が
マルチプレクサ３に供給する選択クロックM に同期し
て、各ラッチ回路LA(2-1、・・2-i、・・ 及び2-n)の出力端子
にそれぞれ接続されたゲートを順次開き、ラッチ回路に
ラッチされた信号を取り込んで、出力端子に時系列出力
信号Yjとして出力する。ここで、マルチプレクサ３のラ
ッチ回路の出力端子に接続される入力ゲートを駆動する
選択クロックM のタイミングは、そのラッチ回路の入力
ゲートを駆動するラッチクロックCKのタイミングより、
最長で n個の所定パルス数k 個だけ遅延している。従っ
て、本発明のシフト回路は、入力端子に供給される時系
列信号Xjを所定タイミング、即ちk ビットだけ遅延させ
て、出力信号Xjとして出力端子５から供給する。このよ
うに、入力信号を最大n ビット遅延させる本発明のシフ
ト回路は、 n個のラッチ回路と１個のマルチプレクサ回
路と、１個のクロック制御回路から構成される。従来技
術による１ビットシフトレジスタが、周辺回路のほかに
２個のラッチ回路を必要とし、 nビットのシフトレジス
タでは２n 個のラッチ回路を必要とするのと比較する
と、本発明の回路は極めて少ない素子から構成される。
マルチプレクサ３に供給する選択クロックM に同期し
て、各ラッチ回路LA(2-1、・・2-i、・・ 及び2-n)の出力端子
にそれぞれ接続されたゲートを順次開き、ラッチ回路に
ラッチされた信号を取り込んで、出力端子に時系列出力
信号Yjとして出力する。ここで、マルチプレクサ３のラ
ッチ回路の出力端子に接続される入力ゲートを駆動する
選択クロックM のタイミングは、そのラッチ回路の入力
ゲートを駆動するラッチクロックCKのタイミングより、
最長で n個の所定パルス数k 個だけ遅延している。従っ
て、本発明のシフト回路は、入力端子に供給される時系
列信号Xjを所定タイミング、即ちk ビットだけ遅延させ
て、出力信号Xjとして出力端子５から供給する。このよ
うに、入力信号を最大n ビット遅延させる本発明のシフ
ト回路は、 n個のラッチ回路と１個のマルチプレクサ回
路と、１個のクロック制御回路から構成される。従来技
術による１ビットシフトレジスタが、周辺回路のほかに
２個のラッチ回路を必要とし、 nビットのシフトレジス
タでは２n 個のラッチ回路を必要とするのと比較する
と、本発明の回路は極めて少ない素子から構成される。
【００１４】図２は、本発明の２ビット- シフト回路の
例おけるラッチ回路とマルチプレクサを示すブロックダ
イアグラム、図３は、クロック制御回路を示すブロック
ダイアグラム、図４は上記の例におけるタイミングチャ
ートである。図２において、番号１１と１２は入力信号
D を一方の入力端子から入力するラッチ回路、３１はラ
ッチ回路１１の出力QOを入力するAND 回路、３２はラッ
チ回路１２の出力Q1を入力するAND 回路、３３はAND 回
路３１と３２の出力を入力して出力D を出力するOR回路
でこれらAND 回路とOR回路によりマルチプレクサを構成
する。ラッチ回路１１、１２はそれぞれ電界効果トラン
ジスタ６個で構成できる。
例おけるラッチ回路とマルチプレクサを示すブロックダ
イアグラム、図３は、クロック制御回路を示すブロック
ダイアグラム、図４は上記の例におけるタイミングチャ
ートである。図２において、番号１１と１２は入力信号
D を一方の入力端子から入力するラッチ回路、３１はラ
ッチ回路１１の出力QOを入力するAND 回路、３２はラッ
チ回路１２の出力Q1を入力するAND 回路、３３はAND 回
路３１と３２の出力を入力して出力D を出力するOR回路
でこれらAND 回路とOR回路によりマルチプレクサを構成
する。ラッチ回路１１、１２はそれぞれ電界効果トラン
ジスタ６個で構成できる。
【００１５】図３において、番号４１は D型フリップフ
ロップ回路、４２と４３はAND 回路を示し、これらによ
りクロック制御回路が構成される。フリップフロップ回
路のD端子はその反転出力端子バーQ と接続されてい
る。その回路の出力端子Q はAND 回路４２の一の入力端
子と接続され、反転出力端子バーQ はAND 回路４３の一
の入力端子に接続されている。フリップフロップ回路４
１のCK端子はAND 回路４２と４３の各他方の入力端子と
接続される。
ロップ回路、４２と４３はAND 回路を示し、これらによ
りクロック制御回路が構成される。フリップフロップ回
路のD端子はその反転出力端子バーQ と接続されてい
る。その回路の出力端子Q はAND 回路４２の一の入力端
子と接続され、反転出力端子バーQ はAND 回路４３の一
の入力端子に接続されている。フリップフロップ回路４
１のCK端子はAND 回路４２と４３の各他方の入力端子と
接続される。
【００１６】上記のようにして構成された本発明のシフ
ト回路の動作を、図４により説明する。回路の外部から
基準クロックCLK がフリップフロック回路４１のCK端子
に供給される。クロックCLK はフリップフロップ回路４
１により分周されて、１／２の周波数を有するクロック
M が出力端子Q にあらわれ、これが選択クロックM1とな
り、クロック制御回路のAND 回路４２と共に、マルチプ
レクサのAND 回路３２に供給される。また、クロックM
の位相が反転したクロックが反転出力端子バーQに現
れ、これがクロックM1に対して１パルス遅れた選択クロ
ックMOとなり、クロック制御回路のAND 回路４３と共
に、マルチプレクサのAND 回路３２に供給される。
ト回路の動作を、図４により説明する。回路の外部から
基準クロックCLK がフリップフロック回路４１のCK端子
に供給される。クロックCLK はフリップフロップ回路４
１により分周されて、１／２の周波数を有するクロック
M が出力端子Q にあらわれ、これが選択クロックM1とな
り、クロック制御回路のAND 回路４２と共に、マルチプ
レクサのAND 回路３２に供給される。また、クロックM
の位相が反転したクロックが反転出力端子バーQに現
れ、これがクロックM1に対して１パルス遅れた選択クロ
ックMOとなり、クロック制御回路のAND 回路４３と共
に、マルチプレクサのAND 回路３２に供給される。
【００１７】クロックパルスM1はAND 回路４２のゲート
パルスとしての機能を有し、これと基準クロックCLK と
共に正電位である部分がラッチクロックCKO として回路
４２の出力端子に供給される。同様に、反転出力端子バ
ーQ に現れたクロックパルスMOと基準クロックCLK が共
に正電位である部分がラッチクロックCK1 としてAND回
路４３の出力端子に供給される。上述のように、ラッチ
クロックCKO とCK1 は位相がずれたクロックパルスであ
って、本発明の２ビット- シフト回路においては、選択
クロックMO,M1 はそれぞれラッチクロックCKO とCK1 よ
り１パルス分遅延したパルスになっている。
パルスとしての機能を有し、これと基準クロックCLK と
共に正電位である部分がラッチクロックCKO として回路
４２の出力端子に供給される。同様に、反転出力端子バ
ーQ に現れたクロックパルスMOと基準クロックCLK が共
に正電位である部分がラッチクロックCK1 としてAND回
路４３の出力端子に供給される。上述のように、ラッチ
クロックCKO とCK1 は位相がずれたクロックパルスであ
って、本発明の２ビット- シフト回路においては、選択
クロックMO,M1 はそれぞれラッチクロックCKO とCK1 よ
り１パルス分遅延したパルスになっている。
【００１８】ラッチクロックCKO はラッチ回路１１に入
力され、入力信号D(DO,D1,D2,D3・・・) の内、クロックの
立ち上がり時に存在した信号DO,D2,D4・・・ を回路１１に
順次ラッチする。従って、ラッチ回路１１の出力端子QO
にはこの時系列信号DO,D2,D4・・・ が現れる。同様にラッ
チクロックCK1 がラッチ回路１２に供給され、入力信号
D(DO,D1,D2,D3・・・) の内、その立ち上がり時に存在した
信号D1,D3,D5,・・・がラッチ回路１２の出力端子Q1に現れ
る。
力され、入力信号D(DO,D1,D2,D3・・・) の内、クロックの
立ち上がり時に存在した信号DO,D2,D4・・・ を回路１１に
順次ラッチする。従って、ラッチ回路１１の出力端子QO
にはこの時系列信号DO,D2,D4・・・ が現れる。同様にラッ
チクロックCK1 がラッチ回路１２に供給され、入力信号
D(DO,D1,D2,D3・・・) の内、その立ち上がり時に存在した
信号D1,D3,D5,・・・がラッチ回路１２の出力端子Q1に現れ
る。
【００１９】ラッチ回路１１の出力信号QOがDO,D2,D4・・
・ であるときに、選択クロックMOがAND 回路３１を活性
化し、OR回路３３を介して出力D として出力する。ラッ
チ回路１２の出力信号Q1がD1,D3,D5,・・・であるときに、
選択クロックM1がAND 回路３２を活性化し、OR回路３３
を介して出力Dとして出力する。OR回路が、この出力信
号QO、即ちDO,D2,D4,・・・と出力信号Q1,D1,D3,D5,・・・ を
合成して、１パルス遅れた出力D 即ちDO,D1,D2,D3,D4,・
・・として出力する。
・ であるときに、選択クロックMOがAND 回路３１を活性
化し、OR回路３３を介して出力D として出力する。ラッ
チ回路１２の出力信号Q1がD1,D3,D5,・・・であるときに、
選択クロックM1がAND 回路３２を活性化し、OR回路３３
を介して出力Dとして出力する。OR回路が、この出力信
号QO、即ちDO,D2,D4,・・・と出力信号Q1,D1,D3,D5,・・・ を
合成して、１パルス遅れた出力D 即ちDO,D1,D2,D3,D4,・
・・として出力する。
【００２０】より具体的に理解するため、図４中の入力
信号D2の付近における動作を例として説明する。信号D1
がラッチ回路１１にラッチされ、出力QOに現れている。
選択クロックMOが高電位になっているから、AND 回路３
１とOR回路３３を介してこの信号D1が出力信号D に現れ
ている。ここで、ラッチクロックCK1 が立ち上がるとラ
ッチ回路１２がトリガーされ、入力信号D2が回路１２に
取り込まれてラッチされ、ラッチ回路１２の出力Q1には
信号D2があらわれるが、選択クロックM1は低電位である
からAND 回路３２の出力は低電位のままである。次に、
選択クロックMOが低電位に変化すると、AND回路３１の
出力は入力によらず低電位になる。代わって、選択クロ
ックM1が高電位になるから、マルチプレクサはラッチ回
路１２の出力D2をAND 回路３２とOR回路３３を介して出
力する。この時、入力信号Dは信号D3に変化しており、
次にラッチクロックCKO が立ち上がると、信号D3がラッ
チ回路１１に取り込まれてラッチされる。本発明のシフ
ト回路の上記動作により、入力信号Dは１パルス分遅れ
て出力信号D となる。
信号D2の付近における動作を例として説明する。信号D1
がラッチ回路１１にラッチされ、出力QOに現れている。
選択クロックMOが高電位になっているから、AND 回路３
１とOR回路３３を介してこの信号D1が出力信号D に現れ
ている。ここで、ラッチクロックCK1 が立ち上がるとラ
ッチ回路１２がトリガーされ、入力信号D2が回路１２に
取り込まれてラッチされ、ラッチ回路１２の出力Q1には
信号D2があらわれるが、選択クロックM1は低電位である
からAND 回路３２の出力は低電位のままである。次に、
選択クロックMOが低電位に変化すると、AND回路３１の
出力は入力によらず低電位になる。代わって、選択クロ
ックM1が高電位になるから、マルチプレクサはラッチ回
路１２の出力D2をAND 回路３２とOR回路３３を介して出
力する。この時、入力信号Dは信号D3に変化しており、
次にラッチクロックCKO が立ち上がると、信号D3がラッ
チ回路１１に取り込まれてラッチされる。本発明のシフ
ト回路の上記動作により、入力信号Dは１パルス分遅れ
て出力信号D となる。
【００２１】図５は、図１に示した本発明のシフト回路
を用いて構成された本発明のシフトレジスタを省略して
示すブロック図である。同図はシフト回路を８段直列に
接続したものについて表示している。同図中、番号１０
２、１０３は第１段のラッチ回路群とマルチプレクサ、
２０２、２０３は第２段のラッチ回路群とマルチプレク
サ、８０２、８０３は第８段のラッチ回路群とマルチプ
レクサ、４０はクロック制御回路を示す。
を用いて構成された本発明のシフトレジスタを省略して
示すブロック図である。同図はシフト回路を８段直列に
接続したものについて表示している。同図中、番号１０
２、１０３は第１段のラッチ回路群とマルチプレクサ、
２０２、２０３は第２段のラッチ回路群とマルチプレク
サ、８０２、８０３は第８段のラッチ回路群とマルチプ
レクサ、４０はクロック制御回路を示す。
【００２２】各段のラッチ回路は n個で構成されてい
て、各段で同じ構成を有する。クロック制御回路４０
は、シフトレジスタ全体に１個備えられていて、各段の
ラッチ回路群に共通のラッチクロックCKを供給し、各段
のマルチプレクサにラッチクロックCKよりk ビット遅れ
た選択クロックM を共通に供給する。
て、各段で同じ構成を有する。クロック制御回路４０
は、シフトレジスタ全体に１個備えられていて、各段の
ラッチ回路群に共通のラッチクロックCKを供給し、各段
のマルチプレクサにラッチクロックCKよりk ビット遅れ
た選択クロックM を共通に供給する。
【００２３】このように構成された本発明のシフトレジ
スタによれば最大8 ×n ビットのシフトが可能であり、
さらにクロック制御回路４０の選択クロックM の遅延タ
イミングを調整することにより、8 ×kビットのシフト
レジスタが得られる。例えば、８個の１６ビット- シフ
ト回路を用いる回路は１２８ビット- シフトレジスタを
構成する。本発明のシフトレジスタは、各段のラッチ回
路を増やし、段階を増やすことにより、画像処理に用い
られる１０００ビット- シフトレジスタに対応するよう
に構成することも容易に可能である。
スタによれば最大8 ×n ビットのシフトが可能であり、
さらにクロック制御回路４０の選択クロックM の遅延タ
イミングを調整することにより、8 ×kビットのシフト
レジスタが得られる。例えば、８個の１６ビット- シフ
ト回路を用いる回路は１２８ビット- シフトレジスタを
構成する。本発明のシフトレジスタは、各段のラッチ回
路を増やし、段階を増やすことにより、画像処理に用い
られる１０００ビット- シフトレジスタに対応するよう
に構成することも容易に可能である。
【００２４】以上説明した本発明のシフト回路は、従来
の回路と比較して、回路素子の数が少ないため、高密度
集積化が可能である。また、ある時点において動作する
素子の数が少ないため、消費電力が低減する。従って、
これらシフト回路を集積して構成する本発明のシフトレ
ジスタはサイズが小さく、消費電力が小さい、好ましい
集積回路として製造できる。
の回路と比較して、回路素子の数が少ないため、高密度
集積化が可能である。また、ある時点において動作する
素子の数が少ないため、消費電力が低減する。従って、
これらシフト回路を集積して構成する本発明のシフトレ
ジスタはサイズが小さく、消費電力が小さい、好ましい
集積回路として製造できる。
【００２５】
【発明の効果】以上説明したように本発明によれば、複
数のラッチ回路に入力信号を順次ラッチし、マルチプレ
クサを用いてこのラッチのタイミングよりも後のタイミ
ングでラッチ回路にラッチされている信号を順次読み出
す構成としたことにより、従来のものに比べて素子数が
少なくて済み、したがって高密度集積化が可能となり、
また或る一時点においては、これらの素子のうちの一部
の素子のみが動作するだけなので、消費電力の低減を計
ることができるシフト回路及びシフトレジスタを提供す
ることができる。
数のラッチ回路に入力信号を順次ラッチし、マルチプレ
クサを用いてこのラッチのタイミングよりも後のタイミ
ングでラッチ回路にラッチされている信号を順次読み出
す構成としたことにより、従来のものに比べて素子数が
少なくて済み、したがって高密度集積化が可能となり、
また或る一時点においては、これらの素子のうちの一部
の素子のみが動作するだけなので、消費電力の低減を計
ることができるシフト回路及びシフトレジスタを提供す
ることができる。
【図１】シフト回路の一実施例を示すブロック図であ
る。
る。
【図２】シフト回路の他の実施例におけるラッチ回路と
ラッチプレクサの関係を示すブロック図である。
ラッチプレクサの関係を示すブロック図である。
【図３】上記の実施例におけるクロック制御回路を示す
ブロック図である。
ブロック図である。
【図４】上記の実施例におけるタイミングチャートであ
る。
る。
【図５】シフトレジスタの一実施例を示すブロック図で
ある。
ある。
【符号の説明】
１ 入力端子
2-1 ，…，2-n ラッチ回路
３ マルチプレクサ
４ クロック制御回路
５ 出力端子
CK ラッチクロック
M 選択クロック
Claims (7)
- 【請求項１】 入力する時系列信号を所定タイミング遅
らせて出力するシフト回路であって、入力信号を受ける
入力ラインと、出力ラインと、ラッチクロックと選択ク
ロックを発生するクロック制御回路と、出力端子と上記
入力ラインに各々並列接続される入力端子とを有し、各
々の上記ラッチクロックに同期して入力信号をラッチし
て出力する複数のラッチ回路と、上記ラッチ回路の出力
端子それぞれに接続される入力端子を有し、上記選択ク
ロックに同期してラッチ回路の出力を順次選択して、出
力ラインに供給するマルチプレクサとを備え、上記クロ
ック制御回路が、所定のラッチ回路の出力を選択するた
めの選択クロックを、そのラッチ回路が入力信号をラッ
チするためのラッチクロックより所定タイミング遅延さ
せるものである事を特徴とするシフト回路。 - 【請求項２】 請求項１記載のシフト回路複数を直列接
続してなるシフトレジスタ。 - 【請求項３】 上記クロック制御回路は上記複数のシフ
ト回路個々に対しそれぞれ接続して構成されていること
を特徴とする請求項２記載のシフトレジスタ。 - 【請求項４】 時系列で入って来る入力信号を順次保持
するための複数の保持回路と、上記複数の保持回路を上
記入力信号の時系列に合わせて順時駆動するための駆動
回路と、上記複数の保持回路それぞれ個々に接続されて
なり、上記各保持回路に保持されている信号を順次外部
へ引き出すための引出回路とを備えたシフト回路。 - 【請求項５】 請求項４記載のシフト回路を複数段直列
接続して構成してなるシフトレジスタ。 - 【請求項６】 時系列で入って来る入力信号を順次保持
するための複数の保持回路を有する第１保持回路群と、
上記第１保持回路群に保持されている信号を上記各保持
回路から順次外部へ引き出すための第１の引出回路と、
上記第１の引出回路によって引出される信号を順次保持
するための複数の保持回路を有する第２保持回路群と、
上記第２保持回路群に保持されている信号を各保持回路
から順次外部へ引き出すための第２の引出回路と、上記
第１保持回路群、第１の引出回路、第２保持回路群及び
第２の引出回路をそれぞれ同期して駆動するための駆動
手段とを備えたシフトレジスタ。 - 【請求項７】 外部から時系列で入って来る入力信号を
順次保持するための複数の保持回路と、この保持回路そ
れぞれに保持されている信号を順次外部へ引き出すため
の引出回路とを有してなり、それが複数個直列に接続し
て構成されたシフト回路とこのシフト回路それぞれを時
系列で駆動するための駆動手段とを備えたシフトレジス
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-319518 | 1990-11-21 | ||
| JP31951890 | 1990-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520887A true JPH0520887A (ja) | 1993-01-29 |
Family
ID=18111124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332606A Pending JPH0520887A (ja) | 1990-11-21 | 1991-11-21 | シフト回路及びシフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5295174A (ja) |
| JP (1) | JPH0520887A (ja) |
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| US8994424B2 (en) | 2013-03-12 | 2015-03-31 | International Business Machines Corporation | Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals |
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| SE512009C2 (sv) * | 1998-05-18 | 2000-01-10 | Ericsson Telefon Ab L M | Linjärt återkopplade skiftregister med låg effekt |
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| KR100594317B1 (ko) | 2005-01-28 | 2006-06-30 | 삼성전자주식회사 | 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법 |
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-
1991
- 1991-11-21 JP JP3332606A patent/JPH0520887A/ja active Pending
- 1991-11-21 US US07/795,501 patent/US5295174A/en not_active Expired - Lifetime
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| US9319040B2 (en) | 2013-03-12 | 2016-04-19 | International Business Machines Corporation | Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals |
Also Published As
| Publication number | Publication date |
|---|---|
| US5295174A (en) | 1994-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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