JPH04137650A

JPH04137650A - 半導体素子の製造方法

Info

Publication number: JPH04137650A
Application number: JP25727890A
Authority: JP
Inventors: Tsuneo Ajioka; 味岡　恒夫
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明はＭＯＳやバイポーラデバイスに用いられる素
子分離工程の製造方法に関するものである。

（従来技術）第１図は従来量も一般的に行われているＭＯＳ　ｆバイ
スの素子分離法を示す。第１図においてＳｔ基板１を熱
酸化し、酸化膜２を形成した後ＣＶＤ法でシリコン窒化
膜３を堆積するｆａ）。次に窒化膜３の一部を開口しく
ｂ）、そこへドーパントをイオン注入し、層４を形成す
る（ｃ）、その後熱酸化法で酸化を行うと窒化膜３のな
い開口部だけが酸化され、酸化層５を形成する。この場
合ド−パントは酸化層５の下層に移動する。次に窒化膜
３を取除き、その下にある酸化膜２をエツチングする。

この酸化膜２のエツチングでは、酸化層５もエラチンフ
サれるため、エツチング時間で制御する必要がある。

このようにして素子分離が完成する（ｄ）。

この方法はＬＯＣＯ８法という方法で改良型ＬＯＧＯ３
を含めて最も広く用いられている方法である。

このような方法で素子分離を行った後、アクティブ（酸
化層５に覆われていない部分）にＭＯＳトランジスタを
炸裂する。

（発明が解決しようとする課題）しかし、以上述べた方法では素子分離幅を１μｍ以下に
することが困難であ、９ＬＳＩの微細化のネックになっ
ている。

（課題を解決するための手段）この発明は、以上述べたＬＯＣＯ３構造の素子分離が１
μｍ以下の微細化を達し得ないという欠点を除去するた
めに開口したポリシリコンを酸化して酸化膜をつくり、
酸化膜以外のものを堆積し、エッチバックにより、ポリ
シリコントツブの酸化膜を除去し酸化膜を選択的にエツ
チングした後に異方性エツチングでＳｆ基板をエツチン
グする。

（作用）ポリシリコンを酸化して形成したポリシリコンのサイド
ウオールとその下の８１基板を選択的にエツチングして
狭い分離領域を形成し素子分離が行われる。

（実施例）第２図に本発明の製造工程を示す。Ｓｉ基板１の表面を
熱酸化し、厚さ５〜２００μｍ８度の酸化膜２を形成す
る（、）。次にＣＶＤ法でポリシリコンロを堆積する（
ｂ）、このポリシリコンロの膜厚は素子分離の深さと関
係し、この深さとイオン注入深さΩ和以上の膜厚が必要
になるが詳細は後述する。素子分離の深さを５００　ｎ
ｍとすれば７００〜１２００ｎｍが適当である。

次にポリシリコンロを開口し、熱酸化法により酸化膜７
を形成するが形成されたポリシリコンロのサイドウオー
ルに形成された酸化膜７が素子分離となるため、ポリシ
リコンロの開口はこれを考慮して行われる。また酸化膜
厚は１０　ｎｍ〜２００ｎｍが適当である。

次に再びＩリシリコン６′を堆積する（ｄ）。このポリ
シリコンロ′の膜厚はポリシリコン膜６と酸化膜７の膜
厚の和より大きくなる必要がある。この６′の代シに酸
化膜以外の膜、例えば窒化膜を用いても同じ効果が期待
できる。（酸化膜エツチング時にエツチングされなけれ
ば良い、）次に表面からエッチバックする（ｅ）。このエッチバッ
クはポリシリコンロ０表面が出来るようにコントロール
する。

次に酸化膜７を異方性エツチングで除去した後（ｆ）、
異方性エッチでＳｉ基板１をエツチングする。

この場合ポリシリコンロ、６′もエツチングされるがＳ
ｔのエツチング深さよりも、ポリシリコンを厚くしてい
るため、一部がエツチングされずに残る。

また、イオン注入を行い、ｓｉ中のエツチングされた部
分にドー・やントを打ち込む（ｇ）。この場合、ポリシ
リコンロ、６′ト酸化膜２はドーノやントカｓ１表面（
穴以外）に入り込むのを防ぐ。

ポリシリコンロ、６′と酸化膜２を除去しくｈ）、素子
分離を行う、また必要に応じて酸化にょシ穴を埋めるこ
ともできる。

第３図に本発明の他案流側として、素子分離とトランジ
スタを同時に形成する方法を示す。

第３図の（ａ）〜（ｅｌは第２図の（ｃ１〜（ｇ）に対
応する。

ただし、素子分離とトランジスタを同時に形成する場合
には、それぞれの膜厚や膜質が異なる。酸化膜２はトラ
ンジスタ用に用いられる。したがって醸化膜は３　ｎｍ
〜５　ｎｍである。またポリシリコンロ、６′はゲート
電極として用いられるため、工程ｆｅ）においてイオン
注入や拡散法によりドーパントを入れる。また、この膜
厚は膜厚＝ゲート電極として必要な膜厚＋素子分離の穴
の深さ×（ド−ディリシリコンとシリコン単結晶のエツ
チングレイト比）子穴を埋めるときの酸化で消費される
膜厚＋ソース・ドレインの幅）で１．５〜３μｍ程度で
。

ポリシリコンロ′にそれ以上の膜厚が必要になる。

また（ｄ）に示すビー／４’ントの入っている層はイオ
ン注入で形成されるがこの層を浅くすれば、アクティブ
上の基板１まで入り込むことがなく、濃度も薄いため、
ポリシリコン電極６，６′に影蕃を与えない。

（ｆ）に示す工程では熱酸化法で穴の部分を埋めている
。このときポリシリコンロの上にも酸化膜８が形成され
るが、これをエツチングによシ除去する。この場合ポリ
シリコン間の酸化膜を残すように制御してエツチングす
る（ｇ）。

次テ等方性エツチングでポリシリコンロを選択エツチン
グする。このエツチングで素子分離領域周辺のポリシリ
コンをオーバーエッチし、０．２〜１μｍ程度ポリシリ
コンのサイドウオールをエツチングする（ｈ）。

次にイオン注入＋アニールでソース・ドレイン領域８を
形成しくｉ）、ＣＶＤ法で絶縁膜１０を堆積した後（ｊ
）、ソース・ドレインの開口を行う。さらに電極材料１
ノを堆積し、工程（ｋ）に示したようにエツチングする
ことにより、ソース・ドレインの電極を形成する。

（発明の効果）以上詳細に説明したように素子分離を、ポリシリコンを
酸化して形成したポリシリコンのサイドウオールとその
下のＳｔ基板を選択的にエツチングして形成できるため
、素子分離領域を極めて狭くすることができ、ＬＳＩデ
バイスの微細化が期待できる。

【図面の簡単な説明】

第１図は従来の素子分離方法を示す工程図、第２図は本
発明の一実施例を示す工程図、第３図は本発明の他の実
施例を示す図である。１・・・Ｓｔ基板、２・・・酸化膜、３・・・窒化膜、
４・・・素子分離用拡散層、　６　、６’・・・ポリシ
リコン層、７・・・ポリシリコン酸化膜、８・・・素子
分離用酸化膜、９・・・ソース・ドレイン拡散層、１０
・・・層間絶縁膜、１・・・ソースドレイン電極。

Claims

【特許請求の範囲】１、Ｓｉ基板上の酸化膜上に堆積したポリシリコンを酸
化して酸化膜を形成した後、ポリシリコンや酸化膜以外
の、上記酸化膜のエッチングにより除去されない材料で
なる層を形成し、ポリシリコン表面に形成された上記酸
化膜が除去されるまで、エッチバックする段階と上記ポリシリコン側壁の上記酸化膜を選択的にエッチン
グし、Ｓｉ基板を露出させる段階と露出されたＳｉ基板を異方性エッチングでエッチングす
る段階と以上の工程で形成された、Ｓｉ基板上の溝、または溝を
酸化し、それによる酸化膜を素子分離として使用する段
階とからなる半導体素子の製造方法。２、Ｓｉ基板上に形成されるゲート酸化膜上にポリシリ
コン層を形成してそれらを酸化し、その上に上記ポリシ
リコン層よりも厚いポリシリコン層を堆積させ、ポリシ
リコン表面に形成された酸化膜が除去されるまでエッチ
バックする段階と上記ポリシリコン層の側壁の酸化膜を
選択的にエッチングし、Ｓｉ基板を露出させる段階と露出されたＳｉ基板を異方性エッチングでエッチングす
る段階とポリシリコンを等方性エッチングでエッチングし、さら
にオーバーエッチングを行うことにより素子分離付近の
ポリシリコンと除去し、セルフアラインメントによりソ
ース・ドレインを形成する段階とからなるＭＯＳトラン
ジスタ装置の製造方法。