JPH04137650A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04137650A JPH04137650A JP25727890A JP25727890A JPH04137650A JP H04137650 A JPH04137650 A JP H04137650A JP 25727890 A JP25727890 A JP 25727890A JP 25727890 A JP25727890 A JP 25727890A JP H04137650 A JPH04137650 A JP H04137650A
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- Japan
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- polysilicon
- oxide film
- etching
- substrate
- etched
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims 2
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 13
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 239000002019 doping agent Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
この発明はMOSやバイポーラデバイスに用いられる素
子分離工程の製造方法に関するものである。
子分離工程の製造方法に関するものである。
(従来技術)
第1図は従来量も一般的に行われているMOS fバイ
スの素子分離法を示す。第1図においてSt基板1を熱
酸化し、酸化膜2を形成した後CVD法でシリコン窒化
膜3を堆積するfa)。次に窒化膜3の一部を開口しく
b)、そこへドーパントをイオン注入し、層4を形成す
る(c)、その後熱酸化法で酸化を行うと窒化膜3のな
い開口部だけが酸化され、酸化層5を形成する。この場
合ド−パントは酸化層5の下層に移動する。次に窒化膜
3を取除き、その下にある酸化膜2をエツチングする。
スの素子分離法を示す。第1図においてSt基板1を熱
酸化し、酸化膜2を形成した後CVD法でシリコン窒化
膜3を堆積するfa)。次に窒化膜3の一部を開口しく
b)、そこへドーパントをイオン注入し、層4を形成す
る(c)、その後熱酸化法で酸化を行うと窒化膜3のな
い開口部だけが酸化され、酸化層5を形成する。この場
合ド−パントは酸化層5の下層に移動する。次に窒化膜
3を取除き、その下にある酸化膜2をエツチングする。
この酸化膜2のエツチングでは、酸化層5もエラチンフ
サれるため、エツチング時間で制御する必要がある。
サれるため、エツチング時間で制御する必要がある。
このようにして素子分離が完成する(d)。
この方法はLOCO8法という方法で改良型LOGO3
を含めて最も広く用いられている方法である。
を含めて最も広く用いられている方法である。
このような方法で素子分離を行った後、アクティブ(酸
化層5に覆われていない部分)にMOSトランジスタを
炸裂する。
化層5に覆われていない部分)にMOSトランジスタを
炸裂する。
(発明が解決しようとする課題)
しかし、以上述べた方法では素子分離幅を1μm以下に
することが困難であ、9LSIの微細化のネックになっ
ている。
することが困難であ、9LSIの微細化のネックになっ
ている。
(課題を解決するための手段)
この発明は、以上述べたLOCO3構造の素子分離が1
μm以下の微細化を達し得ないという欠点を除去するた
めに開口したポリシリコンを酸化して酸化膜をつくり、
酸化膜以外のものを堆積し、エッチバックにより、ポリ
シリコントツブの酸化膜を除去し酸化膜を選択的にエツ
チングした後に異方性エツチングでSf基板をエツチン
グする。
μm以下の微細化を達し得ないという欠点を除去するた
めに開口したポリシリコンを酸化して酸化膜をつくり、
酸化膜以外のものを堆積し、エッチバックにより、ポリ
シリコントツブの酸化膜を除去し酸化膜を選択的にエツ
チングした後に異方性エツチングでSf基板をエツチン
グする。
(作用)
ポリシリコンを酸化して形成したポリシリコンのサイド
ウオールとその下の81基板を選択的にエツチングして
狭い分離領域を形成し素子分離が行われる。
ウオールとその下の81基板を選択的にエツチングして
狭い分離領域を形成し素子分離が行われる。
(実施例)
第2図に本発明の製造工程を示す。Si基板1の表面を
熱酸化し、厚さ5〜200μm8度の酸化膜2を形成す
る(、)。次にCVD法でポリシリコンロを堆積する(
b)、このポリシリコンロの膜厚は素子分離の深さと関
係し、この深さとイオン注入深さΩ和以上の膜厚が必要
になるが詳細は後述する。素子分離の深さを500 n
mとすれば700〜1200nmが適当である。
熱酸化し、厚さ5〜200μm8度の酸化膜2を形成す
る(、)。次にCVD法でポリシリコンロを堆積する(
b)、このポリシリコンロの膜厚は素子分離の深さと関
係し、この深さとイオン注入深さΩ和以上の膜厚が必要
になるが詳細は後述する。素子分離の深さを500 n
mとすれば700〜1200nmが適当である。
次にポリシリコンロを開口し、熱酸化法により酸化膜7
を形成するが形成されたポリシリコンロのサイドウオー
ルに形成された酸化膜7が素子分離となるため、ポリシ
リコンロの開口はこれを考慮して行われる。また酸化膜
厚は10 nm〜200nmが適当である。
を形成するが形成されたポリシリコンロのサイドウオー
ルに形成された酸化膜7が素子分離となるため、ポリシ
リコンロの開口はこれを考慮して行われる。また酸化膜
厚は10 nm〜200nmが適当である。
次に再びIリシリコン6′を堆積する(d)。このポリ
シリコンロ′の膜厚はポリシリコン膜6と酸化膜7の膜
厚の和より大きくなる必要がある。この6′の代シに酸
化膜以外の膜、例えば窒化膜を用いても同じ効果が期待
できる。(酸化膜エツチング時にエツチングされなけれ
ば良い、) 次に表面からエッチバックする(e)。このエッチバッ
クはポリシリコンロ0表面が出来るようにコントロール
する。
シリコンロ′の膜厚はポリシリコン膜6と酸化膜7の膜
厚の和より大きくなる必要がある。この6′の代シに酸
化膜以外の膜、例えば窒化膜を用いても同じ効果が期待
できる。(酸化膜エツチング時にエツチングされなけれ
ば良い、) 次に表面からエッチバックする(e)。このエッチバッ
クはポリシリコンロ0表面が出来るようにコントロール
する。
次に酸化膜7を異方性エツチングで除去した後(f)、
異方性エッチでSi基板1をエツチングする。
異方性エッチでSi基板1をエツチングする。
この場合ポリシリコンロ、6′もエツチングされるがS
tのエツチング深さよりも、ポリシリコンを厚くしてい
るため、一部がエツチングされずに残る。
tのエツチング深さよりも、ポリシリコンを厚くしてい
るため、一部がエツチングされずに残る。
また、イオン注入を行い、si中のエツチングされた部
分にドー・やントを打ち込む(g)。この場合、ポリシ
リコンロ、6′ト酸化膜2はドーノやントカs1表面(
穴以外)に入り込むのを防ぐ。
分にドー・やントを打ち込む(g)。この場合、ポリシ
リコンロ、6′ト酸化膜2はドーノやントカs1表面(
穴以外)に入り込むのを防ぐ。
ポリシリコンロ、6′と酸化膜2を除去しくh)、素子
分離を行う、また必要に応じて酸化にょシ穴を埋めるこ
ともできる。
分離を行う、また必要に応じて酸化にょシ穴を埋めるこ
ともできる。
第3図に本発明の他案流側として、素子分離とトランジ
スタを同時に形成する方法を示す。
スタを同時に形成する方法を示す。
第3図の(a)〜(elは第2図の(c1〜(g)に対
応する。
応する。
ただし、素子分離とトランジスタを同時に形成する場合
には、それぞれの膜厚や膜質が異なる。酸化膜2はトラ
ンジスタ用に用いられる。したがって醸化膜は3 nm
〜5 nmである。またポリシリコンロ、6′はゲート
電極として用いられるため、工程fe)においてイオン
注入や拡散法によりドーパントを入れる。また、この膜
厚は膜厚=ゲート電極として必要な膜厚+素子分離の穴
の深さ×(ド−ディリシリコンとシリコン単結晶のエツ
チングレイト比)子穴を埋めるときの酸化で消費される
膜厚+ソース・ドレインの幅)で1.5〜3μm程度で
。
には、それぞれの膜厚や膜質が異なる。酸化膜2はトラ
ンジスタ用に用いられる。したがって醸化膜は3 nm
〜5 nmである。またポリシリコンロ、6′はゲート
電極として用いられるため、工程fe)においてイオン
注入や拡散法によりドーパントを入れる。また、この膜
厚は膜厚=ゲート電極として必要な膜厚+素子分離の穴
の深さ×(ド−ディリシリコンとシリコン単結晶のエツ
チングレイト比)子穴を埋めるときの酸化で消費される
膜厚+ソース・ドレインの幅)で1.5〜3μm程度で
。
ポリシリコンロ′にそれ以上の膜厚が必要になる。
また(d)に示すビー/4’ントの入っている層はイオ
ン注入で形成されるがこの層を浅くすれば、アクティブ
上の基板1まで入り込むことがなく、濃度も薄いため、
ポリシリコン電極6,6′に影蕃を与えない。
ン注入で形成されるがこの層を浅くすれば、アクティブ
上の基板1まで入り込むことがなく、濃度も薄いため、
ポリシリコン電極6,6′に影蕃を与えない。
(f)に示す工程では熱酸化法で穴の部分を埋めている
。このときポリシリコンロの上にも酸化膜8が形成され
るが、これをエツチングによシ除去する。この場合ポリ
シリコン間の酸化膜を残すように制御してエツチングす
る(g)。
。このときポリシリコンロの上にも酸化膜8が形成され
るが、これをエツチングによシ除去する。この場合ポリ
シリコン間の酸化膜を残すように制御してエツチングす
る(g)。
次テ等方性エツチングでポリシリコンロを選択エツチン
グする。このエツチングで素子分離領域周辺のポリシリ
コンをオーバーエッチし、0.2〜1μm程度ポリシリ
コンのサイドウオールをエツチングする(h)。
グする。このエツチングで素子分離領域周辺のポリシリ
コンをオーバーエッチし、0.2〜1μm程度ポリシリ
コンのサイドウオールをエツチングする(h)。
次にイオン注入+アニールでソース・ドレイン領域8を
形成しくi)、CVD法で絶縁膜10を堆積した後(j
)、ソース・ドレインの開口を行う。さらに電極材料1
ノを堆積し、工程(k)に示したようにエツチングする
ことにより、ソース・ドレインの電極を形成する。
形成しくi)、CVD法で絶縁膜10を堆積した後(j
)、ソース・ドレインの開口を行う。さらに電極材料1
ノを堆積し、工程(k)に示したようにエツチングする
ことにより、ソース・ドレインの電極を形成する。
(発明の効果)
以上詳細に説明したように素子分離を、ポリシリコンを
酸化して形成したポリシリコンのサイドウオールとその
下のSt基板を選択的にエツチングして形成できるため
、素子分離領域を極めて狭くすることができ、LSIデ
バイスの微細化が期待できる。
酸化して形成したポリシリコンのサイドウオールとその
下のSt基板を選択的にエツチングして形成できるため
、素子分離領域を極めて狭くすることができ、LSIデ
バイスの微細化が期待できる。
第1図は従来の素子分離方法を示す工程図、第2図は本
発明の一実施例を示す工程図、第3図は本発明の他の実
施例を示す図である。 1・・・St基板、2・・・酸化膜、3・・・窒化膜、
4・・・素子分離用拡散層、 6 、6’・・・ポリシ
リコン層、7・・・ポリシリコン酸化膜、8・・・素子
分離用酸化膜、9・・・ソース・ドレイン拡散層、10
・・・層間絶縁膜、1・・・ソース ドレイン電極。
発明の一実施例を示す工程図、第3図は本発明の他の実
施例を示す図である。 1・・・St基板、2・・・酸化膜、3・・・窒化膜、
4・・・素子分離用拡散層、 6 、6’・・・ポリシ
リコン層、7・・・ポリシリコン酸化膜、8・・・素子
分離用酸化膜、9・・・ソース・ドレイン拡散層、10
・・・層間絶縁膜、1・・・ソース ドレイン電極。
Claims (1)
- 【特許請求の範囲】 1、Si基板上の酸化膜上に堆積したポリシリコンを酸
化して酸化膜を形成した後、ポリシリコンや酸化膜以外
の、上記酸化膜のエッチングにより除去されない材料で
なる層を形成し、ポリシリコン表面に形成された上記酸
化膜が除去されるまで、エッチバックする段階と 上記ポリシリコン側壁の上記酸化膜を選択的にエッチン
グし、 Si基板を露出させる段階と 露出されたSi基板を異方性エッチングでエッチングす
る段階と 以上の工程で形成された、Si基板上の溝、または溝を
酸化し、それによる酸化膜を素子分離として使用する段
階とからなる半導体素子の製造方法。 2、Si基板上に形成されるゲート酸化膜上にポリシリ
コン層を形成してそれらを酸化し、その上に上記ポリシ
リコン層よりも厚いポリシリコン層を堆積させ、ポリシ
リコン表面に形成された酸化膜が除去されるまでエッチ
バックする段階と上記ポリシリコン層の側壁の酸化膜を
選択的にエッチングし、 Si基板を露出させる段階と 露出されたSi基板を異方性エッチングでエッチングす
る段階と ポリシリコンを等方性エッチングでエッチングし、さら
にオーバーエッチングを行うことにより素子分離付近の
ポリシリコンと除去し、セルフアラインメントによりソ
ース・ドレインを形成する段階とからなるMOSトラン
ジスタ装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25727890A JPH04137650A (ja) | 1990-09-28 | 1990-09-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25727890A JPH04137650A (ja) | 1990-09-28 | 1990-09-28 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04137650A true JPH04137650A (ja) | 1992-05-12 |
Family
ID=17304158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25727890A Pending JPH04137650A (ja) | 1990-09-28 | 1990-09-28 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04137650A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303500A (ja) * | 2005-04-19 | 2006-11-02 | Samsung Electronics Co Ltd | 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法 |
JP2008091925A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法 |
-
1990
- 1990-09-28 JP JP25727890A patent/JPH04137650A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303500A (ja) * | 2005-04-19 | 2006-11-02 | Samsung Electronics Co Ltd | 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法 |
JP2008091925A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法 |
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