JP3228408B2 - Synchronization circuit and synchronization method - Google Patents
Synchronization circuit and synchronization methodInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は複数ビットからなる
非同期信号を入力し、クロックに同期化して出力する同
期化回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronizing circuit for receiving an asynchronous signal composed of a plurality of bits and outputting the signal in synchronization with a clock.
【０００２】[0002]
【従来の技術】従来、複数ビットからなる非同期信号を
入力し、クロックに同期化して出力する同期化回路にお
いてクロックの立ち上がり、または立ち下がりのタイミ
ングに非同期信号を取り込もうとする場合、非同期信号
が切り替わるタイミングとこの非同期信号を取り込む同
期化回路内に設けられたフロップフロップの取り込みタ
イミングが一致して動作不安定となることがある。この
不安定レベルの伝搬を防ぐためにフリップフロップの後
段に第２のフリップフロップを設けて位相の異なるクロ
ックにより同期化を行っている。2. Description of the Related Art Conventionally, when an asynchronous signal composed of a plurality of bits is input and an asynchronous signal is taken in at a rising or falling timing of a clock in a synchronization circuit that synchronizes with a clock and outputs the signal, the asynchronous signal is switched. In some cases, the timing and the timing of taking in the flop flop provided in the synchronization circuit for taking in the asynchronous signal coincide, and the operation becomes unstable. In order to prevent the propagation of the unstable level, a second flip-flop is provided after the flip-flop, and synchronization is performed by clocks having different phases.
【０００３】本発明と技術分野が類似する従来例１とし
て特開平３−２０２９１０号公報の“同期化回路”があ
る。本従来例は、非同期信号をクロックに同期させて確
実に出力し、更にはクロックパルスの設定に関しての手
間のかからない同期化回路を提供することを目的として
いる。As a conventional example 1 similar in technical field to the present invention, there is a "synchronizing circuit" disclosed in Japanese Patent Laid-Open No. Hei 3-202910. The purpose of this conventional example is to provide a synchronizing circuit which reliably outputs an asynchronous signal in synchronization with a clock and which does not require setting of a clock pulse.
【０００４】図６、図７及び図８を用いて上記の従来例
１の同期化回路の構成及び動作例について説明する。
尚、図６は本従来例１の同期化回路の構成を表すブロッ
ク構成図であり、図７は同期化回路のより詳細な構成を
表す構成図であり、図８は動作タイミングを表すタイム
チャートである。A configuration and an operation example of the synchronization circuit of the above-mentioned conventional example 1 will be described with reference to FIGS. 6, 7 and 8. FIG.
FIG. 6 is a block diagram showing the configuration of the synchronization circuit of the first conventional example, FIG. 7 is a block diagram showing a more detailed configuration of the synchronization circuit, and FIG. 8 is a time chart showing operation timing. It is.
【０００５】図６に示された従来の同期化回路は非同期
信号の各ビットをラッチする第１の同期化回路１５と、
第１の同期化回路が非同期信号をラッチする時期より一
定期間後に非同期信号の各ビットをラッチする第２の同
期化回路１６と、第１の同期化回路の出力と第２の同期
化回路の出力の対応する全てのビットが等しいか否かを
検出する一致検出回路１７と、該一致検出回路により一
致を検出した時には第１の同期化回路または第２の同期
化回路の出力信号をラッチする第３の同期化回路１８と
を有して構成される。The conventional synchronization circuit shown in FIG. 6 includes a first synchronization circuit 15 for latching each bit of an asynchronous signal,
A second synchronization circuit for latching each bit of the asynchronous signal after a fixed period of time from when the first synchronization circuit latches the asynchronous signal, and an output of the first synchronization circuit and an output of the second synchronization circuit. A coincidence detection circuit 17 for detecting whether all the corresponding bits of the output are equal, and when the coincidence detection circuit detects a coincidence, latches an output signal of the first synchronization circuit or the second synchronization circuit. The third synchronization circuit 18 is provided.
【０００６】また上記の第１の同期化回路及び第２の同
期化回路のより詳細な構成を図７に示された同期化回路
の回路図を参照しながら説明する。図７に示されるよう
に第１の同期化回路は複数ビットの非同期信号を入力す
るＤ型フリップフロップ（以下、ＤＦＦという）１９
と、このＤＦＦ１９の出力Ｑ１を入力する第２のＤＦＦ
２０により構成される。また第２の同期化回路は複数ビ
ットの非同期信号を入力するＤＦＦ２１と、このＤＦＦ
２１の出力Ｑ３を入力する第２のＤＦＦ２２とにより構
成される。A more detailed configuration of the first and second synchronization circuits will be described with reference to a circuit diagram of the synchronization circuit shown in FIG. As shown in FIG. 7, the first synchronization circuit is a D-type flip-flop (hereinafter, referred to as DFF) 19 for inputting an asynchronous signal of a plurality of bits.
And a second DFF to which the output Q1 of the DFF 19 is input.
20. The second synchronization circuit includes a DFF 21 for inputting a plurality of bits of an asynchronous signal, and the DFF 21.
And a second DFF 22 to which an output Q3 of 21 is input.
【０００７】また第１の同期化回路及び第２の同期化回
路の後段にはコンパレータ２３とＡＮＤ回路とからなる
一致検出回路１７と、ＤＦＦ２４よりなる第３の同期検
出回路とが設けられている。A match detection circuit 17 comprising a comparator 23 and an AND circuit and a third synchronization detection circuit comprising a DFF 24 are provided at a stage subsequent to the first synchronization circuit and the second synchronization circuit. .
【０００８】次に図８を用いて上記構成による動作例を
説明する。ＤＦＦはタイミングクロックが入力されたと
きに入力されている信号をデータとしてラッチする。第
１の同期化回路１５と第２の同期化回路１６は複数ビッ
トの非同期信号を入力し、それぞれ位相の異なるクロッ
クにより同期化する。第１の同期化回路１５は複数ビッ
トの非同期信号を図８に示されたＴ０のクロックにより
まずＤＦＦ１９にラッチする。また第２の同期化回路１
６は複数ビットの非同期信号を図８に示されたＴ１のク
ロックによりＤＦＦ２１にラッチする。図８に示された
クロックＴ０はクロックＴ１より位相がπ／６だけ遅れ
ている。Next, an example of the operation according to the above configuration will be described with reference to FIG. The DFF latches a signal input when the timing clock is input as data. The first synchronization circuit 15 and the second synchronization circuit 16 receive a plurality of bits of asynchronous signals and synchronize with clocks having different phases. The first synchronization circuit 15 first latches the asynchronous signal of a plurality of bits in the DFF 19 by the clock of T0 shown in FIG. Second synchronization circuit 1
6 latches the asynchronous signal of a plurality of bits in the DFF 21 by the clock of T1 shown in FIG. The clock T0 shown in FIG. 8 has a phase delayed by π / 6 from the clock T1.
【０００９】また図８に示された複数ビットの非同期信
号（１）に対して第１の同期化回路１５の出力と第２の
同期化回路１６の出力はそれぞれ（２）、（３）のタイ
ミングで出力される。これは第１の同期化回路のＤＦＦ
１９からＴ０のタイミングで、また第２の同期化回路の
ＤＦＦ２１からＴ１のタイミングでそれぞれ出力された
信号をＤＦＦ２０及びＤＦＦ２２によりＴ２のクロック
に同期させて一致検出回路に出力する。図８に示された
クロックＴ２はＴ１よりも位相がさらにπ／６だけ遅れ
ている。The output of the first synchronizing circuit 15 and the output of the second synchronizing circuit 16 for the asynchronous signal (1) of plural bits shown in FIG. 8 are (2) and (3), respectively. Output at the timing. This is the DFF of the first synchronization circuit
The signals output from the DFF 21 of the second synchronization circuit at the timing T1 and from the DFF 21 of the second synchronization circuit at the timing T1 are output to the coincidence detection circuit in synchronization with the clock of T2 by the DFFs 20 and 22. The clock T2 shown in FIG. 8 is further delayed in phase by π / 6 from T1.
【００１０】一致検出回路では第１の同期化回路と第２
の同期化回路から出力された信号の各ビットの一致を検
出する。一致検出回路は両信号の一致を検出したとき一
致検出信号（４）を第３の同期化回路１８に出力する。
第３の同期化回路は一致信号を入力すると図８に示され
たＴ３のクロックによりラッチされた同期化信号（５）
を出力することとなる。In the coincidence detecting circuit, the first synchronizing circuit and the second synchronizing circuit
Of each bit of the signal output from the synchronizing circuit is detected. The coincidence detection circuit outputs a coincidence detection signal (4) to the third synchronization circuit 18 when detecting coincidence of both signals.
When the third synchronization circuit receives the coincidence signal, the synchronization signal (5) latched by the clock of T3 shown in FIG.
Will be output.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記の
同期化回路において、非同期信号の入力タイミングが図
８に示された非同期信号（６）のようにクロックＴ０の
立ち上がりより遅れた場合、Ｓ０の期間では同期化が間
に合わず、次のＳ１の期間まで同期化信号（１１）の出
力が遅れてしまう。However, in the above-mentioned synchronization circuit, when the input timing of the asynchronous signal is delayed from the rising of the clock T0 as in the asynchronous signal (6) shown in FIG. In this case, synchronization cannot be made in time, and the output of the synchronization signal (11) is delayed until the next period of S1.
【００１２】その理由は一致検出回路により第１同期化
回路２１からの出力信号と第２の同期化回路２２からの
出力信号とが一致しないと判断したときには同期化が行
われないからである。The reason is that synchronization is not performed when the match detection circuit determines that the output signal from the first synchronization circuit 21 and the output signal from the second synchronization circuit 22 do not match.
【００１３】本発明は、複数ビットの非同期信号を同期
化するときに最小限の遅延で同期化することができる同
期化回路及び同期化方法を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a synchronization circuit and a synchronization method that can synchronize a plurality of bits of an asynchronous signal with a minimum delay.
【００１４】[0014]
【課題を解決するための手段】かかる目的を達成するた
めに本発明の同期化回路は、複数ビットからなる非同期
信号を入力し、クロックに同期化して出力する同期化回
路であり、複数ビットからなる非同期信号各々のビット
を保持する第１の同期化回路（１）と、第１の同期化回
路（１）が非同期信号を保持する時期より一定時間後に
非同期信号を保持する第２の同期化回路（２）と、第１
の同期化回路（１）の出力と第２の同期化回路（２）の
出力各々の対応する全てのビットが等しいか否かを検出
する一致検出回路（３）と、一致検出回路（３）により
一致検出した場合、第１の同期化回路（１）若しくは第
２の同期化回路（２）の出力を選択し、一致検出回路の
検出結果が否の場合、入力した非同期信号を選択して出
力する選択回路（４）と、第２の同期化回路（２）が非
同期信号を保持する時期よりも一定期間後に選択回路
（４）の出力信号を保持する第３の同期化回路（５）と
を有して構成され、第３の同期化回路（５）の出力より
信号出力を得ることを特徴としている。In order to achieve the above object, a synchronization circuit according to the present invention is a synchronization circuit for receiving an asynchronous signal composed of a plurality of bits, synchronizing with a clock, and outputting the same. A first synchronization circuit (1) for holding each bit of the asynchronous signal, and a second synchronization for holding the asynchronous signal a fixed time after the first synchronization circuit (1) holds the asynchronous signal. Circuit (2) and the first
A match detection circuit (3) for detecting whether all the corresponding bits of each output of the synchronization circuit (1) and the output of the second synchronization circuit (2) are equal, and a match detection circuit (3) When the match is detected, the output of the first synchronization circuit (1) or the second synchronization circuit (2) is selected. When the detection result of the match detection circuit is negative, the input asynchronous signal is selected. A selecting circuit (4) for outputting, and a third synchronizing circuit (5) for holding the output signal of the selecting circuit (4) after a certain period of time from when the second synchronizing circuit (2) holds the asynchronous signal. And a signal output is obtained from the output of the third synchronization circuit (5).
【００１５】上記の第１の同期化回路（１）は、複数ビ
ットからなる非同期信号を第１のクロックに同期させて
出力する第１のＤ型フリップフロップ回路（６）と、第
１のＤ型フリップフロップ回路からの出力信号を第１の
クロックよりも位相の遅れた第２のクロックに同期させ
て出力する第２のＤ型フリップフロップ回路（７）とを
有して構成されるとよい。The first synchronization circuit (1) includes a first D-type flip-flop circuit (6) for outputting an asynchronous signal composed of a plurality of bits in synchronization with a first clock, and a first D-type flip-flop circuit (6). A second D-type flip-flop circuit (7) for outputting an output signal from the type-type flip-flop circuit in synchronization with a second clock having a phase delayed from that of the first clock. .
【００１６】上記の第２の同期化回路（２）は、複数ビ
ットからなる非同期信号を第１のクロックよりも位相の
遅れた第３のクロックに同期させて出力する第３のＤ型
フリップフロップ回路（８）と、第３のＤ型フリップフ
ロップからの出力信号を第２のクロックに同期させて出
力する第４のＤ型フリップフロップ回路（９）とを有し
て構成されるとよい。The second synchronizing circuit (2) is a third D-type flip-flop which outputs an asynchronous signal composed of a plurality of bits in synchronization with a third clock having a phase delayed from the first clock. It is preferable to include a circuit (8) and a fourth D-type flip-flop circuit (9) that outputs an output signal from the third D-type flip-flop in synchronization with the second clock.
【００１７】上記の一致検出回路（３）は、第１の同期
化回路からの出力信号と第２の同期化回路からの出力信
号との対応するビットを入力するように複数設けられた
ＥＸＮＯＲ回路（１０）と、複数のＥＸＮＯＲ回路から
の出力信号を入力とするＡＮＤ回路（１１）とを有し、
ＥＸＮＯＲ回路の全てが第１の同期回路からの出力信号
と第２の同期化回路からの出力信号との一致を検出した
場合にＡＮＤ回路により一致検出信号を一致を表す信号
にして出力するとよい。The coincidence detection circuit (3) is provided with a plurality of EXNOR circuits provided so as to input corresponding bits of an output signal from the first synchronization circuit and an output signal from the second synchronization circuit. (10) and an AND circuit (11) that receives output signals from a plurality of EXNOR circuits as inputs.
When all of the EXNOR circuits detect the coincidence between the output signal from the first synchronization circuit and the output signal from the second synchronization circuit, the AND detection circuit may output the coincidence detection signal as a signal indicating the coincidence.
【００１８】上記の選択回路（４）は、第１の同期化回
路または第２の同期化回路からの出力信号と一致検出回
路からの一致検出信号を入力とする第１のＡＮＤ回路
（１３−１）と、一致検出回路からの一致検出信号を反
転させた信号と非同期信号とを入力とする第２のＡＮＤ
回路（１３−２）と、第１のＡＮＤ回路と第２のＡＮＤ
回路からの出力信号を入力とするＯＲ回路（１４）とを
有して構成され、一致検出回路からの一致検出信号が一
致を表す信号であるときは第１のＡＮＤ回路に入力した
第１の同期化回路または第２の同期化回路からの信号を
出力し、一致検出信号が不一致を表す信号であるときに
は第２のＡＮＤ回路に入力した非同期信号を出力すると
よい。The selection circuit (4) includes a first AND circuit (13-) which receives an output signal from the first synchronization circuit or the second synchronization circuit and a match detection signal from the match detection circuit as inputs. 1), and a second AND that receives a signal obtained by inverting the match detection signal from the match detection circuit and an asynchronous signal.
Circuit (13-2), a first AND circuit, and a second AND circuit
An OR circuit (14) that receives an output signal from the circuit as an input, and when the match detection signal from the match detection circuit is a signal indicating a match, the first signal input to the first AND circuit It is preferable to output a signal from the synchronization circuit or the second synchronization circuit, and to output an asynchronous signal input to the second AND circuit when the match detection signal is a signal indicating mismatch.
【００１９】上記の同期化回路は複数ビットからなる非
同期信号を一定の時間差を設けて第１の同期化回路と第
２の同期化回路とに入力し、一致検出回路により第１の
同期化回路及び第２の同期化回路からの出力信号の各ビ
ットを比較し、一致検出回路が一致を検出したときは、
第１の同期化回路または第２の同期化回路からの出力信
号の何れかを選択し、一致検出回路が一致を検出できな
いときは、非同期信号を選択し、選択した信号を第３の
同期化回路により同期化して出力するとよい。The above-mentioned synchronizing circuit inputs an asynchronous signal composed of a plurality of bits to the first synchronizing circuit and the second synchronizing circuit with a predetermined time difference, and outputs the first synchronizing circuit by the coincidence detecting circuit. And each bit of the output signal from the second synchronization circuit is compared, and when the match detection circuit detects a match,
When either the output signal from the first synchronization circuit or the output signal from the second synchronization circuit is selected, and the match detection circuit cannot detect a match, an asynchronous signal is selected and the selected signal is synchronized with the third synchronization signal. It is preferable to synchronize and output by a circuit.
【００２０】本発明の同期化方法は複数ビットからなる
非同期信号を入力し、クロックに同期化させて出力する
同期化方法であり、複数ビットからなる非同期信号各々
のビットを保持する第１の同期化工程と、第１の同期化
工程が非同期信号を保持する時期より一定時間後に非同
期信号を保持する第２の同期化工程と、第１の同期化工
程により同期化された信号と第２の同期化工程により同
期化された信号の対応する全てのビットが等しいか否か
を検出する一致検出工程と、一致検出工程により一致検
出した場合第１の同期化工程若しくは第２の同期化工程
により同期化した信号を、一致検出回路の検出結果が否
の場合非同期信号を選択する選択工程と、第２の同期化
工程が非同期信号を保持する時期よりも一定期間後に選
択工程により選択した信号を保持する第３の同期化工程
とを有することを特徴としている。The synchronizing method of the present invention is a synchronizing method in which an asynchronous signal composed of a plurality of bits is input, and is output in synchronization with a clock. Synchronizing step, a second synchronizing step in which the first synchronizing step holds the asynchronous signal a fixed time after the timing of holding the asynchronous signal, and a signal synchronized in the first synchronizing step with the second synchronizing step. A coincidence detecting step for detecting whether all the corresponding bits of the signals synchronized by the synchronization step are equal, and a first synchronization step or a second synchronization step when the coincidence is detected by the coincidence detection step. Selecting a synchronized signal by a selecting step of selecting an asynchronous signal when the detection result of the coincidence detection circuit is negative, and a selecting step after a certain period of time after the second synchronization step holds the asynchronous signal It is characterized by a third synchronization step for holding the signal.
【００２１】上記の同期化方法は、複数ビットからなる
非同期信号を一定時間差を設けて第１の同期化工程と第
２の同期化工程とに入力し、第１の同期化工程及び第２
の同期化工程からの出力信号の各ビットを一致検出工程
により比較し、一致を検出した場合選択工程により第１
の同期化工程または第２の同期化工程からの出力信号を
選択し、一致を検出することができなかった場合非同期
信号を選択し、選択した信号を第３の同期化工程により
同期化するとよい。According to the above-mentioned synchronization method, an asynchronous signal composed of a plurality of bits is input to a first synchronization step and a second synchronization step with a certain time difference provided between the first synchronization step and the second synchronization step.
The respective bits of the output signal from the synchronizing step are compared in the coincidence detecting step.
The output signal from the synchronization step or the second synchronization step is selected, and if a match cannot be detected, the asynchronous signal is selected, and the selected signal may be synchronized by the third synchronization step. .
【００２２】[0022]
【発明の実施の形態】次に添付図面を参照して本発明の
同期化回路及び同期化方法の実施の形態を詳細に説明す
る。図１〜図５を参照すると本発明の同期化回路及び同
期化方法の一実施形態が示されている。尚、図１は本発
明の同期化回路及び同期化方法の実施形態の構成を表す
ブロック構成図、図２は第１の同期化回路及び第２の同
期化回路の詳細な構成を表す構成図、図３は一致検出回
路の構成を表す回路図、図４は選択回路の構成を表す回
路図、図５は動作タイミングを表すタイムチャートであ
る。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a synchronization circuit and a synchronization method according to the present invention; 1 to 5, there is shown an embodiment of a synchronization circuit and a synchronization method according to the present invention. FIG. 1 is a block diagram showing a configuration of a synchronization circuit and a synchronization method according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a detailed configuration of a first synchronization circuit and a second synchronization circuit. 3, FIG. 3 is a circuit diagram showing a configuration of a match detection circuit, FIG. 4 is a circuit diagram showing a configuration of a selection circuit, and FIG. 5 is a time chart showing operation timing.
【００２３】まず図１を用いて本実施形態の全体構成を
説明する。図１に示された本実施形態の同期化回路は第
１の同期化回路１と、第２の同期化回路２と、一致検出
回路３と、選択回路４と、第３の同期化回路とにより構
成される。First, the overall configuration of this embodiment will be described with reference to FIG. The synchronization circuit of this embodiment shown in FIG. 1 includes a first synchronization circuit 1, a second synchronization circuit 2, a coincidence detection circuit 3, a selection circuit 4, a third synchronization circuit, It consists of.
【００２４】第１の同期化回路１は、複数ビットからな
る非同期信号の各々のビットを保持する回路である。ま
た第２の同期化回路２は、第１の同期化回路１が非同期
信号を保持する時期より一定時間後に非同期信号を保持
する回路である。The first synchronization circuit 1 is a circuit for holding each bit of an asynchronous signal composed of a plurality of bits. The second synchronization circuit 2 is a circuit that holds the asynchronous signal a fixed time after the first synchronization circuit 1 holds the asynchronous signal.
【００２５】一致検出回路３は第２の同期化回路２と、
第１の同期化回路１の出力各々の対応する全てのビット
が等しいか否かを検出するための回路である。また選択
回路４は一致検出回路により一致を検出した場合、第１
の同期化回路若しくは第２の同期化回路の出力を選択
し、一致検出回路により不一致を検出した場合、入力さ
れる非同期信号を選択して出力する回路である。第３の
同期化回路は第２の同期化回路が非同期信号を保持する
より時期よりも一定期間後に選択回路４の出力信号を保
持する回路である。The coincidence detecting circuit 3 includes a second synchronizing circuit 2 and
This is a circuit for detecting whether all the corresponding bits of each output of the first synchronization circuit 1 are equal. When the match is detected by the match detection circuit,
This circuit selects the output of the synchronizing circuit or the second synchronizing circuit, and selects and outputs the input asynchronous signal when the coincidence is detected by the coincidence detecting circuit. The third synchronization circuit is a circuit that holds the output signal of the selection circuit 4 after a certain period of time from when the second synchronization circuit holds the asynchronous signal.
【００２６】本装置に入力された複数ビットからなる非
同期化信号は一定の時間差を設けて第１の同期化回路と
第２の同期化回路とに入力される。第１の同期化回路及
び第２の同期化回路のそれぞれにより同期を取って出力
された信号は一致検出回路に入力される。一致検出回路
では第１の同期化回路からの出力信号と第２の同期化回
路からの出力信号との一致を検出する。一致を検出した
場合、選択回路は第１の同期化回路または第２の同期化
回路の出力の何れかを選択して第３の同期化回路に出力
する。また一致を検出することができなかったときに
は、選択回路は複数ビットの非同期信号を選択して第３
の同期化回路に出力する。第３の同期化回路により選択
した信号を第１の同期化回路及び第２の同期化回路とは
位相の異なるクロックにより同期化して出力する。The desynchronization signal composed of a plurality of bits inputted to the present apparatus is inputted to the first synchronization circuit and the second synchronization circuit with a certain time difference. The signals output in synchronization with each of the first synchronization circuit and the second synchronization circuit are input to the coincidence detection circuit. The coincidence detection circuit detects coincidence between the output signal from the first synchronization circuit and the output signal from the second synchronization circuit. When a match is detected, the selection circuit selects either the output of the first synchronization circuit or the output of the second synchronization circuit and outputs it to the third synchronization circuit. When a match cannot be detected, the selection circuit selects a multiple-bit asynchronous signal and
Output to the synchronization circuit. The signal selected by the third synchronizing circuit is synchronized with the first synchronizing circuit and the second synchronizing circuit by a clock having a different phase and output.
【００２７】次に図２を用いて第１の同期化回路及び第
２の同期化回路のより詳細な構成及び動作について説明
する。尚、図２に示された第１の同期化回路及び第２の
同期化回路は図面を簡略化するため１ビットの非同期信
号を同期化する場合の回路構成を表している。Next, a more detailed configuration and operation of the first synchronization circuit and the second synchronization circuit will be described with reference to FIG. The first synchronization circuit and the second synchronization circuit shown in FIG. 2 show a circuit configuration for synchronizing a 1-bit asynchronous signal to simplify the drawing.
【００２８】図２に示された第１の同期化回路１は非同
期信号Ｘを入力とし、クロックＴ０に同期した出力信号
Ｑ１を出力する第１のＤＦＦ６と、Ｑ１を入力としクロ
ックＴ２に同期した出力信号Ｑ２を出力する第２のＤＦ
Ｆ７により構成される。また第２の同期化回路２は非同
期信号Ｘを入力とし、クロックＴ１に同期させて出力信
号Ｑ３を出力する第３のＤＦＦ８と、Ｑ３を入力としク
ロックＴ２に同期させて出力信号Ｑ４を出力する第４の
ＤＦＦ９により構成される。尚、クロックＴ０、Ｔ１、
Ｔ２はすべて位相が異なっておりＴ０よりもＴ１が、Ｔ
１よりもＴ２の位相が遅れているものとする。The first synchronizing circuit 1 shown in FIG. 2 receives the asynchronous signal X as input, outputs a first DFF 6 which outputs an output signal Q1 synchronized with the clock T0, and receives Q1 as input and is synchronized with the clock T2. Second DF that outputs output signal Q2
F7. The second synchronizing circuit 2 receives the asynchronous signal X as input, outputs the output signal Q3 in synchronization with the clock T1, and outputs the output signal Q4 in synchronization with the clock T2. The fourth DFF 9 is provided. Note that clocks T0, T1,
The phases of T2 are all different, and T1 is longer than T0,
It is assumed that the phase of T2 is later than 1.
【００２９】尚、図２に示された第１の同期化回路及び
第２の同期化回路を３２ビット分設けることにより３２
ビットの非同期信号を同期化する回路構成とすることが
できる。It should be noted that the first and second synchronization circuits shown in FIG.
A circuit configuration for synchronizing a bit asynchronous signal can be employed.
【００３０】また図２に示された第３の同期化回路５は
１つのＤＦＦにより構成され、選択回路４からの出力信
号を入力し、クロックＴ３に同期した出力信号Ｙを出力
する。The third synchronization circuit 5 shown in FIG. 2 is constituted by one DFF, receives an output signal from the selection circuit 4, and outputs an output signal Y synchronized with the clock T3.
【００３１】次に図３を用いて一致検出回路の構成及び
動作例について説明する。図３に示された一致検出回路
は上記の第２のＤＦＦ７の出力Ｑ２及び第４のＤＦＦ９
の出力Ｑ４の対応する各ビットを入力するように設けら
れたＥＸＮＯＲ回路１０−１からＥＸＮＯＲ回路１０−
３２と、ＥＸＮＯＲ回路１０全てからの信号を入力する
ＡＮＤ回路１１により構成されている。Next, a configuration and an operation example of the coincidence detecting circuit will be described with reference to FIG. The match detection circuit shown in FIG. 3 is configured to output the output Q2 of the second DFF 7 and the fourth DFF 9
EXNOR circuit 10-1 to EXNOR circuit 10-
32, and an AND circuit 11 for inputting signals from all EXNOR circuits 10.
【００３２】出力Ｑ２の各ビットと対応する出力Ｑ４の
各ビットが同じＥＸＮＯＲ回路の入力となっているので
対応するビットが一致した場合にだけＥＸＮＯＲ回路は
「１」をＡＮＤ回路１１に出力する。ＡＮＤ回路は各Ｅ
ＸＮＯＲ回路から送られてくる信号を入力する。全ての
ＥＸＮＯＲ回路から「１」が送られてきた時だけ選択回
路に「１」を出力する。また１ビットでも不一致があれ
ば選択回路に「０」を出力する。Since each bit of the output Q2 and each bit of the output Q4 corresponding to the input are input to the same EXNOR circuit, the EXNOR circuit outputs "1" to the AND circuit 11 only when the corresponding bit matches. AND circuit
A signal sent from the XNOR circuit is input. "1" is output to the selection circuit only when "1" is sent from all EXNOR circuits. If even one bit does not match, "0" is output to the selection circuit.
【００３３】次に図４を用いて選択回路の構成及び動作
例について説明する。図４に示された選択回路４は、第
１の同期化回路からの出力信号と一致検出回路からの一
致検出信号を入力するＡＮＤ回路１３−１と、複数ビッ
トの非同期信号と一致検出回路からの一致検出信号をイ
ンバータ１２により反転させた信号を入力するＡＮＤ回
路１３−２と、ＡＮＤ回路１３−１及びＡＮＤ回路１３
−２からの出力信号を入力するＯＲ回路１４とを有して
構成している。Next, the configuration and operation example of the selection circuit will be described with reference to FIG. The selection circuit 4 shown in FIG. 4 includes an AND circuit 13-1 for inputting an output signal from the first synchronization circuit and a match detection signal from the match detection circuit, and a multi-bit asynchronous signal and a match detection signal from the match detection circuit. Circuit 13-2 for inputting a signal obtained by inverting the coincidence detection signal by the inverter 12 with the AND circuit 13-1 and the AND circuit 13-1
And an OR circuit 14 for inputting the output signal from -2.
【００３４】次に上記構成による動作例を説明する。例
えば一致検出回路３が第１の同期化回路１と第２の同期
化回路２からの信号の各ビットの一致を検出した場合、
選択回路は出力信号「１」を図４に示されたＣより入力
する。ＡＮＤ回路１３−１には第１の同期化回路からの
信号とこの出力信号「１」が入力される。ＡＮＤ回路１
３−１は一方の入力が「１」であるので第１の同期化回
路からの出力信号をそのままＯＲ回路１４に出力する。
またＡＮＤ回路１３−２には非同期信号とインバータ１
２により一致検出回路の出力を反転させた「０」が入力
される。ＡＮＤ回路１３−２は入力の一方が「０」であ
るので非同期信号の各ビットがいかなるデータであって
も「０」をＯＲ回路１４に出力する。ＯＲ回路はＡＮＤ
回路１３−２からの出力信号が「０」であるのでＡＮＤ
回路１３−１からの信号を出力することとなる。Next, an operation example of the above configuration will be described. For example, when the coincidence detection circuit 3 detects coincidence of each bit of the signal from the first synchronization circuit 1 and the second synchronization circuit 2,
The selection circuit inputs the output signal "1" from C shown in FIG. The signal from the first synchronization circuit and the output signal "1" are input to the AND circuit 13-1. AND circuit 1
3-1 outputs the output signal from the first synchronization circuit to the OR circuit 14 as it is because one input is "1".
The asynchronous signal and the inverter 1 are provided to the AND circuit 13-2.
"0", which is the inverted output of the coincidence detection circuit by 2, is input. Since one of the inputs is “0”, the AND circuit 13-2 outputs “0” to the OR circuit 14 regardless of the data of each bit of the asynchronous signal. OR circuit is AND
Since the output signal from the circuit 13-2 is "0", AND
The signal from the circuit 13-1 is output.
【００３５】また一致検出回路３が第１の検出回路１と
第２の同期化回路２からの信号の各ビットの不一致を検
出した場合、選択回路４は出力信号「０」を図４に示さ
れたＣより入力する。ＡＮＤ回路１３−１には第１の同
期化回路からの信号とこの出力信号「０」が入力され
る。ＡＮＤ回路１３−１は一方の入力が「０」であるの
で第１の第１の同期化回路からの出力信号がいかなるデ
ータであっても「０」をＯＲ回路１４に出力する。また
ＡＮＤ回路１３−２には非同期信号とインバータ１２に
より一致検出回路の出力を反転させた「１」が入力され
る。ＡＮＤ回路１３−２は一方の入力が「１」であるの
で非同期信号をそのままＯＲ回路１４に出力する。ＯＲ
回路１４はＡＮＤ回路１３−１からの出力信号が「０」
であるのでＡＮＤ回路１３−２からの信号を出力するこ
ととなる。When the coincidence detecting circuit 3 detects a mismatch of each bit of the signals from the first detecting circuit 1 and the second synchronizing circuit 2, the selecting circuit 4 outputs the output signal "0" in FIG. Input from C. The signal from the first synchronization circuit and the output signal “0” are input to the AND circuit 13-1. The AND circuit 13-1 outputs "0" to the OR circuit 14 regardless of the data of the output signal from the first first synchronization circuit because one input is "0". In addition, an asynchronous signal and “1” obtained by inverting the output of the coincidence detection circuit by the inverter 12 are input to the AND circuit 13-2. Since one input of the AND circuit 13-2 is "1", the AND circuit 13-2 outputs the asynchronous signal to the OR circuit 14 as it is. OR
The circuit 14 outputs the signal "0" from the AND circuit 13-1.
Therefore, the signal from the AND circuit 13-2 is output.
【００３６】次に３２ビットの非同期信号を入力したと
きの動作タイミングを図５のタイムチャートを用いて説
明する。まず本装置に入力される非同期信号の入力タイ
ミングが図５の（１）である場合について説明する。３
２ビットの非同期信号を図５に示された（１）のタイミ
ングで入力すると、第１の同期化回路は図５に示された
Ｔ０のクロックで３２ビットの入力信号をそれぞれの第
１のＤＦＦ６−１からＤＦＦ６−３２にラッチし、出力
Ｑ１（０）からＱ１（３１）を出力する。また第２の同
期化回路は図５に示されたＴ１のクロックで３２ビット
の入力信号をそれぞれの第３のＤＦＦ８−１からＤＦＦ
８−３２にラッチし、出力Ｑ３（０）からＱ３（３１）
を出力する。尚、図５に示されたＴ０とＴ１とは位相が
異なり、Ｔ１はＴ０よりも位相がπ／６だけ遅れてい
る。Next, the operation timing when a 32-bit asynchronous signal is input will be described with reference to the time chart of FIG. First, the case where the input timing of the asynchronous signal input to the present apparatus is (1) in FIG. 5 will be described. 3
When a 2-bit asynchronous signal is input at the timing (1) shown in FIG. 5, the first synchronization circuit outputs a 32-bit input signal to each of the first DFFs 6 at the clock T0 shown in FIG. -1 is latched by the DFF 6-32, and outputs Q1 (0) through Q1 (31) are output. In addition, the second synchronizing circuit converts the 32-bit input signal to the DFFs 8-1 to DFF 3 with the clock of T1 shown in FIG.
8 to 32, and outputs Q3 (0) to Q3 (31).
Is output. Note that the phases of T0 and T1 shown in FIG. 5 are different, and the phase of T1 lags behind T0 by π / 6.
【００３７】次に第１の同期化回路の第２のＤＦＦ７は
図５に示されたＴ２のクロックに同期させて第１のＤＦ
Ｆ６から出力信号Ｑ１をラッチして一致検出回路信号Ｑ
２（０）からＱ２（３１）を出力する。また第２の同期
化回路の第４のＤＦＦもＴ２のクロックに同期させて第
３のＤＦＦからの出力信号Ｑ３をラッチして一致検出回
路に信号Ｑ４（０）からＱ４（３１）を出力する。これ
により図５のタイムチャートでは（２）のタイミングに
よりデータＱ２及びＱ４を出力することとなる。尚、ク
ロックＴ２はクロックＴ１よりもさらにπ／６だけ位相
が遅れている。Next, the second DFF 7 of the first synchronization circuit synchronizes with the clock of T2 shown in FIG.
The output signal Q1 is latched from F6 and the coincidence detection circuit signal Q
Q2 (31) is output from 2 (0). The fourth DFF of the second synchronization circuit also latches the output signal Q3 from the third DFF in synchronization with the clock of T2 and outputs the signals Q4 (0) to Q4 (31) to the coincidence detection circuit. . As a result, the data Q2 and Q4 are output at the timing (2) in the time chart of FIG. Note that the phase of the clock T2 is further delayed by π / 6 than that of the clock T1.
【００３８】一致検出回路は第１の同期化回路１からク
ロックＴ２に同期して出力された信号Ｑ２（０）からＱ
２（３１）と第２の同期化回路２からクロックＴ２に同
期して出力された信号Ｑ４（０）からＱ４（３１）との
対応するビットを同じＥＸＮＯＲ回路１０−１からＥＸ
ＮＯＲ回路１０−３２に入力する。The coincidence detecting circuit converts the signals Q2 (0) to Q2 output from the first synchronization circuit 1 in synchronization with the clock T2.
2 (31) and the corresponding bits of the signals Q4 (0) to Q4 (31) output in synchronization with the clock T2 from the second synchronization circuit 2 are output from the same EXNOR circuits 10-1 to EX.
Input to NOR circuit 10-32.
【００３９】ＥＸＮＯＲ回路１０は第１の同期化回路の
出力Ｑ２と第２の同期化回路の出力Ｑ４とが一致した場
合にだけ「１」をＡＮＤ回路１１に出力する。ＡＮＤ回
路１１はＥＸＮＯＲ回路１０−１からＥＸＮＯＲ回路１
０−３２の出力信号がすべて「１」であった場合にだ
け、選択回路に「１」を出力する。The EXNOR circuit 10 outputs "1" to the AND circuit 11 only when the output Q2 of the first synchronization circuit matches the output Q4 of the second synchronization circuit. The AND circuit 11 includes the EXNOR circuit 10-1 to the EXNOR circuit 1
Only when all the output signals 0 to 32 are “1”, “1” is output to the selection circuit.
【００４０】図５に示された（１）のタイミングで非同
期信号を入力した場合、第１の同期化回路の出力信号Ｑ
２と第２の同期化回路の出力信号Ｑ４の各ビットは一致
するので一致検出回路は「１」を出力する。これにより
選択回路が第１の同期化回路からの出力信号を選択して
第３の同期化回路に出力し、Ｔ３のクロックに同期させ
て信号を出力することができる。When an asynchronous signal is input at the timing (1) shown in FIG. 5, the output signal Q of the first synchronization circuit
Since the bits of the output signal Q4 of the second synchronization circuit coincide with those of the second synchronization circuit, the coincidence detection circuit outputs "1". This allows the selection circuit to select the output signal from the first synchronization circuit, output the signal to the third synchronization circuit, and output the signal in synchronization with the clock of T3.
【００４１】次に一致検出回路がデータの一致を検出で
きない状態での本実施形態の動作例について説明する。
一致検出回路がデータの一致を検出することができない
状態が起こりうるのは、非同期信号がクロックＴ０また
はＴ１の立ち上がりと同時に変化しているためにデータ
を正しくラッチすることができないか、または複数ビッ
トのデータを入力する場合、各ビットの変化が微妙に異
なるため変化後のデータをラッチできるものとできない
ものとが存在するためである。Next, an example of the operation of the present embodiment in a state where the coincidence detecting circuit cannot detect data coincidence will be described.
A state where the match detection circuit cannot detect a data match may occur because the asynchronous signal is changing at the same time as the rising edge of the clock T0 or T1 or the data cannot be latched correctly or a plurality of bits are detected. This is because when the data of (1) is input, the change of each bit is slightly different, and there are data that can latch the changed data and data that cannot be latched.
【００４２】上記の一例として図５に示された（４）の
タイミングで非同期信号を入力した場合について説明す
る。図５に示された（４）のタイミングで入力された非
同期信号は第１の同期化回路が信号を取り込むクロック
Ｔ０と第２の同期化回路が信号を取り込むクロックＴ１
との間で入力が変化することとなる。このため第１の同
期化回路の第１のＤＦＦ６がデータＢを取り込むことが
できず、第２のＤＦＦ７は変化前のデータＡをＱ２とし
て出力することとなる。また第２の同期化回路の第３の
ＤＦＦ９はクロックＴ１の入力タイミングにはデータＢ
は入力されているのでＴ１のクロックに同期させてラッ
チすることができる。これにより第４のＤＦＦ９は変化
後のデータＢをＱ４として出力することとなる。As an example, a case where an asynchronous signal is input at the timing (4) shown in FIG. 5 will be described. The asynchronous signal input at the timing (4) shown in FIG. 5 is composed of a clock T0 for capturing the signal by the first synchronization circuit and a clock T1 for capturing the signal by the second synchronization circuit.
And the input will change. Therefore, the first DFF 6 of the first synchronization circuit cannot capture the data B, and the second DFF 7 outputs the data A before the change as Q2. The third DFF 9 of the second synchronization circuit supplies the data B to the input timing of the clock T1.
Is input, and can be latched in synchronization with the clock of T1. Thus, the fourth DFF 9 outputs the changed data B as Q4.
【００４３】このときＱ２とＱ４の出力信号は一致しな
いため一致検出回路は「０」を選択回路に出力すること
となる。これにより選択回路は非同期信号を選択して第
３の同期化回路に出力する。第３の同期化回路はクロッ
クＴ３に同期化させて非同期化信号を同期信号Ｙとして
出力することとなる。At this time, since the output signals of Q2 and Q4 do not match, the match detection circuit outputs "0" to the selection circuit. Thereby, the selection circuit selects the asynchronous signal and outputs it to the third synchronization circuit. The third synchronization circuit synchronizes with the clock T3 and outputs an asynchronous signal as the synchronization signal Y.
【００４４】上記の説明より明らかなように非同期信号
の切り替わるタイミングと第１の同期化回路または第２
の同期化回路のクロックの立ち上がりとが一致する、ま
たは複数ビットのデータを入力するときに各ビットの変
化が微妙に異なるために変化後のデータをラッチするこ
とができない場合にクロックＴ０、Ｔ１、Ｔ２よりも遅
れたＴ３のタイミングで非同期信号をラッチすることに
より一致検出回路が一致を検出できないときでも遅れる
ことなく同期化信号を出力することが可能となる。As is clear from the above description, the switching timing of the asynchronous signal and the first synchronizing circuit or the second synchronizing circuit
Clocks T0, T1,... When the rising edge of the clock of the synchronizing circuit is the same or when the data after the change cannot be latched because a change in each bit is slightly different when inputting a plurality of bits of data. By latching the asynchronous signal at the timing of T3, which is later than T2, it is possible to output the synchronization signal without delay even when the match detection circuit cannot detect a match.
【００４５】[0045]
【発明の効果】以上の説明より明らかなように本発明の
請求項１記載の同期化回路は、複数ビットからなる非同
期信号各々のビットを保持する第１の同期化回路（１）
と、第１の同期化回路（１）が非同期信号を保持する時
期より一定時間後に非同期信号を保持する第２の同期化
回路（２）と、第１の同期化回路（１）の出力と第２の
同期化回路（２）の出力各々の対応する全てのビットが
等しいか否かを検出する一致検出回路（３）と、一致検
出回路（３）により一致検出した場合、第１の同期化回
路（１）若しくは第２の同期化回路（２）の出力を選択
し、一致検出回路の検出結果が否の場合、入力した非同
期信号を選択して出力する選択回路（４）と、第２の同
期化回路（２）が非同期信号を保持する時期よりも一定
期間後に選択回路（４）の出力信号を保持する第３の同
期化回路（５）とを有して構成され、一致検出回路が第
１の同期化回路からの信号と第２の同期化回路からの信
号との一致を検出した場合、第１の同期化回路または第
２の同期化回路の出力の何れかを選択し、また一致を検
出することができなかったときには非同期信号を選択し
て第３の同期化回路（５）の出力より信号出力を得るこ
とにより一致検出回路が一致を検出できないときでも遅
れることなく同期化信号を出力することができる。また
信号の同期化が必要となるクロックの異なるシステム間
でデータ転送若しくは制御信号の処理を行う場合、高速
に処理することができる。As is apparent from the above description, the synchronizing circuit according to the first aspect of the present invention is a first synchronizing circuit (1) that holds each bit of an asynchronous signal composed of a plurality of bits.
A second synchronization circuit (2) for holding the asynchronous signal a fixed time after the first synchronization circuit (1) holds the asynchronous signal, and an output of the first synchronization circuit (1). A match detection circuit (3) for detecting whether all the corresponding bits of each output of the second synchronization circuit (2) are equal, and a first synchronization when the match detection circuit (3) detects a match. A selection circuit (4) for selecting the output of the synchronization circuit (1) or the second synchronization circuit (2) and selecting and outputting the input asynchronous signal when the detection result of the coincidence detection circuit is negative; And a third synchronization circuit (5) for holding the output signal of the selection circuit (4) after a certain period of time after the timing at which the second synchronization circuit (2) holds the asynchronous signal. The circuit detects a match between the signal from the first synchronization circuit and the signal from the second synchronization circuit In this case, either the output of the first synchronization circuit or the output of the second synchronization circuit is selected, and if a match cannot be detected, an asynchronous signal is selected to select the third synchronization circuit (5). By obtaining a signal output from the output of (2), a synchronization signal can be output without delay even when the match detection circuit cannot detect a match. When data transfer or control signal processing is performed between systems using different clocks that require signal synchronization, high-speed processing can be performed.
【００４６】請求項２記載の同期化回路によれば、第１
の同期化回路（１）が、複数ビットからなる非同期信号
を第１のクロックに同期させて出力する第１のＤ型フリ
ップフロップ（６）と、第１のＤ型フリップフロップか
らの出力信号を第１のクロックよりも位相の遅れた第２
のクロックに同期させて出力する第２のＤ型フリップフ
ロップ（７）とを有して構成されることにより非同期信
号が切り替わるタイミングとクロックの取り込みタイミ
ングが一致した場合にＤ型フリップフロップの出力レベ
ルが動作不安定になるという現象を防止することができ
る。According to the synchronization circuit of the second aspect, the first
A first D-type flip-flop (6) that outputs an asynchronous signal composed of a plurality of bits in synchronization with a first clock, and an output signal from the first D-type flip-flop. The second, which is delayed in phase from the first clock
And a second D-type flip-flop (7) that outputs in synchronization with the clock signal, the output level of the D-type flip-flop when the timing at which the asynchronous signal switches and the timing of capturing the clock coincide with each other. Can be prevented from becoming unstable.
【００４７】請求項３記載の同期化回路によれば、第２
の同期化回路（２）が、複数ビットからなる非同期信号
を第１のクロックよりも位相の遅れた第３のクロックに
同期させて出力する第３のＤ型フリップフロップ回路
（８）と、第３のＤ型フリップフロップからの出力信号
を第２のクロックに同期させて出力する第４のＤ型フリ
ップフロップ（９）とを有して構成され、非同期信号が
切り替わるタイミングとクロックの取り込みタイミング
が一致した場合にＤ型フリップフロップの出力レベルが
動作不安定になるという現象を防止することができる。According to the synchronization circuit of the third aspect, the second
A third D-type flip-flop circuit (8) for synchronizing and outputting an asynchronous signal composed of a plurality of bits with a third clock whose phase is later than that of the first clock; And a fourth D-type flip-flop (9) for outputting an output signal from the third D-type flip-flop in synchronization with the second clock. It is possible to prevent a phenomenon that the output level of the D-type flip-flop becomes unstable when the values match.
【００４８】請求項４記載の同期化回路によれば、一致
検出回路（３）が、第１の同期化回路からの出力信号と
第２の同期化回路からの出力信号との対応するビットを
入力するように複数設けられたＥＸＮＯＲ回路（１０）
と、複数のＥＸＮＯＲ回路からの信号を入力とするＡＮ
Ｄ回路（１１）とを有して構成されることにより第１の
同期化回路からの出力信号と第２の同期化回路からの出
力信号の各ビットの一致を正確に判定し、非同期信号が
第１の同期化回路及び第２の同期化回路により確実に行
われたかどうかを判定することができる。According to the synchronization circuit of the fourth aspect, the coincidence detection circuit (3) converts the corresponding bit between the output signal from the first synchronization circuit and the output signal from the second synchronization circuit. EXNOR circuits (10) provided so as to be input
And an input terminal that receives signals from a plurality of EXNOR circuits.
With the configuration including the D circuit (11), it is possible to accurately determine the coincidence of each bit between the output signal from the first synchronization circuit and the output signal from the second synchronization circuit. It can be determined whether the first synchronization circuit and the second synchronization circuit have reliably performed the operation.
【００４９】請求項５記載の同期化回路によれば、選択
回路（４）が、第１の同期化回路または第２の同期化回
路からの出力信号と一致検出回路からの一致検出信号を
入力とする第２のＡＮＤ回路（１３−１）と、一致検出
回路からの一致検出信号を反転させた信号と非同期信号
とを入力とする第１のＡＮＤ回路（１３−２）と、第１
のＡＮＤ回路と第２のＡＮＤ回路からの出力信号を入力
とするＯＲ回路（１４）とを有して構成されたことによ
り一致検出回路により信号の一致を検出した場合に第１
の同期化回路または第２の同期化回路からの出力信号を
選択して出力することができる。また一致を検出するこ
とができなかった場合には非同期信号を選択して出力す
ることができる。According to the synchronization circuit of the fifth aspect, the selection circuit (4) receives the output signal from the first synchronization circuit or the second synchronization circuit and the match detection signal from the match detection circuit. A first AND circuit (13-2) which receives a signal obtained by inverting a match detection signal from the match detection circuit and an asynchronous signal, and a first AND circuit (13-2)
And an OR circuit (14) to which an output signal from the second AND circuit is input, the first circuit is used when a match is detected by the match detection circuit.
And the output signal from the second synchronization circuit can be selected and output. If no match can be detected, an asynchronous signal can be selected and output.
【００５０】請求項６記載の同期化回路によれば、同期
化回路は複数ビットからなる非同期信号を一定の時間差
を設けて第１の同期化回路と第２の同期化回路とに入力
し、一致検出回路により第１の同期化回路及び第２の同
期化回路からの出力信号の各ビットを比較し、一致検出
回路が一致を検出したときは、第１の同期化回路または
第２の同期化回路からの出力信号の何れかを選択し、一
致検出回路が一致を検出できないときは、非同期信号を
選択し、選択した信号を第３の同期化回路により同期化
して出力することにより第１の同期化回路または第２の
同期化回路が非同期信号を正しくラッチすることができ
なかったときに第３の同期化回路により非同期信号をラ
ッチして出力し、同期化による信号の遅延を最小限にす
ることができる。また本発明の同期化回路を用いて信号
の同期化が必要となるクロックの異なるシステム間での
データ転送もしくは制御信号の処理を行う場合に同期化
による信号の遅延が少ないので高速に処理することがで
きる。According to the synchronization circuit of the sixth aspect, the synchronization circuit inputs an asynchronous signal composed of a plurality of bits to the first synchronization circuit and the second synchronization circuit with a predetermined time difference, The match detection circuit compares each bit of the output signal from the first synchronization circuit and the bit of the output signal from the second synchronization circuit. When the match detection circuit detects a match, the first synchronization circuit or the second synchronization circuit is used. If any one of the output signals from the synchronization circuit is selected and the match detection circuit cannot detect a match, an asynchronous signal is selected, and the selected signal is synchronized and output by the third synchronization circuit to output the first signal. When the synchronization circuit or the second synchronization circuit cannot correctly latch the asynchronous signal, the third synchronization circuit latches and outputs the asynchronous signal to minimize the signal delay due to synchronization. Can be In addition, when data transfer or control signal processing is performed between systems having different clocks that require signal synchronization using the synchronization circuit of the present invention, high-speed processing is performed because the signal delay due to synchronization is small. Can be.
【００５１】請求項７記載の同期化方法によれば、複数
ビットからなる非同期信号各々のビットを保持する第１
の同期化工程と、第１の同期化工程が非同期信号を保持
する時期より一定時間後に非同期信号を保持する第２の
同期化工程と、第１の同期化工程により同期化された信
号と第２の同期化工程により同期化された信号の対応す
る全てのビットが等しいか否かを検出する一致検出工程
と、一致検出工程により一致検出した場合第１の同期化
工程若しくは第２の同期化工程により同期化した信号
を、一致検出回路の検出結果が否の場合非同期信号を選
択する選択工程と、第２の同期化工程が非同期信号を保
持する時期よりも一定期間後に選択工程により選択した
信号を保持する第３の同期化工程とを有することにより
第１の同期化工程または第２の同期化工程が非同期信号
を正しくラッチすることができなかったときに第３の同
期化工程により非同期信号をラッチして出力し、同期化
による信号の遅延を最小限にすることができる。また本
発明の同期化方法を用いて信号の同期化が必要となるク
ロックの異なるシステム間でのデータ転送もしくは制御
信号の処理を行う場合に同期化による信号の遅延が少な
いので高速に処理することができる。According to the synchronization method of the present invention, the first signal holding each bit of the asynchronous signal composed of a plurality of bits is provided.
A second synchronization step of holding the asynchronous signal a fixed time after the time at which the first synchronization step holds the asynchronous signal, and a step of synchronizing the signal synchronized by the first synchronization step with the second signal. A coincidence detecting step for detecting whether all the corresponding bits of the signals synchronized by the second synchronization step are equal, and a first synchronization step or a second synchronization when the coincidence is detected by the coincidence detection step. The signal synchronized in the step is selected by the selection step of selecting an asynchronous signal when the detection result of the coincidence detection circuit is negative, and the selection step after a certain period of time from the time when the second synchronization step holds the asynchronous signal. And a third synchronizing step for holding the signal so that when the first synchronizing step or the second synchronizing step fails to properly latch the asynchronous signal, the third synchronizing step disables the asynchronous signal. same And outputs the latch signal, it is possible to minimize the delay of the signal due to the synchronization. In addition, when data transfer or control signal processing is performed between systems having different clocks that require signal synchronization using the synchronization method of the present invention, high-speed processing is performed because the signal delay due to synchronization is small. Can be.
【００５２】請求項８記載の同期化方法によれば、複数
ビットからなる非同期信号を一定時間差を設けて第１の
同期化工程と第２の同期化工程とに入力し、第１の同期
化工程及び第２の同期化工程からの出力信号の各ビット
を一致検出工程により比較し、選択工程により一致した
場合第１の同期化工程または第２の同期化工程からの出
力信号を選択し、また不一致である場合非同期信号を選
択し、選択した信号を第３の同期化工程により同期化す
ることにより第１の同期化工程または第２の同期化工程
が非同期信号を正しくラッチすることができなかったと
きに第３の同期化工程により非同期信号をラッチして出
力し、同期化による信号の遅延を最小限にすることがで
きる。また本発明の同期化方法を用いて信号の同期化が
必要となるクロックの異なるシステム間でのデータ転送
もしくは制御信号の処理を行う場合に同期化による信号
の遅延が少ないので高速に処理することができる。According to the synchronization method of the present invention, an asynchronous signal composed of a plurality of bits is input to the first synchronization step and the second synchronization step with a fixed time difference, and the first synchronization is performed. Comparing each bit of the output signal from the step and the second synchronization step by a coincidence detection step, and selecting an output signal from the first synchronization step or the second synchronization step when the bits match in the selection step; In the case of a mismatch, an asynchronous signal is selected, and the selected signal is synchronized by the third synchronization step, so that the first synchronization step or the second synchronization step can correctly latch the asynchronous signal. When there is no such signal, the asynchronous signal is latched and output by the third synchronization step, and the delay of the signal due to the synchronization can be minimized. In addition, when data transfer or control signal processing is performed between systems having different clocks that require signal synchronization using the synchronization method of the present invention, high-speed processing is performed because the signal delay due to synchronization is small. Can be.
【図１】本発明の同期化回路及び同期化方法の実施形態
の構成を表すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an embodiment of a synchronization circuit and a synchronization method of the present invention.
【図２】第１の同期化回路及び第２の同期化回路の構成
を表す回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a first synchronization circuit and a second synchronization circuit.
【図３】一致検出回路の構成を表す回路図である。FIG. 3 is a circuit diagram illustrating a configuration of a coincidence detection circuit.
【図４】選択回路の構成を表す回路図である。FIG. 4 is a circuit diagram illustrating a configuration of a selection circuit.
【図５】動作タイミングを説明するためのタイムチャー
トである。FIG. 5 is a time chart for explaining operation timing.
【図６】従来の同期化回路の構成を表すブロック図であ
る。FIG. 6 is a block diagram illustrating a configuration of a conventional synchronization circuit.
【図７】従来の同期化回路の構成を表す回路図である。FIG. 7 is a circuit diagram illustrating a configuration of a conventional synchronization circuit.
【図８】従来の同期化回路の動作タイミングを説明する
ためのタイムチャートである。FIG. 8 is a time chart for explaining operation timing of a conventional synchronization circuit.
１、１５ 第１の同期化回路 ２、１６ 第２の同期化回路 ３、１７ 一致検出回路 ４ 選択回路 ５、１８ 第３の同期化回路 ６ 第１のＤＦＦ ７ 第２のＤＦＦ ８ 第３のＤＦＦ ９ 第４のＤＦＦ １０ ＥＸＮＯＲ回路 １１、１３ ＡＮＤ回路 １４ ＯＲ回路 1, 15 First synchronization circuit 2, 16 Second synchronization circuit 3, 17 Match detection circuit 4 Selection circuit 5, 18 Third synchronization circuit 6 First DFF 7 Second DFF 8 Third DFF 9 Fourth DFF 10 EXNOR circuit 11, 13 AND circuit 14 OR circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/00 H04L 7/00 G06F 1/12 H03K 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03K 5/00 H04L 7/00 G06F 1/12 H03K 19/00
Claims (8)
し、クロックに同期化して出力する同期化回路におい
て、 前記複数ビットからなる非同期信号各々のビットを保持
する第１の同期化回路（１）と、 該第１の同期化回路（１）が非同期信号を保持する時期
より一定時間後に前記非同期信号を保持する第２の同期
化回路（２）と、 前記第１の同期化回路（１）の出力と前記第２の同期化
回路（２）の出力各々の対応する全てのビットが等しい
か否かを検出する一致検出回路（３）と、 該一致検出回路（３）により一致検出した場合、前記第
１の同期化回路（１）若しくは前記第２の同期化回路
（２）の出力を選択し、前記一致検出回路の検出結果が
否の場合、入力した前記非同期信号を選択して出力する
選択回路（４）と、 前記第２の同期化回路（２）が前記非同期信号を保持す
る時期よりも一定期間後に前記選択回路（４）の出力信
号を保持する第３の同期化回路（５）とを有して構成さ
れ、 前記第３の同期化回路（５）の出力より信号出力を得る
ことを特徴とする同期化回路。1. A synchronizing circuit for receiving an asynchronous signal composed of a plurality of bits, synchronizing with a clock and outputting the signal, comprising: a first synchronizing circuit (1) for holding each bit of the asynchronous signal composed of a plurality of bits; A second synchronization circuit (2) for holding the asynchronous signal a fixed time after the first synchronization circuit (1) holds the asynchronous signal, and a second synchronization circuit (2) for holding the asynchronous signal. A match detection circuit (3) for detecting whether or not all the corresponding bits of the output and the output of the second synchronization circuit (2) are equal; and when the match detection circuit (3) detects a match, The output of the first synchronization circuit (1) or the output of the second synchronization circuit (2) is selected, and when the detection result of the coincidence detection circuit is negative, the input asynchronous signal is selected and output. A selection circuit (4); and the second synchronization. A third synchronization circuit (5) for holding the output signal of the selection circuit (4) after a fixed period of time after the circuit (2) holds the asynchronous signal; A synchronizing circuit characterized in that a signal output is obtained from an output of the synchronizing circuit (5).
数ビットからなる非同期信号を第１のクロックに同期さ
せて出力する第１のＤ型フリップフロップ回路（６）
と、 前記第１のＤ型フリップフロップ回路からの出力信号を
前記第１のクロックよりも位相の遅れた第２のクロック
に同期させて出力する第２のＤ型フリップフロップ回路
（７）とを有して構成されることを特徴とする請求項１
記載の同期化回路。A first D-type flip-flop circuit for outputting the asynchronous signal composed of the plurality of bits in synchronization with a first clock;
And a second D-type flip-flop circuit (7) that outputs an output signal from the first D-type flip-flop circuit in synchronization with a second clock that is delayed in phase from the first clock. 2. The device according to claim 1, wherein
Synchronization circuit as described.
数ビットからなる非同期信号を第１のクロックよりも位
相の遅れた第３のクロックに同期させて出力する第３の
Ｄ型フリップフロップ回路（８）と、 前記第３のＤ型フリップフロップからの出力信号を前記
第２のクロックに同期させて出力する第４のＤ型フリッ
プフロップ回路（９）とを有して構成されることを特徴
とする請求項１記載の同期化回路。3. The third D-type synchronizing circuit (2) outputs the asynchronous signal composed of the plurality of bits in synchronization with a third clock whose phase is later than that of the first clock. A flip-flop circuit (8); and a fourth D-type flip-flop circuit (9) for outputting an output signal from the third D-type flip-flop in synchronization with the second clock. 2. The synchronization circuit according to claim 1, wherein:
同期化回路からの出力信号と前記第２の同期化回路から
の出力信号との対応するビットを入力するように複数設
けられたＥＸＮＯＲ回路（１０）と、 該複数のＥＸＮＯＲ回路からの出力信号を入力とするＡ
ＮＤ回路（１１）とを有し、 前記ＥＸＮＯＲ回路の全てが前記第１の同期回路からの
出力信号と前記第２の同期化回路からの出力信号との一
致を検出した場合にＡＮＤ回路により一致検出信号を一
致を表す信号にして出力することを特徴とする請求項１
記載の同期化回路。4. A plurality of coincidence detection circuits (3) are provided so as to input corresponding bits of an output signal from the first synchronization circuit and an output signal from the second synchronization circuit. An EXNOR circuit (10), and A which receives output signals from the plurality of EXNOR circuits as inputs.
An ND circuit (11), and when all of the EXNOR circuits detect a match between the output signal from the first synchronization circuit and the output signal from the second synchronization circuit, the AND circuit matches the signal. 2. The method according to claim 1, wherein the detection signal is output as a signal indicating a match.
Synchronization circuit as described.
化回路または前記第２の同期化回路からの出力信号と前
記一致検出回路からの一致検出信号を入力とする第１の
ＡＮＤ回路（１３−１）と、 前記一致検出回路からの一致検出信号を反転させた信号
と前記非同期信号とを入力とする第２のＡＮＤ回路（１
３−２）と、 前記第１のＡＮＤ回路と前記第２のＡＮＤ回路からの出
力信号を入力とするＯＲ回路（１４）とを有して構成さ
れ、 前記一致検出回路からの前記一致検出信号が一致を表す
信号であるときは前記第１のＡＮＤ回路に入力した前記
第１の同期化回路または前記第２の同期化回路からの信
号を出力し、前記一致検出信号が不一致を表す信号であ
るときには前記第２のＡＮＤ回路に入力した前記非同期
信号を出力することを特徴とする請求項１記載の同期化
回路。5. A first AND circuit which receives an output signal from the first synchronization circuit or the second synchronization circuit and a match detection signal from the match detection circuit as inputs. Circuit (13-1), and a second AND circuit (1) which receives as input the signal obtained by inverting the match detection signal from the match detection circuit and the asynchronous signal.
3-2), and an OR circuit (14) that receives an output signal from the first AND circuit and the output signal from the second AND circuit, and the match detection signal from the match detection circuit. Is a signal indicating a match, a signal from the first synchronization circuit or the second synchronization circuit input to the first AND circuit is output, and the match detection signal is a signal indicating a mismatch. 2. The synchronization circuit according to claim 1, wherein the asynchronous signal input to the second AND circuit is output at a certain time.
る非同期信号を一定の時間差を設けて前記第１の同期化
回路と前記第２の同期化回路とに入力し、 前記一致検出回路により前記第１の同期化回路及び前記
第２の同期化回路からの出力信号の各ビットを比較し、
前記一致検出回路が一致を検出したときは、前記第１の
同期化回路または前記第２の同期化回路からの出力信号
の何れかを選択し、前記一致検出回路が一致を検出でき
ないときは、前記非同期信号を選択し、選択した信号を
前記第３の同期化回路により同期化して出力することを
特徴とする請求項１記載の同期化回路。6. The synchronization circuit inputs the asynchronous signal composed of the plurality of bits to the first synchronization circuit and the second synchronization circuit with a predetermined time difference provided between the asynchronous signal and the second synchronization circuit. Comparing each bit of the output signal from the first synchronization circuit and the second synchronization circuit,
When the match detection circuit detects a match, it selects one of the output signals from the first synchronization circuit or the second synchronization circuit, and when the match detection circuit cannot detect the match, 2. The synchronization circuit according to claim 1, wherein the asynchronous signal is selected, and the selected signal is synchronized and output by the third synchronization circuit.
し、クロックに同期化させて出力する同期化方法におい
て、 前記複数ビットからなる非同期信号各々のビットを保持
する第１の同期化工程と、 該第１の同期化工程が前記非同期信号を保持する時期よ
り一定時間後に前記非同期信号を保持する第２の同期化
工程と、 前記第１の同期化工程により同期化された信号と前記第
２の同期化工程により同期化された信号の対応する全て
のビットが等しいか否かを検出する一致検出工程と、 該一致検出工程により一致検出した場合前記第１の同期
化工程若しくは前記第２の同期化工程により同期化した
信号を、前記一致検出回路の検出結果が否の場合前記非
同期信号を選択する選択工程と、 前記第２の同期化工程が前記非同期信号を保持する時期
よりも一定期間後に前記選択工程により選択した信号を
保持する第３の同期化工程とを有することを特徴とする
同期化方法。7. A synchronizing method for inputting an asynchronous signal composed of a plurality of bits, synchronizing with a clock, and outputting the signal, comprising: a first synchronization step of holding each bit of the asynchronous signal composed of a plurality of bits; A second synchronization step of holding the asynchronous signal a fixed time after the first synchronization step holds the asynchronous signal, and a signal synchronized by the first synchronization step and the second signal. A coincidence detecting step of detecting whether all the corresponding bits of the signals synchronized by the synchronizing step are equal to each other, and, if a coincidence is detected by the coincidence detecting step, the first synchronization step or the second synchronization A selecting step of selecting the asynchronous signal when the detection result of the coincidence detection circuit is negative for the signal synchronized in the synchronizing step, and a timing in which the second synchronizing step holds the asynchronous signal. Synchronization method characterized by also having a third synchronization step for holding the signal selected by the selection process after a certain period of time.
なる非同期信号を一定時間差を設けて前記第１の同期化
工程と前記第２の同期化工程とに入力し、前記第１の同
期化工程及び前記第２の同期化工程からの出力信号の各
ビットを前記一致検出工程により比較し、一致を検出し
た場合前記選択工程により前記第１の同期化工程または
前記第２の同期化工程からの出力信号を選択し、一致を
検出することができなかった場合前記非同期信号を選択
し、該選択した信号を前記第３の同期化工程により同期
化することを特徴とする請求項７記載の同期化方法。8. The synchronization method according to claim 1, wherein the asynchronous signal composed of the plurality of bits is input to the first synchronization step and the second synchronization step with a predetermined time difference provided between the first synchronization step and the second synchronization step. Comparing each bit of the output signal from the step and the second synchronization step in the coincidence detection step, and, when a coincidence is detected, from the first synchronization step or the second synchronization step by the selection step. 8. An output signal according to claim 7, wherein if no match is detected, said asynchronous signal is selected, and said selected signal is synchronized by said third synchronization step. Synchronization method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33438497A JP3228408B2 (en) | 1997-12-04 | 1997-12-04 | Synchronization circuit and synchronization method |
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| Publication Number | Publication Date |
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| JPH11168360A JPH11168360A (en) | 1999-06-22 |
| JP3228408B2 true JP3228408B2 (en) | 2001-11-12 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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|---|---|
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