JP2874632B2 - クロック切替回路 - Google Patents
クロック切替回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、入力される２系統
のクロックのうち、使用していた一方のクロックから、
予備である他方のクロックに切り替えるクロック切替回
路に関するものである。
のクロックのうち、使用していた一方のクロックから、
予備である他方のクロックに切り替えるクロック切替回
路に関するものである。
【０００２】
【従来の技術】クロック切替回路は、例えば入力される
２系統のクロックのうち、現在使用している一方のクロ
ックが何等かの異常で切断された場合に予備である他方
のクロックに切り替えるときなどに使用される。
２系統のクロックのうち、現在使用している一方のクロ
ックが何等かの異常で切断された場合に予備である他方
のクロックに切り替えるときなどに使用される。
【０００３】２系統のクロックが位相同期されて入力さ
れる場合、ケーブル等の伝送路環境の差異からクロック
間には微少な位相差が生じる。この位相差によりクロッ
クを切り替えるタイミングによっては出力クロックに幅
の短い余分なパルスが発生する（いわゆる「クロックの
割れ」）。クロック切替回路ではこの出力クロックの割
れを防止することが重要であり、例えば、図６に示すよ
うな回路（特開平４−５１７１６号公報参照）が開示さ
れている。
れる場合、ケーブル等の伝送路環境の差異からクロック
間には微少な位相差が生じる。この位相差によりクロッ
クを切り替えるタイミングによっては出力クロックに幅
の短い余分なパルスが発生する（いわゆる「クロックの
割れ」）。クロック切替回路ではこの出力クロックの割
れを防止することが重要であり、例えば、図６に示すよ
うな回路（特開平４−５１７１６号公報参照）が開示さ
れている。
【０００４】図６は従来のクロック切替回路の構成を示
すブロック図である。
すブロック図である。
【０００５】図６において、通常使用される現用クロッ
クは第１の入力端子から入力され、入力されたクロック
の所定比倍の周波数のクロックに変換する現用ＰＬＯ回
路２１に入力される。また、予備で使用される予備用ク
ロックは第２の入力端子より入力され、現用クロックと
同様に入力されたクロックの所定比倍の周波数のクロッ
クに変換する予備ＰＬＯ回路２２に入力される。
クは第１の入力端子から入力され、入力されたクロック
の所定比倍の周波数のクロックに変換する現用ＰＬＯ回
路２１に入力される。また、予備で使用される予備用ク
ロックは第２の入力端子より入力され、現用クロックと
同様に入力されたクロックの所定比倍の周波数のクロッ
クに変換する予備ＰＬＯ回路２２に入力される。
【０００６】現用ＰＬＯ回路２１の出力及び予備ＰＬＯ
回路２２の出力はそれぞれ２つのクロックを選択する選
択回路２９に入力される。また、現用ＰＬＯ回路２１及
び予備ＰＬＯ回路２２からはクロック入力の異常等を知
らせるアラーム信号が出力され、クロック切り替えの制
御信号を出力する切替制御部２３にそれぞれ入力され
る。
回路２２の出力はそれぞれ２つのクロックを選択する選
択回路２９に入力される。また、現用ＰＬＯ回路２１及
び予備ＰＬＯ回路２２からはクロック入力の異常等を知
らせるアラーム信号が出力され、クロック切り替えの制
御信号を出力する切替制御部２３にそれぞれ入力され
る。
【０００７】切替制御部２３には上記２つのアラーム信
号の他に、クロックの切り替えを指示する切替信号が切
替制御入力端子を介して入力され、外部からの切り替え
指令である切替信号、あるいはアラーム信号によりクロ
ックが切り替わる。
号の他に、クロックの切り替えを指示する切替信号が切
替制御入力端子を介して入力され、外部からの切り替え
指令である切替信号、あるいはアラーム信号によりクロ
ックが切り替わる。
【０００８】現用ＰＬＯ回路２１及び予備ＰＬＯ回路２
２の出力は、現用ＰＬＯ回路２１及び予備ＰＬＯ回路２
２から出力されるクロックのうち遅い方の立ち上り位相
をとらえるためのＡＮＤ回路２４と、現用ＰＬＯ回路２
１及び予備ＰＬＯ回路２２から出力されるクロックのう
ち遅い方の立ち下がり位相をとらえるためのＮＯＲ回路
２５とに入力される。
２の出力は、現用ＰＬＯ回路２１及び予備ＰＬＯ回路２
２から出力されるクロックのうち遅い方の立ち上り位相
をとらえるためのＡＮＤ回路２４と、現用ＰＬＯ回路２
１及び予備ＰＬＯ回路２２から出力されるクロックのう
ち遅い方の立ち下がり位相をとらえるためのＮＯＲ回路
２５とに入力される。
【０００９】ＡＮＤ回路２４の出力は、２分周用の第１
のフリップフロップ回路２６に入力され、第１のフリッ
プフロップ回路２６とＮＯＲ回路２５の出力は、それぞ
れの論理和をとるためのＯＲ回路２７に入力される。こ
こで、第１のフリップフロップ回路２６は現用ＰＬＯ回
路２１及び予備ＰＬＯ回路２２から出力されるクロック
の位相が完全にそろった（定常位相差＝０）場合に、Ｏ
Ｒ回路２７の出力が無くならないようにするために挿入
されている。
のフリップフロップ回路２６に入力され、第１のフリッ
プフロップ回路２６とＮＯＲ回路２５の出力は、それぞ
れの論理和をとるためのＯＲ回路２７に入力される。こ
こで、第１のフリップフロップ回路２６は現用ＰＬＯ回
路２１及び予備ＰＬＯ回路２２から出力されるクロック
の位相が完全にそろった（定常位相差＝０）場合に、Ｏ
Ｒ回路２７の出力が無くならないようにするために挿入
されている。
【００１０】また、切替制御部２３及びＯＲ回路２７の
出力はそれぞれ第２のフリップフロップ回路２８に入力
され、ＯＲ回路２７の出力で切替制御部２３の出力がリ
タイミングされる。第２のフリップフロップ回路２８の
出力は、現用ＰＬＯ回路２１及び予備ＰＬＯ回路２２か
ら出力されるクロックの一方を選択する選択回路２９に
入力され、選択回路２９から選択されたクロックがクロ
ック出力端子から出力される。
出力はそれぞれ第２のフリップフロップ回路２８に入力
され、ＯＲ回路２７の出力で切替制御部２３の出力がリ
タイミングされる。第２のフリップフロップ回路２８の
出力は、現用ＰＬＯ回路２１及び予備ＰＬＯ回路２２か
ら出力されるクロックの一方を選択する選択回路２９に
入力され、選択回路２９から選択されたクロックがクロ
ック出力端子から出力される。
【００１１】このような回路構成にすることにより、現
用ＰＬＯ回路２１及び予備ＰＬＯ回路２２の出力のう
ち、位相が遅い方のクロックの立ち上りまたは位相が遅
い方のクロックの立ち下がりにクロックの切り替えタイ
ミングが同期し、２つのクロック間に定常的な位相差が
あっても、クロック切り替え時に発生する出力クロック
の割れを防止している。
用ＰＬＯ回路２１及び予備ＰＬＯ回路２２の出力のう
ち、位相が遅い方のクロックの立ち上りまたは位相が遅
い方のクロックの立ち下がりにクロックの切り替えタイ
ミングが同期し、２つのクロック間に定常的な位相差が
あっても、クロック切り替え時に発生する出力クロック
の割れを防止している。
【００１２】また、従来のクロック切替回路の他の例と
して、特開平２−１２８２０８号公報で開示された回路
がある。
して、特開平２−１２８２０８号公報で開示された回路
がある。
【００１３】特開平２−１２８２０８号公報で開示され
たクロック切替回路では、一方のクロック信号と他方の
クロック信号とが同時にローレベルとなる期間を検出す
る同期化クロック発生手段と、同期化クロック発生手段
の出力に同期してクロックの切り替え信号を発生する切
替同期手段とを設け、２つのクロック信号が共にローレ
ベルの期間にクロックの切り替え動作を同期させ、出力
クロックの割れを防止する構成が示されている。
たクロック切替回路では、一方のクロック信号と他方の
クロック信号とが同時にローレベルとなる期間を検出す
る同期化クロック発生手段と、同期化クロック発生手段
の出力に同期してクロックの切り替え信号を発生する切
替同期手段とを設け、２つのクロック信号が共にローレ
ベルの期間にクロックの切り替え動作を同期させ、出力
クロックの割れを防止する構成が示されている。
【００１４】
【発明が解決しようとする課題】しかしながら上記した
ような従来のクロック切替回路のうち、特開平４−５１
７１６号公報で開示されたクロック切替回路では、現用
ＰＬＯ回路の出力クロックと予備ＰＬＯ回路の出力クロ
ックとの位相が完全にそろってしまった場合に論理和回
路の出力が無くならないようにするため、第１のフリッ
プフロップ回路でＡＮＤ回路の出力パルスを２分周して
いる。
ような従来のクロック切替回路のうち、特開平４−５１
７１６号公報で開示されたクロック切替回路では、現用
ＰＬＯ回路の出力クロックと予備ＰＬＯ回路の出力クロ
ックとの位相が完全にそろってしまった場合に論理和回
路の出力が無くならないようにするため、第１のフリッ
プフロップ回路でＡＮＤ回路の出力パルスを２分周して
いる。
【００１５】このとき、クロックを切り替えるための信
号が現用クロックまたは予備用クロックの位相に同期す
る周期はクロックの２倍の周期になるために、例えば現
用クロックが切断されてハイレベルまたはローレベルで
固定された場合に、切り替えるタイミングによっては出
力クロックのパルス数が入力クロックより少なくなって
しまう問題が発生していた。
号が現用クロックまたは予備用クロックの位相に同期す
る周期はクロックの２倍の周期になるために、例えば現
用クロックが切断されてハイレベルまたはローレベルで
固定された場合に、切り替えるタイミングによっては出
力クロックのパルス数が入力クロックより少なくなって
しまう問題が発生していた。
【００１６】一方、特開平２−１２８２０８号公報で開
示されたクロック切替回路では、一方のクロックが切断
されてハイレベルで固定されている場合に、一方のクロ
ックと他方のクロックとが同時にローレベルになる期間
が存在しなくなるため、クロックを切り替えるための期
間が検出されず、クロックの切り替えが行われないた
め、クロック切替回路の出力に接続されたシステムにク
ロックが供給されないことがあった。
示されたクロック切替回路では、一方のクロックが切断
されてハイレベルで固定されている場合に、一方のクロ
ックと他方のクロックとが同時にローレベルになる期間
が存在しなくなるため、クロックを切り替えるための期
間が検出されず、クロックの切り替えが行われないた
め、クロック切替回路の出力に接続されたシステムにク
ロックが供給されないことがあった。
【００１７】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、２系統
のクロック間で生じる微少な位相差の影響を受けること
がなく、使用しているクロックが切断されてハイレベル
またはローレベルで固定された場合でも、クロックの切
替を確実に行うことができるクロック切替回路を提供す
ることを目的とする。
る問題点を解決するためになされたものであり、２系統
のクロック間で生じる微少な位相差の影響を受けること
がなく、使用しているクロックが切断されてハイレベル
またはローレベルで固定された場合でも、クロックの切
替を確実に行うことができるクロック切替回路を提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
本発明のクロック切替回路は、使用している第１のクロ
ックから必要に応じて予備である第２のクロックに切り
替えて出力するクロック切替回路において、前記第１の
クロック及び前記第１のクロックの位相を９０度遅延さ
せた信号の排他的論理和をとり前記第１のクロックを２
倍の周波数にする第１の受信処理手段と、前記第２のク
ロック及び前記第２のクロックの位相を９０度遅延させ
た信号の排他的論理和をとり前記第２のクロックを２倍
の周波数にする第２の受信処理手段と、前記第１の受信
処理手段の出力信号及び前記第２の受信処理手段の出力
信号の論理和をとる論理和回路と、前記論理和回路の出
力信号の否定信号を出力する否定回路と、前記第１のク
ロック、前記第１の受信処理手段の出力信号、および前
記否定回路の出力信号が入力され、前記第１のクロック
が切断されているか否かを示すクロック監視信号を出力
するクロック監視回路と、前記クロック監視信号を前記
否定回路の出力信号でサンプリングして保持するフリッ
プフロップ回路と、前記第１のクロックおよび前記第２
のクロックが入力され、前記フリップフロップ回路の出
力信号にしたがって、前記第１のクロックが切断されて
いないときには前記第１のクロックを選択して出力し、
前記第１のクロックが切断されている間は前記第２のク
ロックを選択して出力する選択回路とを有することを特
徴とする。
本発明のクロック切替回路は、使用している第１のクロ
ックから必要に応じて予備である第２のクロックに切り
替えて出力するクロック切替回路において、前記第１の
クロック及び前記第１のクロックの位相を９０度遅延さ
せた信号の排他的論理和をとり前記第１のクロックを２
倍の周波数にする第１の受信処理手段と、前記第２のク
ロック及び前記第２のクロックの位相を９０度遅延させ
た信号の排他的論理和をとり前記第２のクロックを２倍
の周波数にする第２の受信処理手段と、前記第１の受信
処理手段の出力信号及び前記第２の受信処理手段の出力
信号の論理和をとる論理和回路と、前記論理和回路の出
力信号の否定信号を出力する否定回路と、前記第１のク
ロック、前記第１の受信処理手段の出力信号、および前
記否定回路の出力信号が入力され、前記第１のクロック
が切断されているか否かを示すクロック監視信号を出力
するクロック監視回路と、前記クロック監視信号を前記
否定回路の出力信号でサンプリングして保持するフリッ
プフロップ回路と、前記第１のクロックおよび前記第２
のクロックが入力され、前記フリップフロップ回路の出
力信号にしたがって、前記第１のクロックが切断されて
いないときには前記第１のクロックを選択して出力し、
前記第１のクロックが切断されている間は前記第２のク
ロックを選択して出力する選択回路とを有することを特
徴とする。
【００１９】このとき、前記クロック監視回路は、前記
第１のクロック及び前記第１のクロックの位相を１８０
度遅延させた信号の排他的論理和をとる第３の受信処理
手段と、前記第１の受信処理手段の出力信号及び前記否
定回路の出力信号がそれぞれ入力され、所定の時間、前
記第１の受信処理手段の出力パルスがあるか否かを検出
する監視手段と、前記第３の受信処理手段の出力信号お
よび前記監視手段の出力信号の論理積をとり、前記第１
のクロックが切断されているか否かのクロック監視信号
を出力する論理積回路とを有していてもよい。
第１のクロック及び前記第１のクロックの位相を１８０
度遅延させた信号の排他的論理和をとる第３の受信処理
手段と、前記第１の受信処理手段の出力信号及び前記否
定回路の出力信号がそれぞれ入力され、所定の時間、前
記第１の受信処理手段の出力パルスがあるか否かを検出
する監視手段と、前記第３の受信処理手段の出力信号お
よび前記監視手段の出力信号の論理積をとり、前記第１
のクロックが切断されているか否かのクロック監視信号
を出力する論理積回路とを有していてもよい。
【００２０】また、クロック切替回路の他の構成とし
て、使用している第１のクロックから必要に応じて予備
である第２のクロックに切り替えて出力するクロック切
替回路において、前記第１のクロック及び前記第１のク
ロックの位相を９０度遅延させた信号の排他的論理和を
とり前記第１のクロックを２倍の周波数にする第１の受
信処理手段と、前記第２のクロック及び前記第２のクロ
ックの位相を９０度遅延させた信号の排他的論理和をと
り前記第２のクロックを２倍の周波数にする第２の受信
処理手段と、前記第１の受信処理手段の出力信号及び前
記第２の受信処理手段の出力信号の論理和をとる論理和
回路と、前記論理和回路の出力信号の否定信号を出力す
る否定回路と、前記第１のクロックの切断を検出し、前
記第１のクロックから前記第２のクロックに切り替える
ためのクロック監視信号を出力する制御手段と、前記の
クロック監視信号を前記否定回路の出力信号でサンプリ
ングし、結果を保持するフリップフロップ回路と、前記
第１のクロックおよび前記第２のクロックが入力され、
前記フリップフロップ回路の出力信号にしたがって、前
記第１のクロックが切断されていないときには前記第１
のクロックを選択して出力し、前記第１のクロックが切
断されている間は前記第２のクロックを選択して出力す
る選択回路とを有することを特徴とする。
て、使用している第１のクロックから必要に応じて予備
である第２のクロックに切り替えて出力するクロック切
替回路において、前記第１のクロック及び前記第１のク
ロックの位相を９０度遅延させた信号の排他的論理和を
とり前記第１のクロックを２倍の周波数にする第１の受
信処理手段と、前記第２のクロック及び前記第２のクロ
ックの位相を９０度遅延させた信号の排他的論理和をと
り前記第２のクロックを２倍の周波数にする第２の受信
処理手段と、前記第１の受信処理手段の出力信号及び前
記第２の受信処理手段の出力信号の論理和をとる論理和
回路と、前記論理和回路の出力信号の否定信号を出力す
る否定回路と、前記第１のクロックの切断を検出し、前
記第１のクロックから前記第２のクロックに切り替える
ためのクロック監視信号を出力する制御手段と、前記の
クロック監視信号を前記否定回路の出力信号でサンプリ
ングし、結果を保持するフリップフロップ回路と、前記
第１のクロックおよび前記第２のクロックが入力され、
前記フリップフロップ回路の出力信号にしたがって、前
記第１のクロックが切断されていないときには前記第１
のクロックを選択して出力し、前記第１のクロックが切
断されている間は前記第２のクロックを選択して出力す
る選択回路とを有することを特徴とする。
【００２１】上記のように構成されたクロック切替回路
は、論理和回路によって第１の受信処理手段の出力信号
及び第２の受信処理手段の出力信号の論理和がとられる
ため、第１のクロックが切断されても、クロックを選択
する選択回路を動作させるためのクロック監視回路及び
フリップフロップ回路に供給される信号が途切れること
がない。
は、論理和回路によって第１の受信処理手段の出力信号
及び第２の受信処理手段の出力信号の論理和がとられる
ため、第１のクロックが切断されても、クロックを選択
する選択回路を動作させるためのクロック監視回路及び
フリップフロップ回路に供給される信号が途切れること
がない。
【００２２】また、第１の受信処理手段及び第２の受信
処理手段によって、第１のクロック及び第２のクロック
がそれぞれ２分の１の周期のクロックに変換され、位相
が遅れた方のクロックの立ち上り及び立ち下がりから位
相が９０度遅延したところでフリップフロップ回路が動
作するため、選択回路は第１のクロックと第２のクロッ
クの間に微少な位相差があっても影響を受けることなく
動作する。
処理手段によって、第１のクロック及び第２のクロック
がそれぞれ２分の１の周期のクロックに変換され、位相
が遅れた方のクロックの立ち上り及び立ち下がりから位
相が９０度遅延したところでフリップフロップ回路が動
作するため、選択回路は第１のクロックと第２のクロッ
クの間に微少な位相差があっても影響を受けることなく
動作する。
【００２３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２４】図１は本発明のクロック切替回路の構成を
示すブロック図であり、図２は図１に示したクロック切
替回路の動作の様子を示すタイムチャートである。
示すブロック図であり、図２は図１に示したクロック切
替回路の動作の様子を示すタイムチャートである。
【００２５】なお、以下の（ ）内の符号は図２のタイ
ムチャートで示した各信号を表している。
ムチャートで示した各信号を表している。
【００２６】図１において、１は第１のクロック（Ａ）
の位相を９０°遅延させる第１の遅延回路、２は第１の
クロック（Ａ）と第１の遅延回路１の出力信号（Ｃ）と
の排他的論理和をとる第１の排他的論理和回路、３は第
２のクロック（Ｂ）の位相を９０°遅延させる第２の遅
延回路、４は第２のクロック（Ｂ）と第２の遅延回路３
の出力信号（Ｄ）との排他的論理和をとる第２の排他的
論理和回路、５は第１の排他的論理和回路２の出力
（Ｅ）と第２の排他的論理和回路４の出力（Ｆ）との論
理和をとる論理和回路、６は論理和回路５の出力（Ｇ）
を否定出力する否定回路、７は第１のクロック（Ａ）と
第１の排他的論理和回路２の出力（Ｅ）と否定回路６の
出力（Ｋ）を入力して第１のクロック（Ａ）の障害を監
視するクロック監視回路、８はクロック監視回路７の出
力（Ｍ）を否定回路６の出力（Ｋ）でサンプリングし、
結果を保持するフリップフロップ回路、９は第１のクロ
ック（Ａ）と第２のクロック（Ｂ）とをフリップフロッ
プ回路８の出力（Ｎ）によって第１のクロック（Ａ）に
障害が検出されている間、第２のクロック（Ｂ）を選択
する選択回路である。
の位相を９０°遅延させる第１の遅延回路、２は第１の
クロック（Ａ）と第１の遅延回路１の出力信号（Ｃ）と
の排他的論理和をとる第１の排他的論理和回路、３は第
２のクロック（Ｂ）の位相を９０°遅延させる第２の遅
延回路、４は第２のクロック（Ｂ）と第２の遅延回路３
の出力信号（Ｄ）との排他的論理和をとる第２の排他的
論理和回路、５は第１の排他的論理和回路２の出力
（Ｅ）と第２の排他的論理和回路４の出力（Ｆ）との論
理和をとる論理和回路、６は論理和回路５の出力（Ｇ）
を否定出力する否定回路、７は第１のクロック（Ａ）と
第１の排他的論理和回路２の出力（Ｅ）と否定回路６の
出力（Ｋ）を入力して第１のクロック（Ａ）の障害を監
視するクロック監視回路、８はクロック監視回路７の出
力（Ｍ）を否定回路６の出力（Ｋ）でサンプリングし、
結果を保持するフリップフロップ回路、９は第１のクロ
ック（Ａ）と第２のクロック（Ｂ）とをフリップフロッ
プ回路８の出力（Ｎ）によって第１のクロック（Ａ）に
障害が検出されている間、第２のクロック（Ｂ）を選択
する選択回路である。
【００２７】このような構成において、次に図１に示し
たクロック切替回路の動作について図２を参照して説明
する。
たクロック切替回路の動作について図２を参照して説明
する。
【００２８】なお、図２のタイムチャートは、第２のク
ロック（Ｂ）よりも第１のクロック（Ａ）の位相が進ん
だ状態から、第１のクロック（Ａ）が切断されてハイレ
ベルに固定されるときの様子を示している。
ロック（Ｂ）よりも第１のクロック（Ａ）の位相が進ん
だ状態から、第１のクロック（Ａ）が切断されてハイレ
ベルに固定されるときの様子を示している。
【００２９】図２において、第１のクロック（Ａ）と第
１の遅延回路１の出力信号（Ｃ）との排他的論理和をと
った第１の排他的論理和回路２の出力信号（Ｅ）は、第
１のクロック（Ａ）の２分の１の周期の信号となる。同
様に、第２のクロック（Ｂ）と第２の遅延回路３の出力
信号（Ｄ）との排他的論理和をとった第２の排他的論理
和回路４の出力信号（Ｆ）は第２のクロック（Ｂ）の２
分の１の周期の信号となる。
１の遅延回路１の出力信号（Ｃ）との排他的論理和をと
った第１の排他的論理和回路２の出力信号（Ｅ）は、第
１のクロック（Ａ）の２分の１の周期の信号となる。同
様に、第２のクロック（Ｂ）と第２の遅延回路３の出力
信号（Ｄ）との排他的論理和をとった第２の排他的論理
和回路４の出力信号（Ｆ）は第２のクロック（Ｂ）の２
分の１の周期の信号となる。
【００３０】これら信号（Ｅ）と信号（Ｆ）との論理和
をとった信号（Ｇ）を否定出力した否定回路６の出力信
号（Ｋ）の立ち上がりは、位相が遅れた方のクロック、
すなわち第２のクロック（Ｂ）の、立ち上り及び立ち下
がりから位相を９０°遅延させたところに一致する。
をとった信号（Ｇ）を否定出力した否定回路６の出力信
号（Ｋ）の立ち上がりは、位相が遅れた方のクロック、
すなわち第２のクロック（Ｂ）の、立ち上り及び立ち下
がりから位相を９０°遅延させたところに一致する。
【００３１】また、フリップフロップ回路８は第１のク
ロック（Ａ）の障害の監視結果を示すクロック監視信号
（Ｍ）を信号（Ｋ）のタイミングでサンプリングしてい
るため、クロック選択信号（Ｎ）の立上りは第２のクロ
ック（Ｂ）の立ち上り及び立ち下がりから位相が９０°
遅延したところに一致する。
ロック（Ａ）の障害の監視結果を示すクロック監視信号
（Ｍ）を信号（Ｋ）のタイミングでサンプリングしてい
るため、クロック選択信号（Ｎ）の立上りは第２のクロ
ック（Ｂ）の立ち上り及び立ち下がりから位相が９０°
遅延したところに一致する。
【００３２】なお、クロック監視回路７の障害監視動作
については後述する。
については後述する。
【００３３】ここで、図２に示すように信号（Ｅ）及び
信号（Ｆ）の論理和を論理和回路５でとっているため
に、第１のクロック（Ａ）が切断されても、信号（Ｋ）
がハイレベルまたはローレベルに固定されることがない
ため、クロックの切り替え処理が確実に行われる。
信号（Ｆ）の論理和を論理和回路５でとっているため
に、第１のクロック（Ａ）が切断されても、信号（Ｋ）
がハイレベルまたはローレベルに固定されることがない
ため、クロックの切り替え処理が確実に行われる。
【００３４】また、第２のクロック（Ｂ）の立ち上り及
び立ち下がりから、位相を９０°遅延させたところにク
ロックを切り替えるためのクロック選択信号（Ｎ）を同
期させるため、クロック間の微少な位相差による影響
（クロック割れ等）を受けることがない。
び立ち下がりから、位相を９０°遅延させたところにク
ロックを切り替えるためのクロック選択信号（Ｎ）を同
期させるため、クロック間の微少な位相差による影響
（クロック割れ等）を受けることがない。
【００３５】次に、図３及び図４を参照してクロック監
視回路７について説明する。
視回路７について説明する。
【００３６】図３は図１に示したクロック監視回路の構
成を示すブロック図である。また、図４は図３に示した
クロック監視回路の動作の様子を示すタイムチャートで
ある。
成を示すブロック図である。また、図４は図３に示した
クロック監視回路の動作の様子を示すタイムチャートで
ある。
【００３７】図３において、７１は第１のクロック
（Ａ）の位相を１８０°遅延させる１８０°遅延回路、
７２は第１のクロック（Ａ）と１８０°遅延回路７１の
出力（Ｗ）との排他的論理和をとるＥＸＯＲ回路であ
る。
（Ａ）の位相を１８０°遅延させる１８０°遅延回路、
７２は第１のクロック（Ａ）と１８０°遅延回路７１の
出力（Ｗ）との排他的論理和をとるＥＸＯＲ回路であ
る。
【００３８】また、７４は否定回路６の出力信号（Ｋ）
を入力し、所定時間後に信号（Ｓ）を出力するカウンタ
回路、７５は第１の排他的論理和回路２の出力信号
（Ｅ）をダウンカウント用クロックとし、否定回路６の
出力信号（Ｋ）をアップカウント用クロックとするＵＰ
／ＤＯＷＮカウンタ回路、７６はＵＰ／ＤＯＷＮカウン
タ回路７５で行った所定のカウント数を知らせるダウン
用カウンタの出力ＢＯ及びアップ用カウンタの出力ＣＡ
の論理和をとるＯＲ回路、７７はカウンタ回路７４の出
力信号（Ｓ）を所定の時間だけ遅延する遅延回路、７８
はＯＲ回路７６の出力信号（Ｒ）でセットされ、遅延回
路７７の出力信号（Ｔ）でリセットされる第１のＦ／Ｆ
（フリップフロップ）回路、７９は第１のＦ／Ｆ回路７
８の出力信号（Ｕ）をカウンタ回路７４の出力信号
（Ｓ）でサンプリングして出力する第２のＦ／Ｆ（フリ
ップフロップ）回路、７３はＥＸＯＲ回路７２の出力信
号（Ｘ）と第２のＦ／Ｆ回路７９の出力信号（Ｖ）の論
理積をとりクロック監視信号（Ｍ）を出力するＡＮＤ回
路である。なお、図３中の’ｍ’はＵＰ／ＤＯＷＮカウ
ンタ回路７５のカウント数を設定するものであり、所定
の値に設定される。
を入力し、所定時間後に信号（Ｓ）を出力するカウンタ
回路、７５は第１の排他的論理和回路２の出力信号
（Ｅ）をダウンカウント用クロックとし、否定回路６の
出力信号（Ｋ）をアップカウント用クロックとするＵＰ
／ＤＯＷＮカウンタ回路、７６はＵＰ／ＤＯＷＮカウン
タ回路７５で行った所定のカウント数を知らせるダウン
用カウンタの出力ＢＯ及びアップ用カウンタの出力ＣＡ
の論理和をとるＯＲ回路、７７はカウンタ回路７４の出
力信号（Ｓ）を所定の時間だけ遅延する遅延回路、７８
はＯＲ回路７６の出力信号（Ｒ）でセットされ、遅延回
路７７の出力信号（Ｔ）でリセットされる第１のＦ／Ｆ
（フリップフロップ）回路、７９は第１のＦ／Ｆ回路７
８の出力信号（Ｕ）をカウンタ回路７４の出力信号
（Ｓ）でサンプリングして出力する第２のＦ／Ｆ（フリ
ップフロップ）回路、７３はＥＸＯＲ回路７２の出力信
号（Ｘ）と第２のＦ／Ｆ回路７９の出力信号（Ｖ）の論
理積をとりクロック監視信号（Ｍ）を出力するＡＮＤ回
路である。なお、図３中の’ｍ’はＵＰ／ＤＯＷＮカウ
ンタ回路７５のカウント数を設定するものであり、所定
の値に設定される。
【００３９】このような構成において、次に、図４を参
照してクロック監視回路７の動作について説明する。
照してクロック監視回路７の動作について説明する。
【００４０】なお、図４（ａ）は、第１のクロック
（Ａ）の位相が第２のクロック（Ｂ）の位相よりも進ん
でいる状態から、第１のクロック（Ａ）が切断されロー
レベルに固定される場合を示している。また、図４
（ｂ）は、第１のクロック（Ａ）が切断状態から復旧
し、その位相が第２のクロック（Ｂ）よりも遅れて立ち
上がった場合を示している。
（Ａ）の位相が第２のクロック（Ｂ）の位相よりも進ん
でいる状態から、第１のクロック（Ａ）が切断されロー
レベルに固定される場合を示している。また、図４
（ｂ）は、第１のクロック（Ａ）が切断状態から復旧
し、その位相が第２のクロック（Ｂ）よりも遅れて立ち
上がった場合を示している。
【００４１】まず、第１のクロック（Ａ）が正常の時
は、アップカウント用クロック（信号（Ｋ））及びダウ
ンカウント用クロック（信号（Ｅ））がそれぞれ入力さ
れるためＵＰ／ＤＯＷＮカウンタ回路７５が動作せず、
ＯＲ回路７６の出力信号（Ｒ）はローレベル”Ｌ”に固
定され、第２のＦ／Ｆ回路７９の出力（Ｖ）はハイレベ
ル”Ｈ”に固定される。
は、アップカウント用クロック（信号（Ｋ））及びダウ
ンカウント用クロック（信号（Ｅ））がそれぞれ入力さ
れるためＵＰ／ＤＯＷＮカウンタ回路７５が動作せず、
ＯＲ回路７６の出力信号（Ｒ）はローレベル”Ｌ”に固
定され、第２のＦ／Ｆ回路７９の出力（Ｖ）はハイレベ
ル”Ｈ”に固定される。
【００４２】ここで、第１のクロック（Ａ）が切断され
ると、ＥＸＯＲ回路７２の出力（Ｘ）がローレベル”
Ｌ”になり、クロック監視信号Ｍがローレベル”Ｌ”と
なって１クロック以内にクロックの切替処理が行われる
（図４（ａ）参照）。
ると、ＥＸＯＲ回路７２の出力（Ｘ）がローレベル”
Ｌ”になり、クロック監視信号Ｍがローレベル”Ｌ”と
なって１クロック以内にクロックの切替処理が行われる
（図４（ａ）参照）。
【００４３】この時、第１の排他的論理和回路２の出力
信号（Ｅ）はローレベル”Ｌ”に固定され、ＵＰ／ＤＯ
ＷＮカウンタ回路７５がカウントアップを始めて、所定
時間後にアップカウントの所定のカウント数を知らせる
信号ＣＡが出力される。そして、ＯＲ回路７６の出力
（Ｒ）がハイレベル”Ｈ”になり、第１のＦ／Ｆ回路７
８の出力（Ｕ）がハイレベル”Ｈ”となる。第２のＦ／
Ｆ回路１５は、この信号（Ｕ）をカウンタ回路７４の出
力信号（Ｓ）のタイミングでサンプリングし、反転出力
（Ｖ）はローレベル”Ｌ”となる。
信号（Ｅ）はローレベル”Ｌ”に固定され、ＵＰ／ＤＯ
ＷＮカウンタ回路７５がカウントアップを始めて、所定
時間後にアップカウントの所定のカウント数を知らせる
信号ＣＡが出力される。そして、ＯＲ回路７６の出力
（Ｒ）がハイレベル”Ｈ”になり、第１のＦ／Ｆ回路７
８の出力（Ｕ）がハイレベル”Ｈ”となる。第２のＦ／
Ｆ回路１５は、この信号（Ｕ）をカウンタ回路７４の出
力信号（Ｓ）のタイミングでサンプリングし、反転出力
（Ｖ）はローレベル”Ｌ”となる。
【００４４】一方、第１のクロック（Ａ）が切断状態か
ら復旧した場合、１クロック以内に信号（Ｘ）がハイレ
ベル”Ｈ”となる。
ら復旧した場合、１クロック以内に信号（Ｘ）がハイレ
ベル”Ｈ”となる。
【００４５】このとき、遅延回路７７の出力信号（Ｔ）
によって第１のＦ／Ｆ回路７８のリセットが行われる。
しかしながら、出力信号（Ｓ）のタイミングによって第
２のＦ／Ｆ回路７９でサンプリングが行われるまで第２
のＦ／Ｆ回路７９の出力（Ｖ）はローレベル”Ｌ”に固
定され、クロック監視信号（Ｍ）もローレベル”Ｌ”で
保持される（図４（ｂ）参照）。
によって第１のＦ／Ｆ回路７８のリセットが行われる。
しかしながら、出力信号（Ｓ）のタイミングによって第
２のＦ／Ｆ回路７９でサンプリングが行われるまで第２
のＦ／Ｆ回路７９の出力（Ｖ）はローレベル”Ｌ”に固
定され、クロック監視信号（Ｍ）もローレベル”Ｌ”で
保持される（図４（ｂ）参照）。
【００４６】すなわち、クロック監視信号Ｍがハイレベ
ル”Ｈ”となるためには、第１のクロック（Ａ）が復旧
してから所定時間後になるため、クロックの切替処理は
受信したクロックが安定してから行われる。
ル”Ｈ”となるためには、第１のクロック（Ａ）が復旧
してから所定時間後になるため、クロックの切替処理は
受信したクロックが安定してから行われる。
【００４７】このような構成にすることにより、第１の
クロック（Ａ）が切断された場合は１クロック以内にク
ロックの切替処理が行われようにクロック監視信号
（Ｍ）が出力され、第１のクロックが復旧した場合はク
ロックが安定してから切替処理が行われるようにクロッ
ク監視信号（Ｍ）が出力される。
クロック（Ａ）が切断された場合は１クロック以内にク
ロックの切替処理が行われようにクロック監視信号
（Ｍ）が出力され、第１のクロックが復旧した場合はク
ロックが安定してから切替処理が行われるようにクロッ
ク監視信号（Ｍ）が出力される。
【００４８】なお、図５に示すようにクロック監視回路
を構成に含めず、代りに不図示の制御手段によって第１
のクロックの切断を監視し、第２のクロックに切り替え
るためのクロック監視信号（Ｍ）をフリップフロップ回
路（Ｆ／Ｆ回路）に入力する構成にしてもよい。この場
合、クロック監視信号（Ｍ）を内部で作成するか外部か
ら入力するかが違うだけで他の構成は同様に動作する。
を構成に含めず、代りに不図示の制御手段によって第１
のクロックの切断を監視し、第２のクロックに切り替え
るためのクロック監視信号（Ｍ）をフリップフロップ回
路（Ｆ／Ｆ回路）に入力する構成にしてもよい。この場
合、クロック監視信号（Ｍ）を内部で作成するか外部か
ら入力するかが違うだけで他の構成は同様に動作する。
【００４９】
【発明の効果】本発明は以上説明したように構成されて
いるため、以下に記載する効果を奏する。
いるため、以下に記載する効果を奏する。
【００５０】論理和回路によって第１の受信処理手段の
出力信号及び第２の受信処理手段の出力信号の論理和が
とられるため、第１のクロックが切断されても、クロッ
クを選択する選択回路を動作させるためのクロック監視
回路及びフリップフロップ回路に供給される信号が途切
れることがなく、クロックの切り替え動作が確実に行わ
れる。
出力信号及び第２の受信処理手段の出力信号の論理和が
とられるため、第１のクロックが切断されても、クロッ
クを選択する選択回路を動作させるためのクロック監視
回路及びフリップフロップ回路に供給される信号が途切
れることがなく、クロックの切り替え動作が確実に行わ
れる。
【００５１】また、位相が遅れた方のクロックの立ち上
り及び立ち下がりから位相が９０度遅延したところで、
クロックを選択する選択回路を動作させるためのクロッ
ク監視回路及びフリップフロップ回路が動作するため、
選択回路は第１のクロックと第２のクロックの間に微少
な位相差があっても影響を受けることなくクロックを切
り替えることができる。
り及び立ち下がりから位相が９０度遅延したところで、
クロックを選択する選択回路を動作させるためのクロッ
ク監視回路及びフリップフロップ回路が動作するため、
選択回路は第１のクロックと第２のクロックの間に微少
な位相差があっても影響を受けることなくクロックを切
り替えることができる。
【図１】本発明のクロック切替回路の構成を示すブロッ
ク図である。
ク図である。
【図２】図１に示したクロック切替回路の動作の様子を
示すタイムチャートである。
示すタイムチャートである。
【図３】図１に示したクロック監視回路の構成を示すブ
ロック図である。
ロック図である。
【図４】図３に示したクロック監視回路の動作の様子を
示すタイムチャートである。
示すタイムチャートである。
【図５】本発明のクロック切替回路の他の構成を示すブ
ロック図である。
ロック図である。
【図６】従来のクロック切替回路の構成を示すブロック
図である。
図である。
１ 第１の遅延回路 ２ 第１の排他的論理和回路 ３ 第２の遅延回路 ４ 第２の排他的論理和回路 ５ 論理和回路 ６ 否定回路 ７ クロック監視回路 ８ フリップフロップ回路 ９ 選択回路 ７１ １８０°遅延回路 ７２ ＥＸＯＲ回路 ７３ ＡＮＤ回路 ７４ カウンタ回路 ７５ ＵＰ／ＤＯＷＮカウンタ回路 ７６ ＯＲ回路 ７７ 遅延回路 ７８ 第１のＦ／Ｆ回路 ７９ 第２のＦ／Ｆ回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G04F 7/00 - 13/06 G06F 1/04 H03L 7/00 H04L 1/22,7/00
Claims (3)
- 【請求項１】 使用している第１のクロックから必要に
応じて予備である第２のクロックに切り替えて出力する
クロック切替回路において、 前記第１のクロック及び前記第１のクロックの位相を９
０度遅延させた信号の排他的論理和をとり前記第１のク
ロックを２倍の周波数にする第１の受信処理手段と、 前記第２のクロック及び前記第２のクロックの位相を９
０度遅延させた信号の排他的論理和をとり前記第２のク
ロックを２倍の周波数にする第２の受信処理手段と、 前記第１の受信処理手段の出力信号及び前記第２の受信
処理手段の出力信号の論理和をとる論理和回路と、 前記論理和回路の出力信号の否定信号を出力する否定回
路と、 前記第１のクロック、前記第１の受信処理手段の出力信
号、および前記否定回路の出力信号が入力され、前記第
１のクロックが切断されているか否かを示すクロック監
視信号を出力するクロック監視回路と、 前記クロック監視信号を前記否定回路の出力信号でサン
プリングして保持するフリップフロップ回路と、 前記第１のクロックおよび前記第２のクロックが入力さ
れ、前記フリップフロップ回路の出力信号にしたがっ
て、前記第１のクロックが切断されていないときには前
記第１のクロックを選択して出力し、前記第１のクロッ
クが切断されている間は前記第２のクロックを選択して
出力する選択回路と、を有することを特徴とするクロッ
ク切替回路。 - 【請求項２】 請求項１に記載のクロック切替回路にお
いて、 前記クロック監視回路は、 前記第１のクロック及び前記第１のクロックの位相を１
８０度遅延させた信号の排他的論理和をとる第３の受信
処理手段と、 前記第１の受信処理手段の出力信号及び前記否定回路の
出力信号がそれぞれ入力され、所定の時間、前記第１の
受信処理手段の出力パルスがあるか否かを検出する監視
手段と、 前記第３の受信処理手段の出力信号および前記監視手段
の出力信号の論理積をとり、前記第１のクロックが切断
されているか否かのクロック監視信号を出力する論理積
回路と、を有することを特徴とするクロック切替回路。 - 【請求項３】 使用している第１のクロックから必要に
応じて予備である第２のクロックに切り替えて出力する
クロック切替回路において、 前記第１のクロック及び前記第１のクロックの位相を９
０度遅延させた信号の排他的論理和をとり前記第１のク
ロックを２倍の周波数にする第１の受信処理手段と、 前記第２のクロック及び前記第２のクロックの位相を９
０度遅延させた信号の排他的論理和をとり前記第２のク
ロックを２倍の周波数にする第２の受信処理手段と、 前記第１の受信処理手段の出力信号及び前記第２の受信
処理手段の出力信号の論理和をとる論理和回路と、 前記論理和回路の出力信号の否定信号を出力する否定回
路と、 前記第１のクロックの切断を検出し、前記第１のクロッ
クから前記第２のクロックに切り替えるためのクロック
監視信号を出力する制御手段と、 前記のクロック監視信号を前記否定回路の出力信号でサ
ンプリングし、結果を保持するフリップフロップ回路
と、 前記第１のクロックおよび前記第２のクロックが入力さ
れ、前記フリップフロップ回路の出力信号にしたがっ
て、前記第１のクロックが切断されていないときには前
記第１のクロックを選択して出力し、前記第１のクロッ
クが切断されている間は前記第２のクロックを選択して
出力する選択回路と、を有することを特徴とするクロッ
ク切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066391A JP2874632B2 (ja) | 1996-03-22 | 1996-03-22 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066391A JP2874632B2 (ja) | 1996-03-22 | 1996-03-22 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09257963A JPH09257963A (ja) | 1997-10-03 |
| JP2874632B2 true JP2874632B2 (ja) | 1999-03-24 |
Family
ID=13314483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8066391A Expired - Fee Related JP2874632B2 (ja) | 1996-03-22 | 1996-03-22 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874632B2 (ja) |
-
1996
- 1996-03-22 JP JP8066391A patent/JP2874632B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09257963A (ja) | 1997-10-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |