JP3224978B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3224978B2 JP3224978B2 JP28038995A JP28038995A JP3224978B2 JP 3224978 B2 JP3224978 B2 JP 3224978B2 JP 28038995 A JP28038995 A JP 28038995A JP 28038995 A JP28038995 A JP 28038995A JP 3224978 B2 JP3224978 B2 JP 3224978B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- module
- semiconductor device
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
下、チップという)の実装状態における冷却構造の半導
体装置に関する。近年、チップの高集積化が進むなか
で、チップの高密度実装の要請が高まっている。そのた
め、チップによる発熱が動作に影響を及ぼすようになっ
てきており、簡易かつ高効率で冷却可能な構造とする必
要がある。
するものとして、例えば特開昭55−146953号公
報に記載されている実装装置が知られている。これは、
CPU(中央演算処理装置)のような集積回路装置を平
面的に複数個実装された部品取り付け伝熱ウエハを複数
枚積層して積層体を形成し、この積層体を所定数基板上
に配置したものであって、基板上の積層体の傍に冷却流
体導管を延在させて集積回路装置で発生した熱を運び去
る構造のものである。
実装したウエハを複数枚積層しているものであるが、該
集積回路装置は平面的に実装されており、より一層の高
密度化を図る観点から集積回路装置を3次元で実装する
ことが考えられている。ここで、図15に、従来のチッ
プの縦型実装の説明図を示す。図15(A)は側部断面
図であり、図15(B)は、図15(A)の部分拡大図
である。図15(A),(B)に示す半導体装置11
は、チップ12の何れか一辺の入出力パッド(図に現わ
れず)上にバンプ13が形成され、バンプ13にTAB
(Tape Automated Bonding) リード14が接続される。
これがTABリード14を揃えて複数個用意され、樹脂
15により封止されてチップモジュール16が形成され
る。このチップモジュール16の一つの面からは上記T
ABリード14のアウタリードが延出された状態であ
り、この状態でテストが行われ、テスト後にTABリー
ド14のアウタリードをシリコン基板17の薄膜配線1
8上にハンダ19によりハンダ接合して実装したもので
ある。
置されて実装されることにより、平面的に実装する場合
に比べて実装面積に対するチップ個数が増大して実装密
度が向上されるものである。このような縦型の実装構造
は、特にメモリチップのようなリードピン数の比較的少
ない集積回路素子を実装する場合に適している。
増大の要請からメモリチップにおいても実装密度が向上
し、チップからの発熱量が増大する傾向にある。ところ
が、図15に示すような半導体装置11ではチップ12
から外部に熱が伝わる経路が設けられていないことか
ら、発熱量の増大に伴なってファン等により外部から強
制冷却を行ってもチップ12から熱が放出されずにチッ
プ温度が上昇して動作が損なわれ、信頼性が低下すると
いう問題がある。
もので、素子の温度上昇を高効率かつ簡易に冷却可能な
構造として動作の安定性、信頼性向上を図る半導体装置
を提供することを目的とする。
に、請求項1では、所定数の集積回路素子を有するモジ
ュールを、主基板上に実装させた半導体装置において、
前記モジュールは、高熱伝導性の金属上に配線パターン
が形成された熱伝導性基板上に、該集積回路素子が電気
的接続層を介して実装されたチップ組立体を、所定数積
層したものであって、該主基板と該モジュールとは、該
集積回路が立設した状態で、所定数の接合部により電気
的に接続されて、半導体装置が構成される。
集積回路素子より大に形成して冷却用フィンを形成させ
てなる。請求項3では、前記熱伝導性基板において、前
記冷却用フィンを形成する部分の板厚と、前記集積回路
素子が実装される領域部分の板厚とが異って形成されて
なる。
プ組立体ごとに、前記主基板に電気的接続する前記接合
部を形成するための端子が所定数形成されてなる。
路素子が熱伝導性基板上に実装されたチップ組立体を所
定数積層してモジュールを形成し、該モジュールを主基
板に接合部を介して実装する構造とする。これにより、
集積回路素子が高集積化して多数実装されても発生した
熱を基板、接合部を介して主基板に伝達する放熱経路が
形成され、素子の温度上昇を高効率かつ簡易に防止する
ことが可能となって動作の安定性、信頼性の向上を図る
ことが可能となる。
備える基板及び放熱基板を集積回路素子より大に形成し
て冷却用フィンを形成させ、適宜冷却用フィン部分とな
る部分の板厚を異ならせて形成する。これにより、冷却
用フィンとなる部分で放熱を行わせ、また板厚を異なら
せることでフィン部分のピッチ設定を放熱効率の最適な
ピッチで行わせることが可能となり、より放熱効果を向
上させることが可能となる。
組立体ごとに接合部を形成するための端子が所定数形成
され、該端子に、モジュールが実装される主基板に対応
する接合部を選択的に形成する。これにより、高効率か
つ簡易な冷却可能な構造で、集積回路素子の端子の接
続、非接続を容易に設定することが可能となる。
成図を示す。図1(A)は半導体装置21Aの側断面
図、図1(B)は図1のモジュールの部分断面図であ
る。図1(A)に示す半導体装置21A は、集積回路素
子であるメモリ用素子等のチップ22が、電気的接続層
を構成するバンプ(金、ハンダ等の金属バンプ、又は銀
ペースト等の導電性部材による立体電極)23が対応す
る個数で形成され、これが配線パターン24aが形成さ
れた基板24上に実装される(後述する)。このバンプ
23の近傍にポッティング等により封止材(モールド樹
脂等)23aにより封止させて、一つのチップ組立体2
51 が形成される。
例で4つのチップ組立体251 〜254 とする)接着層
26を介在させて積層されてモジュール27A が形成さ
れる。ここで、上記基板24は、高熱伝導性の部材、例
えばAlN(窒化アルミニウム)やSiC(炭化ケイ
素)等の高熱伝導セラミック、又は銅若しくはアルミニ
ウム等の金属で形成される。そして、上記高熱伝導性部
材上に、例えば薄膜形成プロセスで配線パターン24a
が形成されたものである。また、接着層26は、高熱伝
導性の部材であって、例えばハンダやエポキシ樹脂の接
着剤が使用される。
2が立設された状態で該モジュール27A を実装する際
に下端となる面であって、基板24の配線パターンの端
面が表出するように研磨され、保護層28が図1(B)
に示すように形成される。そして、保護層28の上記表
出した総ての配線パターンの端面に対応する部分にビア
28aを形成して該ビア28a内に導電部材(タングス
テン等)29を充填し、この上に端子30が形成された
ものである。この端子30のピッチは、X方向ではチッ
プ22の厚みと基板24の厚みの和となり、Y方向で
は、基板24上の配線パターン24aにより決定され
る。
記バンプ23と同材質)31が形成され、このバンプ3
1を主基板(マザーボード)32の配線パターン上に接
続されて実装される。すなわち、主基板32に所定数の
モジュール27A をバンプ31を介して実装されること
により、チップ22が立設状態で実装された半導体装置
21A が形成されるものである。
合状態の部分拡大図を示す。チップ22には、該チップ
22に形成された電極パッド(図示せず)上にバンプ2
3が形成され、バンプ23上に銀ペースト等の導電性部
材23b が塗布される。そして、基板24に形成された
配線パターン24a上に形成されたランド24b に、該
導電性部材23b が塗布されたバンプ23を位置決め
し、チップ22と基板24間に熱硬化性の封止材23a
を塗布してキュアすることにより硬化、接着させて接合
して電気接続層とするものである。
す。図3において、まずチップ22側では該チップ22
上に金又はハンダによるバンプ23を形成し、(ステッ
プ(S)1)、バンプ23上に銀ペーストをコーティン
グする(S2)。一方、同時的進行で基板24側では該
基板24の配線パターン24a 上に封止材23a が塗布
される(S3)。そして、チップ22を基板24上に位
置させてキュアすることにより実装してチップ組立体2
51 〜254 を形成する(S4)。
着層26により積層し(S5)、下端面を研磨して配線
パターン24aの端面を表出させる(S6)。その後、
図1(B)に説明したように保護層28、ビア28aの
形成、導電部材を充填して端子30を形成してモジュー
ル27A とする(S7)。この端子30上にバンプ31
を形成し(S8)、このモジュール27A を主基板32
に所定数実装するものである(S9)。なお、モジュー
ル27A にバンプ31を形成する前に、実装されたチッ
プ22の電気的試験を行ってもよい。
A は、図1(A)に示すように、チップ22による発熱
がバンプ23を介して、基板24に伝わりまた隣接のチ
ップ組立体における当該チップ22と接着層26で接着
される基板24に伝わり、接合部としてのバンプ31を
介して主基板32に伝わって放熱される。
が立設状態で垂直に実装される構造のものであっても、
基板24の熱伝導性により該チップ22の熱を主基板3
2側に並列的に高効率かつ簡易に発散させることがで
き、動作の安定性、信頼性の向上が図られるものであ
る。
バンプ23、基板24、バンプ31を介して主基板32
に伝えるものであることから、該バンプ23及びバンプ
31の個数が少ない場合には放熱の効率が低下する。そ
こで、チップ22と基板24との間、基板24と主基板
32との間に電気的接続とは無関係の放熱用のバンプを
所定数形成することにより、各間の熱抵抗値を低下させ
ることができ、高効率で放熱することができることか
ら、動作の安定性、信頼性の向上が図られるものであ
る。
の構成図を示す。図4(A)に示す半導体装置21
B は、図1に示すモジュール27A の端部に位置される
チップ組立体251 における表出しているチップ22に
上記接着層26を介して放熱基板33が取り付けられて
モジュール27B が構成されたもので、このモジュール
27B が主基板32に実装される際に放熱基板33に接
合部の一部としての所定数のバンプ34が形成される。
すなわち、バンプ34は、チップ22で発生して放熱基
板33に蓄えられた熱を主基板32に伝えるためのもの
で、電気的な役割は有しない。
熱をより効率的に主基板32に伝えて、放熱効果を高め
ることができるものである。図4(B)は、半導体装置
21C のうちのモジュール27C の下部分の断面図を示
したもので、接合部としてリードピン35が各チップ組
立体251 〜254ごとに所定数形成されたモジュール
27C が該リードピン35により主基板32に実装され
るものである。この主基板32へのモジュール27C の
実装形態は、リード挿入方式や突き当て(ピングリッド
アレイ(PGA)方式)の何れであっても、モジュール
27C の熱を示す主基板32にリードピン35で伝える
ものである。
に配線パターン24a上に取り付けるものであり、熱伝
導の効率を高めるために、例えばグランドパターン上に
複数取り付けてもよい。また、リードピン35は、モジ
ュール27C を形成した時点で主基板32に実装する前
に各チップ22の電気的試験を行うことができ、適宜バ
ーンインと組み合わせて試験を行ってもよく、特にチッ
プ22の歩留りの比較的悪い場合に、主基板22への実
装前に行うことで交換等を容易に行うことができるもの
である。
は、モジュール27D における各チップ組立体251 〜
254 において、チップ22を基板24の配線パターン
24 a 上に実装する場合に、TABリード36を使用し
たもので、基板24に対してチップ22がフェースダウ
ンで実装された状態である。このとき、該チップ22と
基板24とは離隔されており、かつTABリード36で
は熱伝導が望めないことから、該チップ22と基板24
間にシリコンコンパウンドやシリコンシート等のような
熱伝導部材37が介在される。そして、チップ22を封
止材(上記封止材23aと同様)38により封止され
る。
層26を介して積層され、また適宜図4(A)に示すよ
うな放熱基板が設けられたモジュール27D が形成され
る。そして、接合部としてバンプ33が形成され、主基
板32に実装されるものである。
に、熱伝導部材37を介して及び接着層26で接着され
たチップ22の熱が伝えられ、バンプ33を介して主基
板32に伝熱して放熱するものである。なお、放熱効率
を高めるためにバンプ33の数を放熱用として増加させ
てもよい。
図を示す。図5に示す半導体装置21E は、モジュール
27E を構成する各チップ組立体251 〜254 の基板
24 E を、実装されるチップ22より大に形成し、接合
部であるバンプ33が形成する面と反対側に突出させる
ように配置したもので、他の構成は図1と同様である。
部分のみ配線パターン(図示せず)が形成されていれば
よく、モジュール27E における各基板24E の突出部
分が冷却用フィン形状となる。このフィン形状は、チッ
プ22の厚さや当該基板24 E の厚さでピッチが決定さ
れる微細な平板フィンとなる。例えばチップ22の厚さ
が0.4〜0.6mm、基板24E の厚さが2.6mm
とすると、フィン形状のピッチは3.0〜3.6mmと
なる。
形状を形成させることにより、各チップ22で発生され
る熱量の大部分を当該フィン形状部分より空間に放熱す
ることができ、他の熱量がバンプ33を介して主基板3
2に放熱される。なお、このような半導体装置21E を
ファン等により強制冷却することで、より冷却効率を高
めることができるものである。
成図を示す。図6に示す半導体装置21F は、モジュー
ル27F において、図5に示す基板24E のフィン形状
部分を肉薄とした肉薄部24f を形成した板厚の異なっ
た基板24F を使用したもので、他の構成は図5と同様
である。例えば、基板24F の肉薄部の厚さを約1.6
mm、肉厚部分の厚さを約2.6mm、チップ22の厚
さを0.4〜0.6mmとすると、フィン形状部分のピ
ッチは約3.0〜3.6mmとなる。なお、図6では寸
法関係を無視して示してある。
ピッチをモジュール27F の周囲の環境(空気流の風速
や温度、ファン等による空気供給形態など)に応じて、
冷却性能の観点から最適に設定することができ、冷却性
能を向上させることができる。
図を示す。また、図8に、図7の強制冷却による冷却効
率のグラフを示す。図7は、モジュール27F の一例を
示したもので、例えばアルミニウムで形成された基板2
4F のフィン形状部分が肉薄部24f のピッチ3.2m
m(肉薄部24f の厚さ1.6mm)で全体の厚さ方向
の寸法を36.8mmとし、肉薄部24f の長さ37m
m、高さ20mmとしたものである。なお、このモジュ
ール27F は12個のチップ22と12個の基板24F
とで形成した場合を示している。
実装した場合の半導体装置21F )を使用した場合、図
8に示すように、風速〔m/s〕に対する熱抵抗〔℃/
W〕の特性が得られ、例えば風速3m/sのときに1℃
/wであることから、20℃以上の温度上昇を許容すれ
ば20W以上の冷却効果を得ることができるものであ
る。
構成図を示す。図9に示す半導体装置21G は、モジュ
ール27G において、図5に示す基板(例えば厚さ約
2.6mm)24F を薄く形成した基板(例えば厚さ約
1.6mm)24G を使用し、接着層26で取り付けら
れるチップ22との間に所定厚さ(例えば約1.0m
m)のスペーサ39を接着材等により介在させたもの
で、他の構成は図5と同様である。このスペーサ39
は、例えば基板24G と同材質の熱伝導性のものが用い
られる。
21F と同様となり、異なる厚さの基板(24G ,3
9)として容易に設け、製作を行うことができるもので
ある。次に、図10に、本発明の第4実施例の原理図を
示す。図10は半導体装置21H の配線概念図を示した
もので、上記実施例の半導体装置21A 〜21G で適用
されるものである。図10に示す半導体装置21H は、
主基板32の各配線パターン32a 上に各チップ組立体
251 〜254 が立設状態で実装されるもので、各チッ
プ組立体251 〜254 に実装されるチップ22(22
1 〜224 )を、例えばメモリ専用素子として1Mb
(メガビット)のDRAM(ダイナミック・ランダム・
アクセス・メモリ)を使用し、全体として4Mbのモジ
ュール27 H を示したものである。
るメモリチップ221 〜224 はそれぞれ同一のもので
あって、RAS(ロウ・アドレス・ストローブであり、
否定入力)はワード線(配線パターン32a )の選択、
CAS(カラム・アドレス・ストローブであり、否定入
力)はカラムデコータの選択を行う。また、VCC及びV
SSは広義の電源端子であり、特にVCCは電源電圧端子、
VSSは基準電圧端子と呼ばれる。さらに、Din,Dout
はデータの入力端子、出力端子である。そして、各メモ
リチップ221 〜224 のCAS,Din,Dout ,WE
(ライトイネーブルで否定端子となる)、アドレス端
子、VCC,VSSは共通で使用される。
示す信号を印加し、データ入力端子Dinには書き込むた
めの信号を印加し、WEには書き込み許可信号を印加し
て、ほぼ同時にメモリチップ221 につながるRAS端
子とCAS端子に信号を送ることにより、アドレス信
号,データ信号、WE、CASはメモリチップ221 の
みで有効となり、該メモリチップ221 にデータが書き
込まれる。
チップ独立に設けられる端子となるもので、各チップ2
21 〜224 のRAS端子に選択的に主基板32上の配
線パターン32a との接続、非接続の状態とすることに
よりメモリチップ221 〜224 の選択を行うことが可
能となる。図10では概念的にRAS端子の接続、非接
続を各接合部311 〜314 の白板(接続状態)、×印
(非接続状態)で示している。
を全く同じものとして接合部311〜314 と主基板3
2の配線パターン32a との選択的接続のみでモジュー
ル27H 内の任意のメモリチップ221 〜224 を選択
することができるものである。
形態の説明図を示す。図11に示す半導体装置21
H は、モジュール27H において各チップ組立体251
〜254における各メモリチップ221 〜224 に対応
する端子30のうち、共通端子及びRAS端子の選択す
る端子にバンプ31を形成し、RAS端子の他の端子に
はバンプ非形成として主基板32の配線パターン32a
上に実装したものである。
図11のバンプ非形成の端子30に絶縁部材(例えばエ
ポキシ樹脂)によるバンプ31a を形成して主基板32
の配線パターン32a 上に実装したもので、該絶縁部材
のバンプ31a を形成することにより非接続の状態を確
実にし、信頼性を向上させるものである。
部分を示したもので、モジュール27H における各チッ
プ組立体251 〜254 の接合部をリードピン35とし
た場合のもので、各チップ221 〜224 (図13では
221 のみ示す)の共通端子及びRAS端子の選択端子
ではリードピン35で主基板32の配線パターン(図に
現われず)上にハンダ等により固定実装し、RAS端子
の非接続の端子に対応するリードピン35aを治工具等
で予め短かく切断しておいて主基板32の配線パターン
と非接続状態としたものである。
の説明図を示す。図14に示す半導体装置21I は、モ
ジュール27I において、予備のチップ組立体25
5 (ひいてはメモリチップ225 )を付加して冗長構成
としたもので、他の構成は図11と同様である。
ル形成時にバンプ31を形成しない状態で、各メモリチ
ップ221 〜225 の試験を行い、該各メモリチップ2
21〜225 の良否を測定する。例えばメモリチップ2
21 〜224 のうちの一つが不良の場合、不良のメモリ
チップを予備のメモリチップ225 に換えて、対応する
チップ組立体251 〜255 に必要なバンプ31を形成
して主基板32の配線パターン32a 上に実装するもの
で、メモリチップ221 〜224 に不良が存在しなけれ
ば、図14に示すように予備のチップ組立体255 には
バンプ31を形成しないで主基板32の配線パターン3
2a 上に実装するものである。
あって当該チップ組立体が使用できないものであって
も、予備のチップ組立体255 に使用することでモジュ
ール27I を破棄せずに要求機能を回復させることがで
きるものである。
集積回路素子が熱伝導性基板上に実装されたチップ組立
体を所定数積層してモジュールを形成し、該モジュール
を主基板に接合部を介して実装する構造とすることによ
り、集積回路素子が高集積化して多数実装されても発生
した熱を基板、接合部を介して主基板に伝達する放熱経
路が形成され、素子の温度上昇を高効率かつ簡易に防止
することが可能となって動作の安定性、信頼性の向上を
図ることができる。
ルの備える基板及び放熱基板を集積回路素子より大に形
成して冷却用フィンを形成させ、適宜冷却用フィン部分
となる部分の板厚を異ならせて形成することにより、冷
却用フィンとなる部分で放熱を行わせ、また板厚を異な
らせることでフィン部分のピッチ設定を放熱効率の最適
なピッチで行わせることが可能となり、より放熱効果を
向上させることができる。
ップ組立体ごとに接合部を形成するための端子が所定数
形成され、該端子に、モジュールが実装される主基板に
対応する接合部を選択的に形成することにより、高効率
かつ簡易な冷却可能な構造で、集積回路素子の端子の接
続、非接続を容易に設定することができる。
である。
る。
Claims (4)
- 【請求項1】 所定数の集積回路素子を有するモジュー
ルを、主基板上に実装させた半導体装置において、 前記モジュールは、高熱伝導性の金属上に配線パターン
が形成された熱伝導性基板上に、該集積回路素子が電気
的接続層を介して実装されたチップ組立体を、所定数積
層したものであって、該主基板と 該モジュールとは、該集積回路が立設した状
態で、所定数の接合部により電気的に接続されることを
特徴とする半導体装置。 - 【請求項2】 前記熱伝導性基板を、前記集積回路素子
より大に形成して冷却用フィンを形成させてなることを
特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記熱伝導性基板において、前記冷却用
フィンを形成する部分の板厚と、前記集積回路素子が実
装される領域部分の板厚とが異って形成されてなること
を特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記モジュールの前記チップ組立体ごと
に、前記主基板に電気的接続する前記接合部を形成する
ための端子が所定数形成されてなることを特徴とする請
求項1〜3のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28038995A JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
US08/655,446 US5726492A (en) | 1995-10-27 | 1996-05-30 | Semiconductor module including vertically mounted semiconductor chips |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28038995A JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129817A JPH09129817A (ja) | 1997-05-16 |
JP3224978B2 true JP3224978B2 (ja) | 2001-11-05 |
Family
ID=17624348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28038995A Expired - Fee Related JP3224978B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5726492A (ja) |
JP (1) | JP3224978B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5807762A (en) * | 1996-03-12 | 1998-09-15 | Micron Technology, Inc. | Multi-chip module system and method of fabrication |
KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
US6075287A (en) * | 1997-04-03 | 2000-06-13 | International Business Machines Corporation | Integrated, multi-chip, thermally conductive packaging device and methodology |
JPH10335580A (ja) * | 1997-06-02 | 1998-12-18 | Mitsubishi Electric Corp | 半導体パッケージおよびこれを用いた半導体モジュール |
JPH10335374A (ja) * | 1997-06-04 | 1998-12-18 | Fujitsu Ltd | 半導体装置及び半導体装置モジュール |
KR19990026510A (ko) * | 1997-09-25 | 1999-04-15 | 윤종용 | 외장형 히트 싱크를 구비하는 수직실장형 반도체 패키지 모듈 |
US6028354A (en) * | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
US6342731B1 (en) * | 1997-12-31 | 2002-01-29 | Micron Technology, Inc. | Vertically mountable semiconductor device, assembly, and methods |
KR100247463B1 (ko) * | 1998-01-08 | 2000-03-15 | 윤종용 | 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법 |
DE19801312A1 (de) * | 1998-01-15 | 1999-07-22 | Siemens Ag | Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes |
US20010042910A1 (en) * | 2000-01-06 | 2001-11-22 | Eng Klan Teng | Vertical ball grid array integrated circuit package |
TW459361B (en) * | 2000-07-17 | 2001-10-11 | Siliconware Precision Industries Co Ltd | Three-dimensional multiple stacked-die packaging structure |
US6900549B2 (en) * | 2001-01-17 | 2005-05-31 | Micron Technology, Inc. | Semiconductor assembly without adhesive fillets |
US20020190367A1 (en) * | 2001-06-15 | 2002-12-19 | Mantz Frank E. | Slice interconnect structure |
US20030002267A1 (en) * | 2001-06-15 | 2003-01-02 | Mantz Frank E. | I/O interface structure |
DE10138278C1 (de) * | 2001-08-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben |
US20030038356A1 (en) * | 2001-08-24 | 2003-02-27 | Derderian James M | Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods |
US6635960B2 (en) | 2001-08-30 | 2003-10-21 | Micron Technology, Inc. | Angled edge connections for multichip structures |
US7068511B1 (en) * | 2001-12-31 | 2006-06-27 | Richard S. Norman | High-density architecture for a microelectronic complex on a planar body |
DE10251530B4 (de) * | 2002-11-04 | 2005-03-03 | Infineon Technologies Ag | Stapelanordnung eines Speichermoduls |
US6856010B2 (en) * | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
US20040207990A1 (en) * | 2003-04-21 | 2004-10-21 | Rose Andrew C. | Stair-step signal routing |
JP3845408B2 (ja) | 2003-10-06 | 2006-11-15 | エルピーダメモリ株式会社 | メモリモジュール放熱装置 |
JP4400441B2 (ja) * | 2004-12-14 | 2010-01-20 | 三菱電機株式会社 | 半導体装置 |
JP4991518B2 (ja) * | 2005-01-31 | 2012-08-01 | スパンション エルエルシー | 積層型半導体装置及び積層型半導体装置の製造方法 |
JP4871164B2 (ja) * | 2007-02-21 | 2012-02-08 | 富士通株式会社 | 半導体集積回路 |
FR2917233B1 (fr) * | 2007-06-07 | 2009-11-06 | Commissariat Energie Atomique | Integration 3d de composants verticaux dans des substrats reconstitues. |
US8522186B2 (en) * | 2011-12-16 | 2013-08-27 | Industrial Technology Research Institute | Method and apparatus of an integrated circuit |
US11612084B1 (en) * | 2020-12-18 | 2023-03-21 | Zoox, Inc. | Modular heatsink for vehicle computer cooling architecture |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5016138A (en) * | 1987-10-27 | 1991-05-14 | Woodman John K | Three dimensional integrated circuit package |
US5313096A (en) * | 1992-03-16 | 1994-05-17 | Dense-Pac Microsystems, Inc. | IC chip package having chip attached to and wire bonded within an overlying substrate |
-
1995
- 1995-10-27 JP JP28038995A patent/JP3224978B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-30 US US08/655,446 patent/US5726492A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5726492A (en) | 1998-03-10 |
JPH09129817A (ja) | 1997-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3224978B2 (ja) | 半導体装置 | |
KR100953051B1 (ko) | 적층가능한 전자 어셈블리 | |
US8729690B2 (en) | Assembly having stacked die mounted on substrate | |
US8319351B2 (en) | Planar multi semiconductor chip package | |
US7638362B2 (en) | Memory module with improved mechanical strength of chips | |
JP3239909B2 (ja) | 積層可能な三次元マルチチップ半導体デバイスとその製法 | |
US7297574B2 (en) | Multi-chip device and method for producing a multi-chip device | |
US5677569A (en) | Semiconductor multi-package stack | |
TWI249238B (en) | Semiconductor device | |
JPH0754845B2 (ja) | 段状電子装置パッケージ | |
WO2002103793A1 (fr) | Dispositif a semi-conducteurs et procede de fabrication associe | |
JPH07263625A (ja) | 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なicチップ積層体 | |
JP2003204038A (ja) | 半導体パッケージ及び半導体実装装置 | |
CN110323143A (zh) | 包括多芯片模块的电子卡 | |
JPH07170098A (ja) | 電子部品の実装構造および実装方法 | |
US20030015803A1 (en) | High-density multichip module and method for manufacturing the same | |
JPH01235264A (ja) | 半導体集積回路装置 | |
JP7236930B2 (ja) | 放熱装置 | |
JP2002141436A (ja) | 半導体装置及びその製造方法 | |
JP2001085600A (ja) | 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器 | |
JP2003273321A (ja) | 半導体モジュール | |
US7652383B2 (en) | Semiconductor package module without a solder ball and method of manufacturing the semiconductor package module | |
JPH08153826A (ja) | 半導体集積回路装置 | |
US20230100750A1 (en) | Heat dissipating element | |
JPH0610718Y2 (ja) | 集積回路素子の保持構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010814 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |