JP6514949B2 - オンチップノイズ保護回路を有する半導体チップ - Google Patents

オンチップノイズ保護回路を有する半導体チップ Download PDF

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Description

本発明はチップ上に形成された保護回路により、内部回路をノイズから保護する機能を有する半導体チップに関する。
静電気やサージなどのノイズにより半導体チップの内部回路に過大な電圧がかかると、ゲート酸化膜の絶縁破壊や、ＰＮ接合部の破壊・劣化を引き起こし、半導体チップの恒久故障や回路特性の変化などを引き起こす。こうしたノイズによる内部回路の破壊や劣化を防ぎ、信頼性の高い半導体チップを実現するためには、パッドと内部回路との間に保護回路を設け、ノイズ印加時にも内部回路に過大な電圧がかからないようにする必要がある。特許文献１に記載の技術は、入力パッドと内部回路との間に、ポリシリコン抵抗とクランプトランジスタを備える。パッドに過電圧が印加されると、クランプトランジスタがブレイクダウンまたはスナップバック動作して低抵抗状態となり、ポリシリコン抵抗とクランプトランジスタを経由してパッドからグランド端子に向かって電流が流れる。このとき、ノイズのエネルギーの大部分はポリシリコン抵抗で吸収され、内部回路に印加される電圧は一定値以下にクランプされるため、前記のような素子破壊や特性の劣化を防ぐことが出来る。
特開昭６１−３２５６３号公報
しかしながら従来技術では、パッドとポリシリコン抵抗とを接続するためにコンタクトが必要であり、このコンタクトがノイズに対して破壊されやすいという課題がある。一般的にコンタクトはタングステンなどの金属材料で構成され、一方のポリシリコン抵抗は半導体材料で構成されるため、両者の接合部分には寄生抵抗が生じる。また、昨今の微細化によってコンタクトサイズが縮小化していることもあり、コンタクトは比較的高抵抗である。その結果、ノイズのエネルギーがコンタクト部分に集中し、コンタクトが焼損する恐れがあった。
本発明は上記事情に鑑みてなされたものであり、その目的は、オンチップノイズ保護回路のノイズ耐性を向上し、より信頼性の高い半導体チップを提供することにある。
上記目的を達成する本発明の半導体チップは、パッドと保護素子に至る経路上の金属配線の抵抗値が 前記保護素子の抵抗値より高いことを特徴としている。
本発明により、パッドと保護抵抗との間にコンタクトが不要となり、より信頼性の高い半導体チップを提供できる。
第１実施例をなす半導体チップの回路構成 保護素子の抵抗値の説明図 第１実施例をなす半導体チップの断面図 第２実施例をなす半導体チップの上面図 第２実施例の変形例 第３実施例をなす半導体チップの断面図 第３実施例の変形例 第４実施例をなす半導体チップの回路構成 第４実施例をなす半導体チップの断面図 第５実施例をなす半導体チップの回路構成 第５実施例をなす半導体チップの上面図 第１実施例の変形例 第１実施例の変形例 第6実施例をなす半導体チップの回路構成 第7実施例をなす半導体チップの断面図 第7実施例の変形例 第５実施例の変形例 第８実施例をなす半導体チップの上面図 第９実施例をなす半導体チップの上面図 第９実施例の変形例 第１実施例の変形例 第１実施例の変形例
以下、本発明の実施の形態について、図面を参照して説明する。本発明の第１実施例をなす半導体チップを図１、２、３により説明する。図１は第１実施例をなす半導体チップの回路構成を示す。図２は保護素子１０２の特性の一例を示す説明図である。図３は、図１に示す半導体チップのパッド１００と金属保護抵抗１０１および保護素子１０２を含む断面図である。
本実施例における半導体チップの構成を図１により説明する。本実施例における半導体チップ１０６は、パッド１００、金属保護抵抗１０１、保護素子１０２（以下、金属保護抵抗１０１と保護素子１０２をあわせて保護回路１０７と称する）、グランド１０４、ＭＯＳトランジスタを含む内部回路１０５とを備える。パッド１００は金属材料、例えばアルミで作られる。金属保護抵抗１０１はパッド１００と同様にアルミなどの金属材料で構成される。保護素子１０２は、グランド１０４にアノードを、金属保護抵抗１０１から内部回路１０５に至る配線１０８にカソードを接続したダイオード素子であり、例えばＰ型基板上にＮ型の拡散層を形成したものである。金属保護抵抗１０１の抵抗値Ｒｍは、保護素子１０２の抵抗値Ｒｄより高くしておく。言い換えると、保護素子１０２とパッド１００とを接続する金属配線は、保護素子１０２よりも高抵抗な高抵抗部を保護素子１０２とパッド１００との電気的経路上に有する。
本実施例におけるノイズ印加時の動作について図２を用いて説明する。図２はダイオードの逆バイアス時の電流-電圧特性である。半導体チップ１０６の通常動作時は、ダイオードは内部回路の動作電圧ＶＣＣ付近の電圧で逆バイアスされており、電流はほとんど流れない。一方、ノイズがパッド１００に印加され、ダイオードの両端電圧がブレイクダウン電圧ＶＢＤ以上となると、ツェナー降伏やアバランシェ降伏などと呼ばれる物理現象により、ダイオードに電流Ｉｄが流れる。このとき、金属保護抵抗１０１とダイオードで消費されるエネルギーをそれぞれＥｍ、Ｅｄとおくと、 以下の関係が成り立つ。
Figure 0006514949
Figure 0006514949
 ここで、パッド１００に印加されるノイズ電圧をＶＮとした。また、Ｒｄはダイオードの両端電圧ＶｄをＩｄで割ったものであり、ダイオード自身の抵抗成分と拡散層へのコンタクトの抵抗成分を含むものとして定義した。また、内部回路１０５の消費電流は、ダイオードのブレイクダウン時の電流Ｉｄに比べれば非常に小さいため、ここでは無視した。数１、数２から分かるとおり、保護抵抗とダイオードで消費されるエネルギーの比はそれぞれの抵抗値の比と等しくなる。本実施例においてＲｍはＲｄより大きいため、少なくともノイズのエネルギーの半分以上を抵抗で吸収させることができ、コンタクトを含むダイオード素子の破壊を防ぐことができる。
半導体チップ１０６において、パッド１００は電源端子、信号入力端子、信号出力端子、信号入出力端子のいずれかの機能を持つ。パッド１００が電源端子の場合、金属保護抵抗１０１の抵抗値Rmは次の式を満たすように設定することが望ましい。
Figure 0006514949
 ここで、VINは半導体チップの使用時にパッドに供給される電圧、VCCMINは内部回路１０５の最低動作電圧、ICCは内部回路１０５の消費電流である。Rmを式（数３）の範囲内に設定することで、通常動作時に保護抵抗で生じる電圧ドロップにより内部回路１０５が誤動作することを防ぐことができ、より信頼性の高い半導体チップを実現できる。
図３は図１のパッド１００から保護回路１０７までの断面構造の一例を説明する図である。金属保護抵抗１０１はパッド１００と同じ金属配線層で構成され、金属保護抵抗１０１の入力端３０６はパッド１００と直接接続される。一方、金属保護抵抗１０１の出力端３０７はビア３０５や下層の金属配線層３０４、拡散層へのコンタクト３０３を経由して保護素子１０２の拡散層３０２へ接続される。かかる構成によれば、パッド１００と金属保護抵抗１０１の間に、ノイズに弱いコンタクトが不要になるため、半導体チップ１０６のノイズ耐性が向上する。本構成の別の利点は保護抵抗の対基板耐圧の向上である。酸化膜の耐圧の目安は一般的に１０ＭＶ／ｃｍ、言い換えれば１ｎｍ当たりで１Ｖといわれている。すなわち保護抵抗と基板３０１との距離が離れるほど、保護抵抗と基板との間にある層間絶縁膜の耐圧が向上する。本構成では金属保護抵抗１０１とノイズによる高い電圧が直接印加される金属保護抵抗１０１の入力端子３０６が基板３０１から離れた位置にあるため、フィールド酸化膜上に形成される特許文献１に記載のポリシリコン保護抵抗と比べると、金属保護抵抗１０１の入力端３０６の対基板耐圧が向上する。静電気試験では、規格にもよるが瞬間的に２００〜５００Ｖの電圧がパッドに印加されるため、金属保護抵抗１０１と基板３０１との間の層間絶縁膜の絶縁破壊を防ぐには、金属保護抵抗１０１と基板３０１との距離が５００ｎｍ以上離れていることが望ましい。すなわち、基板３０１上に形成される絶縁膜の積層構造の厚さを５００ｎｍ以上とし、この積層構造上に金属配線膜を形成することが望ましい。図３に記載の例では、金属配線層が２層の場合を示したが、金属配線層の数は２層に限定されない。１層の場合や、３層以上の場合でも同様の構成により効果が得られる。
また、保護素子１０２の種類はダイオードに限定されない。例えば図１２に示すように、ゲートとソースをグランドに接続したＧａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ (ｇｇＮＭＯＳ)１２０１や、図２２に示すようにゲートとソースを高電位側に接続したＰＭＯＳ２２０１でも良い。また、図１３に示すようにバリスタ素子１３０１でも良い。また、図２１のように、トランジスタ２１０１のドレイン拡散層が金属保護抵抗１０１に接続される回路の場合は、トランジスタ２１０１の拡散層と，基板またはウェルとの間に形成される寄生ダイオード２１０２を保護素子としても良い。トランジスタ２１０１は図２１に示したＮＭＯＳに限らず，ＰＭＯＳやバイポーラトランジスタでもよい。バイポーラトランジスタの場合は，寄生ダイオードはコレクタ，ベース，エミッタのいずれかと基板またはウェルとの間に形成される。
本実施例における半導体チップ１０７の効果を説明する。第１の効果は、パッド１００と金属保護抵抗１０１の間にノイズに弱いコンタクトがなく、また，保護素子１０２へのコンタクトは前段の金属保護抵抗１０１で保護されるため，ノイズに対して保護回路１０７が破壊されにくい点である。第２の効果は、従来のポリシリコン保護抵抗に比べて、保護抵抗の入力端子が基板から離れているため対基板耐圧が高く、より電圧の高いノイズに対しても保護機能を提供できる点である。
本発明の第２実施例をなす半導体チップの保護回路を図４により説明する。図４は、第２実施例をなす半導体チップの保護回路の上面図である。第１実施例と同様の構成については説明を省略する。第２実施例における保護回路は、第１実施例をなす半導体チップ１０６における金属保護抵抗１０１を渦巻状の金属配線抵抗４０６で構成したことを特徴とする。金属配線抵抗４０６はパッド４００と同じ配線層で構成し、ビア４０１と下層の配線層４０４とコンタクト４０２を介して保護素子１０２の拡散層４０３に接続される。かかる構成によれば、第１実施例に示す半導体チップ１０６と同等の効果に加え、渦巻状の金属配線が持つインダクタンス成分により、静電気のような高い周波数成分を持つノイズに対して，より高いインピーダンスを金属保護抵抗１０１に持たせることができる。具体的には、金属保護抵抗１０１のインピーダンスZmは次式で表される。
Figure 0006514949
 ここで、Rmは金属配線抵抗１０１の抵抗成分、ωはノイズの角周波数、Lｍは金属配線抵抗１０１がもつインダクタンスである。ノイズ電圧をVNとし、保護素子のオン抵抗をRdとすれば、内部回路に印加される電圧Vdは次式で求められる。
Figure 0006514949
 式（数５）から分かるように金属配線抵抗１０１のインダクタンスにより、ノイズ印加時に内部回路にかかる電圧は低下する。言いかえれば、金属保護抵抗１０１の保護性能が向上する。
渦巻形状の金属配線抵抗４０６は、コーナー部の角を取るとなおよい。より具体的には、配線の折れ曲がり角を90度より小さくする。図４では金属配線抵抗４０６のコーナー部４０７を４５度の折れ曲げ２回で構成した例を示している。また、パッド４００からの取り出し部分は，ある程度の直線区間４０５を持たせるとよい。かかる構成によれば、ノイズ印加時の電流が配線のコーナー部に集中することによる配線の損傷を抑制することができ、より信頼性の高い半導体チップを実現できる。
図５は第２実施例をなす半導体チップの保護回路の変形例である。金属保護抵抗１０１をパッド１００より下層に形成される渦巻状の金属配線抵抗５０１で構成し、パッドの下に配置したことを特徴とする。かかる構成によれば、パッド１００とコンタクト３０３との間に金属保護抵抗１０１が形成されているため、第２実施例と同等の効果に加え、保護回路の面積をより省面積にできる。
本発明の第３実施例をなす半導体チップの保護回路を図６により説明する。図６は、第３実施例をなす半導体チップの保護回路の断面図である。第一実施例と同様の構成については説明を省略する。第３実施例における保護回路１０７は、第１実施例における金属保護抵抗１０１を、パッド１００と同層の金属配線６０１と、パッド１００より下層の金属配線６０３と、金属配線６０１と金属配線６０３をつなぐビア６０２とで構成したことを特徴とする。金属配線６０３の内部回路側の端子はコンタクト６０５で保護素子１０２の拡散層６０６に接続される。かかる構成によれば、第１実施例と同等の効果に加え、第１実施例と同じ抵抗面積でより長い配線長を確保できる。すなわち保護抵抗を高抵抗化できる。言い換えれば、同じ抵抗値で比較した場合、抵抗の面積を削減できる。図６は金属配線層を２層用いて金属保護抵抗１０１を構成したが、もちろん金属配線層を３層以上用いてもよい。その場合、金属保護抵抗１０１をより省面積化できる。
図７は第３実施例をなす半導体チップの保護回路の変形例である。本変形例における保護回路は、複数の配線層とビアで金属保護抵抗１０１を構成した。すなわち、金属配線層７０５とそれより下層の金属配線層７０６をビア７０１で直列に複数接続したことを特徴とする。かかる構成によれば、第１実施例と同等の効果に加え、第１実施例と同じ抵抗面積でより長い配線長を確保できる。すなわち保護抵抗を高抵抗化できる。言い換えれば、同じ抵抗値で比較した場合、抵抗の面積を削減できる。また、ビア７０１の材料をタングステンなどの高抵抗金属とすればさらに省面積化できる。
本発明の第４実施例をなす半導体チップの保護回路を図８により説明する。本実施例における保護回路は、第１実施例をなす半導体チップ１０６における保護抵抗１０１と保護素子１０２との間にさらにポリシリコン抵抗８０１を直列に接続したことを特徴とする。図９は図８のパッドから保護回路までの断面構造の一例を説明する図である。パッド１００と同じ金属配線層で保護抵抗１０１を構成し、保護抵抗１０１をビア９０１とコンタクト９０２を介してポリシリコン抵抗８０１に接続した。一般的に、ポリシリコン抵抗の抵抗率は金属配線抵抗よりも１桁以上高いため、同じ抵抗値であれば金属配線抵抗よりポリシリコン抵抗のほうが省面積にできる。本実施例においては、ノイズに弱いポリシリコン抵抗８０１へのコンタクト９０２を金属配線抵抗１０１で保護する。また、金属配線抵抗１０１はポリシリコン抵抗８０１に印加される電圧を下げる効果もある。対基板耐圧が高い金属配線抵抗１０１でノイズ電圧を下げることで、相対的に対基板耐圧の低いポリシリコン抵抗も利用可能とした。一方で、保護抵抗の一部を抵抗率の高いポリシリコン抵抗とすることで，保護抵抗全体として見たときの面積を小さくできる。かかる構成によれば、第１実施例と同等の効果に加え、第１実施例よりも抵抗の面積を削減できる。第４実施例の変形例として、金属保護抵抗１０１の構成を、第２実施例に記載の渦巻状としたり、第３実施例に記載の複数金属膜層構造としたり、第２実施例の渦巻状と第３実施例の複数金属膜層を組み合わせた構造としても同様の効果を奏する。
本発明の第５実施例をなす半導体チップの保護回路を図１０により説明する。本実施例における保護回路１０７は、第１実施例における金属保護抵抗１０１にさらに保護容量１００５を並列に追加したことを特徴とする。図１０では説明の都合上、金属保護抵抗１０１を仮想的に３つの直列抵抗１００２、１００３、１００４に分割し、それぞれの抵抗の間に保護容量１００５と１００６を接続しているが、分割数や保護容量の接続位置はこの限りではない。金属保護抵抗１０１と保護容量１００５、１００６はＲＣローパスフィルタを構成するため、本実施例における保護回路は、実施例１をなす保護回路に比べて周波数の高いノイズに対してピーク電圧をより下げることができる。したがって、ノイズ印加時に内部回路にかかる電圧が軽減され、より信頼性の高い半導体チップを実現できる。
図１１は図１０のパッドから保護回路までの構造の一例を説明する上面図である。金属配線抵抗１０１の両側に、同じ金属配線層を用いて電極１１０１、１１０２を配置したことを特徴とする。電極１１０１と電極１１０２は、グランド電位にそれぞれ固定することで、金属配線抵抗１０１と電極１１０１との間に形成される寄生容量、及び、金属配線抵抗１０１と電極１１０２との間に形成される寄生容量をそれぞれ保護容量１００５，１００６として用いる。かかる構成によれば、特別な容量素子を用意することなくＲＣローパスフィルタを構成でき、より保護回路の面積を小さくできる。保護容量１００５、１００６の実現方法は図１０の構造に限定されない。たとえば、図１７は保護容量の別の実現方法であり、金属配線抵抗１０１の上下左右を立体的に取り囲むように配線１７０２、１７０３、１７０４ならびにそれらを接続するビア１７０５、１７０６を配置し、金属配線抵抗１０１との間に容量を構成してもよい。
本発明の第６実施例をなす半導体チップ１４０９を含むセンサ装置１４００を図１４により説明する。本実施例におけるセンサ装置１４００は、センサエレメント１４１３、半導体チップ１４０９、電源端子１４０１、出力端子１４０２、グランド端子１４０３を含む。センサエレメント１４１３は物理量に応じて電気的特性の変化する素子である。図１４では、センサエレメント１４１３をディスクリートの部品として示したが、半導体チップ１４０９に形成されていてもよい。半導体チップ１４０９は電源パッド１４１０、出力パッド１４１１、グランドパッド１４１２、金属保護抵抗１４０４および金属保護抵抗１４０５、保護素子１４０６および保護素子１４０７、内部回路１４０８からなる。半導体チップ１４０９はセンサエレメント１４１３を制御し、センサエレメント１４１３の出力信号を処理して出力パッド１４１１に出力する。金属保護抵抗１４０４および金属保護抵抗１４０５、保護素子１４０６および保護素子１４０７はこれまでの実施例に示したものである。電源端子１４０１は保護抵抗１４０４と保護素子１４０６によって、出力端子１４０２は保護抵抗１４０５と保護素子１４０７によって、センサ装置１４００の外部から端子１４０１、１４０２，１４０３に印加される静電気やサージなどのノイズから保護される。かかる構成によれば、ノイズへの耐性を半導体チップ１４０９に持たせることで、半導体チップ１４０９の外付けの保護素子を削減し、センサ装置１４００に含まれるディスクリート部品を削減し、コストを抑えつつセンサ装置１４００の信頼性を高めることができる。
本発明の第７実施例をなす半導体チップの保護回路を図１５により説明する。図１５は第７実施例をなす半導体チップの保護回路の断面構造の一例を説明する図である。本実施例における保護回路１０７は、第１実施例をなす半導体チップ１０６における金属保護抵抗１０１と基板３０１との間に、層間絶縁膜１５０２より熱抵抗が低い薄膜１５０１を配置したことを特徴とする。かかる構成によれば、ノイズ印加時に保護抵抗１０１で発生する熱をより基板に逃がしやすくなり、ノイズのエネルギーに対する金属保護抵抗１０１の耐性を高めることができる。その結果、より信頼性の高い半導体チップを実現できる。層間絶縁膜１５０２はたとえばＳｉＯ２（熱抵抗値の例０．７７℃・ｍ／Ｗ）であり、ＳｉＯ２より熱抵抗の低い素材としてはシリコン窒化膜Ｓｉ３Ｎ４（熱抵抗値の例０．０３４℃・ｍ／Ｗ）またはその混合物ＳｉＯＮ、酸化アルミニウムＡｌ２Ｏ３、窒化アルミニウムＡｌＮなどが好適である。なお、層間絶縁膜１５０２より熱抵抗の低い薄膜１５０１は、シリコン窒化膜のような絶縁膜に限らない。図１６に示すように、金属保護抵抗１０１より下層の金属配線層や、複数の金属配線層をビアでつないだ構造１６０１でも良い。一般的に金属材料の熱抵抗はシリコン窒化膜よりさらに一桁程度熱抵抗が低く、より放熱性を高めることができる。その結果、ノイズのエネルギーに対する保護抵抗の耐性を高め、より信頼性の高い半導体チップを実現できる。本実施例は、第１実施例だけでなく、先に記述したその他の実施例にも適用可能である。
本発明の第８実施例をなす半導体チップの保護回路を図１８により説明する。図１８は第８実施例をなす半導体チップ１０６上における複数のパッド１８０１、１８０２と、金属配線抵抗１８０３、１８０４と、保護素子１８０５、１８０６の配置図である。本実施例における保護回路１０７は、半導体チップ１０６上においてパッド１８０１、１８０２とそれぞれに対応する保護素子１８０５、１８０６をたすき掛け状に配置し、それぞれを金属配線抵抗１８０３、１８０４で接続することを特徴とする。かかる構成によれば、パッド１８０１、１８０２と保護素子１８０５、１８０６の間の距離を広げずに金属配線抵抗を配置できる。図１８でいえば縦方向の距離を広げることなくパッド１８０１、１８０２と保護素子保護素子１８０５、１８０６の間の距離をとることができるため、チップ面積の増大を抑えて金属配線抵抗１８０３、１８０４の抵抗値を確保できる。
本発明の第９実施例をなす半導体チップの保護回路を図１９により説明する。図１９は第９実施例をなす半導体チップ１０６上における複数のパッド１９０１、１９０２と、金属配線抵抗１９０３、１９０４と、保護素子１９０５、１９０６の配置図である。本実施例における保護回路は、半導体チップ１０６上において複数のパッド１９０１、１９０２とそれぞれに対応する保護素子１９０５、１９０６を、半導体チップ１０６の別の辺に沿って配置し、金属配線抵抗１９０４の一部を半導体チップ１０６の外周の余白領域に沿って配置したことを特徴とする。かかる構成によれば、半導体チップ１０６の外周の余白領域を活用して金属配線抵抗１９０４を配置できるため、チップ面積の増大を抑えて金属配線抵抗１９０４の抵抗値を確保できる。図２０は第９実施例の変形例であり、内部回路領域２００３を取り囲む電源リング２００４の下に、パッド２００１と保護素子２００２とをつなぐ金属抵抗配線２００５を配置したことを特徴とする。かかる構成によれば、金属配線抵抗を配置するために新たな領域を確保する必要がなくなるため、チップ面積の増大を抑えて金属配線抵抗の抵抗値を確保できる。
１００：パッド、１０１：金属保護抵抗、１０２：保護素子、１０４：グランド端子、１０５：内部回路、１０６：半導体チップ、１０７：保護回路、１０８：配線、３０１：基板、３０２：拡散層、３０３：コンタクト、３０４：金属配線層、３０５：ビア、３０６：入力端、３０７：出力端、４０１：ビア、４０２：コンタクト、４０３：拡散層、４０４：配線層、４０５：直線区間、４０６：金属配線抵抗、４０７：コーナー部、５０１：金属配線抵抗、５０２：ビア、５０３：コンタクト、５０４：拡散層、６０１：金属配線、６０２：ビア、６０３：金属配線、６０４：配線、６０５：コンタクト、６０６：拡散層、７０１：ビア、７０２：配線、７０３：コンタクト、７０４：拡散層、７０５：金属配線層、７０６：金属配線層、８０１：ポリシリコン抵抗、９０１：ビア、９０２：コンタクト、９０３：コンタクト、９０４：配線、９０５：コンタクト、９０６：拡散層、１００２：金属配線抵抗、１００３：金属配線抵抗、１００４：金属配線抵抗、１００５：保護容量、１００６：保護容量、１１０１：電極、１１０２：電極、１１０３：拡散層、１１０４：配線、１１０５：ビア、１１０６：コンタクト、１２０１：ｇｇＮＭＯＳ、１３０１：バリスタ、１４００：センサ装置、１４０１：電源端子、１４０２：出力端子、１４０３：グランド端子、１４０４：金属保護抵抗、１４０５：金属保護抵抗、１４０６：保護素子、１４０７：保護素子、１４０８：内部回路、１４０９：半導体チップ、１４１０：電源パッド、１４１１：出力パッド、１４１２：グランドパッド、１５０１：薄膜、１５０２：層間絶縁膜、１６０１：複数の金属配線層をビアでつないだ構造、１７０２：金属配線層、１７０３：金属配線層、１７０４：金属配線層、１７０５：ビア、１７０６：ビア、１８０１：パッド、１８０２：パッド、１８０３：金属配線抵抗、１８０４：金属配線抵抗、１８０５：保護素子、１８０６：保護素子、１９０１：パッド、１９０２：パッド、１９０３：金属配線抵抗、１９０４：金属配線抵抗、１９０５：保護素子、１９０６：保護素子、２００１：パッド、２００２：保護素子、２００３：内部回路領域、２００４：電源リング、２００５：金属配線抵抗、２１０１：トランジスタ、２１０２：寄生ダイオード、２２０１：ＰＭＯＳ、Ｒｍ：抵抗値、Ｉｄ：電流、Ｖｄ：電圧、Ｒｄ：抵抗値、ＶＮ：ノイズ電圧、ＶＣＣ：電源、Ｏｕｔ：出力、Ｇｎｄ：グランド、ＶＢＤ：ブレイクダウン電圧

Claims (14)

  1. パッドと、内部回路を保護する保護素子と、前記パッドと前記保護素子とを電気的に接続するための金属配線と、を有し、
    前記金属配線は、抵抗値が前記保護素子の抵抗値より高く、前記パッドと前記保護素子との間に接続される高抵抗部を有する半導体チップ
  2. 前記高抵抗部は、前記パッドと同層に形成される金属薄膜層を有する請求項１に記載の半導体チップ
  3. 前記高抵抗部は、前記パッドの下層に形成される金属薄膜層と、前記金属薄膜層と前記パッドを接続するビアと、を有する請求項１に記載の半導体チップ
  4. 前記金属薄膜層は、渦巻状に形成される請求項２または３に記載の半導体チップ。
  5. 前記金属薄膜層は、渦巻状に形成される部分の折れ曲がりの角度が４５度である請求項４に記載の半導体チップ
  6. 前記高抵抗部は、パッドと同層に形成される第一の金属薄膜層と、前記第一の金属薄膜層より下層に形成される第二の金属薄膜層と、前記第一の金属薄膜層と前記第二の金属薄膜層を接続するビアと、を有する請求項１に記載の半導体チップ
  7. 前記第一の金属薄膜層と前記第二の金属薄膜層とは、前記ビアによって直列に接続される請求項６に記載の半導体チップ
  8. フィールド酸化膜上に形成されるポリシリコン抵抗を有し、
    前記ポリシリコン抵抗は、一端側が第一のコンタクトを介して前記高抵抗部と接続され、他端側が第二のコンタクトと金属薄膜層を介して前記保護素子と接続される請求項１又は２に記載の半導体チップ
  9. 前記金属薄膜層と同層であり、前記金属配線と並走するように形成される第一の電極膜と第二の電極膜とを有し、
    前記第一の電極膜と前記第二の電極膜はグランド電位に接続され、
    前記第一の電極膜と前記金属薄膜層との間、及び、前記第二の電極膜と前記金属薄膜層との間で容量を形成する請求項２または請求項３に記載の半導体チップ
  10. 前記金属薄膜より上層側に形成され、前記第一の電極と前記第二の電極とのそれぞれにビアを介して接続される第三の金属電極と、
    前記金属薄膜より下層側に形成され、前記第一の電極と前記第二の電極とのそれぞれにビアを介して接続される第四の金属電極と、を有し、
    前記第一から第四の金属電極は、前記金属薄膜層を立体的に取り囲むように形成され、
    前記第一から第四の金属電極と前記金属薄膜層とのそれぞれの間で容量を形成する請求項９に記載の半導体チップ
  11. 前記金属薄膜層と半導体基板との間の層間絶縁膜中に、前記層間絶縁膜よりも熱抵抗の低い層を有する請求項２または請求項３に記載の半導体チップ
  12. 内部回路を取り囲むように配置された電源リングを有し、
    前記高抵抗部が前記電源リング領域に配置されることを特徴とする請求項１に記載の半導体チップ
  13. 前記パッドは、第一のパッドと第二のパッドを有し、
    前記保護素子は、第一の保護素子と第二の保護素子とを有し、
    前記金属配線は、
    前記第一のパッドと前記第一の保護素子との電気的経路上に存在する第一の金属配線と、
    前記第二のパッドと前記第二の保護素子との電気的経路上に存在する第二の金属配線と、
    を有し、
    前記第一の金属配線は、前記第一の保護素子よりも抵抗値が高い第一の高抵抗部を有し、
    前記第二の金属配線は、前記第二の保護素子よりも抵抗値が高い第二の高抵抗部を有し、
    前記第一のパッドと、前記第一の保護素子と、前記第二のパッドと、前記第二の保護素子とがたすき掛け状に配置される請求項１に記載の半導体チップ
  14. 前記パッドは、第一のパッドと第二のパッドを有し、
    前記保護素子は、第一の保護素子と第二の保護素子とを有し、
    前記金属配線は、
    前記第一のパッドと前記第一の保護素子との電気的経路上に存在する第一の金属配線と、
    前記第二のパッドと前記第二の保護素子との電気的経路上に存在する第二の金属配線と、
    を有し、
    前記第一の金属配線は、前記第一の保護素子よりも抵抗値が高い第一の高抵抗部を有し、
    前記第二の金属配線は、前記第二の保護素子よりも抵抗値が高い第二の高抵抗部を有し、
    前記第一のパッドと前記第二のパッドは前記半導体チップの第１の辺に沿って配置され、
    前記第一の保護素子と前記第二の保護素子は前記半導体チップの第２の辺に沿って配置されることを特徴とする請求項１に記載の半導体チップ
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6800783B2 (ja) * 2017-03-10 2020-12-16 株式会社豊田中央研究所 保護装置
JP7202319B2 (ja) * 2018-01-25 2023-01-11 株式会社半導体エネルギー研究所 半導体材料、および半導体装置
JP7052972B2 (ja) * 2018-08-27 2022-04-12 株式会社東海理化電機製作所 半導体集積回路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691195B2 (ja) * 1984-07-25 1994-11-14 株式会社日立製作所 半導体集積回路装置
JPH0616558B2 (ja) * 1987-01-28 1994-03-02 三菱電機株式会社 半導体装置の入力保護装置
JPH02214151A (ja) * 1989-02-15 1990-08-27 Olympus Optical Co Ltd 半導体装置の入力保護回路
JPH02246360A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体集積回路装置
JPH0362962A (ja) * 1989-07-31 1991-03-19 Mitsubishi Electric Corp 半導体集積回路装置
KR960015347B1 (ko) * 1990-09-10 1996-11-09 후지쓰 가부시끼가이샤 반도체장치
JPH05326851A (ja) * 1992-05-19 1993-12-10 Hitachi Ltd 半導体集積回路装置
US5218222A (en) * 1992-09-16 1993-06-08 Micron Semiconductor, Inc. Output ESD protection circuit
JP2616721B2 (ja) 1994-11-22 1997-06-04 日本電気株式会社 半導体集積回路装置
JP2912184B2 (ja) * 1995-03-30 1999-06-28 日本電気株式会社 半導体装置
JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
JPH11312783A (ja) * 1998-04-27 1999-11-09 Mitsubishi Electric Corp 半導体集積回路装置
JP3217336B2 (ja) * 1999-11-18 2001-10-09 株式会社 沖マイクロデザイン 半導体装置
JP2002110919A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 静電破壊保護回路
JP2004111796A (ja) * 2002-09-20 2004-04-08 Hitachi Ltd 半導体装置
JP2004224481A (ja) * 2003-01-21 2004-08-12 Toshiba Corp 紙葉類処理装置
US20070158817A1 (en) 2004-03-12 2007-07-12 Rohm Co., Ltd. Semiconductor device
JP2008153484A (ja) * 2006-12-19 2008-07-03 Elpida Memory Inc 半導体集積回路
JP5226260B2 (ja) * 2007-08-23 2013-07-03 セイコーインスツル株式会社 半導体装置
CN101453116A (zh) * 2007-12-06 2009-06-10 鸿富锦精密工业（深圳）有限公司 芯片保护电路及电子装置
JP5728171B2 (ja) 2009-06-29 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8355227B2 (en) * 2009-12-17 2013-01-15 Silicon Laboratories Inc. Electrostatic discharge circuitry with damping resistor
US8390071B2 (en) * 2010-01-19 2013-03-05 Freescale Semiconductor, Inc. ESD protection with increased current capability
DE112011105495T5 (de) 2011-08-03 2014-04-24 Hitachi Automotive Systems, Ltd. Sensorvorrichtung
US20130228867A1 (en) 2012-03-02 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor device protected from electrostatic discharge
JP2013183072A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置

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