JP3049360B2 - 集積回路 - Google Patents
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- JP3049360B2 JP3049360B2 JP2031641A JP3164190A JP3049360B2 JP 3049360 B2 JP3049360 B2 JP 3049360B2 JP 2031641 A JP2031641 A JP 2031641A JP 3164190 A JP3164190 A JP 3164190A JP 3049360 B2 JP3049360 B2 JP 3049360B2
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- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Memories (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体本体の表面に配置された遅延線を有
する集積回路であって、一連の信号蓄積キャパシタンス
と、信号を供給する入力線及び蓄積信号を読出す読出し
線と、前記一連の信号蓄積キャパシタンスと各々関連す
る一連のトランジスタ対とを具え、各トランジスタ対の
一方のトランジスタ（読込みトランジスタという）が関
連するキャパシタンスと入力線との間のスイッチを構成
すると共に他方のトランジスタ（読出しトランジスタと
いう）が該キャパシタンスと読出し線との間のスイッチ
を構成し、更にこれらトランジスタの制御電極に接続さ
れた多数の出力端子を有するディジタルシフトレジスタ
を具えているものに関するものである。
する集積回路であって、一連の信号蓄積キャパシタンス
と、信号を供給する入力線及び蓄積信号を読出す読出し
線と、前記一連の信号蓄積キャパシタンスと各々関連す
る一連のトランジスタ対とを具え、各トランジスタ対の
一方のトランジスタ（読込みトランジスタという）が関
連するキャパシタンスと入力線との間のスイッチを構成
すると共に他方のトランジスタ（読出しトランジスタと
いう）が該キャパシタンスと読出し線との間のスイッチ
を構成し、更にこれらトランジスタの制御電極に接続さ
れた多数の出力端子を有するディジタルシフトレジスタ
を具えているものに関するものである。
（従来の技術） このような回路はビデオ信号、例えばTV信号を処理す
るのに用いることができ、「Fernseh−und Kinotechni
k」,Vol.30,No.3（1976）,PP.81〜85に発表されている
ジー・ブランドの論文“Signalverarbeitung mit analo
gen Speichern in der Fernsehtecknik"から既知であ
る。この文献の第5b図に遅延線が示されており、この遅
延線では蓄積キャパシタンスと、関連するトランジスタ
対と、シフトレジスタとを連続的に直線状に配列してい
る。蓄積すべき信号は入力線を経て供給される。シフト
レジスタとこれにより制御される読込みトランジスタと
によって信号蓄積キャパシタンスが入力線に順次接続さ
れる。信号の蓄積後、入力線とキャパシタンスとの間の
接続が再び遮断され、その結果として入力線から供給さ
れた信号値が所望の遅延時間に亘ってキャパシタンスに
保持される。読出し時においては読出しトランジスタが
シフトレジスタにより順次導通され、その結果として蓄
積信号が読出し線に順次に現われ、増幅器を介して読出
すことができる。
るのに用いることができ、「Fernseh−und Kinotechni
k」,Vol.30,No.3（1976）,PP.81〜85に発表されている
ジー・ブランドの論文“Signalverarbeitung mit analo
gen Speichern in der Fernsehtecknik"から既知であ
る。この文献の第5b図に遅延線が示されており、この遅
延線では蓄積キャパシタンスと、関連するトランジスタ
対と、シフトレジスタとを連続的に直線状に配列してい
る。蓄積すべき信号は入力線を経て供給される。シフト
レジスタとこれにより制御される読込みトランジスタと
によって信号蓄積キャパシタンスが入力線に順次接続さ
れる。信号の蓄積後、入力線とキャパシタンスとの間の
接続が再び遮断され、その結果として入力線から供給さ
れた信号値が所望の遅延時間に亘ってキャパシタンスに
保持される。読出し時においては読出しトランジスタが
シフトレジスタにより順次導通され、その結果として蓄
積信号が読出し線に順次に現われ、増幅器を介して読出
すことができる。
（発明が解決しようとする課題） 読出し線の（電圧）信号の値はダイナミックメモリで
は信号蓄積キャパシタンスと読出し線の寄生キャパシタ
ンスとの比により決まる。妨害余裕度を考慮に入れる
と、信号の最高値と最低値との差をできるだけ大きくす
るのが望ましい。この理由のために読出し線の寄生キャ
パシタンスをできるだけ小さく保つのが望ましい。
は信号蓄積キャパシタンスと読出し線の寄生キャパシタ
ンスとの比により決まる。妨害余裕度を考慮に入れる
と、信号の最高値と最低値との差をできるだけ大きくす
るのが望ましい。この理由のために読出し線の寄生キャ
パシタンスをできるだけ小さく保つのが望ましい。
本発明の目的は読出し線の低い寄生キャパシタンスが
得られるように回路を設計することにある。
得られるように回路を設計することにある。
また、上述の文献の第5b図に示されている既知の回路
では、２つの遅延線を平行に配置し、各遅延線を別々の
シフトレジスタで制御している。一般に、これらシフト
レジスタはシリコン結晶のかなり大きなスペースを占め
る。従って、本発明の他の目的は２つの遅延線の場合に
１つのシフトレジスタのみを使用し得るように回路を設
計することにある。
では、２つの遅延線を平行に配置し、各遅延線を別々の
シフトレジスタで制御している。一般に、これらシフト
レジスタはシリコン結晶のかなり大きなスペースを占め
る。従って、本発明の他の目的は２つの遅延線の場合に
１つのシフトレジスタのみを使用し得るように回路を設
計することにある。
（課題を解決するための手段） 本発明の集積回路においては、前記遅延線は、表面上
で見て中心に配置された読出し線の共通部分の各側に信
号蓄積キャパシタンス及び関連するトランジスタ対並び
に関連するシフトレジスタ部分を配置して成る少くとも
２つの隣接部分を具え、前記読出し線の共通部分の各側
において遅延線の各部分の信号蓄積キャパシタンス及び
関連するトランジスタ対が読出し線と、関連するシフト
レジスタ部分との間に配置されていることを特徴とす
る。
で見て中心に配置された読出し線の共通部分の各側に信
号蓄積キャパシタンス及び関連するトランジスタ対並び
に関連するシフトレジスタ部分を配置して成る少くとも
２つの隣接部分を具え、前記読出し線の共通部分の各側
において遅延線の各部分の信号蓄積キャパシタンス及び
関連するトランジスタ対が読出し線と、関連するシフト
レジスタ部分との間に配置されていることを特徴とす
る。
信号蓄積キャパシタンスを前記読出し線の中心部分の
両側に設けると、全てのメモリセルを連続して配列する
ば場合と比較して読出し線の長さの低減及び従って寄生
キャパシタンスの低減が得られる。
両側に設けると、全てのメモリセルを連続して配列する
ば場合と比較して読出し線の長さの低減及び従って寄生
キャパシタンスの低減が得られる。
重要な実施例では、読出し線の中心共通部分の両側に
位置する２個の読出しトランジスタを共通の接点を介し
て読出し線の中心共通部分に接続する。両側に位置する
メモリセルが共通の接点を有するようにすると、遅延線
のこの部分の接点の数が半分になり、その結果として寄
生キャパシタンスの著しい低減が得られる。
位置する２個の読出しトランジスタを共通の接点を介し
て読出し線の中心共通部分に接続する。両側に位置する
メモリセルが共通の接点を有するようにすると、遅延線
のこの部分の接点の数が半分になり、その結果として寄
生キャパシタンスの著しい低減が得られる。
２つの遅延線に対し１つのシフトレジスタを必要とす
るだけである利点を有する他の実施例は、前記の第１の
遅延線に加えて第２の遅延線を具え、該遅延線も第１の
遅延線と類似の構成を有し、少くとも２つの部分を有
し、これら部分が第１の遅延線の２つの部分の両側に配
置され、前記シフトレジスタ部分が第１及び第２の遅延
線に共通に配置された構成にする。
るだけである利点を有する他の実施例は、前記の第１の
遅延線に加えて第２の遅延線を具え、該遅延線も第１の
遅延線と類似の構成を有し、少くとも２つの部分を有
し、これら部分が第１の遅延線の２つの部分の両側に配
置され、前記シフトレジスタ部分が第１及び第２の遅延
線に共通に配置された構成にする。
図面につき本発明と説明する。
第１図に示す遅延線は上述の文献の第5b図から原理的
に既知のものである。情報はキャパシタンスC1,C2,C3等
の上側電極に蓄積され、それらの下側電極には基準電圧
が与えられる。情報は入力線１を経て供給され、出力線
２を経て読出される。この目的のためにキャパシタンス
C1,C2,C3等の情報蓄積電極をスイッチT1を経て入力線１
に接続すると共にスイッチT2を経て出力線２に接続す
る。スイッチT1及びT2はMOSトランジスタで構成し、そ
れらのソース及びドレイン電極が情報蓄積キャパシタン
ス電極と線１及び２との間の電流路を構成する。トラン
ジスタT1及びT2は以後読込みトランジスタ及び読出しト
ランジスタという。トランジスタT1/T2のゲート電極3/4
を左から右へ信号転送するシフトレジスタ５により制御
し、トランジスタT1,T2を導線７を介して順次導通及び
非導通にさせる。信号Ｉの転送は１以上のクロックφに
より制御される。シフトレジスタは既知のようにダイナ
ミックフリップ・フロップ６の回路として構成すること
ができる。更に第１図から明らかなように、第１グルー
プの読込みトランジスタT1と次のグループの読出しトラ
ンジスタT2をシフトレジスタの共通出力導線７に接続す
ると、導線７の同一の信号Ｉによりメモリセルを最初に
読出し（リセット）、次いで再び書込み、キャパシタン
ス上の情報を新しいパルスＩが導線７に現われるまで蓄
積したままにすることができる。他の接続のし方もでき
ること勿論である。回路の動作については上述の文献を
参照されたい。
に既知のものである。情報はキャパシタンスC1,C2,C3等
の上側電極に蓄積され、それらの下側電極には基準電圧
が与えられる。情報は入力線１を経て供給され、出力線
２を経て読出される。この目的のためにキャパシタンス
C1,C2,C3等の情報蓄積電極をスイッチT1を経て入力線１
に接続すると共にスイッチT2を経て出力線２に接続す
る。スイッチT1及びT2はMOSトランジスタで構成し、そ
れらのソース及びドレイン電極が情報蓄積キャパシタン
ス電極と線１及び２との間の電流路を構成する。トラン
ジスタT1及びT2は以後読込みトランジスタ及び読出しト
ランジスタという。トランジスタT1/T2のゲート電極3/4
を左から右へ信号転送するシフトレジスタ５により制御
し、トランジスタT1,T2を導線７を介して順次導通及び
非導通にさせる。信号Ｉの転送は１以上のクロックφに
より制御される。シフトレジスタは既知のようにダイナ
ミックフリップ・フロップ６の回路として構成すること
ができる。更に第１図から明らかなように、第１グルー
プの読込みトランジスタT1と次のグループの読出しトラ
ンジスタT2をシフトレジスタの共通出力導線７に接続す
ると、導線７の同一の信号Ｉによりメモリセルを最初に
読出し（リセット）、次いで再び書込み、キャパシタン
ス上の情報を新しいパルスＩが導線７に現われるまで蓄
積したままにすることができる。他の接続のし方もでき
ること勿論である。回路の動作については上述の文献を
参照されたい。
第２図は第１図の回路の一実施例を詳細に示すもので
ある。トランジスタT1及びT2はｎチャンネルトランジス
タで構成し、キャパシタンスCiはｐチャンネルトランジ
スタのソース及びドレイン電極を短絡して基準電圧が供
給される電極板を構成しゲート電極をもって情報蓄積電
極板を構成して得る。第２図の回路図ではｐチャンネル
トランジスタはゲート電極に“。”印をつけてｎチャン
ネルトランジスタと区別してある。
ある。トランジスタT1及びT2はｎチャンネルトランジス
タで構成し、キャパシタンスCiはｐチャンネルトランジ
スタのソース及びドレイン電極を短絡して基準電圧が供
給される電極板を構成しゲート電極をもって情報蓄積電
極板を構成して得る。第２図の回路図ではｐチャンネル
トランジスタはゲート電極に“。”印をつけてｎチャン
ネルトランジスタと区別してある。
トランジスタ５は４つのクロックφ1,φ2,φ３及びφ
４で制御される多数の段から成る。各段はクロックφｉ
で制御される４個のトランジスタを具え、即ちクロック
φ１及びφ２がそれぞれのゲートに供給されるｐチャン
ネルトランジスタT11及びT12と、クロックφ３及びφ４
がそれぞれのゲートに供給されるｎチャンネルトランジ
スタT13及びT14とを具える。ｎチャンネルトランジスタ
T13及びT14のソース電極は電源電圧Vssが供給される負
電源ライン８に接続し、ｐチャンネルトランジスタT11
及びT12のソース電極は正電源ライン９を経て電圧Vddに
接続する。トランジスタT12/T13間及びトランジスタT11
/T14間にはそれぞれインバータ段10及び11を配置し、こ
れらを直列に相互接続する。入力信号は図の左側のイン
バータ段に供給され、クロックφ1,φ2,φ３及びφ４に
より制御されて右へ転送される。各インバータ段10,11
は、第３図に示すように、CMOSインバータで構成するこ
とかできる。インバータ段10はｐチャンネルトランジス
タT15とｎチャンネルトランジスタT16を具え、インバー
タ段11はｐチャンネルトランジスタT17とｎチャンネル
トランジスタT18とを具える。これらインバータの入力
端子は共通ゲート接続点12で構成され、出力端子はｐチ
ャンネルトランジスタT15/T17のドレインとｎチャンネ
ルトランジスタT16/T18のドレインとの接続点で構成さ
れる。
４で制御される多数の段から成る。各段はクロックφｉ
で制御される４個のトランジスタを具え、即ちクロック
φ１及びφ２がそれぞれのゲートに供給されるｐチャン
ネルトランジスタT11及びT12と、クロックφ３及びφ４
がそれぞれのゲートに供給されるｎチャンネルトランジ
スタT13及びT14とを具える。ｎチャンネルトランジスタ
T13及びT14のソース電極は電源電圧Vssが供給される負
電源ライン８に接続し、ｐチャンネルトランジスタT11
及びT12のソース電極は正電源ライン９を経て電圧Vddに
接続する。トランジスタT12/T13間及びトランジスタT11
/T14間にはそれぞれインバータ段10及び11を配置し、こ
れらを直列に相互接続する。入力信号は図の左側のイン
バータ段に供給され、クロックφ1,φ2,φ３及びφ４に
より制御されて右へ転送される。各インバータ段10,11
は、第３図に示すように、CMOSインバータで構成するこ
とかできる。インバータ段10はｐチャンネルトランジス
タT15とｎチャンネルトランジスタT16を具え、インバー
タ段11はｐチャンネルトランジスタT17とｎチャンネル
トランジスタT18とを具える。これらインバータの入力
端子は共通ゲート接続点12で構成され、出力端子はｐチ
ャンネルトランジスタT15/T17のドレインとｎチャンネ
ルトランジスタT16/T18のドレインとの接続点で構成さ
れる。
蓄積情報を読出す際、蓄積電荷は全部又は一部が読出
し線（ビット線）２へ転送される。信号の値は寄生読出
しキャパシタンスの値に依存する。最大の出力信号を得
るためには、遅延線を寄生キャパシタンスができるだけ
小さくなるように設計するのが望ましい。
し線（ビット線）２へ転送される。信号の値は寄生読出
しキャパシタンスの値に依存する。最大の出力信号を得
るためには、遅延線を寄生キャパシタンスができるだけ
小さくなるように設計するのが望ましい。
（実施例） 第４図は読出し線の長さをシフトレジスタ５の長さよ
り著しく短かくした本発明の一実施例の設計時（レイア
ウト）を示す。この設計によれば、ビット線長がシフト
レジスタ５の長さに略々等しい実施例と比較して寄生ビ
ット線キャパシタンスの著して低減が得られる。第４図
でも対応する部分は第１〜３図と同一の符号を付してあ
る。一連のキャパシタンスC1,C2,C3等及び関連する読込
み及び読出しトランジスタT1/T2を少くとも２つの部分
ａ及びｂに分割し、これら部分を互に並置し、表面上で
見て互に平行に並んで延在させる。読出し線２（又は少
くともその一部分）を部分ａ及びｂ間の中心に配置し、
関連する読込み及び読出しトランジスタT1及びT2をこの
読出し線の両側に位置させる。シフトレジスタ５の関連
する部分5a及び5bは読出し線２の中心部分に対し部分ａ
及びｂの外側に位置させてキャパシタンスCi及び関連す
る読込み及び読出しトランジスタT1/T2がビット線の中
心部分２とシフトレジスタの関連部分5a/5bとの間に位
置するようにする。シフトレジスタ部分5a及び5bは接続
線14で直列に相互接続する。入力線１は第４図に示すよ
うにビット線の中心部分２をＵ字状に囲むように配置す
ることができる。
り著しく短かくした本発明の一実施例の設計時（レイア
ウト）を示す。この設計によれば、ビット線長がシフト
レジスタ５の長さに略々等しい実施例と比較して寄生ビ
ット線キャパシタンスの著して低減が得られる。第４図
でも対応する部分は第１〜３図と同一の符号を付してあ
る。一連のキャパシタンスC1,C2,C3等及び関連する読込
み及び読出しトランジスタT1/T2を少くとも２つの部分
ａ及びｂに分割し、これら部分を互に並置し、表面上で
見て互に平行に並んで延在させる。読出し線２（又は少
くともその一部分）を部分ａ及びｂ間の中心に配置し、
関連する読込み及び読出しトランジスタT1及びT2をこの
読出し線の両側に位置させる。シフトレジスタ５の関連
する部分5a及び5bは読出し線２の中心部分に対し部分ａ
及びｂの外側に位置させてキャパシタンスCi及び関連す
る読込み及び読出しトランジスタT1/T2がビット線の中
心部分２とシフトレジスタの関連部分5a/5bとの間に位
置するようにする。シフトレジスタ部分5a及び5bは接続
線14で直列に相互接続する。入力線１は第４図に示すよ
うにビット線の中心部分２をＵ字状に囲むように配置す
ることができる。
第４図から明らかなように、遅延線の図示の部分にお
けるビット線部分２の長さは入力線及び／又はシフトレ
ジスタの長さの約半分であり、その結果としてビット線
キャパシタンスの著しい低減が得られる。更に、第４図
に示すように、ビット線２の両側に位置する読出しトラ
ンジスタT2を２つづつ組にして共通の接点によりビット
線に接続することによりビット線キャパシタンスの更な
る低減を得ることができる。
けるビット線部分２の長さは入力線及び／又はシフトレ
ジスタの長さの約半分であり、その結果としてビット線
キャパシタンスの著しい低減が得られる。更に、第４図
に示すように、ビット線２の両側に位置する読出しトラ
ンジスタT2を２つづつ組にして共通の接点によりビット
線に接続することによりビット線キャパシタンスの更な
る低減を得ることができる。
第５図は実際の例の一部分の平面図を示す。この図は
２つの平行な部分ａ及びｂに分けて配列された20個のメ
モリキャパシタンスCiを示す。シフトレジスタ５の関連
の段は記号でのみ示してある。この回路は多結晶シリコ
ン層及びアルミニウム層を用いてCMOS技術により製造さ
れる。シリコン本体はＰ型基板とし、これにｐチャンネ
ルトランジスタのための低ドープｎ型表面領域（ウエ
ル）を設け、その中にキャパシタンスCiのようなｐチャ
ンネルトランジスタを形成する。
２つの平行な部分ａ及びｂに分けて配列された20個のメ
モリキャパシタンスCiを示す。シフトレジスタ５の関連
の段は記号でのみ示してある。この回路は多結晶シリコ
ン層及びアルミニウム層を用いてCMOS技術により製造さ
れる。シリコン本体はＰ型基板とし、これにｐチャンネ
ルトランジスタのための低ドープｎ型表面領域（ウエ
ル）を設け、その中にキャパシタンスCiのようなｐチャ
ンネルトランジスタを形成する。
第７図は第５図のVII−VII線に沿うキャパシタンスCi
の部分の断面図である。この図には低ドープｎ型領域
（ウエル）22が設けられた基板21が示されている。情報
電荷を蓄積するキャパシタンス電極は隣接半導体本体か
ら例えば酸化シリコンの薄い絶縁層20により分離された
多結晶シリコン層23（ポリ電極）で構成される。シフト
レジスタ５と読込み及び読出しトランジスタT1/T2との
間の接続導線７はポリ電極23間に存在する。接続導線７
も多結晶シリコンで形成される。ｎ型領域22内に、キャ
パシタンスを構成するトランジスタ（第２図参照）のソ
ース及びドレイン領域を構成するｐ型領域24及び25をポ
リ層23及び７を利用してセルフアライメント技術で形成
する。動作中、これらの領域は電極23の下側の反転チャ
ンネル26により短絡され、これはソース領域に正電圧
を、例えばVddを供給することにより得ることができ
る。この電圧はｐ型領域24に酸化層20の接点孔を介して
接続されたアルミニウム導線27（第５及び７図）により
供給される。ｎ型領域22は、導線27を酸化物層20の他の
接点窓及びその下のｎ型表面28を介してｎ型領域22に接
続してｎ型領域22と短絡させる。
の部分の断面図である。この図には低ドープｎ型領域
（ウエル）22が設けられた基板21が示されている。情報
電荷を蓄積するキャパシタンス電極は隣接半導体本体か
ら例えば酸化シリコンの薄い絶縁層20により分離された
多結晶シリコン層23（ポリ電極）で構成される。シフト
レジスタ５と読込み及び読出しトランジスタT1/T2との
間の接続導線７はポリ電極23間に存在する。接続導線７
も多結晶シリコンで形成される。ｎ型領域22内に、キャ
パシタンスを構成するトランジスタ（第２図参照）のソ
ース及びドレイン領域を構成するｐ型領域24及び25をポ
リ層23及び７を利用してセルフアライメント技術で形成
する。動作中、これらの領域は電極23の下側の反転チャ
ンネル26により短絡され、これはソース領域に正電圧
を、例えばVddを供給することにより得ることができ
る。この電圧はｐ型領域24に酸化層20の接点孔を介して
接続されたアルミニウム導線27（第５及び７図）により
供給される。ｎ型領域22は、導線27を酸化物層20の他の
接点窓及びその下のｎ型表面28を介してｎ型領域22に接
続してｎ型領域22と短絡させる。
この実施例ではｐ型領域24のみをアルミニウム導線27
に接続する点に注意されたい。しかし、ｐ型領域25も追
加の接点窓を介してアルミニウム導線に接続することも
できる。更に、第５図のクロスハッチを付した部分は半
導体本体の能動表面領域を表わし、クロスハッチを付し
てない部分は厚いフィールド酸化物で覆われた半導体本
体の領域を表わしている点に注意されたい。
に接続する点に注意されたい。しかし、ｐ型領域25も追
加の接点窓を介してアルミニウム導線に接続することも
できる。更に、第５図のクロスハッチを付した部分は半
導体本体の能動表面領域を表わし、クロスハッチを付し
てない部分は厚いフィールド酸化物で覆われた半導体本
体の領域を表わしている点に注意されたい。
第６図は第５図のVI−VI線上の読出し線２の部分の断
面図である。読出し線２の下側の半導体本体21の表面は
厚いフィールド酸化物29で実際上完全に覆われている。
接点の区域において酸化物層29は孔30を有し、この孔の
区域の半導体本体21の表面にｎ型領域31が存在し、これ
ら領域が酸化物層の孔を経て読出し線２に接続される。
各領域は読出し線の両側に位置する読出しトランジスタ
の共通領域（電極）を構成する。これがため接点（接点
窓及び領域31）の数がメモリ素子の数の半分になり、そ
の結果として読出し線のキャパシタンスの著しい低減が
得られる。
面図である。読出し線２の下側の半導体本体21の表面は
厚いフィールド酸化物29で実際上完全に覆われている。
接点の区域において酸化物層29は孔30を有し、この孔の
区域の半導体本体21の表面にｎ型領域31が存在し、これ
ら領域が酸化物層の孔を経て読出し線２に接続される。
各領域は読出し線の両側に位置する読出しトランジスタ
の共通領域（電極）を構成する。これがため接点（接点
窓及び領域31）の数がメモリ素子の数の半分になり、そ
の結果として読出し線のキャパシタンスの著しい低減が
得られる。
第５図の平面図において、入力線１（読出し線２と同
様にアルミニウムから成る）は読出し線２の両側に示さ
れている。入力線１は読込みトランジスタT1を経てポリ
電極23に接続され、これらポリ電極は接点32の区域にお
いて読込みトランジスタT1に接続される。
様にアルミニウムから成る）は読出し線２の両側に示さ
れている。入力線１は読込みトランジスタT1を経てポリ
電極23に接続され、これらポリ電極は接点32の区域にお
いて読込みトランジスタT1に接続される。
第８図は第４図と同様に設計した２つの信号電流を遅
延する２つの遅延線を有する実施例の回路図を示す。信
号は入力線１及び１′に供給され、それぞれIn1及びIn2
で示してある。第１の遅延線は第４図の部分ａ及びｂに
対応する部分ａ及びｂと、図の下部に符号ｃで示す第３
の部分とを具える。部分ｃはシフトレジスタ部分5a及び
5bと直列に接続されたシフトレジスタ部分5cにより制御
される。他方の遅延線の対応する部分は第１の遅延線と
同一の符号にダッシ符号を付してあり、この遅延線も３
個の平行な部分ａ′,b′及びｃ′に分けて配列された12
個のメモリセルを具えている。第２入力信号In2は入力
線１′に供給され、出力線２′に読出される。部分ａ′
及びｂ′は部分ａ及びｂから見てシフトレジスタ部分5a
及び5bの反対側に設け、これらシフトレジスタ部分5a及
び5bで制御することができる。第２の遅延線の部分ｂ′
及びｃ′は第１の遅延線の部分ａ及びｂと同一の構成に
し、中心に読出し線の共通部分を配置し、その両側に
ｂ′及びｃ′を配置し、次いでシフトレジスタ部分5b及
び5cを配置する。第１遅延線の部分ｃはシフトレジスタ
部分5cの反対側に配置し、これにより制御することがで
きる。
延する２つの遅延線を有する実施例の回路図を示す。信
号は入力線１及び１′に供給され、それぞれIn1及びIn2
で示してある。第１の遅延線は第４図の部分ａ及びｂに
対応する部分ａ及びｂと、図の下部に符号ｃで示す第３
の部分とを具える。部分ｃはシフトレジスタ部分5a及び
5bと直列に接続されたシフトレジスタ部分5cにより制御
される。他方の遅延線の対応する部分は第１の遅延線と
同一の符号にダッシ符号を付してあり、この遅延線も３
個の平行な部分ａ′,b′及びｃ′に分けて配列された12
個のメモリセルを具えている。第２入力信号In2は入力
線１′に供給され、出力線２′に読出される。部分ａ′
及びｂ′は部分ａ及びｂから見てシフトレジスタ部分5a
及び5bの反対側に設け、これらシフトレジスタ部分5a及
び5bで制御することができる。第２の遅延線の部分ｂ′
及びｃ′は第１の遅延線の部分ａ及びｂと同一の構成に
し、中心に読出し線の共通部分を配置し、その両側に
ｂ′及びｃ′を配置し、次いでシフトレジスタ部分5b及
び5cを配置する。第１遅延線の部分ｃはシフトレジスタ
部分5cの反対側に配置し、これにより制御することがで
きる。
第８図に示す構成は、読出し線２及び２′の寄生キャ
パシタンスが低い利点に加えて、２つの遅延線に対し１
つのシフトレジスタを必要とするだけであるためにスペ
ースの節約が得られるという追加の利点も有する。
パシタンスが低い利点に加えて、２つの遅延線に対し１
つのシフトレジスタを必要とするだけであるためにスペ
ースの節約が得られるという追加の利点も有する。
本発明は上述した実施例にのみ限定されるものでなく
多くの変形や変更が可能であること勿論である。
多くの変形や変更が可能であること勿論である。
第１図は本発明が関連するタイプの遅延線のブロック回
路図、 第２図はこの遅延線の一例の電気回路図、 第３図は第１図に示す回路のシフトレジスタの一段の回
路図、 第４図は本発明遅延線のレイアウト図、 第５図は本発明遅延線の第１の実施例の平面図、 第６図は第５図のVI−VI線上の断面図、 第７図は第５図のVII−VII線上の断面図、 第８図は本発明遅延線の第２の実施例のレイアウト図で
ある。 T1,T2……トランジスタ対 T1……読込みトランジスタ T2……読出しトランジスタ C1〜C12……信号蓄積キャパシタンス １……入力線 ２……読出し線 3,4……ゲート電極 ５……シフトレジスタ ６……ダイナミックフリップフロップ a,b,c;a′,b′,c′……遅延線部分 5a,5b,5c,5a′,5b′,5c′……シフトレジスタ部分
路図、 第２図はこの遅延線の一例の電気回路図、 第３図は第１図に示す回路のシフトレジスタの一段の回
路図、 第４図は本発明遅延線のレイアウト図、 第５図は本発明遅延線の第１の実施例の平面図、 第６図は第５図のVI−VI線上の断面図、 第７図は第５図のVII−VII線上の断面図、 第８図は本発明遅延線の第２の実施例のレイアウト図で
ある。 T1,T2……トランジスタ対 T1……読込みトランジスタ T2……読出しトランジスタ C1〜C12……信号蓄積キャパシタンス １……入力線 ２……読出し線 3,4……ゲート電極 ５……シフトレジスタ ６……ダイナミックフリップフロップ a,b,c;a′,b′,c′……遅延線部分 5a,5b,5c,5a′,5b′,5c′……シフトレジスタ部分
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/335 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/04 H01L 27/04 H01L 29/762 - 29/768 H04N 5/335 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】半導体本体の表面に配置された遅延線を有
する集積回路であって、一連の信号蓄積キャパシタンス
と、信号を供給する入力線及び蓄積信号を読出す読出し
線と、前記一連の信号蓄積キャパシタンスと各々関連す
る一連のトランジスタ対とを具え、各トランジスタ対の
一方のトランジスタ（読込みトランジスタという）が関
連するキャパシタンスと入力線との間のスイッチを構成
すると共に他方のトランジスタ（読出しトランジスタと
いう）が該キャパシタンスと読出し線との間のスイッチ
を構成し、更にこれらトランジスタの制御電極に接続さ
れた多数の出力端子を有するディジタルシフトレジスタ
を具えているものにおいて、前記遅延線は、表面上で見
て中心に配置された読出し線の共通部分の各側に信号蓄
積キャパシタンス及び関連するトランジスタ対並びに関
連するシフトレジスタ部分を配置して成る少くとも２つ
の隣接部分を具え、前記読出し線の共通部分の各側にお
いて遅延線の各部分の信号蓄積キャパシタンス及び関連
するトランジスタ対が読出し線と、関連するシフトレジ
スタ部分との間に配置されていることを特徴とする集積
回路。 - 【請求項２】読出し線の中心共通部分の両側に位置する
２個の読出しトランジスタを共通の接点を介して読出し
線の中心共通部分に接続したことを特徴とする請求項１
記載の集積回路。 - 【請求項３】前記の第１の遅延線に加えて第２の遅延線
を具え、該遅延線も第１の遅延線と類似の構成を有し、
少なくとも２つの部分を有し、これら部分が第１の遅延
線の２つの部分に両側に配置され、前記シフトレジスタ
部分が第１及び第２の遅延線に共通に配置されているこ
とを特徴とする請求項１又は２記載の集積回路。
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|---|---|---|---|
| NL8900363A NL8900363A (nl) | 1989-02-15 | 1989-02-15 | Geintegreerde schakeling. |
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|---|---|
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| DE4242201A1 (de) * | 1992-12-15 | 1994-06-16 | Philips Patentverwaltung | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| US5453710A (en) * | 1994-05-10 | 1995-09-26 | Analog Devices, Inc. | Quasi-passive switched-capacitor (SC) delay line |
| DE19503782A1 (de) | 1995-02-04 | 1996-08-08 | Philips Patentverwaltung | Verzögerungsschaltung |
| DE19604929A1 (de) * | 1996-02-10 | 1997-08-14 | Philips Patentverwaltung | Kammfilteranordnung |
| US5841296A (en) * | 1997-01-21 | 1998-11-24 | Xilinx, Inc. | Programmable delay element |
| US6133751A (en) | 1998-08-05 | 2000-10-17 | Xilinx, Inc. | Programmable delay element |
| DE19718617A1 (de) * | 1997-05-02 | 1998-11-05 | Philips Patentverwaltung | Verzögerungsanordnung |
| US6046620A (en) * | 1997-12-18 | 2000-04-04 | Advanced Micro Devices, Inc. | Programmable delay line |
| US6222409B1 (en) * | 1999-07-16 | 2001-04-24 | University Of Utah Research Foundation | Variable analog delay line for analog signal processing on a single integrated circuit chip |
| JP2006140825A (ja) * | 2004-11-12 | 2006-06-01 | Sanyo Electric Co Ltd | トラップフィルタ |
| JP2007097019A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
| US7932552B2 (en) * | 2007-08-03 | 2011-04-26 | International Business Machines Corporation | Multiple source-single drain field effect semiconductor device and circuit |
| US20090033389A1 (en) * | 2007-08-03 | 2009-02-05 | Abadeer Wagdi W | Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures |
| US7814449B2 (en) * | 2007-10-17 | 2010-10-12 | International Business Machines Corporation | Design structure for multiple source-single drain field effect semiconductor device and circuit |
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|---|---|---|---|---|
| JPS503744A (ja) * | 1973-04-25 | 1975-01-16 | ||
| US3986176A (en) * | 1975-06-09 | 1976-10-12 | Rca Corporation | Charge transfer memories |
| US4714924A (en) * | 1985-12-30 | 1987-12-22 | Eta Systems, Inc. | Electronic clock tuning system |
| JP2603252B2 (ja) * | 1987-04-30 | 1997-04-23 | キヤノン株式会社 | 撮像装置 |
-
1989
- 1989-02-15 NL NL8900363A patent/NL8900363A/nl not_active Application Discontinuation
- 1989-10-04 US US07/417,976 patent/US5012143A/en not_active Expired - Lifetime
-
1990
- 1990-02-09 DE DE69014342T patent/DE69014342T2/de not_active Expired - Fee Related
- 1990-02-09 AT AT90200297T patent/ATE114865T1/de not_active IP Right Cessation
- 1990-02-09 EP EP90200297A patent/EP0383387B1/en not_active Expired - Lifetime
- 1990-02-12 IE IE49090A patent/IE66139B1/en not_active IP Right Cessation
- 1990-02-14 JP JP2031641A patent/JP3049360B2/ja not_active Expired - Fee Related
- 1990-02-14 KR KR1019900001773A patent/KR0154334B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE900490L (en) | 1990-08-15 |
| US5012143A (en) | 1991-04-30 |
| EP0383387B1 (en) | 1994-11-30 |
| DE69014342T2 (de) | 1995-06-14 |
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| KR900013508A (ko) | 1990-09-05 |
| EP0383387A1 (en) | 1990-08-22 |
| IE66139B1 (en) | 1995-12-13 |
| KR0154334B1 (ko) | 1998-12-01 |
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| ATE114865T1 (de) | 1994-12-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |