JP3212503B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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Description
するテレビジョン受信機に関し、特に移動体に搭載され
た場合に電界の変動によるシステムクロックの周波数変
動に起因するフリーズ映像の乱れを防止して安定に表示
を行う映像信号処理回路に関する。
(ビデオ)信号処理回路を示す図である。本図に示すよ
うに、映像信号処理回路は、まず、映像(ビデオ)信号
を入力してアナログからディジタルに変換するA/D変
換器1(Analog to Digital Converter)と、ディジタル
の映像信号を書き込む画像メモリ(フィールドメモリ)
2及び3と、画像メモリ2及び3から読みだされた画像
信号を入力しディジタルからアナログに変換して画像
(ビデオ)信号を出力するD/A変換器4(Digitalto A
nalog Conerter)と、映像信号を入力して水平同期信号
(HD)及び垂直同期信号(VD)を取り出す同期分離
部5と、水平同期信号及び垂直同期信号から画像メモリ
2及び3の書き込み/読み出しを制御する信号を生成す
るメモリコントロール部6と、A/D変換器1と画像メ
モリ2及び3の切換を行うスイッチ7Aと、画像メモリ
2及び3とD/A変換器4の切換を行うものであって、
スイッチ7Aが画像メモリ2への切換を行うときに画像
メモリ3への切換を行い(図中●側をON)、スイッチ
7Aが画像メモリ3への切換を行うときに画像メモリ2
への切換を行い(図中○側にON)、1フィールド分の
書き込み、読み出しが完了すれば、●側から○側へ切り
換わり、また、この逆の切り換わりを行うスイッチ7B
とを具備する。
フリーズモードでは、スイッチ7A及び7Bが●側ON
状態(図中“H(high) ”)でフリーズモード(図中
“H”)に入れば、以降フリーズ解除時まで、スイッチ
7A及び7Bを●側にONに固定する。すなわち、スイ
ッチ7A及び7Bを固定して、片フィールド(図中画像
メモリ2からの読み出し出力)の映像をフリーズ(静止
画)として出力する。
力してカラーバースト信号を抽出する帯域通過フィルタ
8と、帯域通過フィルタ8からのカラーバースト信号
(fsc)と同期分離部5からのバーストパルスを入力し
てカラーバースト信号の4逓倍のクロック(4fsc)を
生成して画像メモリ2、3、A/D変換器1、D/A変
換器4及びメモリコントロール部6にクロック信号とし
て供給するシステムクロック生成回路9を具備する。
9の構成を示す図であり、図11はカラーバーストとク
ロック信号の関係を示す図である。図10に示すよう
に、システムクロック生成回路9は、前述のように、同
期分離部5からのバーストゲート入力時にカラーバース
ト信号(fscの成分を持つ信号)から4fscの周波数
(図11参照)を持つ連続したクロックを発生する部分
であり、PLL(フェーズロックドループ)回路と呼ば
れ、4fscに近い周波数を持つクロック信号を発生し、
A/D変換器1及び4に出力する電圧制御発振器(VC
O)91と、このクロック信号の周波数を1/4周波数
fscにする1/4分周器92と、この分周クロック信号
と基準信号としての帯域通過フィルタ8からのカラーバ
ースト信号fscとを位相比較し位相差に対応する電圧を
発生する位相比較器93と、位相比較器93と電圧制御
発振器91との間に設けられ、かつ、バーストゲート信
号の入力時にONして位相差に対応する電圧を電圧制御
発振器91にフィードバックすることを可能にするスイ
ッチ94とを具備する。
欠的に(1ライン毎に数サイクル)しか来ないで、この
バーストゲート区間にのみ位相比較し、他の期間は比較
結果をホールドするようにしている。
された上記映像信号処理回路の映像乱れを説明する図で
ある。本図に示すように、正常な映像信号が入力してい
る場合には、カラーバーストパルス、水平同期パルス、
バーストゲートパルスも正常であるが、電界の変動が激
しい場合には、映像信号がノイズに埋もれて、カラーバ
ースト信号、水平同期信号、バーストゲートパルスも正
常でなくなり、システムクロックの周波数変動も激しく
なり、その結果フリーズ映像も乱れ、表示が不安定にな
るという問題がある。すなわち、水平同期パルスも誤検
出される結果、バーストゲートパルスも本図A点になる
場合が発生し、カラーバーストパルスの誤検出が生じ
る。
み、受信電界が乱れても、安定なフリーズ表示を行うこ
とができる映像信号処理回路を提供することを目的とす
る。
解決するために、次の構成を有する映像信号処理回路を
提供する。すなわち、2つの画像メモリを有し、交互に
画像信号を書き込み及び読み出しを行い、フリーズモー
ド時には片方の画像メモリのみから読み出し、この画像
メモリの表示を行う映像信号処理回路に、前記画像信号
から同期信号を検出する時に、カラーバーストパルスが
存在する期間のみバーストゲートパルスを形成する同期
分離部と、前記画像信号から抽出したカラーバーストパ
ルスを基準信号として入力し、前記バーストゲートパル
スを入力した時のみカラーバーストパルスと位相比較し
て逓倍のクロック信号を形成し、このクロック信号を前
記画像メモリの読み出しに用いるフェーズロックドルー
プとが設けられ、前記フェーズロックドループは、フリ
ーズモード時、受信した前記画像信号の電界の急変時に
前記クロック信号を安定化する。前記映像信号処理回路
は、さらに、前記クロック信号と同一のクロック信号を
発生する発振器を備え、電界強度が小さくなった場合で
あってフリーズモード時に、前記フェーズロックドルー
プの出力及び前記発振器の出力を択一的に選択するため
のスイッチを切り換えて、前記発振器にて生成されるク
ロック信号を出力し、前記画像メモリの読み出しに用い
るクロック信号として強制的に使用するようになってい
る。この手段により、受信電界の変動に対して、入力画
像信号がどんなに劣化しても強制的に安定したクロック
信号が得られ、フリーズ映像の乱れが無くなる。
モード時には、前記バーストゲートの入力を強制的に禁
止する。この手段により、前記バーストゲートの入力を
強制的に禁止するので、受信電界の変動時には、今回の
バーストゲート入力が無効にされ、前回のバーストゲー
ト入力による比較結果がホールドされているので、クロ
ック信号を安定にする。
ドループに入力するカラーバーストパルスを強制的にミ
ュートする。この手段により、弱電界時の劣化した入力
画像信を強制的にミューティングするのでクロック信号
を安定化できる。
が小さくなった場合にのみフリーズモードによる前記バ
ーストゲートの入力を禁止する。実際に受信電界の変動
時にバーストゲートの入力を禁止してクロック信号を安
定化できる。
ズモード時に前記カラーバーストパルスをミュートす
る。この手段により、実際に受信電界の変動時に前記カ
ラーバーストパルスをミュートして、クロック信号を安
定化できる。
図面を参照して説明する。図1は本発明に係る映像信号
処理回路を示す図である。本図において、図8と異なる
のは、帯域通過フィルタ8及びシステムクロック生成回
路9の代わりに設けられたクロック安定化回路10であ
る。クロック安定化回路10は、メモリコントロール部
6からフリーズON/OFF信号を入力して、以下の構
成を基に、フリーズモード時に安定したクロックを生成
し、フリーズ映像の乱れを防止する。
ってフリーズモード時にクロックをホールドする例を示
す図である。本図において、図10と異なるのは、バー
ストゲートパルス及びフリーズON/OFFの論理積を
とって、この結果が“H”である場合にスイッチ94を
ONにする論理積回路95を設けたことである。このよ
うにして、フリーズモード時(フリーズON/OFF→
“L(low)”の場合)はバーストゲート信号を無効に
し、前回のバーストゲートパルスによる比較結果をホー
ルドし続けることによりクロック信号を安定化する。
ってフリーズモード時に4fscの発振器のクロックに切
り換える例を示す図である。本図に示す安定化回路10
は、図10に示すシステムクロック生成回路9と、14.3
1818MHzの発振器101と、フリーズON/OFFの
信号により、システムクロック生成回路9の出力及び発
振器101の出力を択一的に選択してクロック信号を出
力するスイッチ102とを具備する。
N/OFF→“L”の場合)スイッチ102が発振器1
01側に(●側)切り換わり、安定したクロックを生成
して出力する。この発振周波数は4fscと同じく、14.3
1818MHzとしてある。図4は図2のクロック安定回路
10であってフリーズモード時にカラーバーストをミュ
ートする例を示す図である。本図に示すように、クロッ
ク安定回路10は、図10のシステムクロック生成回路
9の位相比較器93へのカラーバースト入力側にミュー
ト部103を具備する。このミュート部103を構成す
るスイッチは、フリーズモード時(フリーズON/OF
F→“L”の場合)、●側に切り換わり、例えば、弱電
界時等で入力画像信号が図12に示すように劣化した場
合には、クロックは不安定になるため、強制的に入力画
像信号がミューティングされることにより、安定したク
ロックが生成される。
形を示す図である。本図に示すように、図2と異なるの
は、中間周波(IF)の自動利得コントローラ(AG
C)Nの出力電圧をしきい値レベルを比較する比較器9
6と、この結果とフリーズON/OFFとの論理和をと
り、その結果をバーストゲートと共に論理積回路95に
出力する論理和回路97とを具備することである。
強度情報として利用し、IF−AGC電圧がある電界強
度(しきい値レベル)以上になった場合(電界強度があ
るレベルを下回った場合)にのみフリーズモードによる
バーストゲートの入力を禁止してクロック信号の安定化
を図る。図6は図3のクロック安定化回路10の変形を
示す図である。本図に示すように、図3と異なるのは、
中間周波(IF)の自動利得コントローラ(AGC)N
の出力電圧をしきい値レベルを比較する比較器96と、
この結果とフリーズON/OFFとの論理和をとりこの
結果を基にスイッチ102を切り換える論理和回路97
とを具備することである。
圧を電界強度情報として利用し、IF−AGC電圧があ
る電界強度(しきい値レベル)以上になった場合(電界
強度があるレベルを下回った場合)にのみフリーズモー
ドによる発振器101からのクロック供給を可能にす
る。図7は図4のクロック安定化回路10の変形例を示
す図である。本図に示すように、図4と異なるのは、中
間周波(IF)の自動利得コントローラ(AGC)Nの
出力電圧をしきい値レベルを比較する比較器96と、こ
の結果とフリーズON/OFFとの論理和をとりこの結
果を基にミュート部103を切り換える論理和回路97
とを具備することである。
圧を電界強度情報として利用し、IF−AGC電圧があ
る電界強度(しきい値レベル)以上になった場合(電界
強度があるレベルを下回った場合)にのみフリーズモー
ドによるミューティングを可能にする。
る。
ズモード時にクロックをホールドする例を示す図であ
る。
ズモード時に4fscの発振器のクロックに切り換える例
を示す図である。
モード時にカラーバーストをミュートする例を示す図で
ある。
である。
である。
図である。
処理回路を示す図である。
示す図である。
図である。
映像乱れを説明する図である。
部)
Claims (5)
- 【請求項1】 2つの画像メモリを有し、交互に画像信
号を書き込み及び読み出しを行い、フリーズモード時に
は片方の画像メモリのみから読み出し、該画像メモリの
表示を行う映像信号処理回路において、 前記画像信号から同期信号を検出する時に、カラーバー
ストパルスが存在する期間のみバーストゲートパルスを
形成する同期分離部と、 前記画像信号から抽出したカラーバーストパルスを基準
信号として入力し、前記バーストゲートパルスを入力し
た時のみカラーバーストパルスと位相比較して逓倍のク
ロック信号を形成し、このクロック信号を前記画像メモ
リの読み出しに用いるフェーズロックドループとを備
え、 前記フェーズロックドループは、フリーズモード時、受
信した前記画像信号の電界の急変時に前記クロック信号
を安定化し、 前記映像信号処理回路は、さらに、前記クロック信号と
同一のクロック信号を発生する発振器を備え、 電界強度が小さくなった場合であってフリーズモード時
に、前記フェーズロックドループの出力及び前記発振器
の出力を択一的に選択するためのスイッチを切り換え
て、前記発振器にて生成されるクロック信号を出力し、
前記画像メモリの読み出しに用いるクロック信号として
強制的に使用することを特徴とする映像信号処理回路。 - 【請求項2】 前記フェーズロックドループは、フリー
ズモード時には、前記バーストゲートの入力を強制的に
禁止することを特徴とする、請求項1に記載の映像信号
処理回路。 - 【請求項3】 フリーズモード時には前記フェーズロッ
クドループに入力するカラーバーストパルスを強制的に
ミュートすることを特徴とする、請求項1に記載の映像
信号処理回路。 - 【請求項4】 前記フェーズロックドループは、電界強
度が小さくなった場合にのみフリーズモードによる前記
バーストゲートの入力を禁止することを特徴とする、請
求項2に記載の映像信号処理回路。 - 【請求項5】 電界強度が小さくなった場合にのみフリ
ーズモード時に前記カラーバーストパルスをミュートす
ることを特徴とする、請求項3に記載の映像信号処理回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01752796A JP3212503B2 (ja) | 1996-02-02 | 1996-02-02 | 映像信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01752796A JP3212503B2 (ja) | 1996-02-02 | 1996-02-02 | 映像信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09215003A JPH09215003A (ja) | 1997-08-15 |
JP3212503B2 true JP3212503B2 (ja) | 2001-09-25 |
Family
ID=11946405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01752796A Expired - Fee Related JP3212503B2 (ja) | 1996-02-02 | 1996-02-02 | 映像信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3212503B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
KR100797471B1 (ko) * | 2006-03-20 | 2008-01-24 | 엘지전자 주식회사 | 비디오 디코더의 위상동기회로 제어장치 및 그 제어방법 |
-
1996
- 1996-02-02 JP JP01752796A patent/JP3212503B2/ja not_active Expired - Fee Related
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---|---|
JPH09215003A (ja) | 1997-08-15 |
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