DE19708962C2 - Halbleiterdatenspeicher mit einer Redundanzschaltung - Google Patents
Halbleiterdatenspeicher mit einer RedundanzschaltungInfo
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- DE19708962C2 DE19708962C2 DE1997108962 DE19708962A DE19708962C2 DE 19708962 C2 DE19708962 C2 DE 19708962C2 DE 1997108962 DE1997108962 DE 1997108962 DE 19708962 A DE19708962 A DE 19708962A DE 19708962 C2 DE19708962 C2 DE 19708962C2
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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Description
Die Erfindung betrifft einen Halbleiterdatenspeicher (im Folgenden auch Datenspeicher genannt), insbesondere
einen Halbleiter-Datenspeicher, der die folgenden Merkmale
aufweist:
- - wenigstens ein Speicherzellenfeld, das Speicherzellen aufweist, wobei die Speicherzellen durch Anlegen wenigstens eines Selektionssignals an im Bereich der Speicherzellen vorgesehene Selektionsleitungen selektierbar sind, wobei die Selektionsleitungen Wortleitungen sowie Bitleitungen aufweisen können,
- - eine Redundanzschaltung, die wenigstens eine Redundanz speicherzelle aufweist, wobei die Redundanzspeicher zellen durch Anlegen wenigstens eines Redundanz- Selektionssignals an im Bereich der Redundanzspeicherzellen vorgesehene Redundanz- Selektionsleitungen selektierbar sind,
- - eine Redundanz-Selektionsleitungsauswahlschaltung, in der wenigstens eine Zuordnungsinformation abspeicherbar ist, wobei die Redundanz- Selektionsleitungsauswahlschaltung so ausgebildet ist, daß aufgrund der Zuordnungsinformation wenigstens eine Redundanz-Selektionsleitung zu wenigstens einer Selektionsleitung zuordenbar ist
Datenspeicher und insbesondere Halbleiterdatenspeicher werden
häufig auf die folgende Weise hergestellt. Zunächst wird eine
Vielzahl von Datenspeichern auf einem Substratabschnitt
erzeugt, der Wafer genannt wird. Nach der Herstellung des
Wafers werden die einzelnen Datenspeicher getestet, und zwar
insbesondere daraufhin, ob die Speicherzellen des Speicher
zellenfelds und ggf. die Redundanzspeicherzellen der
Redundanzschaltung ordnungsgemäß arbeiten. Dabei wird in jede
Speicherzelle bzw. in jede Redundanzspeicherzelle wiederholt
ein jeweils unterschiedlicher Wert geschrieben, wobei durch
eine nachfolgende Leseoperation überprüft wird, ob die
geprüfte Speicherzelle bzw. Redundanzspeicherzelle ordnungs
gemäß beschrieben werden konnte. Falls eine defekte
Speicherzelle ermittelt wird, so wird eine Redundanz-
Selektionsleitungsauswahlschaltung so programmiert, daß einer
unbrauchbaren Speicherzelle eine ordnungsgemäß arbeitende
Redundanzspeicherzelle zugeordnet wird. Dies erfolgt so, daß
die zugeordnete Redundanzspeicherzelle die Funktion der als
defekt erkannten Speicherzelle übernimmt. Aufgrund der
besonderen Ausbildung der Redundanz-Selektionsleitungs
auswahlschaltung kann eine zugeordnete Redundanzspeicherzelle
genau so angesprochen werden, daß das Speicherzellenfeld von
außen den Eindruck erweckt, ausschließlich ordnungsgemäß
arbeitende Speicherzellen aufzuweisen. Dadurch wird die
Ausbeute bei der Herstellung gesteigert.
In einem nachfolgenden Schritt wird der Wafer in einzelne
Datenspeicher zersägt. Daraufhin werden die einzelnen Daten
speicher in Gehäuse montiert und erneut einem Test unter
zogen, wobei erst dann die Auslieferung der gattungsgemäßen
Datenspeicher erfolgt.
Wenn bei den gattungsgemäßen und insbesondere mit flächen
günstigen Stacked-Gate-Speicherzellen versehenen Flash-Daten
speichern einzelne Speicherzellen und/oder ganze Wort
leitungen durch Redundanzzellen ersetzt werde, dann stören
diese Speicherzellen beim normalen Betrieb. Dies verhindert
grundsätzlich einen Einsatz von redundanten Wortleitungen.
Durch einen zusätzlichen Schaltungsaufwand können jedoch auch
für diese Datenspeicher redundante Wortleitungen eingesetzt
werden. So kann zum Beispiel für jede Wortleitung eine eigene
getrennte Sourceleitung eingeführt werden, die selektiv
abschaltbar gestaltet ist. Eine solche Lösung wird in der US-
A-5 426 608 gezeigt. Bei dieser Variante ist besonders von
Nachteil, daß neben dem Schaltungsaufwand ein großer Zusatz
flächenaufwand notwendig ist.
In einer in der US-A-5 452 251 gezeigten Lösung wird ein
Leseverfahren beschrieben, bei dem die deselektierte
Wortleitungen beim Lesen auf einer negativen Spannung
gehalten werden müssen. Dazu sind aufwendige
Zusatzschaltungen vorgesehen, die auf den schnellen
Zugriffswechsel beim Lesen reagieren können. Besonders von
Nachteil ist hierbei, daß die Schaltung einen hohen
Stromverbrauch aufweist.
Es ist daher Aufgabe der Erfindung, einen gattungsgemäßen
Halbleiterdatenspeicher bereitzustellen, der einen einfachen Aufbau hat
und mit dem bei durch redundante Wortleitungen ersetzten
Speicherzellen ein normaler Betrieb möglich ist.
Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß
der Speicher bzw. die Speicherzellen so ausgebildet werden,
daß sie mit einer positiven Spannung an der Wortleitung
löschbar und mit einer negativen Spannung an der Wortleitung
programmierbar sind.
Insbesondere ist auch eine Ausbildung der Erfindung
vorgesehen, bei der der Speicher bzw. die Speicherzellen so
ausgebildet werden, daß sie mit einer positiven Spannung an
der Wortleitung löschbar und mit einer Kombination aus einer
negativen Spannung an der Wortleitung und einer positiven
Spannung an der Bitleitung programmierbar sind.
Dabei ist insbesondere ein Flash-Speicher vorgesehen, der mit
einer negativen Wortleitungsprogrammierspannung und mit einer
positiven Wortleitungslöschspannung programmierbar ist, wobei
ein wie vorstehend beschrieben ausgebildeter Flash-Speicher
vorteilhafterweise auch mit einer Wortleitungs-
Redundanzschaltung mit bekannter Ausbildung zusammenarbeiten
kann.
Der erfindungsgemäße Flash-Speicher mit Ansteuerung kann
vorteilhafterweise so ausgebildet sein, daß beim
Programmieren der Speicherzellen eine negative Spannung (z. B.
-12 V) an das Zell-Control-Gate (selektierte Wortleitung)
angelegt wird, daß an die selektierte Bitleitung eine
niedrige positive Spannung (z. B. 5 V) angelegt wird und daß an
die nicht selektierten Bitleitungen 0 V angelegt wird. Dadurch
wird bzw. werden beim Programmieren eine oder mehrere
Speicherzellen selektiv in einen vom Löschzustand der
Speicherzellen entgegengesetzten Zustand gebracht.
Demgegenüber bringt ein Löschvorgang bei Flash-Speichern
stets eine Gesamtheit von Zellen, wie beispielsweise einen.
Speicherblock oder den gesamten Speicher, in einen
Löschzustand.
Die Erfindung beruht auf der erfindungswesentlichen
Erkenntnis, daß die bei den gattungsgemäßen Datenspeichern
vorhandenen deaktivierten Wortleitungen Zellen enthalten, die
niemals programmiert, aber stets mit dem restlichen
Zellenfeld gemeinsamt gelöscht werden. Es wurde heraus
gefunden, daß diese Speicherzellen eine negative Einsatz
spannung erhalten und dadurch "over-erased" werden, was
bewirkt, daß sie auch bei deselektierter Wortleitung leiten.
Bei der erfindungsgemäßen Ausbildung ist dies nicht der Fall,
so daß der erfindungsgemäße Datenspeicher auf einfache Weise
eingesetzt werden kann. Insbesondere kann auf das Vorsehen
von zusätzlichen Schaltungsmaßnahmen verzichtet werden, ohne
die die im Stand der Technik bekannten Datenspeicher nicht
betrieben werden konnten.
Aus den vorstehenden Gründen bezieht sich die Erfindung im
wesentlichen auf die Ausbildung einer Redundanzschaltung zum
Selektieren von Wortleitungen. Der Erfindungsgedanke kann
analog und unter Vornahme entsprechender Abwandlungen jedoch
auch für die Ausbildung einer Redundanzschaltung für
Bitleitungen verwendet werden.
Besonders vorteilhaft sind für den erfindungsgemäßen Daten
speicher Flash-Speicherzellen verwendbar, die unter Anwendung
von Fowler-Nordheim-Tunnelströmen löschbar und programmierbar
sind. Dies ist beispielsweise bei FLOTOX-EEPROMs bekannt und
diese Technik wird auch für Flash-Speicher insbesondere
in der 0,5 µm CMOS-Technik angewendet.
In besonders vorteilhaften Ausbildungen sind die Speicher
zellen jeweils als Stacked-Gate-Zelle ausgebildet, die sich
flächengünstig herstellen lassen. Bei der Ausbildung der
Speicherzellen als Split-Gate-Zelle ergibt sich der Vorteil
einer besonders einfachen Schaltung, die darüber hinaus
verhindert, daß durch Prozeßschwankungen der Serien-Gate-
Länge in Verbindung mit extremen over-erase-Effekten Leck
ströme entstehen.
Weiterhin ist wenigstens ein Adreßdecoder vorgesehen, der
zwischen einen Adreßbus und die zu den Speicherzellen
führenden Selektionsleitungen geschaltet ist, wobei der
Adreßdecoder vorteilhafterweise so ausgebildet ist, daß eine
oder mehrere Selektionsleitungen entsprechend einer am
Adreßbus anliegenden Adresse selektierbar sind. Außerdem ist
ein Redundanzadreßdecoder vorgesehen, der zwischen den
Adreßbus und die Redundanz-Selektionsleitungen geschaltet
ist, die zu den Redundanzspeicherzellen führen, wobei der
Redundanzadreßdecoder so ausgebildet ist, daß eine oder
mehrere Redundanz-Selektionsleitungen entsprechend einer am
Adreßbus anliegenden Adresse selektierbar sind. Weiterhin ist
die Redundanz-Selektionsleitungsauswahlschaltung im Bereich
des Redundanzadreßdecoders angeordnet. Der Erfindungsgedanke
läßt sich dabei besonders vorteilhaft auf Schaltungen
anwenden, bei denen gerade Wortleitungen durch Redundanz-
Wortleitungen ersetzt werden.
Besonders vorteilhaft ist der erfindungsgemäße Datenspeicher
mit einem Adreßdecoder ausgebildet, der durch den Redundanz
adreßdecoder deaktivierbar ist. Dadurch wird auf einfache
Weise verhindert, daß gleichzeitig eine
Redundanzspeicherzelle und eine Speicherzelle selektiert
werden, was zu Störungen beim Auslesen von Daten aus dem
Speicher führen würde.
Weiterhin ist es besonders vorteilhaft, wenn der Daten
speicher die folgenden Merkmale aufweist:
- - der Adreßbus ist als paralleler Adreßbus mit einer Anzahl von Adreßbusleitungen ausgebildet,
- - einen Zuordnungsspeicher, der Zuordnungsspeicherzellen aufweist, wobei die Anzahl der Zuordnungsspeicherzellen gleich der Anzahl der Adreßbusleitungen ist.
Selbstverständlich könnte der Zuordnungsspeicher bei
konsistenter Weiterführung der bisherigen Bezeichnungen auch
"Redundanz-Zuordnungsspeicher" genannt werden, da mit diesem
die Zuordnung von Redundanzspeicherzellen zu Speicherzellen
erfolgt.
Dadurch ergibt sich eine besonders einfache Decodierung der
am Adreßbus anliegenden Adresse. Vorteilhafterweise sind
gleich mehrere der wie vorstehend ausgebildeten Zuordnungs
speicher vorgesehen, wobei dann jeder Zuordnungsspeicher
wenigstens eine Validierungsspeicherzelle mit einer Vali
dierungsadreßleitung aufweist. Somit wird jeder Redundanz
speicherzelle ein Zuordnungsspeicher mit einem ganzen Satz
von Zuordnungsspeicherzellen sowie mit einer
Validierungsspeicherzelle beigeordnet, wobei alle Zuordnungs
speicher parallel auf den Adreßbus geschaltet werden. Somit
empfängt jeder Zuordnungsspeicher die momentan auf dem
Adreßbus anliegende Adresse, wobei bei geeigneter Program
mierung der Zuordnungsspeicherzellen einzelne Zuordnungs
speicher zu bestimmten, auf dem Adreßbus anliegenden Adressen
zuordenbar sind. Durch die geeignete Programmierung der
Validierungsspeicherzelle kann dann sichergestellt werden,
daß nur gewünschte Zuordnungsspeicher auf am Adreßbus
anliegende Adressen ansprechen.
Die vorstehend erläuterten Ausbildungen des erfindungsgemäßen
Datenspeichers erweisen sich vor allen Dingen beim Normal
betrieb des Datenspeichers als vorteilhaft, bei dem auf den
Datenspeicher zugegriffen wird. Insbesondere zur einfachen
Programmierung des Redundanzdecoders im erfindungsgemäßen
Datenspeicher weist dieser nicht nur einen, sondern mehrere
Zuordnungsspeicher zur Aufnahme der Zuordnungsinformation
auf. Durch die vorstehende Weiterbildung der Erfindung kann
einer der mehreren Zuordnungsspeicher beim Programmieren
ausgewählt werden, wodurch insbesondere gewährleistet ist,
daß schadhafte Zuordnungsspeicher bei der Programmierung des
erfindungsgemäßen Datenspeichers nicht verwendet werden.
Bei einer besonders einfach zu handhabenden Ausgestaltung der
Erfindung wird aufgrund des Programmierens der Zuordnungs
speicher je ein Zuordnungsspeicher einer zu ersetzenden
Wortleitung zugeordnet, indem im Zuordnungsspeicher
vorhandene Fuses aufgetrennt bzw. nicht aufgetrennt werden.
Dazu wird in jedem Zuordnungsspeicher die Adresse einer
anderen zu ersetzenden Wortleitung abgespeichert, wobei über
den Zuordnungsspeicherauswahldecoder ausgewählt wird, welcher
Zuordnungsspeicher die Adressierung für eine bestimmte zu
ersetzende Wortleitung übernimmt.
Die Zuordnungsspeicherzellen des erfindungsgemäßen Daten
speichers weisen vorteilhafterweise wenigstens ein
irreversibel programmierbares Bauelement als erstes Speicher
element auf. Dabei kann das irreversibel programmierbare
Bauelement beispielsweise als per Laser oder durch eine
Brennspannung durchtrennbare Fuse-Leitung ausgebildet sein.
Die Erfindung ist in der Zeichnung anhand eines Ausführungs
beispiels näher veranschaulicht.
Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen
Datenspeichers,
Fig. 2 eine als Stacked-Gate-Zelle ausgestaltete Speicher
zelle eines erfindungsgemäßen Datenspeichers,
Fig. 3 eine als Split-Gate-Zelle ausgestaltete Speicher
zelle eines erfindungsgemäßen Datenspeichers,
Fig. 4 ein Schaltbild einer Speichermatrix des erfindungs
gemäßen Datenspeichers aus Fig. 1,
Fig. 5 ein Blockschaltbild eines Redundanzadreßdecoders
des Datenspeichers aus Fig. 1,
Fig. 6 ein Blockschaltbild eines Zuordnungsspeichers des
Datenspeichers aus Fig. 1,
Fig. 7 ein Schaltbild einer Validierungsspeicherzelle des
Zuordnungsspeichers aus Fig. 6,
Fig. 8 ein Spannungsverlaufsdiagramm, das das Auslesen des
Zustands der Zuordnungsspeicherzelle aus Fig. 7
veranschaulicht,
Fig. 9 ein Schaltbild einer Zuordnungsspeicherzelle des
Zuordnungsspeichers aus Fig. 6.
Fig. 1 zeigt einen erfindungsgemäßen Datenspeicher 1, der
auf einem in dieser Ansicht nicht gezeigten Halbleiter
substrat erzeugt ist.
Der Datenspeicher 1 hat ein Flash-Speicherzellenfeld 2, das
bitweise programmierbar und in großen Blöcken elektrisch
löschbar ist. Das Speicherzellenfeld weist senkrecht
zueinander verlaufende Wortleitungen XSEL0 bis XSELn sowie
Bitleitungen YSEL0 bis YSELn auf. Über die Wort- und Bit
leitungen können durch Anlegen geeigneter Signale einzelne
Speicherzellen im Speicherzellenfeld 2 ausgewählt werden. In
Fig. 1 ist dabei nur eine einzige Speicherzelle S1
dargestellt, die durch Selektieren der Wortleitung XSEL0 und,
der Bitleitung YSEL0 ausgewählt wird. In dieser Ansicht sind
zum Speicherzellenfeld zugehörige Ansteuerschaltungen wie
beispielsweise Pegelwandler nicht gezeigt.
Der Datenspeicher 1 weist weiterhin ein Redundanzspeicher
zellenfeld 3 auf, das Redundanzwortleitungen RXSEL1 bis
RXSEL4 aufweist. Im Übrigen verwendet das Redundanzspeicher
zellenfeld 3 die Bitleitungen YSEL1 bis YSELN des Speicher
zellenfelds 2 mit. Über die Redundanz-Worteleitungen RXSEL0
bis RXSEL3 und die Bitleitungen YSEL0 bis YSELn können
Redundanzspeicherzellen des Redundanzspeicherzellenfelds 3
ausgewählt werden. In Fig. 1 ist nur eine Redundanzspeicher
zelle RS1 dargestellt, die durch Anlegen geeigneter Signale
an die Wortleitung RXSEL0 und an die Bitleitung YSEL0
ausgewählt werden kann.
Der Datenspeicher 1 hat weiterhin einen Adreßdecoder 4 für
die Wortleitungen XSEL0 bis XSELn des Speicherzellenfelds 2.
Der Adreßdecoder 4 empfängt Adreßdaten von einem parallelen
Adreßbus 5, der mehrere parallele Adreßdatenleitungen
aufweist, was in der Zeichnung durch einen auf dem Adreßbus 5
angebrachten Schrägstrich verdeutlicht ist. Der Adreßdecoder
4 wandelt die vom Adreßbus 5 kommenden Adreßdaten in
Ansteuerungssignale für die Wortleitungen XSEL0 bis XSELn um.
Der Adreßdecoder 4 ist hierzu auf übliche Weise aufgebaut und
wird hier nicht eigens beschrieben. Weiterhin weist der
Adreßdecoder 4 einen Deaktivierungseingang 6 auf. Wird an den
Deaktivierungseingang 6 ein logisches "1"-Signal angelegt,
werden alle Signale XSEL0 bis XSELn auf logisch "0" gesetzt.
Der Datenspeicher 1 hat schließlich noch einen Redundanz
adreßdecoder 7, der in Abhängigkeit von seiner internen
Programmierung und den vom Adreßbus 5 ankommenden Adreßdaten
die Redundanzwortleitungen RXSEL0 bis RXSEL3 ansteuert. Der
Redundanzadreßdecoder 7 steht mit dem Deaktivierungseingang 6
des Adreßdecoders 4 in Verbindung, und zwar derart, daß der
Adreßdecoder durch den Redundanzadreßdecoder 7 deaktivierbar
ist. Der Redundanzadreßdecoder 7 weist für seine
Programmierung in dieser Ansicht nicht gezeigte
Programmierungseingänge auf.
In Fig. 1 ist die aus Redundanzspeicherzellenfeld 3 und
Redundanzadreßdecoder 7 bestehende Redundanzschaltung exem
plarisch für die Wortleitungen XSEL0 bis XSELn vorgesehen.
Ebenso kann eine Redundanzschaltung für die Bitleitungen
YSEL0 bis YSELn vorgesehen sein. Wegen der vereinfachten
Darstellung ist eine derartige Redundanzschaltung für die
Bitleitungen jedoch in dieser Ansicht nicht gezeigt.
Fig. 2 zeigt eine als Stacked-Gate-Zelle ausgestaltete
Speicherzelle eines erfindungsgemäßen Datenspeichers. In ein
Substrat 8 ist durch Dotierung eine Source 9 sowie eine Drain
10 eingebracht. Auf dem Substrat befindet sich eine
Tunneloxid-Schicht 11, auf der eine Floating-Gate-Schicht 12
aufgebracht ist. Auf der Floating-Gate-Schicht ist ein Inter-
Poly-Dielectricum 13 aufgebracht, und zwar derart, daß sich
zwischen der Tunneloxid-Schicht 11 und dem Inter-Poly-
Dielectricum 13 keine Verbindung ergibt. Schließlich ist auf
dem Inter-Poly-Dielectricum 13 noch eine Control-Gate-Schicht
14 aufgebracht, die ebenfalls ausschließlich mit dem Inter-
Poly-Dielectricum in Verbindung steht. Unterhalb der
Darstellung in Fig. 2 ist die symbolhafte Bezeichnung der
Stacked-Gate-Zelle 15 angegeben.
Fig. 3 zeigt eine als Split-Gate-Zelle 16 ausgestaltete
Speicherzelle eines erfindungsgemäßen Datenspeichers. In ein
Halbleitersubstrat ist eine Source 17 und eine Drain 18 durch
Dotieren eingebracht. Auf dem Substrat befindet sich eine
Tunneloxid-Schicht 19 sowie ein Floating-Gate-Bereich 20. Auf
den Floating-Gate-Bereich 20 ist ein Inter-Poly-Dielectricum
21 aufgebracht, und zwar derart, daß sich ein Bereich des
Inter-Poly-Dielectricums 21 von der Oberseite des Floating-
Gates 20 herunter auf die Tunneloxid-Schicht 19 erstreckt.
Auf dem Inter-Poly-Dielectricum 21 befindet sich das Control-
Gate 22, wobei der sich von dem Bereich oberhalb des Inter-
Poly-Dielectricums 21 in den Bereich der Tunneloxid-Schicht
19 erstreckende Bereich als Serien-Gate 23 ausgebildet ist.
Fig. 4 zeigt ein Schaltbild einer Speichermatrix 24 des
Speicherzellenfelds 2 aus Fig. 1. Die Speichermatrix 24
besteht aus einer Vielzahl von Stacked-Gate-Zellen 15. Die
Source-Anschlüsse der Stacked-Gate-Zellen 15 stehen unter
einander in Verbindung, was durch ein im Bereich jeweils des
Source-Anschlusses S eingezeichnetes Masse-Symbol
verdeutlicht ist. In jeder Speicherzelle steht der Drain-
Anschluß D mit der zu der Speicherzelle gehörenden Bitleitung
BLn in Verbindung und jeder Control-Gate-Anschluß CG steht
mit der zugehörigen Wortleitung WLn in Verbindung. Die
Speichermatrix 24 verwendet als Besonderheit eine negative
Programmierspannung und eine positive Löschspannung auf dem
Control-Gate-Anschluß CG. Als Konsequenz verschiebt sich die
Zelleinsatzspannung VT auf deaktivierten Wortleitungen beim
Löschen zu positiven Werten. Demzufolge kann die Stacked-
Gate-Zelle 15 stets mit 0 V auf dem Control-Gate-Anschluß
deselektiert werden, und daher kann die Wortleitungs-
Redundanzschaltung besonders einfach ausgeführt werden.
Beispielwerte für Programmier- und Löschbedingungen der
Stacked-Gate-Zelle 15 sind aus der nachfolgenden Tabelle
ersichtlich:
Fig. 5 zeigt den Redundanzadreßdecoder 7 aus Fig. 1 in
näherem Detail.
Zentrale Bestandteile des Redundanzadreßdecoders 7 sind vier
Zuordnungsspeicher 26, 27, 28 und 29 (WREDBLOCK), die jeweils
mit einer der Redundanzwortleitungen RXSEL0 bis RXSEL3
ausgangsseitig in Verbindung stehen. Eingangsseitig stehen
die Zuordnungsspeicher 26, 27, 28 und 29 mit dem Adreßbus 5
in Verbindung.
Zur Generierung eines Deaktivierungssignals DIS für den
Deaktivierungseingang 6 des Adreßdecoders 4 ist ein
Deaktivierungsschaltwerk 30 vorgesehen. Das Deaktivierungs
schaltwerk 30 weist zwei NOR-Gatter mit jeweils zwei
Eingängen auf, wobei ein NOR-Gatter eingangsseitig mit den
Redundanzwortleitungen RXSEL0 und RXSEL1 verbunden ist,
während das andere NOR-Gatter eingangsseitig mit den
Redundanzwortleitungen RXSEL2 und RXSEL3 verbunden ist. Die
Ausgänge der NOR-Gatter werden zwei Eingängen eines NAND-
Gatters zugeführt, das das Signal DIS generiert.
Der Adreßbus 5 bildet zusammen mit den Zuordnungsspeichern
26, 27, 28 und 29 sowie mit dem Deaktivierungsschaltwerk 30
den im Normalbetrieb des Datenspeichers 1 aktiven Betriebs
bereich des Redundanzadreßdecoders 7. Es ist klar, daß mit
steigender Anzahl von Redundanzwortleitungen RXSEL eine
steigende Anzahl von Zuordnungsspeichern im Redundanzadreß
decoder 7 vorgesehen werden müssen. Im Ausführungsbeispiel
der Erfindung sind jedoch nur vier Redundanzwortleitungen
RXSEL0 bis RXSEL3 vorgesehen.
Fig. 6 zeigt den Zuordnungsspeicher WREDBLOCK 26 aus Fig. 5
in näherem Detail. Wie man in dieser Ansicht besonders gut
sieht, umfaßt der Adreßbus 5, der dem Zuordnungsspeicher 26
zugeführt wird, acht Adreßdatenleitungen ADR0 bis ADR7.
Entsprechend der Anzahl der Einzelleitungen des Adreßbus 5
sind acht Zuordnungsspeicherzellen (ADRFUSE) 32 bis 39 im
Zuordnungsspeicher 26 vorgesehen. Dabei steht die
Zuordnungsspeicherzelle 32 eingangsseitig mit der Leitung
ADR0 des Adreßbus 5 in Verbindung, während die
Zuordnungsspeicherzelle 33 eingangsseitig mit der Leitung
ADR1 des Adreßbus 5 in Verbindung steht. Die übrigen
Zuordnungsspeicherzellen 34 bis 39 stehen auf gleiche Weise
mit den Leitungen ADR2 bis ADR7 des Adreßbus in Verbindung.
Weiterhin ist im Zuordnungsspeicher 10 eine Validierungs
speicherzelle (ENAFUSE) 40 vorgesehen.
Die Ausgänge F0 der Zuordnungsspeicherzelle 32 bis 39 sowie
der Validierungsspeicherzelle 40 sind drei NAND-Gattern mit
jeweils drei Eingängen zugeführt. Die Ausgänge der NAND-
Gatter sind einem NOR-Gatter mit drei Eingängen zugeführt.
Der Ausgang A1 des NOR-Gatters mit drei Eingängen führt zu
der Redundanz-Wortleitung RXSEL3, wie am besten in Fig. 5 zu
sehen ist.
Fig. 7 zeigt die Validierungsspeicherzelle 40 aus Fig. 6 in
näherem Detail. Die Validierungsspeicherzelle 40 gliedert
sich in zwei Eingangstransistoren P1, N1, in eine mit einem
Laser durchtrennbare Fuse 41 sowie in ein aus dem Inverter 11
sowie den Transistoren N2 und P2 gebildeten Latch 42. Die
Eingangstransistoren P1, N1 werden an ihren jeweiligen Gates
zum Auslesen des Zustandes der Fuse 41 mit Signalen PRE und
INI beaufschlagt.
Fig. 8 veranschaulicht den Verlauf der beim Auslesen der
Validierungsspeicherzelle 40 an die Anschlüsse PRE und INI
angelegten Spannungen. Durch den Spannungsimpuls am Eingang
PRE wird der Eingang des Latch 42 zunächst auf "1" gesetzt.
Je nach Programmierzustand der Fuse 41 wird der Knoten durch
INI wieder auf "0" gesetzt, was einem unprogrammierten
Zustand entspricht, oder er verbleibt auf "1", was einem
programmierten Zustand entspricht. Das vorstehend
beschriebene Auslesen des Zustandes der Fuse 41 und das
Eintragen in das latch durch die Signale PRE und INI wird
insbesondere nach dem Einschalten der Betriebsspannung der
Gesamtschaltung automatisch ausgelöst.
Fig. 9 zeigt die Zuordnungsspeicherzelle 33 aus Fig. 6 in
näherem Detail. Die Zuordnungsspeicherzelle 33 entspricht im
Aufbau im wesentlichen der Validierungsspeicherzelle 40 aus
Fig. 7. Sie gliedert sich in zwei Eingangstransistoren P1,
N1, in eine mit einem Laser durchtrennbare Fuse 41 sowie in
einen aus dem Inverter 11 sowie den Transistoren N2 und P2
gebildeten Latch 42. Die Eingangstransistoren P1, N1 werden
an ihren jeweiligen Gates zum Auslesen des Zustandes der Fuse
41 mit Signalen PRE und INI beaufschlagt. Zusätzlich enthält,
die Zuordnungsspeicherzelle 33 ein XNOR-Glied 43, die .den
Programmierzustand der Zuordnungsspeicherzelle 33 mit einem
Selektionssignal auf der Selektionsleitung ADR0 des Adreßbus
5 vergleicht und gegebenenfalls ein Aktivierungssignal F0 = "1"
erzeugt.
Im Betrieb verhält sich der erfindungsgemäße Datenspeicher 1,
wie nachfolgend anhand der Fig. 1 bis 4 beschrieben ist.
Dazu wird angenommen, daß nach der Herstellung des Daten
speichers 1 in einem Testvorgang herausgefunden wurde, daß
die Speicherzelle S1 defekt ist und daß die als ordnungsgemäß
arbeitend herausgefundene Redundanzspeicherzelle RS1 deren
Funktion übernehmen soll (vgl. Fig. 1).
Beim Programmieren des Zuordnungsspeichers 26 des
Datenspeichers 1 derart, daß die Funktion der Speicherzelle
S1 durch die Redundanzspeicherzelle RS1 übernommen wird, wird
dazu in die Zuordnungsspeicherzellen 32 bis 39 wie vorstehend
beschrieben mittels eines Lasers der Wert logisch "0"
einprogrammiert. Dabei entspricht einer Auswahl von XSEL0 ein
Zustand der Adreßleitungen ADR0 bis ADR7 von jeweils gleich
logisch "0". Ein Zustand von logisch "0" ergibt sich aus
einer nicht-durchtrennten Fuse während sich ein Zustand
logisch "1" aus einer durchtrennten Fuse ergibt. In die
Zuordnungsspeicherzelle 33 und in die
Validierungsspeicherzelle 40 wird jeweils der Wert logisch
"1" einprogrammiert. Nach dem Programmieren ist die
Redundanzspeicherzelle RS1 der Speicherzelle S1 zugeordnet.
Im normalen Zugriffsbetrieb verhält sich der wie vorstehend
programmierte Datenspeicher 1 wie nachfolgend beschrieben.
Dazu wird angenommen, daß im Betrieb des Datenspeichers 1
versucht werden soll, auf die Speicherzelle S1 zuzugreifen.
Dabei wird auf die Selektionsleitungen ADR0 bis ADR7 des X-
Adreßbus 5 das Adreßdatum logisch "0000 0000" angelegt (vgl.
Fig. 1 und 6). Am in den Zeichnungen nicht dargestellten
Y-Adreßbus wird ein entsprechendes Signal "0000 0000"
angelegt.
An den beiden Eingängen des in Fig. 9 gezeigten XNOR-Gatters
43 liegt dann jeweils der Wert logisch "0" an, und zwar
einmal aufgrund des von der Selektionsleitungen ADR0
gelieferten Wertes logisch "0" und aufgrund der von der
Zuordnungsspeicherzelle 33 gelieferten und während des
Programmierens gespeicherten Wertes logisch "0". Der Ausgang
des XNOR-Gatter in Fig. 9 erzeugt daraufhin auf der Leitung
F0 den Wert logisch "1", der dem NAND-Gatter in Fig. 6
zugeführt wird. In der Validierungsspeicherzelle 40 (Fig. 6)
befindet sich aufgrund der Programmierung der Wert logisch
"1", der ebenfalls einem NAND-Gatter mit drei Eingängen in
Fig. 6 zugeführt wird. Somit geht der Ausgang des NOR-
Gatters mit drei Eingängen in Fig. 6 auf logisch "1" über,
was die Redundanz-Wortleitung RXSEL0 (vgl. Fig. 1 und 6)
auswählt. Auf diese Weise wird die zur Redundanzspeicherzelle
RS1 zugehörige Wortleitung RXSEL1 ausgewählt, wenn am
Adreßbus 5 die zur Speicherzelle S1 weisende Adresse "0000
0000" anliegt. Da sich die Ausgänge RXSEL1, RXSEL2 und
RXSEL3 der Zuordnungsspeicher 27, 28 und 29 (vgl. Fig. 5)
auf dem Zustand 0 befinden, während der Ausgang RXSEL0 des
Zuordnungsspeichers 26 den Wert logisch "1" hat, nimmt der
Ausgang DIS des Deaktivierungsschaltwerks 30 in Fig. 5 den
Wert logisch "1" an. Dadurch wird über den
Deaktivierungseingang 6 der Adreßdecoder 4 (vgl. Fig. 1)
deaktiviert, so daß Wechselwirkungen zwischen dem Ausgang
der Speicherzelle S1 und dem Ausgang der
Redundanzspeicherzelle RS1 verhindert werden.
Zusammenfassend kann gesagt werden, daß während des normalen
Betriebs des Datenspeichers 1 der Inhalt der Zuordnungs
speicherzelle 26 mit den am Adreßbus 5 anliegenden
Selektionssignalen verglichen und gegebenenfalls ein
Aktivierungssignal RXSEL0 = "1" erzeugt wird. Die übrigen
Zuordnungsspeicher 27, 28 und 29 arbeiten im wesentlichen auf
die selbe Weise.
Claims (12)
1. Halbleiterdatenspeicher, der die folgenden Merkmale auf
weist:
- 1. wenigstens ein Speicherzellenfeld (2), das Spei cherzellen (S1) aufweist, wobei die Speicherzellen (S1) durch Anlegen wenigstens eines Selektions signals an im Bereich der Speicherzellen (S1) vor gesehene Selektionsleitungen selektierbar sind, wo bei die Selektionsleitungen Wortleitungen (XSEL0, ..., XSELn) und/oder Bitleitungen (YSEL0, ..., YSELn) aufweisen,
- 2. eine Redundanzschaltung (3, 7), die wenigstens eine Redundanzspeicherzelle (RS1) aufweist, wobei die Redundanzspeicherzellen (RS1) durch Anlegen wenig stens eines Redundanz-Selektionssignals an im Be reich der Redundanzspeicherzellen (RS1) vorgesehene Redundanz-Selektionsleitungen (RXSEL0, ..., RXSEL3; YSEL0, ..., YSELn)) selektierbar sind,
- 3. eine Redundanz-Selektionsleitungsauswahlschaltung, in der wenigstens eine Zuordnungsinformation ab speicherbar ist, wobei die Redundanz- Selektionsleitungsauswahlschaltung so ausgebildet ist, daß aufgrund der Zuordnungsinformation wenig stens eine Redundanz-Selektionsleitung (RXSEL0) zu wenigstens einer Selektionsleitung (XSEL0) zuorden bar ist
- 1. die Speicherzellen (S1, 15) sind so ausgebildet, daß sie mit einer positiven Spannung an der Wort leitung (WL0, ..., WL3) löschbar und mit einer ne gativen Spannung an einer Wortleitung (WL0, ..., WL3) programmierbar sind.
2. Halbleiterdatenspeicher nach Anspruch 1,
dadurch gekennzeichnet, daß
die Speicherzellen (S1, 15) so ausgebildet sind, daß sie
mit einer positiven Spannung an der Wortleitung (WL0,
..., WL3) löschbar und mit einer Kombination aus einer
negativen Spannung an einer Wortleitung (WL0, ..., WL3)
und einer positiven Spannung an einer Bitleitung (BL0,
..., BL3) programmierbar sind.
3. Halbleiterdatenspeicher nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, daß
die Speicherzellen (S1, 15) so ausgebildet sind, daß sie
jeweils unter Anwendung von Fowler-Nordheim-
Tunnelströmen löschbar und programmierbar ist.
4. Halbleiterdatenspeicher nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, daß
die Speicherzellen jeweils als Flash-Speicherzellen (S1,
15) ausgebildet sind.
5. Halbleiterdatenspeicher nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, daß
die Speicherzellen jeweils als Stacked-Gate-Zelle (S1,
15) ausgebildet sind.
6. Halbleiterdatenspeicher nach einem der Ansprüche 1 bis
4,
dadurch gekennzeichnet, daß
die Speicherzellen jeweils als Split-Gate-Zelle ausge
bildet sind.
7. Halbleiterdatenspeicher nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, daß
er die folgenden Merkmale aufweist:
- 1. wenigstens einen Adreßdecoder (4), der zwischen ei nen Adreßbus (5) und die Selektionsleitungen (XSEL0, ..., XSELn; YSEL0, ..., YSELn) geschal tet ist und der so ausgebildet ist, daß eine oder mehrere Selektionsleitungen (XSEL0, ..., XSELn; YSEL0, ..., YSELn)) entsprechend einer am Adreß bus (5) anliegenden Adresse selektierbar sind,
- 2. wenigstens einen Redundanzadreßdecoder (7), der zwischen den Adreßbus (5) und die Redundanz- Selektionsleitungen (RXSEL0, ..., RXSEL3) ge schaltet ist und der so ausgebildet ist, daß eine oder mehrere Redundanz-Selektionsleitungen (RXSEL0, ..., RXSEL3) entsprechend einer am Adreßbus (5) anliegenden Adresse selektierbar sind, und
- 3. die Redundanz-Selektionsleitungsauswahlschaltung ist im Bereich des Redundanzadreßdecoders (7) ange ordnet.
8. Halbleiterdatenspeicher nach Anspruch 7,
dadurch gekennzeichnet, daß
der Adreßdecoder (4) so ausgebildet ist, daß er durch
den Redundanzadreßdecoder (7) deaktivierbar ist.
9. Halbleiterdatenspeicher nach Anspruch 7 oder Anspruch 8,
dadurch gekennzeichnet, daß
er die folgenden Merkmale aufweist:
- 1. der Adreßbus (5) ist als paralleler Bus mit einer Anzahl von Adreßbusleitungen (ADR0-ADR7) ausge bildet,
- 2. einen Zuordnungsspeicher (26, 27, 28, 29), der Zu ordnungsspeicherzellen (32, 33, 34, 35, 36, 37, 38, 39) aufweist, wobei die Anzahl der Zuordnungsspei cherzellen (32, 33, 34, 35, 36, 37, 38, 39) gleich der Anzahl der Adreßbusleitungen (ADR0-ADR7) ist.
10. Halbleiterdatenspeicher nach Anspruch 9,
dadurch gekennzeichnet, daß
der Zuordnungsspeicher (26, 27, 28, 29) wenigstens eine
Validierungsspeicherzelle (40).
11. Halbleiterdatenspeicher nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, daß
wenigstens eine Zuordnungsspeicherzelle (32-39) vorge
sehen ist, die wenigstens ein irreversibel programmier
bares Bauelement (41) als Speicherelement aufweist.
12. Halbleiterdatenspeicher nach Anspruch 11,
dadurch gekennzeichnet, daß
das irreversibel programmierbare Bauelement als Fuse
(41) ausgebildet ist.
Priority Applications (2)
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---|---|---|---|
DE1997108962 DE19708962C2 (de) | 1997-03-05 | 1997-03-05 | Halbleiterdatenspeicher mit einer Redundanzschaltung |
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DE1997108962 DE19708962C2 (de) | 1997-03-05 | 1997-03-05 | Halbleiterdatenspeicher mit einer Redundanzschaltung |
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DE19708962A1 DE19708962A1 (de) | 1998-09-24 |
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WO (1) | WO1998039776A1 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5426608A (en) * | 1993-09-20 | 1995-06-20 | Fujitsu Limited | Word line redundancy nonvolatile semiconductor memory |
US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357463A (en) * | 1992-11-17 | 1994-10-18 | Micron Semiconductor, Inc. | Method for reverse programming of a flash EEPROM |
-
1997
- 1997-03-05 DE DE1997108962 patent/DE19708962C2/de not_active Expired - Fee Related
-
1998
- 1998-01-30 WO PCT/DE1998/000275 patent/WO1998039776A1/de active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
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Also Published As
Publication number | Publication date |
---|---|
WO1998039776A1 (de) | 1998-09-11 |
DE19708962A1 (de) | 1998-09-24 |
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