KR19990024891A

KR19990024891A - 파워 업 회로

Info

Publication number: KR19990024891A
Application number: KR1019970046273A
Authority: KR
Inventors: 정원화
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 1999-04-06

Abstract

본 발명은 파워 업 회로에 관한 것으로, 종래의 파워 업 회로는 전원전압을 분압한 신호를 제어하는 수단이 없이 출력함으로써, 파워 업신호가 접지전압값으로 천이하는 시점에서의 전원전압값이 일정하지 않아 저전압 검출부 등의 입력으로 사용할 때 정상적인 동작을 시킬 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압(VDD)의 값이 설정값 이상 증가하면 저전위의 바이어스전압(PDRFS)을 출력하는 바이어스 발생부(10)와; 상기 바이어스 발생부(10)의 바이어스전압(PDRFS)에 따라 전원전압(VDD)을 인가 받아, 출력신호(VC)를 출력하는 구동부(20)와; 상기 구동부(20)의 출력신호를 반전 풀스윙한 출력신호(VD)를 출력하는 풀스윙부(30)와; 상기 풀스윙부(30)의 출력신호(VD)를 입력받아 그 출력신호(VD)에 따르는 파워 업신호(PUP)를 출력하는 출력부(40)로 구성하여 파워 업신호가 접지전압값으로 천이하는 전원전압을 2V로 일정하게 함으로써, 그 파워 업신호를 인가 받아 동작하는 저전압 검출부 등을 안정되게 동작시키며, 저전압을 사용하는 회로에 사용함이 가능한 효과가 있다.

Description

파워 업 회로

본 발명은 반도체 메모리의 파워 업 회로에 관한 것으로, 특히 일정한 내부 전압을 이용하여 파워 업 회로의 출력인 파워 업신호의 프로세스 변화 및 전원전압의 셋업 시간 따른 천이점의 변화 폭을 줄임으로써, 저전압을 사용하는 제품에 적용하는데 적당하도록 한 파워 업 회로에 관한 것이다.

일반적으로, 파워 업 회로는 메모리 칩내에 메모리와 함께 제조되며, 파워 업시 메모리의 초기화를 시키거나, 전원전압이 일정한 전압이하로 입력되는 것을 방지하거나, 일정한 전압 값을 유지하도록 하는 역할을 하며, 그 구성은 파워 업시 전원전압이 일정한 기울기를 갖고 증가하여 소정의 전압 값까지 증가 했을 때 파워 업신호는 저전위로 출력되도록 구성하였으며, 이와 같은 종래 파워 업 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 파워 업 회로도로서, 이에 도시한 바와 같이 전원전압(VDD)을 인가 받아 그 전원전압(VDD)을 분압하여 출력하는 구동부(1)와; 상기 구동부(1)의 출력신호를 인가 받아 반전하여 출력하는 풀스윙부(2)와; 상기 풀스윙부(2)의 출력신호를 입력받아 파워 업신호(PUP)를 출력하는 출력부(3)로 구성된다.

상기 구동부(1)는 접지전압(VSS)을 그 게이트에 인가 받아 도통되어 그 소스에 접속된 전원전압(VDD)을 드레인측으로 흐르게 하는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 게이트와 드레인이 공통접속되어 비선형저항으로 동작하는 엔모스 트랜지스터(NM1)와; 게이트에 인가되는 전원전압(VDD)에 따라 상기 엔모스 트랜지스터(NM1)의 소스측 신호를 접지로 흐르게 하여 그 엔모스 트랜지스터(NM1)와의 접속점에서 출력신호(VA)를 출력하는 엔모스 트랜지스터(NM2)와; 상기 엔모스 트랜지스터(NM1),(NM2)의 접속점과 접지전압(VSS)에 접속된 캐패시터(C1)와; 상기 엔모스 트랜지스터(NM1),(NM2)의 접속점측 전압을 반전하여 출력신호(VB)를 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력단과 전원전압(VDD)에 접속된 캐패시터(C2)와; 상기 인버터(INV1)의 출력신호를 반전하여 출력신호(VC)를 출력하는 인버터(INV2)로 구성된다.

상기 풀스윙부(2)는 전원전압(VDD)과 접지전압(VSS)사이에 직렬접속되어 각각의 게이트에 인가되는 상기 구동부(1)의 출력신호(VC)에 따라 도통제어되어 그 접속점에서 출력신호(VD)를 출력하는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)와 상기 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM3)의 접속점과 접지전압(VSS)에 접속된 캐패시터(C3)로 구성된다.

또한, 상기 출력부(3)는 상기 풀스윙부(2)의 출력신호(VD)를 인가 받아 파워업신호(PUP)를 출력하는 직렬접속된 인버터(INV3),(INV4)로 구성된다.

이하, 상기와 같이 구성된 종래 파워 업 회로의 동작을 도2에 도시한 파형도를 참조하여 설명한다.

먼저, 파워 업시에 전원전압(VDD)은 50s동안 일정한 기울기를 갖고 0V에서 약 2.7V까지 증가한다. 이와 같이 변화하는 전원전압(VDD)은 구동부(1)에 인가되어 파워 업의 초기상태인 약 30s동안 엔모스 트랜지스터(NM1)와 엔모스 트랜지스터(NM2)의 접속점(이를 설명의 편의상 노드A라고 하고, 그 노드A의 전압을 VA표시하여 설명한다)의 노드전압(VA)은 점차적으로 증가한다.

그 다음, 상기 노드전압(VA)이 증가하는 동안, 인버터(INV1)는 그 노드전압(VA)을 반전하여 출력신호(VB)를 출력한다. 30s동안 증가하는 노드전압(VA)의 값은 약 0.6V로써 저전위이므로 상기 인버터(INV1)의 출력신호(VB)는 고전위로 증가하게 되며, 이는 인버터(INV1)내의 전원전압(VDD)의 변화에 따른다.

그 다음, 상기 인버터(INV1)의 출력신호(VB)를 입력받은 인버터(INV2)는 30s가 될 동안 그 출력신호(VC)를 접지전원(VSS)값인 0V로 유지한다. 즉, 구동부(1)의 출력신호(VC)는 파워 업 후 30s동안 0V로 출력된다.

그 다음, 상기 구동부(1)의 출력신호(VC)를 입력받은 풀스윙부(2)의 피모스 트랜지스터(PM2)는 도통되고, 엔모스 트랜지스터(NM3)는 턴오프되어 그 접점의 출력신호(VD)는 전원전압(VDD)값으로 출력된다.

그 다음, 상기 풀스윙부(2)의 출력신호(VD)를 입력받은 출력부(3)의 두 직렬접속된 인버터(INV3),(INV4)에 의해 상기 출력신호(VD)에 따르는 파워 업신호(PUP)를 출력한다. 즉, 파워 업신호(PUP)는 전원전압(VDD)과 유사한 기울기로 점차 증가한다.

그 다음, 전원전압(VDD)의 값이 인버터(INV1)의 천이점을 넘는 순간 즉, 30s가 넘는 순간 구동부(1)의 엔모스 트랜지스터(NM2)의 드레인과 소스간에 인가된 전압 값이 노드전압(VA)으로 인버터(INV1)에 인가되고, 이를 인가 받은 인버터(INV1)는 접지전압(VSS)값인 0V를 출력신호(VB)로하여 출력한다.

그 다음, 상기 인버터(INV1)의 출력신호(VB)를 입력받은 인버터(INV2)는 그 때의 전원전압(VDD)을 출력신호(VC)로하여 출력한다.

그 다음, 상기 구동부(1)의 출력신호(VC)를 인가 받은 풀스윙부(2)의 피모스 트랜지스터(PM2)는 오프되고, 엔모스 트랜지스터(NM3)는 도통되어 그 접점의 출력신호(VD)는 접지전압(VSS)값인 0V로 출력된다.

그 다음, 상기 풀스윙부(2)의 출력신호(VD)를 입력받은 출력부(3)는 그 파워업신호(PUP)를 0V로하여 출력하게 된다.

이때, 상기 파워업신호(PUP)는 반도체 메모리의 저전압 검출부 등에 인가되어 파워업시 초기조건을 설정하고, 저전압 구동을 방지하게 된다. 이와 같은 파워업신호(PUP)가 0V로 입력되기 시작한 지점의 전원전압값이 2V정도 일 때, 상기 저전압 검출부 등은 정상적인 동작을 하게된다.

그러나, 종래의 파워 업 회로는 전원전압을 분압한 신호를 제어하는 수단이 없이 출력함으로써, 파워 업신호가 접지전압값으로 천이하는 시점에서의 전원전압값이 일정하지 않아 저전압 검출부 등의 입력으로 사용할 때 정상적인 동작을 시킬 수 없는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 항상 일정한 전원전압범위에서 파워 업신호가 접지전압값으로 천이 하도록 하는 파워 업 회로의 제공에 그 목적이 있다.

도1은 종래 파워 업 회로도.

도2는 도1에 있어서, 입출력 파형도.

도3은 본 발명 파워 업 회로도.

도4는 도3에 있어서, 바이어스 발생부의 회로도.

도5는 도3에 있어서, 입출력 파형도.

**도면의 주요 부분에 대한 부호의 설명**

10:바이어스 발생부 20:구동부

30:풀스윙부 40,12:출력부

11:전류미러부

상기와 같은 목적은 파워 업시에 전원전압이 구동부에 인가되는 것을 소정시간 방지하고, 전원전압이 일정한 값으로 증가했을 때, 그 증가한 전원전압을 구동부에 인가하여 파워 업신호를 발생시킴으로써 달성되는 것으로, 이와 같은 본 발명 파워 업 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명에 의한 파워 업 회로도로서, 이에 도시한 바와 같이 전원전압(VDD)의 값이 설정값이상 증가하면 저전위의 바이어스전압(PDRFS)을 출력하는 바이어스 발생부(10)와; 상기 바이어스 발생부(10)의 바이어스전압(PDRFS)에 따라 전원전압(VDD)을 인가 받아, 출력신호(VC)를 출력하는 구동부(20)와; 상기 구동부(20)의 출력신호를 반전 풀스윙한 출력신호(VD)를 출력하는 풀스윙부(30)와; 상기 풀스윙부(30)의 출력신호(VD)를 입력받아 그 출력신호(VD)에 따르는 파워 업신호(PUP)를 출력하는 출력부(40)로 구성된다.

또한, 도4는 상기 바이어스 발생부(10)의 회로도로서, 이에 도시한 바와 같이 게이트에 접지전압(VSS)을 인가 받아 도통된 피모스 트랜지스터(PM4)를 통해 인가되는 전원전압(VDD)을 지연출력하는 상호 직렬접속된 인버터(INV5),(INV6)와; 상기 인버터(INV6)의 출력신호에 따라 도통제어되는 엔모스 트랜지스터(NM4)와; 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 전류를 동일한 전류를 각 선로에 흐르게 하는 전류미러부(11)와; 상기 전류미러부(11)에 흐르는 전류에 따라 도통제어되어 상기 인버터(INV5)의 입력측 전압을 접지전압(VSS)으로 하는 엔모스 트랜지스터(NM5)와; 상기 전류미러부(11)에 흐르는 전류에 의한 전압을 바이어스전압(PDRFS)으로 하여 출력하는 출력부(12)로 구성된다.

상기 전류미러부(11)는 소스에 전원전압(VDD)을 인가 받고, 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 그 드레인측으로 각각 동일한 전류를 흐르게 하는 피모스 트랜지스터(PM5),(PM6)와; 상기 피모스 트랜지스터(PM5)의 드레인에 그 드레인 및 게이트가 공통접속된 엔모스 트랜지스터(NM6)와; 상기 피모스 트랜지스터(PM6)의 게이트와 드레인에 그 드레인이 접속되고 그 게이트가 상기 엔모스 트랜지스터(NM6)의 게이트 및 상기 엔모스 트랜지스터(NM5)의 게이트에 접속된 엔모스 트랜지스터(NM7)와; 상기 엔모스 트랜지스터(NM6)의 소스에 애노드가 접속되고, 그 캐소드가 접지된 다이오드(D1)와; 상기 엔모스 트랜지스터(NM7)의 소스에 접속된 저항(R2)과; 상기 저항(R2)의 타측단에 애노드가 접속되고, 캐소드가 접지된 다이오드(D2)로 구성된다.

상기 출력부(12)는 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 도통제어되어 상기 전류미러부(11)에 흐르는 전류와 동일한 전류를 소스에서 드레인으로 흐르게 하는 피모스 트랜지스터(PM7)와; 상기 피모스 트랜지스터(PM7)의 드레인에 그 드레인과 게이트가 공통접속되고, 그 소스가 접지되어 상기 피모스 트랜지스터(PM7)에 흐르는 전류에 의한 바이어스전압(PDRFS)을 출력하는 엔모스 트랜지스터(NM8)로 구성된다.

그리고, 풀스윙부(30)와 출력부(40)는 종래와 동일하게 구성하며, 구동부(20)의 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인에 그 소스 및 드레인이 각각 접속되고, 상기 바이어스 발생부(10)의 바이어스전압(PDRFS)에 도통제어되는 피모스 트랜지스터(PM3)를 더 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 파워 업 회로의 동작을 도5에 도시한 파형도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 파워 업시에 전원전압(VDD)이 0V에서 점차 증가하기 시작한다. 이때, 상기 전원전압(VDD)을 소스에 인가 받는 바이어스 발생부(10)의 피모스 트랜지스터(PM4)는 항상 도통상태이므로, 전원전압(VDD)을 인버터(INV5)의 입력단에 인가하고, 그 인버터(INV5)의 출력신호를 인가 받아 출력하는 인버터(INV6)의 출력신호가 저전위이므로, 엔모스 트랜지스터(NM4)가 턴오프 된다.

그 다음, 상기한 바와 같이 파워 업 후 초기상태에서 엔모스 트랜지스터(NM4)가 턴오프 상태이므로, 전류미러부(11)에는 전원전압(VDD)에 의한 전류가 발생하지 않게 된다.

그 다음, 상기와 같이 전류미러부(11)에서 전류의 발생이 없으므로, 출력부(12)의 출력인 바이어스전압(PDRFS)또한 출력되지 않는다. 이에 따라 바이어스전압(PDRFS)을 게이트에 인가 받은 피모스 트랜지스터(PM3)가 턴오프되어 전원전압(VDD)이 인가되지 않으며, 노드전압(VA)은 저전위가 되고, 파워 업신호(PUP)또한 저전위로 출력된다.

그 다음, 시간이 경과하여 전원전압(VDD)의 값이 2V가 되면, 바이어스 발생부(10)의 피모스 트랜지스터(PM4)는 항상 도통상태이므로, 전원전압(VDD)을 인버터(INV5)의 입력단에 인가하고, 그 인버터(INV5)의 출력신호를 인가 받아 출력하는 인버터(INV6)의 출력신호가 2V정도가 되므로, 엔모스 트랜지스터(NM4)가 턴온되며, 이에 따라 전류미러부(11)의 피모스 및 엔모스 트랜지스터(PM5,PM6,NM6,NM7)는 모두 도통되어 전류를 흐르게 한다.

이때, 상기 바이어스 발생부의 엔모스 트랜지스터(NM5)는 전류미러부(11)의 전류를 인가 받아 도통되어 상기 인버터(INV5)의 입력측과 접지사이에 전류패스를 형성하여 엔모스 트랜지스터(NM4)를 턴오프 시킨다.

그 다음, 상기와 같이 전류미러부(11)에서 전류를 발생하여 출력부(12)의 출력신호인 바이어스전압(PDRFS)은 약 0.6V정도로 출력되며, 상기 엔모스 트랜지스터(NM4)가 순간적으로 도통된 후, 턴오프 됨에 따라 바이어스전압(PDRFS)이 인가되는 시간은 짧은 순간에 한한다. 상기 바이어스전압(PDRFS)을 게이트에 인가 받은 피모스 트랜지스터(PM3)가 턴온되어 2V의 전원전압(VDD)을 노드A로 인가한다. 이에 따라 노드전압(VA)은 약 1V정도가 되며, 구동부(20)의 출력신호(VC)또한 접지전압(VSS)값에서 전원전압(VDD)값인 2V로 상승하게 된다.

그 다음, 상기 구동부(20)의 출력신호(VC)를 인가 받아 반전하는 풀스윙부(30)의 출력신호(VD)는 접지전위(VSS)가 되며, 출력부(40)의 출력신호인 파워 업신호(PUP)는 풀스윙부(40)의 출력신호(VD)에 따라 변화하여 0V로 출력된다.

상기한 바와 같이 본 발명 파워 업 회로는 전원전압이 소정의 값 이상으로 증가할 때까지 파워 업 회로에 전원전압의 인가를 저지하는 수단을 구비하여, 파워 업신호가 접지전압값으로 천이하는 전원전압을 2V로 일정하게 함으로써, 그 파워 업신호를 인가 받아 동작하는 저전압 검출부 등을 안정되게 동작시키며, 저전압을 사용하는 회로에 사용함이 가능한 효과가 있다.

Claims

전원전압의 증가에 따라 순간적인 바이어스전압을 발생하는 바이어스 발생부와; 상기 바이어스 발생부의 바이어스 전압이 인가되면 전원전압을 분압하여 출력하는 구동부와; 상기 구동부의 출력전압을 풀스윙하여 출력하는 풀스윙부와; 상기 풀스윙부의 출력전압을 지연하여 파워업신호를 출력하는 출력부로 구성하여 된 것을 특징으로 하는 파워 업 회로.
제 1항에 있어서, 상기 바이어스 발생부는 게이트에 접지전압(VSS)을 인가 받아 도통된 피모스 트랜지스터(PM4)를 통해 인가되는 전원전압(VDD)을 지연출력하는 상호 직렬접속된 인버터(INV5),(INV6)와; 상기 인버터(INV6)의 출력신호에 따라 도통제어되는 엔모스 트랜지스터(NM4)와; 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 전류를 동일한 전류를 각 선로에 흐르게 하는 전류미러부(11)와; 상기 전류미러부(11)에 흐르는 전류에 따라 도통제어되어 상기 인버터(INV5)의 입력측 전압을 접지전압(VSS)으로 하는 엔모스 트랜지스터(NM5)와; 상기 전류미러부(11)에 흐르는 전류에 의한 전압을 바이어스전압(PDRFS)으로 하여 출력하는 출력부(12)로 구성하여 된 것을 특징으로 하는 파워 업 회로.
제 2항에 있어서, 상기 전류미러부(11)는 소스에 전원전압(VDD)을 인가 받고, 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 그 드레인측으로 각각 동일한 전류를 흐르게 하는 피모스 트랜지스터(PM5),(PM6)와; 상기 피모스 트랜지스터(PM5)의 드레인에 그 드레인 및 게이트가 공통접속된 엔모스 트랜지스터(NM6)와; 상기 피모스 트랜지스터(PM6)의 게이트와 드레인에 그 드레인이 접속되고 그 게이트가 상기 엔모스 트랜지스터(NM6)의 게이트 및 상기 엔모스 트랜지스터(NM5)의 게이트에 접속된 엔모스 트랜지스터(NM7)와; 상기 엔모스 트랜지스터(NM6)의 소스에 애노드가 접속되고, 그 캐소드가 접지된 다이오드(D1)와; 상기 엔모스 트랜지스터(NM7)의 소스에 접속된 저항(R2)과; 상기 저항(R2)의 타측단에 애노드가 접속되고, 캐소드가 접지된 다이오드(D2)로 구성하여 된 것을 특징으로 하는 파워 업 회로.
제 2항에 있어서, 상기 출력부(12)는 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 도통제어되어 상기 전류미러부(11)에 흐르는 전류와 동일한 전류를 소스에서 드레인으로 흐르게 하는 피모스 트랜지스터(PM7)와; 상기 피모스 트랜지스터(PM7)의 드레인에 그 드레인과 게이트가 공통접속되고, 그 소스가 접지되어 상기 피모스 트랜지스터(PM7)에 흐르는 전류에 의한 바이어스전압(PDRFS)을 출력하는 엔모스 트랜지스터(NM8)로 구성하여 된 것을 특징으로 하는 파워 업 회로.
제 1항에 있어서, 상기 구동부는 접지전압(VSS)을 그 게이트에 인가 받아 도통되어 그 소스에 접속된 전원전압(VDD)을 드레인측으로 흐르게 하는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 소스가 접속되고, 게이트에 인가되는 상기 바이어스 발생부의 바이어스전압에 따라 도통제어되는 피모스 트랜지스터(PM3)와; 상기 피모스 트랜지스터(PM3)의 드레인에 그 게이트와 드레인이 공통접속되어 비선형저항으로 동작하는 엔모스 트랜지스터(NM1)와; 게이트에 인가되는 전원전압(VDD)에 따라 상기 엔모스 트랜지스터(NM1)의 소스측 신호를 접지로 흐르게 하여 그 엔모스 트랜지스터(NM1)와의 접속점에서 출력신호(VA)를 출력하는 엔모스 트랜지스터(NM2)와; 상기 엔모스 트랜지스터(NM1),(NM2)의 접속점과 접지전압(VSS)에 접속된 캐패시터(C1)와; 상기 엔모스 트랜지스터(NM1),(NM2)의 접속점측 전압을 반전하여 출력신호(VB)를 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력단과 전원전압(VDD)에 접속된 캐패시터(C2)와; 상기 인버터(INV1)의 출력신호를 반전하여 출력신호(VC)를 출력하는 인버터(INV2)로 구성하여 된 것을 특징으로 하는 파워 업 회로.