JP3190856B2 - メモリコマンド制御回路 - Google Patents
メモリコマンド制御回路Info
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Description
回路、特に記憶素子にDRAMを使用したメモリサブシ
ステムにおけるメモリコマンド制御回路に関するもので
ある。
は、例えば、特願平6−23732号公報に記載されて
いるように、そして図5に示すように、現在及び前回の
アクセス時の行アドレスを第1レジスタ6と第2レジス
タに保持し、比較器8により比較することにより行アド
レスの変化を検出して、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、制御回路9
が行アドレスストローブ信号のオン時間を増加して、高
速アクセスモードでのアクセスを行うことを可能とし、
メモリアクセス速度の向上を図り、一方、行アドレスが
変化したのに高速アクセスモードとなっている場合に
は、行アドレス信号のオン時間を減少するようにしてい
る。上述のオン時間の増加、減少は、実際には制御回路
9がDRAM制御部10にWAITをかけるか、かけな
いかにより行う。
スについて繰り返し行われる場合は、長時間にわたって
高速アクセスモードとなるようにされ、行アドレスが頻
繁に変化する場合には、高速アクセスモードが短時間で
終るようにされる。
コマンド制御回路では、記憶素子にSDRAMを使用し
た記憶装置においては、行アドレスストローブ信号のオ
ン時間を制御する方式によっては一回のメモリアクセス
が長くなるため、SDRAMのサイクルタイムが増加す
る。
ローブオフはSDRAMではプリチャージコマンドに相
当し、オートプリチャージ付リードライトコマンドが使
用できず、従って、プリチャージコマンドを投入しなけ
ればならないため、サイクルタイムが増加するからであ
る。
チャージ機能を効率よく使用してSDRAMAのスルー
プットを向上させるメモリコマンド制御回路を提供する
ことにある。
央処理装置(CPU)に接続し、CPUのSDRAMア
クセスを実行するメモリサブシステムにおけるメモリコ
マンド制御回路において、前記メモリサブシステムは、
メモリリクエスト発行元で、発行するメモリリクエスト
と後続のメモリリクエストとについて、同一行アドレス
アクセスのメモリリクエストとなるかをチェックし、前
記発行するメモリリクエストに前記チェック結果を付加
してメモリ制御部に発行し、このメモリ制御部は前記チ
ェックの結果が不一致の場合には、前記発行されたメモ
リリクエストのSDRAMアクセスはオートプリチャー
ジ付リードライトコマンドを使用して最短サイクルでア
クセスを終了し、一方、前記チェックの結果が一致の場
合には、前記発行されたメモリリクエストのSDRAM
アクセスはリードライトコマンドを使用し、且つ、行ア
ドレス取込み指示コマンドを入れることなく、後続の同
一行アドレスアクセスを最短サイクルで終了することに
より効率のよいメモリアクセスを実現する。
モリリクエスト発行元で発行するメモリリクエストと後
続メモリリクエストとのアドレスの内、SDRAMの行
アドレスに対応するアドレスビットを比較し、比較結果
をリクエストに付加して出力する。本リクエストを受信
するメモリ制御部では前記比較結果が一致の時はSDR
AMに対してリードライトコマンドを発行し、又、比較
結果が不一致の時はSDRAMに対してオートプリチャ
ージ付きリードライトコマンドを発行する。
リードライトコマンドを効率よく使用する事により、メ
モリスループットを向上させることを可能とする。
行メモリリクエストと後続メモリメモリリクエストのア
ドレスの内、SDRAM3の行アドレスに対応するアド
レスビットを比較回路4で比較し、本アドレス比較結果
が一致の時に論理“1”を不一致の時に論理“0”をメ
モリリクエストに付加して出力する。このような行アド
レスの比較はアドレスビットの比較以外にもメモリアク
セスするデータ幅とSDRAM3の数から何回、同一の
SDRAM3に同一の行アドレスアクセスのメモリリク
エストが発行されるかを算出する方法等の数多くの手段
があり、後に詳述する。
アドレス比較結果が一致の時、つまり論理“1”の時
は、メモリ制御部2において、セレクタ5によりリード
ライトコマンド、又、アドレス比較結果が不一致の時は
セレクタ5によりオートプリチャージ付きリードライト
コマンドをそれぞれSDRAM3に発行する。
初期設定値はバーストレングス=4,CASレーテンシ
=1,2バンク構成である場合を一例として説明する。
Bにアクセスした場合の本実施例のタイムチャート(図
2A)と従来例のタイムチャート(図2B)である。メ
モリリクエスト発行部1は、SDRAM3のバンクAに
アクセスするメモリリクエストAとSDRAM3のバン
クBにアクセスするリクエストBに、行アドレスを比較
した不一致結果を付加してメモリリクエストをメモリ制
御部2に出力する。バンクが異なれば当然にアドレスも
異なるため、不一致結果となるからである。
モリリクエストAを受信してから、SDRAMのバンク
A及びバンクBに対して、行アドレスを取り込ませるた
めのアクティブコマンドACTに引き続きオートプリチ
ャージリードライトコマンドA&COMでアクセスを行
う。尚、SDRAMデータ出力が図示の如くになるの
は、バーストレングス=4、CASレーテンシ=1とし
たことによるものである。
エストBを受信した後に行アドレスを比較するため、図
2Bに示すように、バンクAに対してプリチャージコマ
ンドPREを発行する必要があり、バンクBに対するア
クセスが1クロックサイクル遅れることが分かる。
みにアクセスし、かつ異なる行アドレスのリクエストが
連続したタイムチャートの場合である。
に、SDRAM3のバンクAにアクセスする2つのリク
エストA0とA1に行アドレス不一致結果を付加してメ
モリリクエストにメモリ制御部2に出力する。
Aにオートプリチャージ付リードライトコマンドA&C
OMでアクセスを行う。この場合は、同一バンクに対す
るアクセスであり、並行してアクセスを行えないため、
図2に比べて、SDRAMデータ出力に2クロック分だ
け間隙が生じている。
様、図3Bに示すように、A1リクエストがさらに1ク
ロックサイクル遅れる。
アドレスにアクセスした場合の本実施例のタイムチャー
トである。
アドレスにアクセスするA0とA1に行アドレス一致結
果を付加してメモリリクエストをメモリ制御部2に出力
する。
クエストA1はA0と同一行アドレスのリクエストであ
ることが判定されているため、SDRAM3のバンクA
にリードライトコマンドCOMでアクセスを行い、A1
リクエストはアクティブコマンドを実行しないでオート
プリチャージ付リードライトコマンドA&COMを実行
する。尚、A1の同一行アドレスのリクエストA2が続
いているときは、A1リクエストはオートプリチャージ
付リードライトコマンドA&COMではなく、リードラ
イトコマンドCOMを実行することになる。
3がバンク構成の場合には、先ず、バンクアドレスのみ
について比較し、バンクアドレスが一致したときだけ、
行アドレスの比較を行うようにした実施例も考えられ
る。この実施例によれば、一挙に、バンクアドレスをも
含めた行アドレスの比較を行うよりも、バンクアドレス
が不一致の場合のメモリリクエスト送出を高速化できる
ことになる。
クをアドレスビットを比較する方法以外の方法で行う実
施例も考えられる。
×4回行い(バーストレングス4)合計8バイトのリー
ドライトを行うSDRAMを4個有するメモリシステム
において、ベクトル命令マシンにおける本発明の適用例
について説明する。
飛び4、ベクトルレングス32要素のベクトルロード命
令では、1つのSDRAMに32回のリードアクセスを
行うため、オートプリチャージ付リードコマンドをアド
レス比較なしに発行可能となる。
モリアクセスのスタートアドレスに対する行アドレスを
除くアドレス部分につき、飛び数4とベクトル長32要
素を乗じた128のアドレスについて、乗数による桁上
げが発生しないか否かをチェックすることにより、同一
行アドレスアクセスのメモリリクエストを発行するか否
かのチェックを行う。
は、行アドレス一致時は従来技術と同様な高速ページモ
ードでの処理を可能とし、行アドレス不一致の高速化を
実現可能とする。
チャージ付きリードライトコマンドを効率よく使用する
ことにより、メモリスリープットを向上させることが可
能となる。
マンドを使用すると、プリチャージコマンド投入による
信号ラインのオーバーヘッドの発生を阻止できるため、
SDRAMのサイクルを短縮させることが可能となるか
らである。
のタイムチャートである。
ドレス不一致の場合タイムチャートである。
ドレス一致の場合のタイムチャートである。
Claims (4)
- 【請求項1】 中央処理装置(CPU)に接続し、CP
UのSDRAMアクセスを実行するメモリサブシステム
におけるメモリコマンド制御回路において、 前記メモリサブシステムは、メモリリクエスト発行元
で、発行するメモリリクエストと後続のメモリリクエス
トとについて、同一行アドレスアクセスのメモリリクエ
ストとなるかをチェックし、前記発行するメモリリクエ
ストに前記チェック結果を付加してメモリ制御部に発行
し、このメモリ制御部は前記チェックの結果が不一致の
場合には、前記発行されたメモリリクエストのSDRA
Mアクセスはオートプリチャージ付リードライトコマン
ドを使用して最短サイクルでアクセスを終了し、一方、
前記チェックの結果が一致の場合には、前記発行された
メモリリクエストのSDRAMアクセスはリードライト
コマンドを使用し、且つ、行アドレス取込み指示コマン
ドを入れることなく、後続の同一行アドレスアクセスを
最短サイクルで終了することにより効率のよいメモリア
クセスを実現するメモリコマンド制御回路。 - 【請求項2】 前記チェックは、SDRAMの行アドレ
スに対応するアドレスビットを比較することにより行う
ことを特徴とする請求項1記載のメモリコマンド制御回
路。 - 【請求項3】 前記比較は、先ず、バンクアドレスのみ
について行い、バンクアドレスが一致したときのみ前記
行アドレスに対応するアドレスビットの比較を行うこと
を特徴とする請求項2記載のメモリコマンド制御回路。 - 【請求項4】 ベクトル命令マシンにおいて、前記1回
のメモリアクセスのスタートアドレスに対する行アドレ
スを除くアドレス部分につき、飛び数とベクトル長を乗
算した結果により桁上げが発生しないか否かにより、前
記同一行アドレスアクセスとなるか否かの前記チェック
を行うことを特徴とする請求項1記載のメモリコマンド
制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16883097A JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16883097A JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Publications (2)
Publication Number | Publication Date |
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JPH1116339A JPH1116339A (ja) | 1999-01-22 |
JP3190856B2 true JP3190856B2 (ja) | 2001-07-23 |
Family
ID=15875319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16883097A Expired - Fee Related JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3190856B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
JP4843216B2 (ja) * | 2004-12-10 | 2011-12-21 | 株式会社リコー | メモリ制御装置 |
JP2007249837A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | メモリ制御装置、メモリ制御方法及び携帯機器 |
JP5759276B2 (ja) | 2011-06-09 | 2015-08-05 | キヤノン株式会社 | 処理装置及び情報処理方法 |
-
1997
- 1997-06-25 JP JP16883097A patent/JP3190856B2/ja not_active Expired - Fee Related
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JPH1116339A (ja) | 1999-01-22 |
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