JP3187065B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、ブランケットＣＶＤ（Chemical
Vapor Deposition)法による接続孔の埋め込み技術に関
するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
素子や配線の微細化とともに、動作速度の高速化要求や
チップサイズの縮小化要求等により配線層の多層化が進
められている。

【０００３】しかし、微細配線の多層化を実現するため
には、プロセス上、解決しなければならない様々な問題
が生じている。

【０００４】中でも問題となるのは配線基板間または上
下層配線間を接続する接続孔の埋め込みに関する問題で
あり、接続孔の埋め込み技術は微細配線の多層化を実現
する上で重要な技術となっている。

【０００５】従来の接続孔の埋め込み技術としては、ス
パッタリング法によるアルミニウム（Ａｌ）膜の被着が
主流である。

【０００６】しかし、接続孔の径の縮小化やそれに伴う
アスペクト比の増大、異なる深さの接続孔の同時埋め込
み、あるいは接続孔側壁の逆テーパ形状化等によって、
スパッタリング法によるＡｌ膜の被着のみでは接続孔内
におけるＡｌ膜のカバレッジに限界があり、接続孔内に
おいて導通不良が生じる問題があった。

【０００７】このような接続孔内における金属膜のカバ
レッジの不足を回避する技術として、例えばブランケッ
トＣＶＤ法による接続孔埋め込み技術がある。

【０００８】ブランケットＣＶＤ法の場合、接続孔内の
影となる部分においてもＣＶＤ金属膜の被着を等方的に
行えるので、微細、かつ、高アスペクト比の接続孔であ
ってもその金属膜のカバレッジを良好にできるからであ
る。

【０００９】ブランケットＣＶＤ法は、接続孔が形成さ
れた半導体基板上の全面にＣＶＤ法によって金属膜を略
均一な厚さで被着し、接続孔の埋め込みと同時に配線層
の形成を行う技術である。以下、従来のブランケットタ
ングステン（Ｗ）ＣＶＤ法について説明する。

【００１０】まず、ブランケットＷＣＶＤ法において
は、ブランケットＷ膜と絶縁膜との密着性が悪いので、
ブランケットＷ膜を被着する前に、それらの膜の密着性
を向上させる観点からＷ等のような金属膜（以下、密着
膜ともいう）を接続孔の形成された半導体基板上の全面
にスパッタリング法によって被着する。

【００１１】この密着膜は、ブランケットＷ膜と絶縁膜
との密着機能の他に、接続孔の底部においては、ブラン
ケットＷ膜成長時にシリコン（Ｓｉ）面が侵食される現
象、すなわち、エンクローチメント現象等を抑制する機
能も備えている。

【００１２】続いて、半導体基板をスパッタリング装置
から取り出し、今度は、ＣＶＤ装置の処理室内に収容
し、ＣＶＤ処理によりブランケットＷ膜を半導体基板上
の全面に略均一な厚さで被着して接続孔の埋め込みと同
時に配線用Ｗ膜を形成する。

【００１３】その後、配線用Ｗ膜をフォトリソグラフィ
技術によってパターンニングして、密着膜とブランケッ
トＷ膜とが積層されてなるＷ配線を形成する。

【００１４】なお、接続孔の埋め込み技術については、
例えば日刊工業新聞社、昭和６２年９月２９日発行、
「ＣＭＯＳデバイスハンドブック」Ｐ３３２〜Ｐ３３４
に記載がある。また、特開平２−１９９８２７号にはス
パッタリング法によりタングステン膜を形成した後、Ｃ
ＶＤ法によりタングステン膜を形成することが記載され
ているが、バイアススパッタリング法を用いることや２
段階でスパッタリング膜を形成することについては記載
がない。

【００１５】

【発明が解決しようとする課題】ところが、上記従来の
ブランケットＣＶＤ法による接続孔の埋め込み技術にお
いては、接続孔の高アスペクト比化や接続孔側壁の逆テ
ーパ形状化等に伴って、接続孔の底部におけるＳｉ材料
のエンクローチメント現象が生じ易くなり、接続孔内に
おける導体の接続信頼性が低下する問題があった。この
問題を図２１〜図２３により説明する。

【００１６】図２１は、上記したブランケットＷＣＶＤ
法による接続孔埋め込み技術における密着膜形成後の状
態を示している。

【００１７】Ｓｉからなる半導体基板５０上の絶縁膜５
１には、Ｓｉ面に達する接続孔５２が穿孔されている。
接続孔５２の径は、例えば0.６μｍであり、アスペクト
比は、例えば１以上である。

【００１８】このように接続孔５２が微細、かつ、高ア
スペクト比である場合、スパッタリング法によって形成
された密着膜５３において接続孔５２の側壁下部および
底部隅の膜部分５３ａの厚さが、シャドウイング効果等
により他に比して非常に薄くなっている。

【００１９】ところで、従来は、密着膜５３の形成後、
ブランケットＷＣＶＤ処理に移行するため、半導体基板
５０をスパッタリング装置（図示せず）から取り出す
が、その際、図２２に示すように、密着膜５３の膜部分
５３ａは非常に薄いのでその略厚さ方向全部が酸化さ
れ、酸化膜（例えばＷＯ₃ ）となってしまう。

【００２０】ところが、そのような状態でブランケット
ＷＣＶＤ処理を行うと、反応ガスの導入と同時に酸化Ｗ
となった膜部分５３ａがエッチング除去され、接続孔５
２の底部隅のＳｉ面が露出してしまう。

【００２１】すると、接続孔５２の底部隅のＳｉ面露出
部分のＳｉと、反応ガスの六フッ化タングステン（ＷＦ
₆ ）のＦとが反応し、図２３に示すように、そのＳｉが
ＳｉＦ₄ となって除去されてしまう。

【００２２】本発明は上記課題に着目してなされたもの
であり、その目的は、ブランケットＣＶＤ法による接続
孔の埋め込みに際してエンクローチメント現象の発生を
抑制することのできる技術を提供することにある。

【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２５】すなわち、本発明の半導体集積回路装置の
製造方法は、シリコンより成る半導体基板主面上に形成
された絶縁膜に孔部を設け、該孔部内の露出した半導体
層主面に第１の導電膜をスパッタリング法により形成す
る工程と、前記半導体基板を熱処理することにより、前
記第１の導電膜のシリサイド膜を形成する工程と、前記
第１の導電膜上に第２の導電膜をスパッタリング法によ
り形成する工程と、前記第２の導電膜上に第３の導電膜
をフッ化金属を反応ガスとした化学気相成長法により形
成する工程とを有するものである。

【００２６】また、本発明の半導体集積回路装置の製造
方法は、前記第２の導電膜を形成する工程から前記第３
の導電膜を形成する工程に移行する際の雰囲気を真空状
態とするものである。

【００２７】

【００２８】

【００２９】

【作用】上記した本発明によれば、例えば接続孔の微細
化や高アスペクト比化によって接続孔内のスパッタ金属
膜のカバレッジが不足し、接続孔の底部隅等にスパッタ
金属膜が充分に被着されなかったとしても、シリコン面
はシリサイド膜により覆われ直接露出されない。

【００３０】また、上記した本発明によれば、前記第２
の導電膜を形成する工程から前記第３の導電膜を形成す
る工程に移行する際の雰囲気を真空状態とすることによ
り、例えば接続孔の微細化や高アスペクト比化によって
接続孔内のスパッタ金属膜に膜厚の薄い部分が形成され
たとしてもその薄い部分がスパッタリング処理工程から
化学気相成長処理工程に移行する際に酸化されないの
で、化学気相成長処理に際してその薄い膜部分が除去さ
れる現象を抑制することができ、接続孔底部のシリコン
面が直接露出されない。

【００３１】

【００３２】

【００３３】

【実施例】図１は本発明の一実施例である半導体集積回
路装置の製造方法を説明する説明図、図２〜図１２はこ
の半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。

【００３４】本実施例の半導体集積回路装置の製造方法
は、ブランケットＣＶＤ法によって後述する接続孔を埋
め込む際に、図１に示すように、スパッタ金属膜被着工
程１からブランケットＣＶＤ金属膜被着工程２に移行す
る際の移行雰囲気を真空（非酸化性雰囲気）状態３とす
る。

【００３５】すなわち、スパッタ金属膜被着工程１とブ
ランケットＣＶＤ金属膜被着工程２とを同一処理装置内
で真空を破らずに一貫して行う。

【００３６】なお、接続孔形成工程Ａは、絶縁膜に孔を
穿孔する工程であり、配線パターン形成工程Ｂは、スパ
ッタ金属膜とブランケットＣＶＤ金属膜との積層金属膜
をパターンニングする工程である。

【００３７】以下、本実施例においては、例えば半導体
集積回路装置をＤＲＡＭ（DynamicRAM)としてその製造
方法を図１〜図１２により説明する。

【００３８】図２はＤＲＡＭ（半導体集積回路装置）４
の製造工程中における半導体基板５の要部断面図であ
る。半導体基板５は、例えば単結晶Ｓｉからなり、その
上部にはウエル６ａ，６ｂが形成されている。なお、ウ
エル６ａ，６ｂには、互いに異なる導電形の不純物が導
入されている。

【００３９】ウエル６ａにおいて、フィールド絶縁膜７
に囲まれた領域には、所定の導電形の不純物が導入され
てなる拡散層８ａ〜８ｃが形成されている。なお、フィ
ールド絶縁膜７は、例えば二酸化ケイ素（ＳｉＯ₂ ）か
らなる。

【００４０】拡散層８ａ，８ｂの上方には、ゲート電極
９ａが形成されている。ゲート電極９ａは、例えば低抵
抗ポリＳｉからなる。

【００４１】一方、ウエル６ｂにおいても所定の導電形
の不純物が導入されてなる拡散層８ｄ，８ｅが形成され
ている。拡散層８ｄ，８ｅの上方には、ゲート電極９ｂ
が形成されている。ゲート電極９ｂも、例えば低抵抗ポ
リＳｉからなる。

【００４２】また、フィールド絶縁膜７上には、ゲート
電極を一部に有するワード配線１０ａ，１０ｂが形成さ
れている。ワード配線１０ａ，１０ｂも、例えば低抵抗
ポリＳｉからなる。

【００４３】さらに、半導体基板５上には、ゲート電極
９ａ，９ｂおよびワード配線１０ａ，１０ｂを被覆する
ように絶縁膜１１ａが堆積されている。絶縁膜１１ａ
は、例えばＳｉＯ₂ からなり、絶縁層１１ａ₁ ，１１ａ
₂ ，１１ａ₃ から構成されている。なお、図２において
絶縁膜１１ａの上面は、平坦化されている。

【００４４】このような半導体基板５の絶縁膜１１ａに
対して、まず、図３に示すように、拡散層８ａ，８ｂに
達するコンタクトホール（接続孔）１２ａ，１２ｂをエ
ッチング法等により穿孔する。

【００４５】コンタクトホール１２ａ，１２ｂの直径
は、例えば0.５μｍ程度、深さは、例えば0.６μｍ程度
である。

【００４６】続いて、反応性イオンスパッタエッチング
法等によりコンタクトホール１２ａ，１２ｂの底部を軽
くエッチングした後、図４に示すように、半導体基板５
上の全面にＷ等からなるスパッタ金属膜１３ａを通常の
スパッタリング法等により被着する。

【００４７】スパッタ金属膜１３ａは、絶縁膜１１ａと
後述するブランケットＷ膜との密着性を確保する機能を
備え、かつ、コンタクトホール１２ａ，１２ｂ内におい
て発生するエンクローチメント現象を抑制する機能を備
えている。

【００４８】スパッタ金属膜１３ａをＷとした理由は、
後述するブランケットＷ膜と同一材料とすることによっ
て配線のパターンニングを良好、かつ、容易にするため
と、ブランケットＷ膜との接合界面において化学的な反
応が発生するのを防止するためである。

【００４９】この際のコンタクトホール１２ａの拡大断
面図を図５に示す。本実施例の場合、コンタクトホール
１２ａは、その直径が0.５μｍと微細な上、アスペクト
比が１以上と高アスペクト比であるため、コンタクトホ
ール１２ａの側壁下部および底部隅の膜部分１３ａ
₁ が、コンタクトホール１２ａの口部や底部中央の膜部
分１３ａ₂ ，１３ａ₃ に比して非常に薄くなっている。

【００５０】次いで、半導体基板５に対してブランケッ
トＣＶＤ処理を施す。本実施例においては、スパッタ金
属膜１３ａの被着工程からブランケットＣＶＤ処理に移
行する際の移行雰囲気を真空状態とする。このため、コ
ンタクトホール１２ａ，１２ｂ内におけるスパッタ金属
膜１３ａの薄い膜部分１３ａ₁ が酸化されない。

【００５１】このような状態で、例えば半導体基板５を
４００℃程度に加熱した後、例えば反応ガスである水素
（Ｈ₂ ）ガスおよびＷＦ₆ ガスと、例えばキャリヤガス
であるＮ₂ ガスあるいはアルゴン（Ａｒ）ガスとを共に
ＣＶＤ処理室内（図示せず）に導入し、図６に示すよう
に、ＷからなるＣＶＤ金属膜１４ａをスパッタ金属膜１
３ａ上の全面に略均一な厚さで被着する。ブランケット
ＣＶＤ処理後のコンタクトホール１２ａの断面状態を図
７に示す。

【００５２】本実施例においては、スパッタ金属膜１３
ａの薄い膜部分１３ａ₁ が酸化されないので、その膜部
分１３ａ₁ がブランケットＣＶＤ処理に際して除去され
る現象を抑制することができ、コンタクトホール１２
ａ，１２ｂ底部の拡散層８ａ，８ｂの露出を抑制するこ
とができる。すなわち、コンタクトホール１２ａの底部
のＳｉ面を露出させることなく、ＣＶＤ金属膜１４ａを
コンタクトホール１２ａ内に埋め込むことができる。

【００５３】その後、スパッタ金属膜１３ａおよびＣＶ
Ｄ金属膜１４ａをドライエッチング法等によりパターン
ニングし、図８に示すように配線１５を形成する。この
際、スパッタ金属膜１３ａとブランケットＣＶＤ金属膜
１４ａとが同一材料からなるので、エッチング処理を良
好、かつ、容易に行うことができる。

【００５４】次いで、図９に示すように、半導体基板５
上に絶縁膜１１ｂを堆積した後、配線１５に達するスル
ーホール１６ａ、拡散層８ｃ〜８ｅに達するそれぞれの
コンタクトホール（接続孔）１６ｂ〜１６ｄおよびワー
ド配線１０ｂに達するスルーホール（接続孔）１６ｅを
エッチング法等により同時に形成する。

【００５５】スルーホール１６ａの直径は、例えば0.６
μｍ程度、深さは、例えば0.５μｍ程度である。また、
コンタクトホール１６ａ〜１６ｄの直径は、例えば0.６
μｍ程度、深さは、例えば1.４μｍ程度である。さら
に、スルーホール１６ｅの直径は、例えば0.６μｍ程
度、深さは、例えば0.９μｍ程度である。

【００５６】続いて、上記コンタクトホール１２ａ，１
２ｂの埋め込みと同様に、図１０に示すように、スパッ
タ金属膜１３ｂ、ＣＶＤ金属膜１４ｂを半導体基板５上
に順に被着して深さの異なる孔１６ａ〜１６ｅを同時に
埋め込む。

【００５７】この際もスパッタ金属膜１３ｂの被着工程
からＣＶＤ金属膜１４ｂの被着工程に移行する際の移行
雰囲気を真空状態とする。また、この場合もスパッタ金
属膜１３ｂおよび金属膜１４ｂを、例えば共にＷとす
る。

【００５８】その後、スパッタ金属膜１３ｂおよびＣＶ
Ｄ金属膜１４ｂをエッチング法等によりパターンニング
して、図１１に示すように、配線１７を形成した後、半
導体基板５上に絶縁膜１１ｃを堆積し、その絶縁膜１１
ｃに対して配線１７に達するスルーホール１８を穿孔す
る。

【００５９】続いて、例えば選択ＣＶＤ法等によりスル
ーホール１８内にＷ等からなる埋め込み金属１９を形成
する。

【００６０】その後、図１２に示すように、絶縁膜１１
ｃ上に所定の金属膜を通常のスパッタリング法等により
堆積し、その金属膜をエッチング法等によりパターンニ
ングして配線２０を形成した後、その配線２０を被覆す
るように半導体基板５上に絶縁膜１１ｄを堆積する。

【００６１】このように本実施例によれば、以下の効果
を得ることが可能となる。

【００６２】(1).コンタクトホール１２ａ，１２ｂ，１
６ｂ〜１６ｄおよびスルーホール１６ｅをブランケット
ＣＶＤ法によって埋め込む際に、スパッタ金属膜被着工
程１からブランケットＣＶＤ金属膜被着工程２に移行す
る際の移行雰囲気を真空状態３としたことにより、その
移行中に孔１２ａ，１２ｂ，１６ｂ〜１６ｅ内のスパッ
タ金属膜１３ａ，１３ｂの薄い膜部分が酸化されないの
で、その薄い膜部分がブランケットＣＶＤ処理の際に除
去される現象を抑制することができる。

【００６３】このため、コンタクトホール１２ａ，１２
ｂ，１６ｂ〜１６ｄおよびスルーホール１６ｅの底部の
Ｓｉ面の露出を抑制することができるので、ブランケッ
トＣＶＤ法によって接続孔を埋め込む際に生じるエンク
ローチメント現象を抑制することが可能となる。

【００６４】(2).上記(1) により、コンタクトホール１
２ａ，１２ｂ，１６ｂ〜１６ｄおよびスルーホール１６
ｅにおける導通不良の発生を低減することが可能とな
る。

【００６５】(3).スパッタ金属膜１３ａ，１３ｂとブラ
ンケットＣＶＤ金属膜１４ａ，１４ｂとを同一材料とし
たことにより、それら金属膜の接合界面で化学的反応が
発生する心配がない上、配線１５，１７をエッチング法
等によって良好、かつ、容易にパターンニングすること
が可能となる。

【００６６】(4).上記(1) 〜(3) により、半導体集積回
路装置の歩留りおよび信頼性を大幅に向上させることが
可能となる。

【００６７】次に、本発明の他の実施例を説明する。

【００６８】図１３および図１４は本発明の他の実施例
である半導体集積回路装置の製造工程中における半導体
基板の要部断面図である。

【００６９】本実施例においては、前記したスパッタ金
属膜１３ａ，１３ｂ（図１２参照）を形成する際にバイ
アススパッタリング法を使用する。

【００７０】図１３は、スパッタ金属膜１３ａをバイア
ススパッタリング法によって被着している際のコンタク
トホール１２ａの断面状態を示している。

【００７１】本実施例においては、スパッタ金属膜１３
ａの被着工程に際し、例えば半導体基板５側のバイアス
電圧を２００Ｖ程度にしてＡｒイオンを半導体基板５側
に照射する。

【００７２】それにより、コンタクトホール１２ａの口
部の膜部分１３ａ₂および底部の膜部分１３ａ₃ のＷ原
子等がＡｒイオンによって再スパッタされ、コンタクト
ホール１２ａの側壁下部および底部隅に再被着する。

【００７３】このため、本実施例においては、図１４に
示すように、コンタクトホール１２ａ内に非常にカバレ
ッジの良いスパッタ金属膜１３ａを被着できる。

【００７４】その後、ブランケットＣＶＤ法によって前
記第一の実施例と同様にしてブランケットＣＶＤ金属膜
１４ａ（図６参照）を被着する。

【００７５】ただし、本実施例の場合、スパッタリング
処理からブランケットＣＶＤ処理に移行する際の移行雰
囲気を前記実施例と同様に真空状態としても良いし、場
合にもよるがしなくても良い。その理由は、次のとおり
である。

【００７６】本実施例の場合、コンタクトホール１２ａ
内のスパッタ金属膜１３ａのカバレッジを良好にできる
ので、上記移行雰囲気でコンタクトホール１２ａ内のス
パッタ金属膜１３ａが酸化されたとしてもＳｉ面との界
面位置まで酸化されることがない。このため、ブランケ
ットＣＶＤ処理に際してコンタクトホール１２ａ内のス
パッタ金属膜１３ａがエッチング除去される現象を抑制
でき、コンタクトホール１２ａ底部のＳｉ面の露出を抑
制することができるからである。

【００７７】このように本実施例によれば、スパッタ金
属膜被着工程１（図１参照）からブランケットＣＶＤ金
属膜被着工程２に移行する際の移行雰囲気を真空状態３
としてもしなくとも、前記第一の実施例と同様の効果を
得ることが可能となる。

【００７８】次に、本発明の他の実施例を説明する。

【００７９】図１５〜図１８は本発明の他の実施例であ
る半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。

【００８０】以下、本実施例においては、コンタクトホ
ール１２ａの埋め込みを例として説明する。

【００８１】まず、図１５に示すように、例えば通常の
スパッタリング法によってスパッタ金属膜１３ａを被着
する。ただし、スパッタ金属膜１３ａは、Ｗに限定され
るものではなく種々変更可能であり、例えばＴｉでも良
い。

【００８２】図１５の拡大断面図を図１６に示す。本実
施例においては、コンタクトホール１２ａ内のスパッタ
金属膜１３ａのカバレッジが非常に悪く、コンタクトホ
ール１２ａの側壁下部および底部のスパッタ金属膜１３
ａの膜部分１３ａ₁ が他に比して薄くなっている。

【００８３】続いて、本実施例においては、例えばラン
プアニール等により半導体基板５に対して熱処理を施
し、図１７に示すように、コンタクトホール１２ａの底
部のＳｉ面にシリサイド層２１を形成する。この際の条
件は、例えば８００℃、２０秒間のＮ₂ 雰囲気中での加
熱である。

【００８４】シリサイド層２１は、熱拡散によりコンタ
クトホール１２ａの底部の上面全体に広がっている。こ
のため、コンタクトホール１２ａ底部のＳｉ面の露出が
抑制されている。

【００８５】その後、ブランケットＣＶＤ法によって前
記第一の実施例と同様にしてＣＶＤ金属膜１４ａ（図６
参照）を被着する。

【００８６】ただし、本実施例の場合、スパッタリング
処理からブランケットＣＶＤ処理に移行する際の移行雰
囲気を前記第一の実施例と同様に真空状態としても良い
し、場合にもよるがしなくても良い。その理由は、次の
とおりである。

【００８７】本実施例の場合、例えばコンタクトホール
１２ａ内のスパッタ金属膜１３ａの薄い膜部分１３ａ₁
が酸化され、ブランケットＣＶＤ処理に際して、図１８
に示すように、エッチング除去されても、コンタクトホ
ール１２ａ底部のＳｉ面の露出をシリサイド層２１によ
って抑制できるからである。

【００８８】このように本実施例によれば、スパッタ金
属膜被着工程１（図１参照）からブランケットＣＶＤ金
属膜被着工程２に移行する際の移行雰囲気を真空状態３
としてもしなくとも、前記第一の実施例と同様の効果を
得ることが可能となる。

【００８９】次に、本発明のさらに他の実施例を説明す
る。

【００９０】図１９および図２０は本発明のさらに他の
実施例である半導体集積回路装置の製造工程中における
半導体基板の要部断面図である。

【００９１】本実施例においては、前記したスパッタ金
属膜１３ａ，１３ｂ（図１２参照）を形成する際に反応
性スパッタリング法を使用する。

【００９２】図１９は、スパッタ金属膜１３ａを反応性
スパッタリング法によって被着した際のコンタクトホー
ル１２ａの断面状態を示している。

【００９３】本実施例においては、まず、図示しない反
応性スパッタリング処理室の載置台上に半導体基板５を
載置した後、例えば処理室内の雰囲気を５ｍTorr程度の
Ａｒ＋Ｎ₂ ガス雰囲気とし半導体基板５を３００℃程度
に加熱する。

【００９４】続いて、ＤＣあるいはＲＦ電力によってプ
ラズマを発生させて、載置台と対向する位置に設置され
たＴｉターゲット等をスパッタして半導体基板５上にＴ
ｉＮからなるスパッタ金属膜１３ａを被着する。

【００９５】図２０に図１９の要部拡大断面図を示す。
本実施例の場合、図２０に示すように、反応性スパッタ
リング処理の際に反応ガス中の窒素と、コンタクトホー
ル１２ａの底部のＳｉ面のＳｉとが反応し、Ｓｉ面上に
ＳｉＮからなる極薄の絶縁膜２２が形成される。

【００９６】その後、ブランケットＣＶＤ法によって前
記第一の実施例と同様にしてブランケットＣＶＤ金属膜
１４ａ（図６参照）を被着する。

【００９７】ただし、本実施例の場合、スパッタリング
処理からブランケットＣＶＤ処理に移行する際の移行雰
囲気を前記実施例と同様に真空状態としても良いし、場
合にもよるがしなくても良い。その理由は、次のとおり
である。

【００９８】本実施例の場合、反応性スパッタリング処
理の際にコンタクトホール１２ａ底部のＳｉ面上に極薄
の絶縁膜２２が形成されるため、コンタクトホール１２
ａ底部のＳｉ面の露出が抑制されるからである。

【００９９】このように本実施例によれば、スパッタ金
属膜被着工程１（図１参照）からブランケットＣＶＤ金
属膜被着工程２に移行する際の移行雰囲気を真空状態３
としてもしなくとも、前記第一の実施例と同様の効果を
得ることが可能となる。

【０１００】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１０１】例えば前記第一の実施例においては、スパ
ッタ金属膜被着工程とブランケットＣＶＤ金属膜被着工
程とを同一処理装置で真空を破らないで一貫して処理す
る場合について説明したが、これに限定されるものでは
なく、例えばスパッタリング装置とブランケットＣＶＤ
処理装置とが別体である場合には、スパッタ金属膜被着
工程後の半導体基板をＮ₂ またはＡｒ等のような非酸化
性ガスで満たされた容器内に入れてブランケットＣＶＤ
処理装置に搬送するようにしても良い。

【０１０２】また、前記図１５〜図１８により説明した
実施例においては、シリサイド処理後にブランケットＣ
ＶＤ金属膜を被着する場合について説明したが、変形例
として、シリサイド処理後に第二のスパッタ金属膜を被
着してからＣＶＤ金属膜を被着するようにしても良い。

【０１０３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍの製造方法に適用した場合について説明したが、これ
に限定されず種々適用可能であり、例えばＳＲＡＭ（St
atic RAM）や論理回路等のような他の半導体集積回路装
置の製造方法に適用することも可能である。

【０１０４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【０１０５】(1).上記した本発明によれば、例えば接続
孔の微細化や高アスペクト比化によって接続孔内のスパ
ッタ金属膜のカバレッジが不足し、接続孔の底部隅等に
スパッタ金属膜が充分に被着されなかったとしても、シ
リコン面はシリサイド膜により覆われ直接露出されな
い。したがって、化学気相成長法による接続孔の埋め込
みに際してエンクローチメント現象の発生を抑制するこ
とが可能となる。

【０１０６】(2).上記した本発明によれば、前記第２の
導電膜を形成する工程から前記第３の導電膜を形成する
工程に移行する際の雰囲気を真空状態とすることによ
り、例えば接続孔の微細化や高アスペクト比化によって
接続孔内のスパッタ金属膜に膜厚の薄い部分が形成され
たとしてもその薄い部分がスパッタリング処理工程から
化学気相成長処理工程に移行する際に酸化されないの
で、化学気相成長処理に際してその薄い膜部分が除去さ
れる現象を抑制することができ、接続孔底部のシリコン
面が直接露出されない。したがって、化学気相成長法に
よる接続孔の埋め込みに際してエンクローチメント現象
の発生を抑制することが可能となる。

【０１０７】

【０１０８】

【０１０９】

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造方法を説明する説明図である。

【図２】図１の半導体集積回路装置の製造方法を具体的
に示す半導体集積回路装置の製造工程中における半導体
基板の要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。

【図５】図４の半導体集積回路装置の半導体基板の要部
拡大断面図である。

【図６】図４および図５に続く半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図７】図６の半導体集積回路装置の半導体基板の要部
拡大断面図である。

【図８】図６および図７に続く半導体集積回路装置の製
造工程中における半導体基板の要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
における半導体基板の要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図１３】本発明の他の実施例である半導体集積回路装
置の製造工程中における半導体基板の要部断面図であ
る。

【図１４】図１３に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図１５】本発明の他の実施例である半導体集積回路装
置の製造工程中における半導体基板の要部断面図であ
る。

【図１６】図１５の半導体集積回路装置の半導体基板の
要部拡大断面図である。

【図１７】図１５および図１６に続く半導体集積回路装
置の製造工程中における半導体基板の要部拡大断面図で
ある。

【図１８】図１５の半導体集積回路装置の製造工程中に
おける半導体基板の要部拡大断面図である。

【図１９】本発明のさらに他の実施例である半導体集積
回路装置の製造工程中における半導体基板の要部断面図
である。

【図２０】図１９の半導体集積回路装置の半導体基板の
要部拡大断面図である。

【図２１】従来の半導体集積回路装置の製造工程中にお
ける半導体基板の要部断面図である。

【図２２】従来の半導体集積回路装置の製造工程中にお
ける半導体基板の要部断面図である。

【図２３】従来の半導体集積回路装置の製造工程中にお
ける半導体基板の要部断面図である。

【符号の説明】

１ スパッタ金属膜被着工程 ２ ブランケットＣＶＤ金属膜被着工程 ３ 真空状態（非酸化性雰囲気） ４ ＤＲＡＭ（半導体集積回路装置） ５ 半導体基板 ６ａ ウエル ６ｂ ウエル ７ フィールド絶縁膜 ８ａ 拡散層 ８ｂ 拡散層 ８ｃ 拡散層 ８ｄ 拡散層 ８ｅ 拡散層 ９ａ ゲート電極 ９ｂ ゲート電極 １０ａ ワード配線 １０ｂ ワード配線 １１ａ 絶縁膜 １１ａ₁ 絶縁層 １１ａ₂ 絶縁層 １１ａ₃ 絶縁層 １１ｂ 絶縁膜 １１ｃ 絶縁膜 １１ｄ 絶縁膜 １２ａ コンタクトホール（接続孔） １２ｂ コンタクトホール（接続孔） １３ａ スパッタ金属膜 １３ａ₁ 膜部分 １３ａ₂ 膜部分 １３ａ₃ 膜部分 １３ｂ スパッタ金属膜 １４ａ ＣＶＤ金属膜 １４ｂ ＣＶＤ金属膜 １５ 配線 １６ａ スルーホール １６ｂ コンタクトホール（接続孔） １６ｃ コンタクトホール（接続孔） １６ｄ コンタクトホール（接続孔） １６ｅ スルーホール（接続孔） １７ 配線 １８ スルーホール １９ 埋め込み金属 ２０ 配線 ２１ シリサイド層 ２２ 絶縁膜 ５０ 半導体基板 ５１ 絶縁膜 ５２ 接続孔 ５３ 密着膜 ５３ａ 膜部分 Ａ 接続孔形成工程 Ｂ 配線パターン形成工程

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−119129（ＪＰ，Ａ) 特開 昭64−41240（ＪＰ，Ａ) 特開 平２−152227（ＪＰ，Ａ) 特開 昭63−186446（ＪＰ，Ａ) 特開 平２−170424（ＪＰ，Ａ) 特開 平２−125616（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 シリコンより成る半導体基板主面上に形
   成された絶縁膜に孔部を設け、該孔部内の露出した半導
   体層主面に第１の導電膜をスパッタリング法により形成
   する工程と、前記半導体基板を熱処理することにより、
   前記第１の導電膜のシリサイド膜を形成する工程と、前
   記第１の導電膜上に第２の導電膜をスパッタリング法に
   より形成する工程と、前記第２の導電膜上に第３の導電
   膜をフッ化金属を反応ガスとした化学気相成長法により
   形成する工程とを有することを特徴とする半導体集積回
   路装置の製造方法。
2. 【請求項２】 請求項１記載の半導体集積回路装置の製
   造方法において、前記第１の導電膜は、タングステン膜
   またはチタン膜であることを特徴とする半導体集積回路
   装置の製造方法。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置の製造方法において、前記第２の導電膜を形成する
   工程から前記第３の導電膜を形成する工程に移行する際
   の雰囲気を真空状態とすることを特徴とする半導体集積
   回路装置の製造方法。