JP3186941B2 - Semiconductor chips and multi-chip semiconductor modules - Google Patents

Semiconductor chips and multi-chip semiconductor modules

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Abstract

PURPOSE: To provide a multi-chip semiconductor module in which the mounting density per unit volume can be enhanced and which has excellent response characteristics, low cost, small restrictions in chip design and product design with repair of a defective chip. CONSTITUTION: A semiconductor chip 16A is formed with a through hole 7 reaching the rear surface of an electrode pad 9 from the rear surface side of a substrate 1, and with a metal bump 10 protruding to the rear side via the hole 7 in contact with the rear surface of the pad 9. The chip 16A is provided in the state that stacked on another semiconductor chip 15A having an electrode pad 14 at the front side of a substrate 6. The metal bump 10 of the chip 16A is connected to the pad 14 of the chip 15A via an anisotropic conductive film 13 opposed to each other.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、複数の半導体チップ
が積み重ねられた構造を持つマルチチップ半導体モジュ
ールに関する。また、そのようなマルチチップ半導体モ
ジュールを構成するのに用いられる半導体チップに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-chip semiconductor module having a structure in which a plurality of semiconductor chips are stacked. Further, the present invention relates to a semiconductor chip used for forming such a multi-chip semiconductor module.

【０００２】なお、この発明のマルチチップ半導体モジ
ュールは、半導体チップ同士が積層されている点で、１
枚のリードフレームの両面に半導体チップが配置された
ようなデバイスとは異なる。また、この発明のマルチチ
ップ半導体モジュールは、各半導体チップがウエハプロ
セスによって個々のチップとして形成される点で、１枚
の半導体基板上に順次配線層や層間絶縁層を積層して構
成される所謂３次元ＩＣ（集積回路）とは異なる。It should be noted that the multi-chip semiconductor module of the present invention has one point in that semiconductor chips are stacked.
This is different from a device in which semiconductor chips are arranged on both sides of one lead frame. Further, the multi-chip semiconductor module of the present invention is a so-called multi-chip semiconductor module in which each semiconductor chip is formed as an individual chip by a wafer process, and a wiring layer and an interlayer insulating layer are sequentially laminated on one semiconductor substrate. It is different from a three-dimensional IC (integrated circuit).

【０００３】[0003]

【従来の技術】マルチチップ半導体モジュールは、半導
体チップを２次元的に配列したものと、半導体チップを
積み重ねて３次元的に配列したものと、それらを複合し
た配置を取るものとに大別される。また、それぞれの半
導体チップの電極をどのような方式で接続するかによっ
ても分類される。2. Description of the Related Art Multi-chip semiconductor modules are broadly classified into two-dimensionally arranged semiconductor chips, three-dimensionally arranged semiconductor chips stacked on top of each other, and a composite arrangement of these semiconductor chips. You. In addition, they are also classified according to the method of connecting the electrodes of the respective semiconductor chips.

【０００４】２次元的配列のマルチチップ半導体モジュ
ールとしては、例えば半導体チップの電極をプリント基
板にワイヤボンディングによって直接接続したＣＯＢ
（チップ・オン・ボード）方式のものが知られている。
このＣＯＢ方式は、メモリーカード等の比較的安価な民
生品に古くから使用されている。また、半導体チップを
一旦ＴＡＢ（テープ・オートメイテッド・ボンディン
グ）方式によって実装し、そのリードをプリント基板や
セラミック基板、シリコン基板に半田付けや合金接合に
より接続したものも実用化されている。また、半導体チ
ップの電極パッド上に半田や金、ニッケル銅などからな
る金属バンプを形成し、プリント基板やセラミック基
板、シリコン基板にフェイスダウンボンディングして接
続したもの（フリップチップ方式）も知られている。こ
のフリップチップ方式はコンピュータ用のデバイスから
メモリーカード等の民生品に至るまで使用されている
（特開昭６３−４２１５７等）。もちろん、これらの複
数の接続技術を組み合わせて実装したものも多い（特開
平０４−４４２５６等）。As a multi-chip semiconductor module having a two-dimensional arrangement, for example, a COB in which electrodes of a semiconductor chip are directly connected to a printed circuit board by wire bonding is used.
A (chip-on-board) type is known.
The COB method has been used for relatively inexpensive consumer products such as memory cards for a long time. In addition, a semiconductor chip which is once mounted by a TAB (Tape Automated Bonding) method and its lead is connected to a printed circuit board, a ceramic substrate, or a silicon substrate by soldering or alloy bonding has been put to practical use. Also known is a method in which a metal bump made of solder, gold, nickel copper, or the like is formed on an electrode pad of a semiconductor chip, and connected to a printed circuit board, a ceramic substrate, or a silicon substrate by face-down bonding (flip chip method). I have. The flip-chip system is used from computer devices to consumer products such as memory cards (Japanese Patent Laid-Open No. 63-42157). Of course, there are many implementations in which a plurality of these connection technologies are combined (Japanese Patent Laid-Open No. 04-44256).

【０００５】３次元的配列のマルチチップ半導体モジュ
ールとしては、米国エヌ・チップ（ｎＣＨＩＰ）社が
開発した、サイズが大きい半導体チップ上にサイズが小
さい半導体チップを接着剤等を介して積み重ねて、上下
のチップの電極パッド同士をワイヤボンディングで接続
したものが有名である。また、ＴＣＰ（テープ・キャ
リア・パッケージ）を積み重ねて、各ＴＣＰのリード同
士を接続したものもある（特開平０１−３０９３６２、
平０２−１３４８５９）。また、半導体ウエハ上にス
ルーホールを設けた半導体ウエハを重ねて、このスルー
ホールを金属で埋め込んで各チップの電極同士を接続し
たもの（特開昭６３−２１３９４３）や、半導体ウエ
ハ上に、金属で埋め込んだスルーホールを持つ半導体ウ
エハを重ねて、この金属で各チップの電極同士を接続し
たものがある（特開平０５−５５４５４）。また、こ
れらのスルーホールの一部又は全部をトレンチ（溝）で
代用したものも提案されている（特開平０５−４１４７
８、特開平０５−１９８７３８）。[0005] As a multi-chip semiconductor module having a three-dimensional arrangement, a small-sized semiconductor chip is stacked on a large-sized semiconductor chip via an adhesive or the like and developed by N Chip Inc. It is well-known that the electrode pads of this chip are connected by wire bonding. Further, there is a type in which TCPs (tape carrier packages) are stacked and leads of each TCP are connected to each other (Japanese Patent Laid-Open No. 01-309362,
Hei 02-134859). Further, a semiconductor wafer having a through-hole provided on a semiconductor wafer is superimposed, and the through-hole is buried with a metal to connect electrodes of each chip (Japanese Patent Laid-Open No. 63-213943). There are semiconductor wafers having through-holes buried by the method described above, and electrodes of each chip are connected to each other with this metal (Japanese Patent Laid-Open No. 05-55454). Further, a structure in which part or all of these through holes are replaced with trenches (grooves) has been proposed (Japanese Patent Laid-Open No. 05-4147).
8, JP-A-05-198738).

【０００６】[0006]

【発明が解決しようとする課題】上記従来のマルチチッ
プ半導体モジュールには次のような問題がある。The above conventional multi-chip semiconductor module has the following problems.

【０００７】まず、２次元的配列のマルチチップ半導体
モジュールは、上記いずれの方式のものであっても単位
面積当たりの実装密度に限界がある。最も密度の上がる
フリップチップ方式のものにしても３次元的配列のもの
には及ばない。また、チップの電極につながる配線が平
面方向に延びて長くなるため、高周波に対する応答特性
が良くないという問題がある。First, the mounting density per unit area of a two-dimensionally arranged multi-chip semiconductor module is limited in any of the above-mentioned systems. Even the flip-chip type with the highest density does not reach the three-dimensional arrangement. In addition, since the wiring connected to the chip electrode extends in the planar direction and becomes longer, there is a problem that the response characteristics to high frequencies are not good.

【０００８】また、３次元的配列のマルチチップ半導体
モジュールのうち、半導体チップを積み重ねて、上下の
チップの電極同士をワイヤボンディングで接続したもの
（上記）は、不良チップが存在した場合にワイヤを簡
単には取り除くことができず、不良チップのリペア（交
換等の作業）ができないという問題がある。また、ワイ
ヤボンディングが可能な位置、すなわちチップ周辺に電
極パッドを形成する必要があるため、チップ設計上の制
約が大きくなる。また、ワイヤ接続本数が増えるにつれ
て、実装時間が比較的長くなり、実装コストが高くなる
という問題がある。In a multi-chip semiconductor module having a three-dimensional arrangement, semiconductor chips are stacked and electrodes of upper and lower chips are connected by wire bonding (described above). There is a problem that it cannot be easily removed and a defective chip cannot be repaired (work such as replacement). In addition, since it is necessary to form an electrode pad at a position where wire bonding is possible, that is, at the periphery of the chip, restrictions on chip design are increased. Also, as the number of wire connections increases, there is a problem that the mounting time becomes relatively long and the mounting cost increases.

【０００９】また、ＴＣＰを積み重ねて、各ＴＣＰのリ
ード同士を接続したもの（上記）は、不良チップのリ
ペアは可能だが、各半導体チップを一旦ＴＣＰに実装す
るため、実装密度が低くなり、かつ実装コストが高くつ
くという問題がある。また、サイズの異なるＴＣＰを複
数個重ねることが困難であり、製品設計上の制約が大き
い。In the case of stacking TCPs and connecting the leads of each TCP (described above), it is possible to repair a defective chip, but since each semiconductor chip is once mounted on the TCP, the mounting density is low, and There is a problem that mounting cost is high. In addition, it is difficult to stack a plurality of TCPs having different sizes, which greatly imposes restrictions on product design.

【００１０】また、半導体ウエハを重ねて、スルーホー
ルやトレンチ内の金属によってチップの電極同士を接続
したもの（上記，，）は、スルーホールやトレン
チを金属で埋め込んでいるので、不良チップのリペアが
できない。また、ウエハプロセスで積層構造が形成され
るため、ウエハプロセスが複雑でチップコストが高くつ
く。しかも、組立プロセスにおいて様々な種類の半導体
チップを組み合わせ得るという自由がなく、製品設計に
制約がある。[0010] Further, in the case where the semiconductor wafers are stacked and the electrodes of the chips are connected to each other by the metal in the through-holes and trenches (described above, and), the through-holes and the trenches are buried with metal, so that the defective chips are repaired. Can not. Further, since the laminated structure is formed by the wafer process, the wafer process is complicated and the chip cost is high. In addition, there is no freedom to combine various types of semiconductor chips in the assembly process, and there are restrictions on product design.

【００１１】そこで、この発明の目的は、単位体積当た
りの実装密度を高めることができ、応答特性に優れ、不
良チップのリペアを行うことができ、コストを低減で
き、かつチップ設計上および製品設計上の制約を少なく
することができるマルチチップ半導体モジュールを提供
することにある。また、そのようなマルチチップ半導体
モジュールを構成するのに適した半導体チップを提供す
ることにある。An object of the present invention is to increase the mounting density per unit volume, to provide excellent response characteristics, to repair defective chips, to reduce costs, and to improve chip design and product design. An object of the present invention is to provide a multi-chip semiconductor module that can reduce the above restrictions. Another object of the present invention is to provide a semiconductor chip suitable for forming such a multi-chip semiconductor module.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体チップは、基板と、この基
板の表面側に設けられた電極パッドを備え、上記基板
に、この基板の裏面側から上記電極パッドの裏面に達す
る貫通穴が形成され、この貫通穴の内壁は絶縁膜で覆わ
れており、上記電極パッドの上記裏面に接触し、上記絶
縁膜で内壁が覆われた上記貫通穴を通して上記基板の裏
面側に突出する金属バンプが設けられていることを特徴
としている。According to a first aspect of the present invention, there is provided a semiconductor chip comprising a substrate and an electrode pad provided on a front surface side of the substrate. A through hole is formed from the back side to reach the back surface of the electrode pad, the inner wall of the through hole is covered with an insulating film, and the inner wall of the through hole is in contact with the back surface of the electrode pad and the inner wall is covered with the insulating film. It is characterized in that a metal bump is provided which protrudes to the back surface side of the substrate through the through hole.

【００１３】また、請求項２に記載の半導体チップは、
上記貫通穴が上記基板の表面側より裏面側の開口面積が
大きいテーパ状になっていることを特徴とする、請求項
１に記載の半導体チップである。 また、請求項３に記載
の半導体チップは、上記金属バンプの上記基板裏面側の
露出面が、上記金属バンプの材料よりも低融点の材料か
らなるメッキ層で覆われていることを特徴とする、請求
項１又は請求項２に記載の半導体チップである。 また、
請求項４に記載の半導体チップは上記メッキ層が金又は
半田からなることを特徴とする、請求項１乃至請求項３
のいずれかに記載の半導体チップである。 Further, the semiconductor chip according to claim 2 is
The opening area of the through hole is smaller on the back side than on the front side of the substrate.
Claims characterized by a large taper
2. The semiconductor chip according to item 1. Claim 3
The semiconductor chip of the above-mentioned metal bumps on the back side of the substrate
Is the exposed surface a material with a lower melting point than the material of the metal bumps
Characterized by being covered with a plating layer made of
A semiconductor chip according to claim 1 or 2. Also,
The semiconductor chip according to claim 4, wherein the plating layer is made of gold or gold.
4. The device according to claim 1, wherein the device is made of solder.
A semiconductor chip according to any one of the above.

【００１４】また、請求項５に記載のマルチチップ半導
体モジュールは、請求項１乃至請求項４のいずれかに記
載の一の半導体チップを、基板の表面側に電極パッドを
有する別の半導体チップ上に積み重ねられた状態で備
え、上記一の半導体チップの裏面側の上記金属バンプ
と、上記一の半導体チップの下側に存する半導体チップ
の表面側の上記電極パッドとが、互いに対向して異方性
導電膜を介して接続されていることを特徴としている。According to a fifth aspect of the present invention, there is provided a multi-chip semiconductor module, wherein the one semiconductor chip according to any one of the first to fourth aspects has an electrode pad on a front surface side of the substrate. The metal bumps on the back side of the one semiconductor chip and the electrode pads on the front side of the semiconductor chip below the one semiconductor chip are provided in a state of being stacked on another semiconductor chip. It is characterized in that they are connected to each other via an anisotropic conductive film.

【００１５】また、請求項６に記載のマルチチップ半導
体モジュールは、請求項３又は請求項４に記載の一の半
導体チップを、基板の表面側に電極パッドを有する別の
半導体チップ上に積み重ねられた状態で備え、上記金属
バンプと上記電極パッドとが上記メッキ層を介して接続
されていることを特徴としている。According to a sixth aspect of the present invention, there is provided a multi-chip semiconductor module in which one semiconductor chip according to the third or fourth aspect is stacked on another semiconductor chip having electrode pads on the front surface side of the substrate. Wherein the metal bumps and the electrode pads are connected via the plating layer.

【００１６】また、請求項７に記載のマルチチップ半導
体モジュールは、請求項６に記載のマルチチップ半導体
モジュールにおいて、上記下側に存する半導体チップの
上記電極パッドの表面に、上記金属バンプのメッキ層の
材料と合金を形成し得る材料からなるメッキ層が設けら
れていることを特徴としている。According to a seventh aspect of the present invention, there is provided the multi-chip semiconductor module according to the sixth aspect , wherein the metal bump plating layer is formed on a surface of the electrode pad of the lower semiconductor chip. And a plating layer made of a material capable of forming an alloy with the above material.

【００１７】[0017]

【作用】請求項１の半導体チップは、基板の表面側に電
極パッドを有するとともに、基板の裏面側に突出する金
属バンプを有している。したがって、例えばこの半導体
チップを、基板の表面側に電極パッドを有する別の半導
体チップ上に異方性導電膜を挟んで積み重ねることによ
って、請求項３のようなマルチチップ半導体モジュール
が簡単かつ容易に構成される。また、この半導体チップ
を複数積み重ねたものを、さらに基板の表面側に電極パ
ッドを有する別の半導体チップや配線基板上に積み重ね
ても良い。この他にも自由な組み合わせが可能である。
このように、この半導体チップによれば、様々な種類の
マルチチップ半導体モジュールが簡単かつ容易に構成さ
れる。According to the first aspect of the present invention, the semiconductor chip has an electrode pad on the front surface of the substrate and a metal bump protruding on the rear surface of the substrate. Therefore, for example, by stacking this semiconductor chip on another semiconductor chip having an electrode pad on the front surface side of the substrate with an anisotropic conductive film sandwiched therebetween, the multi-chip semiconductor module according to claim 3 can be easily and easily formed. Be composed. Further, a stack of a plurality of the semiconductor chips may be further stacked on another semiconductor chip or a wiring board having an electrode pad on the front surface side of the substrate. Other free combinations are also possible.
Thus, according to this semiconductor chip, various types of multi-chip semiconductor modules are simply and easily configured.

【００１８】請求項３又は請求項４の半導体チップは、
上記金属バンプの上記基板裏面側の露出面が、上記金属
バンプの材料よりも低融点の材料からなるメッキ層で覆
われている。したがって、例えばこの半導体チップを、
基板の表面側に電極パッドを有する別の半導体チップ上
に積み重ね、上記メッキ層が溶融する温度に加熱するこ
とによって、請求項６のようなマルチチップ半導体モジ
ュールが簡単かつ容易に構成される。また、この半導体
チップを複数積み重ねたものを、さらに基板の表面側に
電極パッドを有する別の半導体チップや配線基板上に積
み重ねても良い。この他にも自由な組み合わせが可能で
ある。このように、この半導体チップによれば、様々な
種類のマルチチップ半導体モジュールが簡単かつ容易に
構成される。The semiconductor chip according to claim 3 or 4 is:
The exposed surface of the metal bump on the back surface side of the substrate is covered with a plating layer made of a material having a lower melting point than the material of the metal bump. Therefore, for example, this semiconductor chip,
By stacking on another semiconductor chip having electrode pads on the front surface side of the substrate and heating to a temperature at which the plating layer melts, a multi-chip semiconductor module as described in claim 6 is simply and easily constructed. Further, a stack of a plurality of the semiconductor chips may be further stacked on another semiconductor chip or a wiring board having an electrode pad on the front surface side of the substrate. Other free combinations are also possible. Thus, according to this semiconductor chip, various types of multi-chip semiconductor modules are simply and easily configured.

【００１９】請求項４のマルチチップ半導体モジュール
は、請求項１乃至請求項３のいずれかに記載の一の半導
体チップと、別の半導体チップとを積み重ねられた状態
で備えているので、半導体チップを２次元的に配列する
場合や一旦ＴＣＰに実装する場合に比して、単位体積当
たりの実装密度が高まる。また、金属バンプがチップの
電極同士をつなぐ配線となることから、平面方向に配線
が設けられる場合に比して配線の長さが短くなって、高
周波に対する応答特性が良好になる。また、一の半導体
チップの金属バンプと下側に存する半導体チップの電極
パッドとの接続は、接続に用いた異方性導電膜を溶解す
ることによって解除され得る。したがって、不良チップ
のリペアが容易に行われる。また、積層構造がウエハプ
ロセスではなく組立プロセスで形成されるので、チップ
コストが低減される。しかも、チップの電極同士が金属
バンプによって一括ボンディングされるので、実装時間
が短くなる。また、このマルチチップ半導体モジュール
は、半導体チップを一旦ＴＣＰに実装することなく、各
半導体チップを直接積み重ねて構成される。したがっ
て、チップコストとともに実装コストが低減される。ま
た、ワイヤボンディングを行わないので、電極パッドも
チップ内の任意の領域に設けて良く、チップ設計上の制
約が少ない。しかも、組立プロセスにおいて様々な種類
の半導体チップを組み合わせ得るので、製品設計上の制
約も少なくなる。According to a fourth aspect of the present invention, there is provided a multi-chip semiconductor module comprising the semiconductor chip according to any one of the first to third aspects and another semiconductor chip in a stacked state. Are two-dimensionally arranged or once mounted on TCP, the mounting density per unit volume is increased. Further, since the metal bumps serve as wires connecting the electrodes of the chip, the length of the wires is shorter than in the case where wires are provided in a planar direction, and the response characteristics to high frequencies are improved. Further, the connection between the metal bumps of one semiconductor chip and the electrode pads of the lower semiconductor chip can be released by dissolving the anisotropic conductive film used for the connection. Therefore, repair of a defective chip is easily performed. Further, since the laminated structure is formed not by a wafer process but by an assembly process, chip cost is reduced. Moreover, since the electrodes of the chip are bonded together by metal bumps, the mounting time is shortened. Further, this multi-chip semiconductor module is configured by directly stacking each semiconductor chip without mounting the semiconductor chip once on the TCP. Therefore, the mounting cost is reduced together with the chip cost. In addition, since wire bonding is not performed, electrode pads may be provided in any area in the chip, and there are few restrictions on chip design. In addition, since various types of semiconductor chips can be combined in the assembly process, restrictions on product design are reduced.

【００２０】請求項６のマルチチップ半導体モジュール
は、請求項３又は請求項４の一の半導体チップと、別の
半導体チップとを積み重ねられた状態で備えているの
で、半導体チップを２次元的に配列する場合や一旦ＴＣ
Ｐに実装する場合に比して、単位体積当たりの実装密度
が高まる。また、金属バンプがチップの電極同士をつな
ぐ配線となることから、平面方向に配線が設けられる場
合に比して配線の長さが短くなって、高周波に対する応
答特性が良好になる。また、上記下側に存する半導体チ
ップを裏面から加熱して、上記金属バンプを覆っている
メッキ層を溶融させることによって、上記一の半導体チ
ップの金属バンプと下側に存する半導体チップの電極パ
ッドとの接続は、接続に用いた異方性導電膜を溶解する
ことによって解除され得る。したがって、不良チップの
リペアが容易に行われる。また、積層構造がウエハプロ
セスではなく組立プロセスで形成されるので、チップコ
ストが低減される。しかも、チップの電極同士が金属バ
ンプによって一括ボンディングされるので、実装時間が
短くなる。また、このマルチチップ半導体モジュール
は、半導体チップを一旦ＴＣＰに実装することなく、各
半導体チップを直接積み重ねて構成される。したがっ
て、チップコストとともに実装コストが低減される。ま
た、ワイヤボンディングを行わないので、電極パッドも
チップ内の任意の領域に設けて良く、チップ設計上の制
約が少ない。しかも、組立プロセスにおいて様々な種類
の半導体チップを込み合わせ得るので、製品設計上の制
約も少なくなる。According to a sixth aspect of the present invention, there is provided a multi-chip semiconductor module, wherein one semiconductor chip of the third or fourth aspect and another semiconductor chip are stacked in a stacked state. When arranging or once TC
The mounting density per unit volume is higher than when mounting on P. Further, since the metal bumps serve as wires connecting the electrodes of the chip, the length of the wires is shorter than in the case where wires are provided in a planar direction, and the response characteristics to high frequencies are improved. Further, by heating the lower semiconductor chip from the back surface and melting the plating layer covering the metal bumps, the metal bumps of the one semiconductor chip and the electrode pads of the lower semiconductor chip are melted. Can be released by dissolving the anisotropic conductive film used for the connection. Therefore, repair of a defective chip is easily performed. Further, since the laminated structure is formed not by a wafer process but by an assembly process, chip cost is reduced. Moreover, since the electrodes of the chip are bonded together by metal bumps, the mounting time is shortened. Further, this multi-chip semiconductor module is configured by directly stacking each semiconductor chip without mounting the semiconductor chip once on the TCP. Therefore, the mounting cost is reduced together with the chip cost. In addition, since wire bonding is not performed, electrode pads may be provided in any area in the chip, and there are few restrictions on chip design. In addition, since various types of semiconductor chips can be combined in the assembly process, restrictions on product design are reduced.

【００２１】請求項７のマルチチップ半導体モジュール
は、上記下側に存する半導体チップの上記電極パッドの
表面に、上記金属バンプのメッキ層の材料と合金を形成
し得る材料からなるメッキ層が設けられている。したが
って、組立時に、上記一の半導体チップの金属バンプの
メッキ層と、上記下側に存する半導体チップの電極パッ
ドのメッキ層とを接触させ、加熱もしくは加圧またはそ
の両方を行うことによって容易に接続が行われる。According to a seventh aspect of the present invention, a plating layer made of a material capable of forming an alloy with a material of the plating layer of the metal bump is provided on a surface of the electrode pad of the lower semiconductor chip. ing. Therefore, at the time of assembling, the plating layer of the metal bumps of the one semiconductor chip is brought into contact with the plating layer of the electrode pads of the lower semiconductor chip, and the connection is easily performed by heating and / or pressing. Is performed.

【００２２】[0022]

【実施例】以下、この発明を実施例により詳細に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to embodiments.

【００２３】まず、この発明の一実施例の半導体チップ
について説明する。First, a semiconductor chip according to an embodiment of the present invention will be described.

【００２４】図１は一実施例の半導体チップの作製過程
を示している。FIG. 1 shows a manufacturing process of a semiconductor chip of one embodiment.

【００２５】まず、同図(a)に示すように、厚み６２
５μmのシリコン基板１の表面側に、ＣＭＯＳ（相補型
ＭＯＳ）プロセスにより、図示しないＭＯＳトランジス
タ等の能動素子を形成するとともに、Ａlからなる第１
メタル配線層２と、層間絶縁膜３と、第２メタル配線層
４と、保護膜５とを形成する。なお、９は第１メタル配
線層２の電極パッド部分を示し、４１は第２メタル配線
層４の電極パッド部分を示している。First, as shown in FIG.
An active element such as a MOS transistor (not shown) is formed on the surface side of the 5 μm silicon substrate 1 by a CMOS (complementary MOS) process, and the first element made of Al is formed.
A metal wiring layer 2, an interlayer insulating film 3, a second metal wiring layer 4, and a protective film 5 are formed. Reference numeral 9 denotes an electrode pad portion of the first metal wiring layer 2, and reference numeral 41 denotes an electrode pad portion of the second metal wiring layer 4.

【００２６】次に、同図(b)に示すように、シリコン
基板１を所定の厚み、好ましくは厚み４０μmになるま
で研磨する。研磨方法としては、まず通常の裏面研磨装
置（図示せず）により機械研磨を行って基板１の厚みが
２００μmになるまで研磨し、その後、基板１の表面側
をワックス９０等で保護した状態で、基板１の裏面側を
さらにＫＯＨ，ＮaＯＨもしくはフッ硝酸等を用いてケ
ミカルエッチングする方法で行う。この際、チップのス
クライブラインもエッチングしておけば、実装時にダイ
シングする必要がない。Next, as shown in FIG. 2B, the silicon substrate 1 is polished to a predetermined thickness, preferably 40 μm. As a polishing method, first, mechanical polishing is performed by a normal backside polishing apparatus (not shown) until the thickness of the substrate 1 becomes 200 μm, and then, the surface side of the substrate 1 is protected with wax 90 or the like. Then, the back surface of the substrate 1 is further chemically etched using KOH, NaOH, hydrofluoric nitric acid or the like. At this time, if the scribe line of the chip is also etched, there is no need to perform dicing at the time of mounting.

【００２７】次に、基板１の裏面にフォトレジスト９
１をコートし、露光および現像を行って、フォトレジス
ト９１のうち電極パッド９に対応する部分を除去して開
口９１ａを形成する。しかる後、同図(c)に示すよう
に、ＫＯＨ，ＮaＯＨもしくはフッ硝酸等を用いて基板
１を選択的にエッチングして、基板１に、この基板の裏
面側から電極パッド９，９の裏面に達する貫通穴７，７
を形成する。このとき、貫通穴７，７は裏面側から表面
側へ向かって断面寸法が次第に小さくなるテーパー状に
仕上がる。ここで開口９１ａは、電極パッド９内に位置
するように形成すると、開口９１ａの面積は電極パッド
９の面積よりも小さくなり、基板に対して垂直な貫通穴
を形成すると、後に形成する金属バンプの突出部の面積
も小さくなり、他のチップや配線基板等の電極との接触
面積も小さくなって、適切な接触抵抗が得られない恐れ
がある。本発明では貫通穴の開口を電極パッド９の露出
部よりも面積を大きくして、接触部の面積を適正化でき
る。また、貫通穴を垂直形状とすると、他の電極と金属
バンプとの接触面積を確保するためには電極パッド９の
面積を希望する接触面積と同程度以上としなければなら
ず、微細化に適さないが、本発明のようにテーパー形状
とすることで電極パッド９の面積を小さくできる。更に
他のチップ等の電極と接続する際の加圧に対し、基板の
厚さのばらつきや金属バンプの高さのばらつきにより特
定の金属バンプに荷重が集中する場合も考えられるが、
通常より高い荷重が加わった場合でも、貫通穴にテーパ
ーを持つので電極９だけでなくテーパー面でも荷重を受
けとめることになり、電極９へのダメージを緩和でき
る。Next, a photoresist 9 is formed on the back surface of the substrate 1.
1, exposure and development are performed, and a portion of the photoresist 91 corresponding to the electrode pad 9 is removed to form an opening 91 a. Thereafter, as shown in FIG. 2C, the substrate 1 is selectively etched using KOH, NaOH, hydrofluoric nitric acid, or the like, and is applied to the substrate 1 from the back side of the substrate. Through hole 7, 7 reaching
To form At this time, the through holes 7, 7 are finished in a tapered shape in which the cross-sectional dimension gradually decreases from the back side to the front side. When the opening 91a is formed so as to be located in the electrode pad 9, the area of the opening 91a is smaller than the area of the electrode pad 9, and when a through hole perpendicular to the substrate is formed, a metal bump to be formed later is formed. The area of the protruding portion is also reduced, and the contact area with another chip or an electrode of a wiring board or the like is also reduced, so that an appropriate contact resistance may not be obtained. In the present invention, the area of the contact portion can be optimized by increasing the area of the opening of the through hole beyond the exposed portion of the electrode pad 9. When the through hole is formed in a vertical shape, the area of the electrode pad 9 must be equal to or larger than the desired contact area in order to secure the contact area between the other electrode and the metal bump. However, the area of the electrode pad 9 can be reduced by forming the electrode pad 9 into a tapered shape as in the present invention. In addition, when pressure is applied when connecting to electrodes such as other chips, the load may be concentrated on a specific metal bump due to variations in the thickness of the substrate and variations in the height of the metal bumps.
Even when a load higher than usual is applied, the through hole has a taper, so that the load is received not only on the electrode 9 but also on the tapered surface, and damage to the electrode 9 can be reduced.

【００２８】次に、同図(d)に示すように、レジスト
９１を剥離して除去した後、ＣＶＤ（化学気相成長）法
等により、基板１の裏面にＳiＯ2，ＳiＮ等からなる絶
縁膜８を全面（貫通穴７の内壁を含む）に形成する。こ
の絶縁膜８はチップ裏面の保護膜となる。続いて、同図
(e)に示すように、ドライエッチングにより、絶縁膜８
のうち電極パッド９に対応する部分を除去して、電極パ
ッド９の裏面を露出させる。Next, as shown in FIG. 2D, after the resist 91 is removed by stripping, an insulating layer made of SiO 2 , SiN or the like is formed on the back surface of the substrate 1 by a CVD (chemical vapor deposition) method or the like. The film 8 is formed on the entire surface (including the inner wall of the through hole 7). This insulating film 8 becomes a protective film on the back surface of the chip. Then, the same figure
As shown in (e), the insulating film 8 is formed by dry etching.
The portion corresponding to the electrode pad 9 is removed to expose the back surface of the electrode pad 9.

【００２９】なお、基板１の裏面に保護膜を形成する方
法として、基板１の裏面に感光性ポリイミド等の樹脂を
コートし、露出および現像を行って、電極パッド９に対
応する部分のみを除去する方法もある。As a method of forming a protective film on the back surface of the substrate 1, a resin such as photosensitive polyimide is coated on the back surface of the substrate 1, exposed and developed, and only a portion corresponding to the electrode pad 9 is removed. There is also a way to do it.

【００３０】次に、この状態の基板１をＺnの無電解
メッキ液に浸漬して、電極パッド９の裏面に厚さ０.３
〜０.５μmのＺnメッキ（図示せず）を形成する。この
処理によりＡl面の酸化膜を除去して、Ｚnメッキ界面に
清浄なＡl面を確保することができる。この後、同図(f)
に示すように、この状態の基板１を温度９０℃、ph４.
５のＮi無電解メッキ液に２時間浸漬して、電極パッド
９の裏面に無電解Ｎiメッキ１０を成長させる。これに
より、電極パッド９の裏面に接触し、貫通穴７を通して
基板１の裏面側に１０μmだけ突出したＮiバンプ１０を
形成することができる。さらに、Ｎiバンプ１０，１０
の露出面に、無電解Ａuメッキにより厚み０.２μmのＡu
メッキ層１１，１１を形成する。金属バンプとしてＮｉ
バンプを用いているが、他にも、配線として使用でき、
他の電極への接続時に変形を起こさない金属例えば金等
を使用することができる。Next, the substrate 1 in this state is immersed in an electroless plating solution of Zn, and a thickness of 0.3 is applied to the back surface of the electrode pad 9.
A Zn plating (not shown) of about 0.5 μm is formed. By this treatment, the oxide film on the Al surface is removed, and a clean Al surface can be secured at the Zn plating interface. After this, FIG.
As shown in FIG. 7, the substrate 1 in this state was heated at a temperature of 90 ° C. and a pH of 4.
5 is immersed in the Ni electroless plating solution for 2 hours to grow the electroless Ni plating 10 on the back surface of the electrode pad 9. As a result, the Ni bump 10 that contacts the back surface of the electrode pad 9 and protrudes by 10 μm from the back surface of the substrate 1 through the through hole 7 can be formed. Further, Ni bumps 10, 10
Of 0.2 μm thick by electroless Au plating on the exposed surface of
The plating layers 11 are formed. Ni as metal bump
Although bumps are used, they can also be used as wiring,
A metal that does not deform when connected to another electrode, such as gold, can be used.

【００３１】最後に、基板１の表面側の保護用ワック
ス９０を除去して、半導体チップ１６を完成させる。こ
の半導体チップ１の電気テストは、チップ裏面側のバン
プ１０，１０（正確にはメッキ層１１，１１）にプロー
バを接触させて、通常のテスタにより行うことができ
る。Finally, the protective wax 90 on the front surface side of the substrate 1 is removed to complete the semiconductor chip 16. The electrical test of the semiconductor chip 1 can be performed by a normal tester by bringing a prober into contact with the bumps 10, 10 (more precisely, the plating layers 11, 11) on the back surface of the chip.

【００３２】この半導体チップ１６によれば、様々な種
類のマルチチップ半導体モジュールを簡単かつ容易に構
成することができる。According to the semiconductor chip 16, various types of multi-chip semiconductor modules can be simply and easily constructed.

【００３３】次に、この発明の一実施例のマルチチップ
半導体モジュールについて説明する。Next, a multi-chip semiconductor module according to an embodiment of the present invention will be described.

【００３４】図２(b)に示すように、このマルチチップ
半導体モジュール２０Ａは、半導体チップ１６Ａと、別
の種類の半導体チップ１５Ａとを積み重ねられた状態で
備えている。As shown in FIG. 2B, the multi-chip semiconductor module 20A includes a semiconductor chip 16A and another type of semiconductor chip 15A stacked on each other.

【００３５】半導体チップ１６Ａは図１(g)の半導体チ
ップ１６と同じものである。一方、半導体チップ１５Ａ
は、シリコン基板６の表面側に、図示しないＭＯＳトラ
ンジスタ等の能動素子を形成するとともに、Ａlからな
る電極パッド１４，１４を形成したものである。電極パ
ッド１４，１４は、半導体チップ１６ＡのＮiバンプ１
０，１０と対応する位置に設けられている。基板６の表
面のうち電極パッド１４の周囲の部分は保護膜１２で覆
われている。The semiconductor chip 16A is the same as the semiconductor chip 16 shown in FIG. On the other hand, the semiconductor chip 15A
In the figure, an active element such as a MOS transistor (not shown) is formed on the surface side of the silicon substrate 6 and electrode pads 14 and 14 made of Al are formed. The electrode pads 14, 14 are Ni bumps 1 of the semiconductor chip 16A.
It is provided at a position corresponding to 0,10. A portion of the surface of the substrate 6 around the electrode pad 14 is covered with the protective film 12.

【００３６】このマルチチップ半導体モジュール２０Ａ
を組み立てる場合、図２(a)に示すように、まず半導体
チップ１５Ａの表面側に、熱硬化性樹脂を母材とする異
方性導電膜１３を電極パッド１４，１４を覆うように仮
付けする。次に、ステージ９９上に半導体チップ１５Ａ
を載置し、その上方に半導体チップ１６Ａを移動させ
る。そして、半導体チップ１６Ａの水平位置を微調整し
て、半導体チップ１６Ａの裏面側に突出したＮiバンプ
１０，１０と半導体チップ１５Ａの電極パッド１４，１
４とが互いに対向する位置に位置決めする。続いて、半
導体チップ１６Ａを下方へ移動させて半導体チップ１５
Ａに押し付けて本圧着を行う。圧着条件は、例えば圧力
２０kg／cm2、温度２００℃、時間２０秒とする。これ
により、図２(b)に示すように、半導体チップ１６Ａの
Ｎiバンプ１０，１０と半導体チップ１５Ａの電極パッ
ド１４，１４とが異方性導電膜１３を介して接続され
る。このようにして容易に組み立てが行われる。This multi-chip semiconductor module 20A
When assembling, as shown in FIG. 2A, first, an anisotropic conductive film 13 made of a thermosetting resin as a base material is temporarily attached to the surface side of the semiconductor chip 15A so as to cover the electrode pads 14 and 14. I do. Next, the semiconductor chip 15A is placed on the stage 99.
Is placed, and the semiconductor chip 16A is moved above it. Then, the horizontal position of the semiconductor chip 16A is finely adjusted, and the Ni bumps 10, 10 projecting to the back surface side of the semiconductor chip 16A and the electrode pads 14, 1 of the semiconductor chip 15A.
4 are positioned at positions facing each other. Subsequently, the semiconductor chip 16A is moved downward to
A is pressed to A to perform the final pressure bonding. The pressure bonding conditions are, for example, a pressure of 20 kg / cm 2 , a temperature of 200 ° C., and a time of 20 seconds. Thereby, as shown in FIG. 2B, the Ni bumps 10, 10 of the semiconductor chip 16A and the electrode pads 14, 14 of the semiconductor chip 15A are connected via the anisotropic conductive film 13. In this way, assembly is easily performed.

【００３７】組立完了後、半導体チップ１５Ａの外部電
極パッド４１，４１にプローバを接触させて、電気テス
トを行う。テストの結果、いずれかの半導体チップが不
良であることが判明した場合は、半導体チップ１６Ａと
１５Ａの間にリペア用溶剤を注入して、異方性導電膜１
３を剥離して除去する。これにより、半導体チップ１６
ＡのＮiバンプ１０，１０と半導体チップ１５Ａの電極
パッド１４，１４との間の接続が解除される。したがっ
て、不良チップのリペアを容易に行うことができる。After the assembly is completed, a prober is brought into contact with the external electrode pads 41 of the semiconductor chip 15A, and an electric test is performed. As a result of the test, if any of the semiconductor chips is found to be defective, a repair solvent is injected between the semiconductor chips 16A and 15A, and the anisotropic conductive film 1 is removed.
3 is peeled off and removed. Thereby, the semiconductor chip 16
The connection between the Ni bumps 10, A of A and the electrode pads 14, 14 of the semiconductor chip 15A is released. Therefore, it is possible to easily repair the defective chip.

【００３８】また、このマルチチップ半導体モジュール
２０Ａは、半導体チップ１６Ａ，１５Ａを積み重ねられ
た状態で備えているので、半導体チップを２次元的に配
列する場合や一旦ＴＣＰに実装する場合に比して、単位
体積当たりの実装密度を高めることができる。つまり、
半導体チップ１６Ａは研磨によって厚み４０μm程度に
なっているので、半導体チップ１６Ａ，１５Ａを重ね合
わせた後の厚みもＴＣＰを重ね合わせた構造のものより
かなり薄くすることができる。したがって、このマルチ
チップ半導体モジュールを実装して製品に用いた場合、
製品を小型化することができる。Further, since the multi-chip semiconductor module 20A includes the semiconductor chips 16A and 15A in a stacked state, the multi-chip semiconductor module 20A is compared with a case where the semiconductor chips are two-dimensionally arranged or a case where the semiconductor chips are once mounted on the TCP. In addition, the mounting density per unit volume can be increased. That is,
Since the thickness of the semiconductor chip 16A is reduced to about 40 μm by polishing, the thickness of the semiconductor chips 16A and 15A after being superposed can be considerably smaller than that of the structure in which the TCPs are superposed. Therefore, when this multi-chip semiconductor module is mounted and used in a product,
The product can be downsized.

【００３９】また、金属バンプ１０がチップの電極１４
同士をつなぐ配線となることから、平面方向に配線が設
けられる場合に比して配線の長さを短くでき、高周波に
対する応答特性を良くすることができる。The metal bumps 10 are connected to the chip electrodes 14.
Since the wires are connected to each other, the length of the wires can be reduced as compared with the case where the wires are provided in the planar direction, and the response characteristics to high frequencies can be improved.

【００４０】また、半導体チップ１５Ａ，１６Ａの基板
材料はいずれもシリコンであるので、周囲温度が多少変
化したとしても、熱膨張、特に基板面方向の線膨張によ
るチップ１５Ａ，１６Ａ間の歪みが生じにくい。したが
って、異なる基板材料からなるチップを接続する場合に
比して接続の信頼性を高めることができる。Further, since the substrate material of the semiconductor chips 15A and 16A is both silicon, even if the ambient temperature slightly changes, distortion between the chips 15A and 16A due to thermal expansion, especially linear expansion in the substrate surface direction occurs. Hateful. Therefore, connection reliability can be improved as compared with the case where chips made of different substrate materials are connected.

【００４１】また、積層構造をウエハプロセスではなく
組立プロセスで形成するので、チップコストを低減でき
る。しかも、組立プロセスで、チップの電極１４同士が
金属バンプ１０によって一括ボンディングされるので、
実装時間を短くすることができる。また、このマルチチ
ップ半導体モジュール２０Ａは、半導体チップを一旦Ｔ
ＣＰに実装することなく、各半導体チップ１６Ａ，１５
Ａを直接積み重ねて構成される。したがって、チップコ
ストとともに実装コストを低減できる。Further, since the laminated structure is formed by an assembly process instead of a wafer process, chip cost can be reduced. Moreover, since the electrodes 14 of the chip are collectively bonded by the metal bumps 10 in the assembly process,
The mounting time can be shortened. In addition, this multi-chip semiconductor module 20A temporarily
Each semiconductor chip 16A, 15A can be mounted without being mounted on the CP.
A is directly stacked. Therefore, the mounting cost can be reduced together with the chip cost.

【００４２】また、組立プロセスでワイヤボンディング
を行わないので、電極パッド１４をチップ内の任意の領
域に設けて良く、チップ設計上の制約が少ない。しか
も、組立プロセスにおいて様々な半導体チップを組み合
わせ得るので、製品設計上の制約も少なくすることがで
きる。Further, since wire bonding is not performed in the assembly process, the electrode pads 14 may be provided in any area in the chip, and there are few restrictions on chip design. Moreover, since various semiconductor chips can be combined in the assembly process, restrictions on product design can be reduced.

【００４３】次に、上記マルチチップ半導体モジュール
の変形例２０Ｂについて説明する。Next, a modified example 20B of the multi-chip semiconductor module will be described.

【００４４】図３（ｂ）に示すように、このマルチチッ
プ半導体モジュール２０Ｂは、半導体チップ１６Ｂと、
別の種類の半導体チップ１５Ｂとを積み重ねられた状態
で備えている。As shown in FIG. 3B, the multi-chip semiconductor module 20B includes a semiconductor chip 16B,
Another type of semiconductor chip 15B is provided in a stacked state.

【００４５】半導体チップ１６Ｂは、図１(g)の半導体
チップ１６と略同等のものである。ただ、Ｎiバンプ１
０，１０の露出面に、Ａuメッキ層１１，１１に代え
て、無電解半田メッキにより厚み５μmの半田メッキ層
１１Ｂ，１１Ｂが形成されている点のみが異なってい
る。The semiconductor chip 16B is substantially the same as the semiconductor chip 16 shown in FIG. Just Ni bump 1
The only difference is that solder plating layers 11B, 11B having a thickness of 5 μm are formed on the exposed surfaces 0, 10 by electroless solder plating instead of the Au plating layers 11, 11.

【００４６】一方、半導体チップ１５Ｂは、図２(b)中
に示した半導体チップ１５Ａと略同等のものである。Ａ
lからなる電極パッド１４，１４の表面に、それぞれＴi
／Ｗからなるバリアメタル層１９と、厚み０.５μmのＡ
uメッキ層１８とが形成されている点のみが異なってい
る。なお、１７はＡl層１４上にＴi／Ｗ層１９，Ａu層
１８を有する電極パッド全体を示している。On the other hand, the semiconductor chip 15B is substantially the same as the semiconductor chip 15A shown in FIG. A
l on the surfaces of the electrode pads 14
/ W barrier metal layer 19 and 0.5 μm thick A
The only difference is that the u plating layer 18 is formed. Reference numeral 17 denotes the entire electrode pad having the Ti / W layer 19 and the Au layer 18 on the Al layer 14.

【００４７】このマルチチップ半導体モジュール２０Ｂ
を組み立てる場合、図３(a)に示すように、温度２８０
℃に保持されたステージ９９上に半導体チップ１５Ｂを
載置し、その上方に半導体チップ１６Ｂを移動させる。
そして、半導体チップ１６Ｂの水平位置を微調整して、
半導体チップ１６ＢのＮiバンプ１０，１０と半導体チ
ップ１５Ｂの電極パッド１７，１７とが互いに対向する
位置に位置決めする。続いて、半導体チップ１６Ｂを下
方へ移動させて半導体チップ１５Ｂ上に載置する。する
と、図３(b)に示すように、Ｎｉバンプは変形せず、Ｎi
バンプ１０，１０を覆う半田メッキ層１１Ｂが溶融し
て、半導体チップ１６ＢのＮiバンプ１０，１０と半導
体チップ１５Ｂの電極パッド１７，１７とが半田１１Ｂ
を介して接続される。このようにして容易に組み立てが
行われる。This multi-chip semiconductor module 20B
When assembling is performed, as shown in FIG.
The semiconductor chip 15B is placed on the stage 99 maintained at a temperature of ° C., and the semiconductor chip 16B is moved above the semiconductor chip 15B.
Then, by finely adjusting the horizontal position of the semiconductor chip 16B,
The Ni bumps 10, 10 of the semiconductor chip 16B and the electrode pads 17, 17 of the semiconductor chip 15B are positioned so as to face each other. Subsequently, the semiconductor chip 16B is moved downward and placed on the semiconductor chip 15B. Then, as shown in FIG. 3B, the Ni bump is not deformed and Ni
The solder plating layer 11B covering the bumps 10, 10 is melted, and the Ni bumps 10, 10 of the semiconductor chip 16B and the electrode pads 17, 17 of the semiconductor chip 15B are soldered to the solder 11B.
Connected via In this way, assembly is easily performed.

【００４８】組立完了後、半導体チップ１５Ｂの外部電
極パッド４１，４１にプローバを接触させて、電気テス
トを行う。テストの結果、いずれかの半導体チップが不
良であることが判明した場合は、ステージ９９を３００
℃に加熱して半田１１Ｂを溶融させた状態で、半導体チ
ップ１６Ｂと半導体チップ１５Ｂとを離間させる。これ
により、不良チップのリペアを容易に行うことができ
る。After the assembly is completed, a prober is brought into contact with the external electrode pads 41 of the semiconductor chip 15B, and an electric test is performed. If any of the semiconductor chips is found to be defective as a result of the test, the stage 99 is set to 300
The semiconductor chip 16B and the semiconductor chip 15B are separated from each other in a state where the solder 11B is melted by heating to the temperature of ° C. This makes it possible to easily repair a defective chip.

【００４９】また、このマルチチップ半導体モジュール
２０Ｂは、図２に示したマルチチップ半導体モジュール
２０Ａと同様に、単位体積当たりの実装密度を高めるこ
とができ、応答特性に優れ、コストを低減でき、かつチ
ップ設計上および製品設計上の制約を少なくすることが
できる。The multi-chip semiconductor module 20B, like the multi-chip semiconductor module 20A shown in FIG. 2, can increase the mounting density per unit volume, have excellent response characteristics, can reduce the cost, and Restrictions on chip design and product design can be reduced.

【００５０】図４は、１枚の大寸の半導体チップ１５上
に３つの積層構造２０Ａ，２０Ｂ，２０Ｃを設けて構成
されたマルチチップ半導体モジュール２０を示してい
る。FIG. 4 shows a multi-chip semiconductor module 20 constituted by providing three laminated structures 20A, 20B and 20C on one large semiconductor chip 15.

【００５１】ここで、半導体チップ１５を構成するシリ
コン基板６の表面には、積層構造２０Ａ，２０Ｂ，２０
Ｃを構成するのに用いられる電極パッド１４に加えて、
最外周に電極パッド２１，２１が設けられている。Here, on the surface of the silicon substrate 6 constituting the semiconductor chip 15, the laminated structures 20A, 20B, 20
In addition to the electrode pads 14 used to construct C,
Electrode pads 21 and 21 are provided on the outermost periphery.

【００５２】３つの積層構造のうち両側に設けられた積
層構造２０Ａ，２０Ｂは図２，図３に示したものと同一
構造となっている。The laminated structures 20A and 20B provided on both sides of the three laminated structures are the same as those shown in FIGS.

【００５３】中央に設けられた積層構造２０Ｃは、シリ
コン基板６上に積み重ねられた２つの半導体チップ１６
Ｅ，１６Ｄを備えている。この領域では、シリコン基板
６の表面側に、Ａl層１４，Ｔi／Ｗ層１９およびＡu層
２０からなる電極パッド１７，１７が形成されている。
電極パッド１７，１７は半導体チップ１６ＥのＮiバン
プ１０，１０と対応する位置に設けられている。半導体
チップ１６Ｅは図３中に示した半導体チップ１６Ｂと略
同等のものである。ただ、第２メタル配線層４上の保護
膜５に開口が設けられている点のみが異なっている。半
導体チップ１６Ｄは、図１(g)の半導体チップ１６と同
じものである。The laminated structure 20 C provided at the center is composed of two semiconductor chips 16 stacked on the silicon substrate 6.
E, 16D. In this region, electrode pads 17, 17 each including an Al layer 14, a Ti / W layer 19, and an Au layer 20 are formed on the front surface side of the silicon substrate 6.
The electrode pads 17, 17 are provided at positions corresponding to the Ni bumps 10, 10 of the semiconductor chip 16E. The semiconductor chip 16E is substantially the same as the semiconductor chip 16B shown in FIG. The only difference is that an opening is provided in the protective film 5 on the second metal wiring layer 4. The semiconductor chip 16D is the same as the semiconductor chip 16 in FIG.

【００５４】この積層構造２０Ｃを組み立てる場合、ま
ず、半導体チップ１６Ｅは、ステージ９９上に半導体チ
ップ１６Ｅを載置し、その上方に半導体チップ１６Ｄを
移動させて、半導体チップ１６ＤのＮiバンプ１０，１
０と半導体チップ１６Ｅの電極パッド１４，１４とが互
いに対向する位置に位置決めする。続いて、半導体チッ
プ１６Ｄを下方へ移動させて半導体チップ１６Ｅに押し
付けて熱圧着を行う。次に、積層された半導体チップ１
６Ｅ，１６Ｄを、半導体チップ１６ＥのＮiバンプ１
０，１０と基板６側の電極パッド１７，１７とが互いに
対向する位置に位置決めし、温度２８０℃に加熱された
基板６上に載置する。すると、半導体チップ１６ＥのＮ
iバンプ１０，１０を覆う半田メッキ層１１Ｂが溶融し
て、半導体チップ１６ＥのＮiバンプ１０，１０と基板
６の電極パッド１７，１７とが半田１１Ｂを介して接続
される。このようにして、この積層構造２０Ｃは容易に
組み立てられる。When assembling the laminated structure 20C, first, as for the semiconductor chip 16E, the semiconductor chip 16E is mounted on the stage 99, and the semiconductor chip 16D is moved above the semiconductor chip 16E, and the Ni bumps 10 and 1 of the semiconductor chip 16D are moved.
0 and the electrode pads 14 of the semiconductor chip 16E are positioned so as to face each other. Subsequently, the semiconductor chip 16D is moved downward and pressed against the semiconductor chip 16E to perform thermocompression bonding. Next, the stacked semiconductor chips 1
6E and 16D are replaced with Ni bumps 1 of the semiconductor chip 16E.
The substrates 0 and 10 and the electrode pads 17 and 17 on the substrate 6 are positioned so as to face each other, and are placed on the substrate 6 heated to 280 ° C. Then, N of the semiconductor chip 16E is
The solder plating layer 11B covering the i-bumps 10, 10 is melted, and the Ni bumps 10, 10 of the semiconductor chip 16E and the electrode pads 17, 17 of the substrate 6 are connected via the solder 11B. In this way, the laminated structure 20C is easily assembled.

【００５５】両側に設けられた積層構造２０Ａ，２０Ｂ
も既に述べたように容易に組み立てられる。したがっ
て、このマルチチップ半導体モジュール２０全体が容易
に組み立てられる。The laminated structures 20A and 20B provided on both sides
Can be easily assembled as already described. Therefore, the entire multi-chip semiconductor module 20 can be easily assembled.

【００５６】組立完了後、各積層構造２０Ａ，２０Ｂ，
２０Ｃについて、それぞれ上側に存する半導体チップ１
６Ａ，１６Ｂ，１６Ｄの外部電極パッド４１，４１にプ
ローバを接触させて、電気テストを行う。テストの結
果、積層構造２０Ａに不良チップが含まれていることが
判明した場合は、半導体チップ１６Ａと基板６との間に
リペア用溶剤を注入して、異方性導電膜１３を剥離して
除去する。これにより、半導体チップ１６ＡのＮiバン
プ１０，１０と基板６の電極パッド１４，１４との間の
接続が解除される。また、積層構造２０Ｂに不良チップ
が含まれていることが判明した場合は、基板６を３００
℃に加熱して半田１１Ｂを溶融させた状態で、半導体チ
ップ１６Ｂと基板６とを離間させる。また、積層構造２
０Ｃに不良チップが含まれていることが判明した場合
は、同様に基板６を３００℃に加熱して半田１１Ｂを溶
融させた状態で、半導体チップ１６Ｄ，１６Ｅを積層状
態のまま基板６からを離間させる。これにより、不良チ
ップのリペアを容易に行うことができる。After the assembly is completed, each of the laminated structures 20A, 20B,
20C, the semiconductor chips 1 existing on the respective upper sides
An electrical test is performed by bringing a prober into contact with the external electrode pads 41 of the 6A, 16B and 16D. As a result of the test, when it is found that a defective chip is included in the laminated structure 20A, a repair solvent is injected between the semiconductor chip 16A and the substrate 6, and the anisotropic conductive film 13 is peeled off. Remove. As a result, the connection between the Ni bumps 10, 10 of the semiconductor chip 16A and the electrode pads 14, 14 of the substrate 6 is released. If it is found that a defective chip is included in the laminated structure 20B, the substrate 6 is set to 300
The semiconductor chip 16B and the substrate 6 are separated from each other in a state where the solder 11B is melted by heating to the temperature of ° C. Also, the laminated structure 2
If it is found that the defective chip is included in 0C, the substrate 6 is similarly heated to 300 ° C. to melt the solder 11B, and the semiconductor chip 16D and 16E are removed from the substrate 6 while being laminated. Separate. This makes it possible to easily repair a defective chip.

【００５７】また、このマルチチップ半導体モジュール
２０は、積層構造２０Ａ，２０Ｂ単独の場合（図２，図
３）と同様に、単位体積当たりの実装密度を高めること
ができ、応答特性に優れ、コストを低減でき、かつチッ
プ設計上および製品設計上の制約が少なくすることがで
きる。Further, this multi-chip semiconductor module 20 can increase the mounting density per unit volume, is excellent in response characteristics, and has the same cost as in the case of using the laminated structures 20A and 20B alone (FIGS. 2 and 3). And restrictions on chip design and product design can be reduced.

【００５８】図５は、図４に示したマルチチップ半導体
モジュール２０をトランスファモールドにより実装した
状態を示している。モジュール２０は、半導体チップ１
５を下側にした状態で、リードフレーム２４のヘッダ部
２４ａに接続材２５によって取り付けられている。半導
体チップ１５の最外周電極パッド２１と、リードフレー
ム２４のピン部２４ｂとが、ワイヤボンディング方式に
よりワイヤ２２によって接続されている。そして、モジ
ュール２０およびリードフレーム２４が、ピン部２４ａ
の先端を除いて、樹脂２３によってモールドされてい
る。FIG. 5 shows a state where the multi-chip semiconductor module 20 shown in FIG. 4 is mounted by transfer molding. The module 20 includes the semiconductor chip 1
5 is attached to the header portion 24a of the lead frame 24 with the connecting member 25 in a state in which 5 is on the lower side. The outermost peripheral electrode pads 21 of the semiconductor chip 15 and the pin portions 24b of the lead frame 24 are connected by wires 22 by a wire bonding method. Then, the module 20 and the lead frame 24 are
Are molded with the resin 23 except for the tip of.

【００５９】図６は、図４に示したマルチチップ半導体
モジュール２０をＴＣＰ（テープキャリアパッケージ）
に実装した状態を示している。モジュール２０として半
導体チップ１５の最外周電極パッド２１，２１の表面に
予めＡuバンプ２９，２９を設けたものが用いられてい
る。この最外周電極パッド２１，２１は、Ａuバンプ２
９，２９を介して、ポリイミドフィルム２７に取り付け
られたＣuリード２６，２６にシンブルポイントボンデ
ィング方式により接続されている。そして、モジュール
２０の積層構造側、すなわち半導体チップ１５の表面側
が樹脂２８によって封止されている。FIG. 6 shows a multi-chip semiconductor module 20 shown in FIG.
Shows the mounted state. As the module 20, a module in which Au bumps 29, 29 are provided in advance on the surfaces of the outermost peripheral electrode pads 21, 21 of the semiconductor chip 15 is used. These outermost electrode pads 21 and 21 are Au bump 2
Via Cubs 9 and 29, Cu leads 26 and 26 attached to a polyimide film 27 are connected by a thimble point bonding method. The layered structure side of the module 20, that is, the surface side of the semiconductor chip 15 is sealed with the resin.

【００６０】図７は、図４に示したマルチチップ半導体
モジュール２０をセラミックパッケージに実装した状態
を示している。モジュール２０は、半導体チップ１５を
下側にした状態で、パッケージの外囲器３０内に接続材
２５によって取り付けられている。半導体チップ１５の
最外周電極パッド２１と、図示しないインナーリード
（アウターリード３２につながる）とが、ワイヤボンデ
ィング方式によりワイヤ２２によって接続されている。
そして、このパッケージは、外囲器３０にガラス板３１
を貼り付けることによって密封されている。FIG. 7 shows a state where the multi-chip semiconductor module 20 shown in FIG. 4 is mounted on a ceramic package. The module 20 is attached by a connecting member 25 in the package envelope 30 with the semiconductor chip 15 facing down. The outermost peripheral electrode pads 21 of the semiconductor chip 15 are connected to inner leads (not shown) (connected to the outer leads 32) by wires 22 by a wire bonding method.
Then, this package includes a glass plate 31 in the envelope 30.
Is sealed by pasting.

【００６１】このように、この発明を適用したマルチチ
ップ半導体モジュール２０を用いて様々な製品を作製す
ることができる。As described above, various products can be manufactured using the multi-chip semiconductor module 20 to which the present invention is applied.

【００６２】図８は、マルチチップ半導体モジュール５
０をＰＷＢ（印刷回路基板）５１上にフェイスダウンボ
ンディング方式により実装した例を示している。FIG. 8 shows a multi-chip semiconductor module 5.
1 shows an example in which a semiconductor chip 0 is mounted on a PWB (printed circuit board) 51 by a face-down bonding method.

【００６３】このマルチチップ半導体モジュール５０
は、図４に示したマルチチップ半導体モジュール２０の
最下層の半導体チップ１５に、裏面側に突出する金属バ
ンプ１０を設けたものである。すなわち、半導体チップ
１５は、表面側の配線層の裏面に接触し、貫通穴を通し
て基板６の裏面側に突出する複数のＮiバンプ１０を有
している。各Ｎiバンプ１０の基板裏面側の露出面は、
半田メッキ層１１Ｂで覆われている。この半導体チップ
１５上に積層された半導体チップ１６Ａ，１６Ｂ，１５
６Ｅ，１６Ｄは図４に示したものと同一である。This multi-chip semiconductor module 50
In this example, the lowermost semiconductor chip 15 of the multi-chip semiconductor module 20 shown in FIG. That is, the semiconductor chip 15 has a plurality of Ni bumps 10 that are in contact with the back surface of the wiring layer on the front surface side and protrude to the back surface side of the substrate 6 through the through holes. The exposed surface of each Ni bump 10 on the back side of the substrate is:
It is covered with the solder plating layer 11B. The semiconductor chips 16A, 16B, 15 stacked on the semiconductor chip 15
6E and 16D are the same as those shown in FIG.

【００６４】一方、ＰＷＢ５１の表面側には、上記半導
体チップ１５のＮiバンプ１０に対応した位置に、Ａl
層，Ｔi／Ｗ層およびＡu層からなる電極パッド１７，１
７が形成されている。On the other hand, on the front side of the PWB 51, Al is located at a position corresponding to the Ni bump 10 of the semiconductor chip 15.
Pads 17, 1 made of a TiN layer, a Ti / W layer and an Au layer
7 are formed.

【００６５】実装は、ステージ上にＰＷＢ５１を載置
し、マルチチップ半導体モジュール５０を水平方向に移
動させて、半導体チップ１５のＮiバンプ１０，１０，
…とＰＷＢ５１側の電極パッド１７，１７とが互いに対
向する位置に位置決めし、ＰＷＢ５１上に載置する。そ
して、リフローにより、半導体チップ１５のＮiバンプ
１０，１０，…を、半田１１Ｂを介してＰＷＢ５１側の
電極パッド１７，１７と接続する。このようにして、簡
単に実装を行うことができる。For mounting, the PWB 51 is mounted on the stage, the multi-chip semiconductor module 50 is moved in the horizontal direction, and the Ni bumps 10, 10,.
And the electrode pads 17, 17 on the PWB 51 side are positioned so as to face each other, and are mounted on the PWB 51. Then, the Ni bumps 10, 10,... Of the semiconductor chip 15 are connected to the electrode pads 17, 17 on the PWB 51 side via the solder 11B by reflow. In this way, implementation can be performed easily.

【００６６】実装完了後の電気テストによって、マルチ
チップ半導体モジュール５０に不良チップが含まれてい
ることが判明した場合、上記マルチチップ半導体モジュ
ール２０と同様に、不良チップのリペアを容易に行うこ
とができる。If it is determined by an electrical test after completion of mounting that a defective chip is included in the multi-chip semiconductor module 50, the defective chip can be easily repaired similarly to the above-described multi-chip semiconductor module 20. it can.

【００６７】また、このマルチチップ半導体モジュール
５０は、単位体積当たりの実装密度を高めることがで
き、応答特性に優れ、コストを低減でき、かつチップ設
計上および製品設計上の制約を少なくすることができ
る。The multi-chip semiconductor module 50 can increase the mounting density per unit volume, have excellent response characteristics, can reduce the cost, and reduce the restrictions on chip design and product design. it can.

【００６８】なお、この実施例では、各半導体チップ金
属バンプ１０の露出面のメッキ層をＡu１１または半田
１１Ｂとしたが、これに限られるものではなく、Ｉn，
Ｓuなどとしても良い。また、電極パッド１４の最表面
のメッキ層をＡu１８としたが、これに限られるもので
はなく、Ｚn，ＮiもしくはＣuまたはこれらの組み合わ
せとしても良い。In this embodiment, the plating layer on the exposed surface of each semiconductor chip metal bump 10 is Au 11 or solder 11 B. However, the present invention is not limited to this.
It may be Su or the like. Further, although the plating layer on the outermost surface of the electrode pad 14 is made of Au 18, the present invention is not limited to this, and Zn, Ni, Cu, or a combination thereof may be used.

【００６９】また、金属バンプ１０を、電極パッド１４
の裏面に接触し、貫通穴７を通して基板の裏面側に突出
するものとしたが、これに限られるものではない。金属
バンプを、貫通穴７側に設けるのではなく、電極パッド
１４の表面側に上記基板の厚さ寸法を超える高さ寸法で
立設しても良い。例えば、そのような半導体チップを積
み重ねてマルチチップ半導体モジュールを構成する場
合、一の半導体チップの表面側に立設した金属バンプ
を、この一の半導体チップの上側に存する別の半導体チ
ップの貫通穴に嵌合し、上記一の半導体チップの金属バ
ンプの先端を上記上側に存する半導体チップの電極パッ
ドの裏面に接続する。このようにした場合、金属バンプ
を貫通穴側に設けた場合と同様に、単位体積当たりの実
装密度を高めることができ、応答特性に優れ、不良チッ
プのリペアを行うことができ、コストを低減でき、かつ
チップ設計上および製品設計上の制約を少なくすること
ができる。The metal bumps 10 are connected to the electrode pads 14.
, And protrudes to the rear surface side of the substrate through the through-hole 7, but is not limited to this. Instead of providing the metal bumps on the through hole 7 side, the metal bumps may be provided upright on the surface side of the electrode pad 14 with a height exceeding the thickness of the substrate. For example, when such a semiconductor chip is stacked to form a multi-chip semiconductor module, metal bumps erected on the surface side of one semiconductor chip are formed in a through hole of another semiconductor chip located above the one semiconductor chip. And the tip of the metal bump of the one semiconductor chip is connected to the back surface of the electrode pad of the semiconductor chip located above. In this case, as in the case where the metal bump is provided on the through hole side, the mounting density per unit volume can be increased, the response characteristics are excellent, the defective chip can be repaired, and the cost can be reduced. And restrictions on chip design and product design can be reduced.

【００７０】[0070]

【発明の効果】以上より明らかなように、請求項１の半
導体チップは、基板の表面側に電極パッドを有するとと
もに、基板の裏面側に突出する金属バンプを有している
ので、様々な種類のマルチチップ半導体モジュールを簡
単かつ容易に構成することができる。As is apparent from the above description, the semiconductor chip of claim 1 has electrode pads on the front surface of the substrate and metal bumps protruding on the back surface of the substrate. Can be simply and easily configured.

【００７１】請求項３又は請求項４の半導体チップは、
上記金属バンプの上記基板裏面側の露出面が、上記金属
バンプの材料よりも低融点の材料からなるメッキ層で覆
われているので、上記メッキ層が溶融する温度に加熱す
ることによって、上記金属パッドと別の半導体チップの
電極パッドとを接続でき、様々な種類のマルチチップ半
導体モジュールを簡単かつ容易に構成することができ
る。The semiconductor chip according to claim 3 or 4 is:
Since the exposed surface of the metal bump on the back side of the substrate is covered with a plating layer made of a material having a lower melting point than the material of the metal bump, by heating to a temperature at which the plating layer melts, The pads can be connected to the electrode pads of another semiconductor chip, and various types of multi-chip semiconductor modules can be easily and easily configured.

【００７２】請求項４のマルチチップ半導体モジュール
は、請求項１乃至請求項３のいずれかに記載の一の半導
体チップと、別の半導体チップとを積み重ねられた状態
で備えているので、半導体チップを２次元的に配列する
場合や一旦ＴＣＰに実装する場合に比して、単位体積当
たりの実装密度が高めることができる。また、金属バン
プがチップの電極同士をつなぐ配線となることから、平
面方向に配線が設けられる場合に比して配線の長さを短
くでき、高周波に対する応答特性を良くすることができ
る。また、一の半導体チップの金属バンプと下側に存す
る半導体チップの電極パッドとの接続は、接続に用いた
異方性導電膜を溶解することによって解除できるので、
不良チップのリペアを容易に行うことができる。また、
積層構造がウエハプロセスではなく組立プロセスで形成
されるので、チップコストが低減できる。しかも、チッ
プの電極同士が金属バンプによって一括ボンディングさ
れるので、実装時間を短くできる。また、このマルチチ
ップ半導体モジュールは、半導体チップを一旦ＴＣＰに
実装することなく、各半導体チップを直接積み重ねて構
成される。したがって、チップコストとともに実装コス
トを低減できる。また、ワイヤボンディングを行わない
ので、電極パッドもチップ内の任意の領域に設けて良
く、チップ設計上の制約を少なくすることができる。し
かも、組立プロセスにおいて様々な種類の半導体チップ
を込み合わせ得るので、製品設計上の制約も少なくする
ことができる。According to a fourth aspect of the present invention, there is provided a multi-chip semiconductor module comprising one semiconductor chip according to any one of the first to third aspects and another semiconductor chip in a stacked state. Are mounted two-dimensionally or the mounting density per unit volume can be increased as compared with the case where they are once mounted on TCP. Further, since the metal bumps serve as wires connecting the electrodes of the chip, the length of the wires can be reduced as compared with the case where the wires are provided in a planar direction, and the response characteristics to high frequencies can be improved. Also, the connection between the metal bumps of one semiconductor chip and the electrode pads of the underlying semiconductor chip can be released by dissolving the anisotropic conductive film used for the connection,
Defective chips can be easily repaired. Also,
Since the laminated structure is formed not by a wafer process but by an assembly process, chip cost can be reduced. Moreover, since the electrodes of the chip are bonded together by metal bumps, the mounting time can be reduced. Further, this multi-chip semiconductor module is configured by directly stacking each semiconductor chip without mounting the semiconductor chip once on the TCP. Therefore, the mounting cost can be reduced together with the chip cost. Further, since wire bonding is not performed, an electrode pad may be provided in an arbitrary region in the chip, and restrictions on chip design can be reduced. Moreover, since it can cause Komiawa various types of semiconductor chips in the assembly process, it can be no less also restrictions on product design.

【００７３】請求項６のマルチチップ半導体モジュール
は、請求項３又は請求項４の一の半導体チップと、別の
半導体チップとを積み重ねられた状態で備えているの
で、半導体チップを２次元的に配列する場合や一旦ＴＣ
Ｐに実装する場合に比して、単位体積当たりの実装密度
を高めることができる。また、金属バンプがチップの電
極同士をつなぐ配線となることから、平面方向に配線が
設けられる場合に比して配線の長さを短くでき、高周波
に対する応答特性を良くすることができる。また、上記
下側に存する半導体チップを裏面から加熱して、上記金
属バンプを覆っているメッキ層を溶融させることによっ
て、上記一の半導体チップの金属バンプと下側に存する
半導体チップの電極パッドとの接続を解除できるので、
不良チップのリペアが容易に行われる。また、積層構造
がウエハプロセスではなく組立プロセスで形成されるの
で、チップコストを低減できる。しかも、チップの電極
同士が金属バンプによって一括ボンディングされるの
で、実装時間を短くできる。また、このマルチチップ半
導体モジュールは、半導体チップを一旦ＴＣＰに実装す
ることなく、各半導体チップを直接積み重ねて構成され
る。したがって、チップコストとともに実装コストを低
減できる。また、ワイヤボンディングを行わないので、
電極パッドもチップ内の任意の領域に設けて良く、チッ
プ設計上の制約を少なくすることができる。しかも、組
立プロセスにおいて様々な種類の半導体チップを込み合
わせ得るので、製品設計上の制約も少なくすることがで
きる。The multi-chip semiconductor module according to claim 6 includes one semiconductor chip according to claim 3 or 4 and another semiconductor chip in a stacked state, so that the semiconductor chip is two-dimensionally stacked. When arranging or once TC
The mounting density per unit volume can be increased as compared with the case of mounting on P. Further, since the metal bumps serve as wires connecting the electrodes of the chip, the length of the wires can be reduced as compared with the case where the wires are provided in a planar direction, and the response characteristics to high frequencies can be improved. Further, by heating the lower semiconductor chip from the back surface and melting the plating layer covering the metal bumps, the metal bumps of the one semiconductor chip and the electrode pads of the lower semiconductor chip are melted. Can be disconnected,
Repair of a defective chip is easily performed. Further, since the laminated structure is formed not by a wafer process but by an assembly process, chip cost can be reduced. Moreover, since the electrodes of the chip are bonded together by metal bumps, the mounting time can be reduced. Further, this multi-chip semiconductor module is configured by directly stacking each semiconductor chip without mounting the semiconductor chip once on the TCP. Therefore, the mounting cost can be reduced together with the chip cost. Also, since wire bonding is not performed,
The electrode pad may be provided in an arbitrary region in the chip, and restrictions on chip design can be reduced. In addition, since various types of semiconductor chips can be combined in the assembly process, restrictions on product design can be reduced.

【００７４】請求項７のマルチチップ半導体モジュール
は、上記下側に存する半導体チップの上記電極パッドの
表面に、上記金属バンプのメッキ層の材料と合金を形成
し得る材料からなるメッキ層が設けられているので、組
立時に、上記一の半導体チップの金属バンプのメッキ層
と、上記下側に存する半導体チップの電極パッドのメッ
キ層とを接触させ、加熱もしくは加圧またはその両方を
行うことによって容易に接続を行うことができる。[0074] multi-chip semiconductor module according to claim 7, the surface of the electrode pads of the semiconductor chip residing in the lower plating layer is provided made of a material capable of forming a material and alloy plating layer of the metal bumps Therefore, at the time of assembly, the plating layer of the metal bumps of the one semiconductor chip and the plating layer of the electrode pads of the underlying semiconductor chip are brought into contact with each other and easily heated or pressed or both. Connection can be made.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施例の半導体チップの作製過
程を示す図である。FIG. 1 is a diagram showing a process of manufacturing a semiconductor chip according to one embodiment of the present invention.

【図２】 この発明の一実施例のマルチチップ半導体モ
ジュールの組立過程を示す図である。FIG. 2 is a view showing a process of assembling the multi-chip semiconductor module according to one embodiment of the present invention;

【図３】 この発明の別の実施例のマルチチップ半導体
モジュールの組立過程を示す図である。FIG. 3 is a view showing a process of assembling a multi-chip semiconductor module according to another embodiment of the present invention.

【図４】 この発明の別の実施例のマルチチップ半導体
モジュールを示す図である。FIG. 4 is a diagram showing a multi-chip semiconductor module according to another embodiment of the present invention.

【図５】 図４のマルチチップ半導体モジュールをモー
ルドして実装した例を示す図である。5 is a diagram showing an example in which the multi-chip semiconductor module of FIG. 4 is molded and mounted.

【図６】 図４のマルチチップ半導体モジュールをＴＣ
Ｐに実装した例を示す図である。FIG. 6 shows the multi-chip semiconductor module of FIG.
FIG. 7 is a diagram illustrating an example implemented in P.

【図７】 図４のマルチチップ半導体モジュールをセラ
ミックパッケージに実装した例を示す図である。7 is a diagram showing an example in which the multi-chip semiconductor module of FIG. 4 is mounted on a ceramic package.

【図８】 この発明の別の実施例のマルチチップ半導体
モジュールをＰＷＢに実装した例を示す図である。FIG. 8 is a diagram showing an example in which a multichip semiconductor module according to another embodiment of the present invention is mounted on a PWB.

【符号の説明】[Explanation of symbols]

１，６ シリコン基板 ７ 貫通穴 ９，１４，１７ 電極パッド １０ Ｎiバンプ １１，１８ Ａuメッキ層 １１Ｂ 半田メッキ層 １５,１５Ａ,１５Ｂ,１６,１６Ａ,１６Ｂ,１６Ｄ,１６
Ｅ 半導体チップ ２０，２０Ａ，２０Ｂ，５０ マルチチップ半導体モジ
ュール1,6 Silicon substrate 7 Through hole 9,14,17 Electrode pad 10 Ni bump 11,18 Au plating layer 11B Solder plating layer 15,15A, 15B, 16,16A, 16B, 16D, 16
E Semiconductor chip 20, 20A, 20B, 50 Multi-chip semiconductor module

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 25/07 Ｈ０１Ｌ 21/92 ６０２Ｄ 25/18 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H01L 25/00 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 identification code FI H01L 25/07 H01L 21/92 602D 25/18 (58) Investigated field (Int.Cl. 7 , DB name) H01L 23/12 H01L 21/60 H01L 25/00

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板と、 この基板の表面側に設けられた複数の電極パッドを備
え、 上記基板に、この基板の裏面側から上記電極パッドの少
なくとも１つには裏面に達する貫通穴が形成され、この
貫通穴の内壁は絶縁膜で覆われており、 上記電極パッドの上記裏面に接触し、上記絶縁膜で内壁
が覆われた上記貫通穴を通して上記基板の裏面側に突出
する金属バンプが設けられていることを特徴とする半導
体チップ。1. A substrate, comprising: a plurality of electrode pads provided on a front surface side of the substrate; and a through hole formed in the substrate from at least one of the electrode pads to the back surface of the substrate from the back surface side of the substrate. An inner wall of the through hole is covered with an insulating film, and a metal bump that contacts the back surface of the electrode pad and protrudes toward the back surface of the substrate through the through hole whose inner wall is covered with the insulating film is provided. A semiconductor chip, which is provided. 【請求項２】 上記貫通穴が上記基板の表面側より裏面
側の開口面積が大きいテーパ状になっていることを特徴
とする、請求項１に記載の半導体チップ。 2. The substrate according to claim 1, wherein the through hole is located on the back side of the substrate from the front side.
It has a tapered shape with a large opening area on the side
The semiconductor chip according to claim 1, wherein 【請求項３】 上記金属バンプの上記基板裏面側の露出
面が、上記金属バンプの材料よりも低融点の材料からな
るメッキ層で覆われていることを特徴とする、請求項１
又は請求項２に記載の半導体チップ。 3. An exposure of the metal bump on the back side of the substrate.
The surface is made of a material having a lower melting point than the material of the metal bump.
2. The semiconductor device according to claim 1, wherein the metal is covered with a plating layer.
Or the semiconductor chip according to claim 2. 【請求項４】 上記メッキ層が金又は半田からなること
を特徴とする、請求項１乃至請求項３のいずれかに記載
の半導体チップ。 4. The plating layer is made of gold or solder.
The method according to any one of claims 1 to 3, wherein
Semiconductor chip. 【請求項５】 請求項１乃至請求項４のいずれかに記載
の一の半導体チップを、基板の表面側に電極パッドを有
する別の半導体チップ上に積み重ねられた状態で備え、 上記一の半導体チップの裏面側の上記金属バンプと、上
記一の半導体チップの下側に存する半導体チップの表面
側の上記電極パッドとが、互いに対向して異方性導電膜
を介して接続されていることを特徴とするマルチチップ
半導体モジュール。 5. A according to any one of claims 1 to 4
One semiconductor chip has electrode pads on the front side of the substrate.
The metal bumps on the back side of the one semiconductor chip are provided in a state of being stacked on another semiconductor chip.
The surface of the semiconductor chip below the one semiconductor chip
The electrode pads on the side are opposed to each other and the anisotropic conductive film
Characterized by being connected via a multi-chip
Semiconductor module. 【請求項６】 請求項３又は請求項４に記載の一の半導
体チップを、基板の表面側に電極パッドを有する別の半
導体チップ上に積み重ねられた状態で備え、 上記金属バンプと上記電極パッドとが上記メッキ層を介
して接続されていることを特徴とするマルチチップ半導
体モジュール。 6. A semiconductor according to claim 3 or claim 4.
Body chip is separated into another half having electrode pads on the surface side of the substrate.
Provided in a state of being stacked on a conductor chip, the metal bumps and the electrode pads are interposed via the plating layer.
Multi-chip semi-conductor characterized by being connected as
Body module. 【請求項７】 請求項６に記載のマルチチップ半導体モ
ジュールにおいて、 上記下側に存する半導体チップの上記電極パッドの表面
に、上記金属バンプのメッキ層の材料と合金を形成し得
る材料からなるメッキ層が設けられていることを特徴と
するマルチチップ半導体モジュール。 7. The multi-chip semiconductor module according to claim 6,
Joule, the surface of the electrode pad of the underlying semiconductor chip
In addition, the material and alloy of the plating layer of the metal bump may be formed.
It is characterized by having a plating layer made of material
Multi-chip semiconductor module.
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