JP2003179142A - ジッタ検査回路を搭載した半導体装置およびそのジッタ検査方法 - Google Patents
ジッタ検査回路を搭載した半導体装置およびそのジッタ検査方法Info
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- JP2003179142A JP2003179142A JP2001376203A JP2001376203A JP2003179142A JP 2003179142 A JP2003179142 A JP 2003179142A JP 2001376203 A JP2001376203 A JP 2001376203A JP 2001376203 A JP2001376203 A JP 2001376203A JP 2003179142 A JP2003179142 A JP 2003179142A
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- signal
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Abstract
(57)【要約】
【課題】半導体装置のPLL回路のジッタ判定回路およ
び判定方法を提供する。 【解決手段】ウインドウクロック発振器4と、ウインド
ウクロック信号の立ち下がりに遅延を与える遅延発生回
路5と、ウインドウクロック信号または遅延付きウイン
ドウクロック信号をコマンドバス[0]により選択する
マルチプレクサ6と、サンプリング信号がイレベル期間
中に逓倍クロック信号を取り込むNAND7と、PLL
回路の逓倍クロックを計数する2進nビットカウンタ8
と、そのカウンタ値を記憶するフリップフロップ9と、
コマンドバス[0]がハイレベルのとき時測定値をジッ
タ良否判定する時の基準値として記憶するフリップフロ
ップ10と、外部より通常モードとジッタ検査モード、
ジッタ許容判定期待値を与えるコマンドバス10と、コ
マンドバスより入力するジッタの選別値である許容判定
期待値と測定結果とを比較するジッタ良否判定回路12
とで構成されている。
び判定方法を提供する。 【解決手段】ウインドウクロック発振器4と、ウインド
ウクロック信号の立ち下がりに遅延を与える遅延発生回
路5と、ウインドウクロック信号または遅延付きウイン
ドウクロック信号をコマンドバス[0]により選択する
マルチプレクサ6と、サンプリング信号がイレベル期間
中に逓倍クロック信号を取り込むNAND7と、PLL
回路の逓倍クロックを計数する2進nビットカウンタ8
と、そのカウンタ値を記憶するフリップフロップ9と、
コマンドバス[0]がハイレベルのとき時測定値をジッ
タ良否判定する時の基準値として記憶するフリップフロ
ップ10と、外部より通常モードとジッタ検査モード、
ジッタ許容判定期待値を与えるコマンドバス10と、コ
マンドバスより入力するジッタの選別値である許容判定
期待値と測定結果とを比較するジッタ良否判定回路12
とで構成されている。
Description
【0001】
【発明の属する技術分野】本発明はジッタ検査回路を搭
載した半導体装置およびそのジッタ検査方法に係わり、
特に搭載するPLL(Phase Locked Lo
op)、クロック分周回路、基準クロック信号のジッタ
の検査方法を改善したジッタ検査回路を搭載した半導体
装置およびそのジッタ検査方法に関する。
載した半導体装置およびそのジッタ検査方法に係わり、
特に搭載するPLL(Phase Locked Lo
op)、クロック分周回路、基準クロック信号のジッタ
の検査方法を改善したジッタ検査回路を搭載した半導体
装置およびそのジッタ検査方法に関する。
【0002】
【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成する半導体装置(LSI)
も大規模化している。例えば、近年のマイクロプロセッ
サには、高速で安定したクロック信号を作るためにPL
L回路が内蔵されている。これはキャッシュなどのセン
スアンプとともに、マイクロプロセッサでは数少ないア
ナログ回路である。このPLL回路は、チップ内部の高
速で波形が急峻なクロック信号を生成するとともに、外
部の低速クロックとの位相を合わせる役目も果たしてい
る。
伴い、その半導体素子で構成する半導体装置(LSI)
も大規模化している。例えば、近年のマイクロプロセッ
サには、高速で安定したクロック信号を作るためにPL
L回路が内蔵されている。これはキャッシュなどのセン
スアンプとともに、マイクロプロセッサでは数少ないア
ナログ回路である。このPLL回路は、チップ内部の高
速で波形が急峻なクロック信号を生成するとともに、外
部の低速クロックとの位相を合わせる役目も果たしてい
る。
【0003】このPLL回路はフィードバック回路であ
るため、安定性によってはクロック周波数が変動する場
合がある。クロックの変動、つまり、時間によってクロ
ックの波形が変動する場合の変動幅としてジッタがあ
る。
るため、安定性によってはクロック周波数が変動する場
合がある。クロックの変動、つまり、時間によってクロ
ックの波形が変動する場合の変動幅としてジッタがあ
る。
【0004】この種のPLL回路を含んだ集積回路の一
例が特開平10−267999号公報に記載されてい
る。同公報記載のPLL回路を含んだ集積回路の構成を
示した図14、その動作説明用のタイミングチャートを
示した図15を参照すると、この集積回路40は、入力
信号をサンプリングするための受信クロックrclkを
生成する第1のPLL回路41と、出力信号同期用送信
クロックtclkを生成する第2のPLL回路42とを
備えており、第1のPLL回路41および第2のPLL
回路42は、それぞれ、集積回路外部より、第1のクロ
ックパルスCK1と第2のクロックパルスCK2が与え
られている。
例が特開平10−267999号公報に記載されてい
る。同公報記載のPLL回路を含んだ集積回路の構成を
示した図14、その動作説明用のタイミングチャートを
示した図15を参照すると、この集積回路40は、入力
信号をサンプリングするための受信クロックrclkを
生成する第1のPLL回路41と、出力信号同期用送信
クロックtclkを生成する第2のPLL回路42とを
備えており、第1のPLL回路41および第2のPLL
回路42は、それぞれ、集積回路外部より、第1のクロ
ックパルスCK1と第2のクロックパルスCK2が与え
られている。
【0005】PLLジッタ測定用機能回路43は、入力
信号INとして与えられる受信データと、受信クロック
rclkとを受けて、受信データを受信クロックrcl
kによってサンプリングし、サンプリング信号を得るサ
ンプリング部44と、当該サンプリング信号を順次格納
して、所定時間遅延させ、遅延サンプリング信号を送出
する遅延回路45と、遅延サンプリング信号と送信機能
回路48から送出される送信データとを選択的に送出デ
ータとして送出する選択回路46と、送信クロックtc
lkに同期して送出データを出力信号OUTとして出力
する出力部47とを有している。
信号INとして与えられる受信データと、受信クロック
rclkとを受けて、受信データを受信クロックrcl
kによってサンプリングし、サンプリング信号を得るサ
ンプリング部44と、当該サンプリング信号を順次格納
して、所定時間遅延させ、遅延サンプリング信号を送出
する遅延回路45と、遅延サンプリング信号と送信機能
回路48から送出される送信データとを選択的に送出デ
ータとして送出する選択回路46と、送信クロックtc
lkに同期して送出データを出力信号OUTとして出力
する出力部47とを有している。
【0006】第1のPLL回路41のジッタを測定する
場合、ICテスタが当該集積回路40に接続され、IC
テスタから、入力信号INとしてテスト信号が与えられ
る。この場合、選択回路46は、遅延回路45の遅延サ
ンプル信号を送出データとし、出力部47から出力信号
OUTとして送出するように、設定されている。
場合、ICテスタが当該集積回路40に接続され、IC
テスタから、入力信号INとしてテスト信号が与えられ
る。この場合、選択回路46は、遅延回路45の遅延サ
ンプル信号を送出データとし、出力部47から出力信号
OUTとして送出するように、設定されている。
【0007】受信クロックrclkのジッタを測定する
ために、ICテスタでは、入力信号INの位相を意図的
にずらし、出力信号OUTに現れる期待値のエラーの数
を計測している。
ために、ICテスタでは、入力信号INの位相を意図的
にずらし、出力信号OUTに現れる期待値のエラーの数
を計測している。
【0008】まず、図15に示されたように、入力信号
INのタイミングエッジの位置が、基準クロックRCの
位置より、若干先行している場合には、出力信号OUT
の期待値エラーはない。他方、図15に示されたよう
に、入力信号INのタイミングエッジ位置が、基準クロ
ック信号RCのタイミングエッジ位置と一致している場
合、出力信号OUTには、期待値エラーが2つ発生して
いる。更に、入力信号INのタイミングエッジ位置を基
準クロックの半周期だけ、遅らせた場合、出力信号OU
Tには、6個の期待値エラーが発生している。
INのタイミングエッジの位置が、基準クロックRCの
位置より、若干先行している場合には、出力信号OUT
の期待値エラーはない。他方、図15に示されたよう
に、入力信号INのタイミングエッジ位置が、基準クロ
ック信号RCのタイミングエッジ位置と一致している場
合、出力信号OUTには、期待値エラーが2つ発生して
いる。更に、入力信号INのタイミングエッジ位置を基
準クロックの半周期だけ、遅らせた場合、出力信号OU
Tには、6個の期待値エラーが発生している。
【0009】このように、入力信号INの位相を順次シ
フトさせ、各位相における出力信号OUTにあらわれる
期待値エラーの数との関係を測定することにより、ジッ
タを測定できるというものである。
フトさせ、各位相における出力信号OUTにあらわれる
期待値エラーの数との関係を測定することにより、ジッ
タを測定できるというものである。
【0010】一方、上述したサンプリング信号を可変さ
せてジッタを測定する従来技術の他に特開昭62−13
1637号公報にもタイミング信号を可変させてジッタ
の測定をする技術が開示されている。この従来技術で
は、測定結果をCPUを用いて例えばディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタ情報を得ている。
せてジッタを測定する従来技術の他に特開昭62−13
1637号公報にもタイミング信号を可変させてジッタ
の測定をする技術が開示されている。この従来技術で
は、測定結果をCPUを用いて例えばディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタ情報を得ている。
【0011】
【発明が解決しようとする課題】従来からデータ転送シ
ステムの分野において一般的な転送システムの一つとし
て、マスタデバイスとスレイブデバイスとの間で双方向
にデータ転送を行うランバスシステムがある。このラン
バスシステムにおいては、送信クロックおよび受信クロ
ックがジッタによってクロックスキューが等が悪化する
のを防止する必要がある。
ステムの分野において一般的な転送システムの一つとし
て、マスタデバイスとスレイブデバイスとの間で双方向
にデータ転送を行うランバスシステムがある。このラン
バスシステムにおいては、送信クロックおよび受信クロ
ックがジッタによってクロックスキューが等が悪化する
のを防止する必要がある。
【0012】特に、送信クロックおよび受信クロックの
周波数が高くなるに従い、ジッタによる悪影響を監視し
防止することは集積回路を構成する上で必須のことにな
る。
周波数が高くなるに従い、ジッタによる悪影響を監視し
防止することは集積回路を構成する上で必須のことにな
る。
【0013】前述した転送システムにおいて、送信クロ
ックを生成するためのPLL回路のジッタは各デバイス
の外部に出力される送信データを監視およびテストする
ことで間接的に測定できる。
ックを生成するためのPLL回路のジッタは各デバイス
の外部に出力される送信データを監視およびテストする
ことで間接的に測定できる。
【0014】しかしながら、送信されたデータを受信す
るために各デバイス内部で生成される受信クロックのジ
ッタは、そのクロックがデバイス外部には出力されない
ので、ジッタの変化をデバイス外部から測定することは
できない。
るために各デバイス内部で生成される受信クロックのジ
ッタは、そのクロックがデバイス外部には出力されない
ので、ジッタの変化をデバイス外部から測定することは
できない。
【0015】この問題を解決するために、前述した特開
平10−267999号公報では、ジッタ情報を外部に
出力するためのPLL測定用機能回路を集積回路内に備
え、出力信号を外部に出力しPLL回路のジッタを測定
している。
平10−267999号公報では、ジッタ情報を外部に
出力するためのPLL測定用機能回路を集積回路内に備
え、出力信号を外部に出力しPLL回路のジッタを測定
している。
【0016】しかし、この従来のPLLジッタ測定技術
の第1の問題点は、PLL測定用機能回路内部の、サン
プリング部に入力されるサンプリング信号INは外部テ
スタから与えられるので、ジッタの測定に悪影響をあた
えるということである。
の第1の問題点は、PLL測定用機能回路内部の、サン
プリング部に入力されるサンプリング信号INは外部テ
スタから与えられるので、ジッタの測定に悪影響をあた
えるということである。
【0017】すなわち、外部テスタ等によってサンプリ
ング信号を与える場合、テスタ入力ドライバーの精度に
よってサンプリング信号にジッタが含まれるからであ
る。テスタ機種により異なるが200MHzテスタでは
ドライバー信号に約0.2nSのジッタを含んでいる。
ング信号を与える場合、テスタ入力ドライバーの精度に
よってサンプリング信号にジッタが含まれるからであ
る。テスタ機種により異なるが200MHzテスタでは
ドライバー信号に約0.2nSのジッタを含んでいる。
【0018】また、テスタ入力ドライバーからテストボ
ードに配設された集積回路のサンプリング端子までの配
線間の配線抵抗および配線容量によって、ジッタの悪化
が見込まれる。
ードに配設された集積回路のサンプリング端子までの配
線間の配線抵抗および配線容量によって、ジッタの悪化
が見込まれる。
【0019】このことは測定されたジッタ測定値にテス
タドライバーのジッタ値、テストボード配線間の配線抵
抗および配線容量におけるジッタ特性悪化分の値が含ま
れた結果となることを表している。
タドライバーのジッタ値、テストボード配線間の配線抵
抗および配線容量におけるジッタ特性悪化分の値が含ま
れた結果となることを表している。
【0020】第2の問題点は、従来の技術で説明したよ
うに、外部から強制的に入力エッジタイミング位置を変
化させ、この時のエラー数を外部にてカウントし変化数
を求め統計処理することにより入力信号INでサンプリ
ングする受信クロックrclkのジッタを測定してい
る。
うに、外部から強制的に入力エッジタイミング位置を変
化させ、この時のエラー数を外部にてカウントし変化数
を求め統計処理することにより入力信号INでサンプリ
ングする受信クロックrclkのジッタを測定してい
る。
【0021】このため、集積回路外部から入力エッジタ
イミングの位置を変化させるためのコントロール処理、
エラーカウント数をレジスタに記憶させるための処理、
記憶させたエラーカウントの変化数統計処理が必要であ
るため、測定値の良否判定の操作性に問題が有るという
ことである。
イミングの位置を変化させるためのコントロール処理、
エラーカウント数をレジスタに記憶させるための処理、
記憶させたエラーカウントの変化数統計処理が必要であ
るため、測定値の良否判定の操作性に問題が有るという
ことである。
【0022】すなわち、従来の技術では外部から入力す
るサンプリング信号の入力変化、外部でのカウント処理
からカウント値のレジスタ記憶、カウント変化数統計処
理を行いはじめてジッタ測定値が求まるものであるこ
と、また半導体装置生産工程での全数検査では良否判定
の処理が必要になってくるため、PLL回路の良否判定
を行う場合操作性の向上が望めないからである。
るサンプリング信号の入力変化、外部でのカウント処理
からカウント値のレジスタ記憶、カウント変化数統計処
理を行いはじめてジッタ測定値が求まるものであるこ
と、また半導体装置生産工程での全数検査では良否判定
の処理が必要になってくるため、PLL回路の良否判定
を行う場合操作性の向上が望めないからである。
【0023】また、特開平昭62−131637号公報
の場合も、測定結果をCPUを用いてディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタの良否判定を行う工程であり、同様に多大なるオ
ーバーヘッドを有し、回路の良否判定を行う場合操作性
の向上が望めない。
の場合も、測定結果をCPUを用いてディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタの良否判定を行う工程であり、同様に多大なるオ
ーバーヘッドを有し、回路の良否判定を行う場合操作性
の向上が望めない。
【0024】本発明ではPLLジッタの良否判定におけ
るプロセスに着目し、新しい技術によって解決したもの
である。
るプロセスに着目し、新しい技術によって解決したもの
である。
【0025】本発明の目的は、半導体装置の外部に出力
されることがない内部クロックを生成するPLL回路だ
けでなく分周器、基準クロックのジッタをも、半導体装
置のパッケージを開封することなく良否判定できるジッ
タ判定方法を提供することである。
されることがない内部クロックを生成するPLL回路だ
けでなく分周器、基準クロックのジッタをも、半導体装
置のパッケージを開封することなく良否判定できるジッ
タ判定方法を提供することである。
【0026】本発明の他の目的は、マスタデバイスおよ
びスレイブデバイスを構成する一般的な転送システムを
構成する半導体装置に適したPLL回路、分周器または
基準クロックのジッタ良否判定方法を提供することであ
る。
びスレイブデバイスを構成する一般的な転送システムを
構成する半導体装置に適したPLL回路、分周器または
基準クロックのジッタ良否判定方法を提供することであ
る。
【0027】本発明の更に他の目的は、外部から許容判
定期待値としてコマンドバスを経由し半導体装置にPL
L回路、分周器または基準クロックのジッタ許容判定期
待値を入力することで、生成するPLL回路、分周器ま
たは基準クロックのジッタを良否判定できるジッタ判定
方法を提供し、操作性の向上を図ることにある。
定期待値としてコマンドバスを経由し半導体装置にPL
L回路、分周器または基準クロックのジッタ許容判定期
待値を入力することで、生成するPLL回路、分周器ま
たは基準クロックのジッタを良否判定できるジッタ判定
方法を提供し、操作性の向上を図ることにある。
【0028】
【課題を解決するための手段】本発明のジッタ検査回路
を搭載した半導体装置は、内部クロック信号を発生する
ためのフェイズロックドループ(PLL)手段および前
記内部クロック信号生成用の発振手段および前記PLL
回路のジッタを測定するジッタ検査手段を有し、前記ジ
ッタ検査手段は、外部から与えられるコマンド形式の許
容判定期待値と前記ジッタの測定結果との比較結果で良
否判定を行う機能を有することを特徴とする。
を搭載した半導体装置は、内部クロック信号を発生する
ためのフェイズロックドループ(PLL)手段および前
記内部クロック信号生成用の発振手段および前記PLL
回路のジッタを測定するジッタ検査手段を有し、前記ジ
ッタ検査手段は、外部から与えられるコマンド形式の許
容判定期待値と前記ジッタの測定結果との比較結果で良
否判定を行う機能を有することを特徴とする。
【0029】また、前記PLL回路の逓倍クロック信号
を前記ジッタ検査手段内のジッタ測定基準値および測定
値生成用の2進nビットカウンタに取り込むためのサン
プリング信号を内部で生成することができる。
を前記ジッタ検査手段内のジッタ測定基準値および測定
値生成用の2進nビットカウンタに取り込むためのサン
プリング信号を内部で生成することができる。
【0030】さらに、前記サンプリング信号の立ち下が
りタイミングをそれぞれ異なる遅延量に基づき変化させ
た複数の遅延信号を生成する遅延手段と、遅延量を変化
させた前記サンプリング信号と前記逓倍クロック信号の
ジッタとの一致をとりジッタの有無を検出するジッタ検
出手段とを有する。
りタイミングをそれぞれ異なる遅延量に基づき変化させ
た複数の遅延信号を生成する遅延手段と、遅延量を変化
させた前記サンプリング信号と前記逓倍クロック信号の
ジッタとの一致をとりジッタの有無を検出するジッタ検
出手段とを有する。
【0031】本発明のジッタ検査回路を搭載した半導体
装置の他の特徴は、内部ロジック回路のクロック信号用
に逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL回路のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段は、ロック
イン後の前記PLL手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行う機能を有することにある。
装置の他の特徴は、内部ロジック回路のクロック信号用
に逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL回路のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段は、ロック
イン後の前記PLL手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行う機能を有することにある。
【0032】また、前記ジッタ検査手段は、前記サンプ
リング信号を遅延させた複数の遅延付きサンプリング信
号で前記逓倍クロック信号を測定した測定値と前記基準
値とを予め定めた周期毎に比較してジッタの影響を受け
た前記遅延付きサンプリング信号がどれかを検出し、か
つその検出結果の値と外部信号バス端子を介して外部か
ら入力した許容判定期待値とを比較演算処理してジッタ
の検査を行う機能を有する。
リング信号を遅延させた複数の遅延付きサンプリング信
号で前記逓倍クロック信号を測定した測定値と前記基準
値とを予め定めた周期毎に比較してジッタの影響を受け
た前記遅延付きサンプリング信号がどれかを検出し、か
つその検出結果の値と外部信号バス端子を介して外部か
ら入力した許容判定期待値とを比較演算処理してジッタ
の検査を行う機能を有する。
【0033】さらに、前記ジッタ検査手段が、前記比較
演算処理により得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示する機能を有する。
演算処理により得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示する機能を有する。
【0034】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生するフェイズロックドル
ープ(PLL)手段と、前記PLL手段のジッタを測定
するジッタ検査手段を有し、前記ジッタ検査手段は、半
導体装置外部から与えられるコマンド形式の許容判定期
待値とジッタの測定結果との比較結果で良否判定を行う
とともに、前記PLL手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
機能を有することにある。
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生するフェイズロックドル
ープ(PLL)手段と、前記PLL手段のジッタを測定
するジッタ検査手段を有し、前記ジッタ検査手段は、半
導体装置外部から与えられるコマンド形式の許容判定期
待値とジッタの測定結果との比較結果で良否判定を行う
とともに、前記PLL手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
機能を有することにある。
【0035】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、基準クロック信号を分周する
とともに分周した分周クロック信号を内部のロジック回
路に出力する分周器と、前記分周クロック信号のジッタ
検査を外部から入力するコマンド信号に同期して行い、
かつ検査結果が不良であった場合に検査結果のジッタ良
否判定信号をインアクティブ状態で出力し良品であった
場合にアクティブ状態で出力する分周クロックジッタ検
査回路とを備えることにある。
装置のさらに他の特徴は、基準クロック信号を分周する
とともに分周した分周クロック信号を内部のロジック回
路に出力する分周器と、前記分周クロック信号のジッタ
検査を外部から入力するコマンド信号に同期して行い、
かつ検査結果が不良であった場合に検査結果のジッタ良
否判定信号をインアクティブ状態で出力し良品であった
場合にアクティブ状態で出力する分周クロックジッタ検
査回路とを備えることにある。
【0036】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、内部ロジック回路のクロ
ック信号用に逓倍クロック信号を発生するフェイズロッ
クドループ(PLL)手段と、前記PLL手段のジッタ
を測定するジッタ検査手段とを有し、前記ジッタ検査手
段は、ロックイン後の前記PLL手段の逓倍クロック信
号または前記PLL手段に入力される基準クロック信号
を内部で生成したサンプリング信号でサンプリングし、
サンプリングした測定値をジッタ良否判定の基準値とし
てジッタ検査を行う機能を有することにある。
装置のさらにまた他の特徴は、内部ロジック回路のクロ
ック信号用に逓倍クロック信号を発生するフェイズロッ
クドループ(PLL)手段と、前記PLL手段のジッタ
を測定するジッタ検査手段とを有し、前記ジッタ検査手
段は、ロックイン後の前記PLL手段の逓倍クロック信
号または前記PLL手段に入力される基準クロック信号
を内部で生成したサンプリング信号でサンプリングし、
サンプリングした測定値をジッタ良否判定の基準値とし
てジッタ検査を行う機能を有することにある。
【0037】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ(P
LL)と、前記基準クロック信号のジッタ検査を外部か
ら入力するコマンド信号に同期して行い、かつ検査結果
が不良であった場合に検査結果のジッタ良否判定信号を
インアクティブ状態で出力し良品であった場合にアクテ
ィブ状態で出力する基準クロックジッタ検査回路とを備
えることにある。
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ(P
LL)と、前記基準クロック信号のジッタ検査を外部か
ら入力するコマンド信号に同期して行い、かつ検査結果
が不良であった場合に検査結果のジッタ良否判定信号を
インアクティブ状態で出力し良品であった場合にアクテ
ィブ状態で出力する基準クロックジッタ検査回路とを備
えることにある。
【0038】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生する複数のフェイズロ
ックドループ(PLL)手段と、外部からセレクタバス
を介して与えられるセレクタ信号に同期して複数の前記
PLL手段から1つを選択する選択手段および前記PL
L手段のジッタを測定するジッタ検査手段を有し、前記
ジッタ検査手段は、ロックイン後の複数の前記PLL手
段のうちの前記選択手段で選択された前記PLL手段の
逓倍クロック信号を内部で生成したサンプリング信号で
サンプリングし、サンプリングした測定値をジッタ良否
判定の基準値としてジッタ検査を行う機能を有すること
にある。
装置のさらに他の特徴は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生する複数のフェイズロ
ックドループ(PLL)手段と、外部からセレクタバス
を介して与えられるセレクタ信号に同期して複数の前記
PLL手段から1つを選択する選択手段および前記PL
L手段のジッタを測定するジッタ検査手段を有し、前記
ジッタ検査手段は、ロックイン後の複数の前記PLL手
段のうちの前記選択手段で選択された前記PLL手段の
逓倍クロック信号を内部で生成したサンプリング信号で
サンプリングし、サンプリングした測定値をジッタ良否
判定の基準値としてジッタ検査を行う機能を有すること
にある。
【0039】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、基準クロック信号に同期
して第1および第2の逓倍クロック信号をそれぞれ出力
する第1および第2のフェイズロックドループ(PL
L)と、前記第1および前記第2の逓倍クロック信号の
いずれか一方を、外部からセレクタバスを経由して入力
するセレクタ信号またはセレクタバスの信号に同期して
選択し、内部のロジック回路へ出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第1または前
記第2の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力するPLL手段のジッタ検査回路とを備えるこ
とにある。
装置のさらにまた他の特徴は、基準クロック信号に同期
して第1および第2の逓倍クロック信号をそれぞれ出力
する第1および第2のフェイズロックドループ(PL
L)と、前記第1および前記第2の逓倍クロック信号の
いずれか一方を、外部からセレクタバスを経由して入力
するセレクタ信号またはセレクタバスの信号に同期して
選択し、内部のロジック回路へ出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第1または前
記第2の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力するPLL手段のジッタ検査回路とを備えるこ
とにある。
【0040】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生する複数のフェイズロッ
クドループ(PLL)手段、それぞれの前記PLL手段
に対応して設けられる複数の内部ロジック回路、外部か
らセレクタバスを介して与えられるセレクタ信号または
セレクタバスの信号に同期して複数の前記PLL手段か
らから出力される逓バイクロック信号のうち1つの信号
を選択する選択手段および前記PLL手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段が、
ロックイン後の複数の前記PLL手段うちの前記選択手
段で選択された前記PLL手段の逓倍クロック信号を内
部で生成したサンプリング信号でサンプリングし、サン
プリングした測定値をジッタ良否判定の基準値としてジ
ッタ検査を行う機能を有することにある。
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生する複数のフェイズロッ
クドループ(PLL)手段、それぞれの前記PLL手段
に対応して設けられる複数の内部ロジック回路、外部か
らセレクタバスを介して与えられるセレクタ信号または
セレクタバスの信号に同期して複数の前記PLL手段か
らから出力される逓バイクロック信号のうち1つの信号
を選択する選択手段および前記PLL手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段が、
ロックイン後の複数の前記PLL手段うちの前記選択手
段で選択された前記PLL手段の逓倍クロック信号を内
部で生成したサンプリング信号でサンプリングし、サン
プリングした測定値をジッタ良否判定の基準値としてジ
ッタ検査を行う機能を有することにある。
【0041】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、第1の基準クロック信号に同
期して第1の逓倍クロック信号を対応する内部の第1の
ロジック回路へ出力する第1のフェイズロックドループ
(PLL)と、第2の基準クロック信号に同期して第2
の逓倍クロック信号を対応する内部の第2のロジック回
路へ出力する第2のフェイズロックドループ(PLL)
と、前記第1および前記第2の逓倍クロック信号のいず
れか一方を、外部からセレクタバスを経由して入力する
セレクタ信号に同期して選択し出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第1または前
記第2の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力する前記PLL手段のジッタ検査回路とを備え
ることにある。
装置のさらに他の特徴は、第1の基準クロック信号に同
期して第1の逓倍クロック信号を対応する内部の第1の
ロジック回路へ出力する第1のフェイズロックドループ
(PLL)と、第2の基準クロック信号に同期して第2
の逓倍クロック信号を対応する内部の第2のロジック回
路へ出力する第2のフェイズロックドループ(PLL)
と、前記第1および前記第2の逓倍クロック信号のいず
れか一方を、外部からセレクタバスを経由して入力する
セレクタ信号に同期して選択し出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第1または前
記第2の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力する前記PLL手段のジッタ検査回路とを備え
ることにある。
【0042】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、内部クロック信号を発生
するためのフェイズロックドループ(PLL)手段、前
記PLLからの逓倍クロック信号または外部からの高速
クロック信号を選択する選択手段、前記内部クロック信
号生成用の発振手段およびジッタ検査手段を有し、前記
ジッタ検査手段は、前記PLL手段の逓倍クロック信号
のジッタ検査を行い、かつ検査結果が不良であった場合
に、検査結果のジッタ良否判定信号で前記選択手段を制
御して前記外部高速クロック信号を選択出力させる機能
を有することにある。
装置のさらにまた他の特徴は、内部クロック信号を発生
するためのフェイズロックドループ(PLL)手段、前
記PLLからの逓倍クロック信号または外部からの高速
クロック信号を選択する選択手段、前記内部クロック信
号生成用の発振手段およびジッタ検査手段を有し、前記
ジッタ検査手段は、前記PLL手段の逓倍クロック信号
のジッタ検査を行い、かつ検査結果が不良であった場合
に、検査結果のジッタ良否判定信号で前記選択手段を制
御して前記外部高速クロック信号を選択出力させる機能
を有することにある。
【0043】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ(P
LL)と、前記PLL手段から入力する前記逓倍クロッ
ク信号のジッタ検査を外部から入力するコマンド信号に
同期して行い、かつ検査結果が不良であった場合に検査
結果のジッタ良否判定信号を出力する前記PLL手段の
ジッタ検査回路と、入力する前記逓倍クロック信号およ
び外部高速クロック信号のいずれか一方を、制御端子に
入力する前記ジッタ良否判定信号に同期して選択し、内
部のロジック回路へ出力するマルチプレクサとを備える
ことにある。
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ(P
LL)と、前記PLL手段から入力する前記逓倍クロッ
ク信号のジッタ検査を外部から入力するコマンド信号に
同期して行い、かつ検査結果が不良であった場合に検査
結果のジッタ良否判定信号を出力する前記PLL手段の
ジッタ検査回路と、入力する前記逓倍クロック信号およ
び外部高速クロック信号のいずれか一方を、制御端子に
入力する前記ジッタ良否判定信号に同期して選択し、内
部のロジック回路へ出力するマルチプレクサとを備える
ことにある。
【0044】また、前記ジッタ検査回路は、外部から通
常モード、ジッタ検査モードおよびジッタ許容判定期待
値を与えるためのコマンド信号をそれぞれ伝送するコマ
ンドバスと、サンプリング信号を生成するためのウイン
ドウクロック信号を発生させるウインドウクロック発振
器と、前記ウインドウクロック信号の立ち下がりタイミ
ングを遅延させる遅延発生回路と、前記ウインドウクロ
ック信号および前記遅延された遅延付きウインドウクロ
ック信号を前記コマンドバスの前記モード切替信号に同
期して切り替え出力するマルチプレクサと、前記PLL
手段の逓倍クロック信号をカウントしカウント結果の測
定値として出力する2進nビットカウンタと、前記サン
プリング信号が論理レベルのハイレベル期間中に前記P
LL手段の前記逓倍クロック信号を前記2進nビットカ
ウンタに取り込むための論理回路と、前記2進ビットカ
ウンタの出力する測定値を記憶する第1のフリップフロ
ップと、前記モード切替信号がハイレベルになった時に
前記第1のフリップフロップに記憶された前記測定値を
ジッタ許容判定する時の基準値として記憶する第2のフ
リップフロップと、前記コマンドバスから与えられたジ
ッタの選別値である前記ジッタ許容判定期待値と前記測
定値とを比較するジッタ良否判定回路とを備える。
常モード、ジッタ検査モードおよびジッタ許容判定期待
値を与えるためのコマンド信号をそれぞれ伝送するコマ
ンドバスと、サンプリング信号を生成するためのウイン
ドウクロック信号を発生させるウインドウクロック発振
器と、前記ウインドウクロック信号の立ち下がりタイミ
ングを遅延させる遅延発生回路と、前記ウインドウクロ
ック信号および前記遅延された遅延付きウインドウクロ
ック信号を前記コマンドバスの前記モード切替信号に同
期して切り替え出力するマルチプレクサと、前記PLL
手段の逓倍クロック信号をカウントしカウント結果の測
定値として出力する2進nビットカウンタと、前記サン
プリング信号が論理レベルのハイレベル期間中に前記P
LL手段の前記逓倍クロック信号を前記2進nビットカ
ウンタに取り込むための論理回路と、前記2進ビットカ
ウンタの出力する測定値を記憶する第1のフリップフロ
ップと、前記モード切替信号がハイレベルになった時に
前記第1のフリップフロップに記憶された前記測定値を
ジッタ許容判定する時の基準値として記憶する第2のフ
リップフロップと、前記コマンドバスから与えられたジ
ッタの選別値である前記ジッタ許容判定期待値と前記測
定値とを比較するジッタ良否判定回路とを備える。
【0045】さらに、前記コマンドバスは、通常モード
では論理レベルのロウレベルになり、前記PLL手段の
ジッタ検査モードでは論理レベルのハイレベルになる第
1のバスと、ジッタ許容判定期待値を示す論理レベルが
予め設定される第2から第nのバスとで構成する。
では論理レベルのロウレベルになり、前記PLL手段の
ジッタ検査モードでは論理レベルのハイレベルになる第
1のバスと、ジッタ許容判定期待値を示す論理レベルが
予め設定される第2から第nのバスとで構成する。
【0046】さらにまた、前記遅延発生回路は、前記ウ
インドウクロック信号を入力しカウント値をリセット直
後からカウントを繰り返し、リセット信号でセットされ
る第1のn進リングカウンタと、前記ウインドウクロッ
ク信号を共通入力し、かつ前記ウインドウクロック信号
をそれぞれ異なる遅延量で遅延させた信号を入力し前記
ウインドウクロック信号の立下がりタイミングをそれぞ
れ遅延させた第1〜第nの遅延付きウインドウクロック
信号を生成する第1〜第nの論理和回路と、前記n進リ
ングカウンタの出力するカウント値を第1〜第nのセレ
クタ信号にそれぞれ同期して、対応する前記第1〜第n
の遅延付きウインドウクロック信号を選択的に出力する
マルチプレクサとを備える。
インドウクロック信号を入力しカウント値をリセット直
後からカウントを繰り返し、リセット信号でセットされ
る第1のn進リングカウンタと、前記ウインドウクロッ
ク信号を共通入力し、かつ前記ウインドウクロック信号
をそれぞれ異なる遅延量で遅延させた信号を入力し前記
ウインドウクロック信号の立下がりタイミングをそれぞ
れ遅延させた第1〜第nの遅延付きウインドウクロック
信号を生成する第1〜第nの論理和回路と、前記n進リ
ングカウンタの出力するカウント値を第1〜第nのセレ
クタ信号にそれぞれ同期して、対応する前記第1〜第n
の遅延付きウインドウクロック信号を選択的に出力する
マルチプレクサとを備える。
【0047】また、前記ジッタ良否判定回路は、それぞ
れが異なる遅延時間を有する第1〜第nのサンプリング
信号毎に抽出されたジッタの測定値を基準値と比較する
基準値比較部と、前記基準値比較部の比較結果に基づき
第1周期〜第n周期までの間で、かつ前記第1〜第nの
サンプリング信号毎に基準値と比較しジッタの影響を受
けたサンプリング信号を検出する測定結果平均化処理部
と、前記ジッタの影響を受けたサンプリング信号とコマ
ンドバスから設定されるジッタの許容判定値とを比較し
比較結果をジッタ良否判定信号として出力するジッタ許
容値判定処理部とで構成される。
れが異なる遅延時間を有する第1〜第nのサンプリング
信号毎に抽出されたジッタの測定値を基準値と比較する
基準値比較部と、前記基準値比較部の比較結果に基づき
第1周期〜第n周期までの間で、かつ前記第1〜第nの
サンプリング信号毎に基準値と比較しジッタの影響を受
けたサンプリング信号を検出する測定結果平均化処理部
と、前記ジッタの影響を受けたサンプリング信号とコマ
ンドバスから設定されるジッタの許容判定値とを比較し
比較結果をジッタ良否判定信号として出力するジッタ許
容値判定処理部とで構成される。
【0048】さらに、前記基準値比較部は、前記基準値
と前記測定値とを比較する排他的否定論理和回路と、外
部からのコマンド信号と前記サンプリング信号に同期し
た第1〜第nのセレクタ信号との論理をとる論理積回路
と、前記論積回路の出力する前記セレクタ信号に同期し
て前記排他的否定論理和回路の比較結果の信号を記憶す
るフリップフロップとからなる基準比較回路をn組有す
る。
と前記測定値とを比較する排他的否定論理和回路と、外
部からのコマンド信号と前記サンプリング信号に同期し
た第1〜第nのセレクタ信号との論理をとる論理積回路
と、前記論積回路の出力する前記セレクタ信号に同期し
て前記排他的否定論理和回路の比較結果の信号を記憶す
るフリップフロップとからなる基準比較回路をn組有す
る。
【0049】さらにまた、前記測定結果平均化処理部
は、前記第1〜第nのセレクタ信号のうち第nのセレク
タ信号に同期してカウントするリングカウンタと、前記
リングカウンタの第1〜第n出力にそれぞれ同期して前
記基準値比較回路の対応する出力を記憶する第1〜第n
のフリップフロップと前記第1〜第nのフリップフロッ
プの出力を比較しその比較結果を前記ジッタ良否判定処
理部へ出力する排他的否定論理和とからなる平均化処理
回路をn組有する。
は、前記第1〜第nのセレクタ信号のうち第nのセレク
タ信号に同期してカウントするリングカウンタと、前記
リングカウンタの第1〜第n出力にそれぞれ同期して前
記基準値比較回路の対応する出力を記憶する第1〜第n
のフリップフロップと前記第1〜第nのフリップフロッ
プの出力を比較しその比較結果を前記ジッタ良否判定処
理部へ出力する排他的否定論理和とからなる平均化処理
回路をn組有する。
【0050】また、前記ジッタ良否判定処理部は、前記
測定結果平均化処理部にあるリングカウンタの最下位ビ
ット出力の極性反転信号に同期して、前記n組の排他的
否定論理和回路毎にそれぞれの対応する出力を記憶する
n個のフリップフロップと、これらn個のフリップフロ
ップ毎にそれぞれの対応する出力とコマンドバスそれぞ
れの対応する信号との論理をとるn個の論理和回路と、
前記n個の論理和回路の出力の論理積をジッタ良否信号
として出力する論理積回路とを有する。
測定結果平均化処理部にあるリングカウンタの最下位ビ
ット出力の極性反転信号に同期して、前記n組の排他的
否定論理和回路毎にそれぞれの対応する出力を記憶する
n個のフリップフロップと、これらn個のフリップフロ
ップ毎にそれぞれの対応する出力とコマンドバスそれぞ
れの対応する信号との論理をとるn個の論理和回路と、
前記n個の論理和回路の出力の論理積をジッタ良否信号
として出力する論理積回路とを有する。
【0051】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生するフェイズロックド
ループ(PLL)手段と、前記PLL手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段によ
り、外部から与えられるコマンド形式の許容判定期待値
と前記逓倍クロック信号のジッタ測定値との比較結果で
良否判定を行うことを特徴とする。
装置のジッタ検査方法は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生するフェイズロックド
ループ(PLL)手段と、前記PLL手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段によ
り、外部から与えられるコマンド形式の許容判定期待値
と前記逓倍クロック信号のジッタ測定値との比較結果で
良否判定を行うことを特徴とする。
【0052】また、内部で自己発振を行い、その発振ク
ロック信号に同期して前記逓倍クロック信号の立ち下が
りエッジを内部のジッタ測定基準値および測定値生成用
の2進nビットカウンタに取り込むサンプリング動作に
より、基準値と測定値とを生成するとともに両者を比較
して前記逓倍クロック信号のジッタの良否を検査するこ
とができる。
ロック信号に同期して前記逓倍クロック信号の立ち下が
りエッジを内部のジッタ測定基準値および測定値生成用
の2進nビットカウンタに取り込むサンプリング動作に
より、基準値と測定値とを生成するとともに両者を比較
して前記逓倍クロック信号のジッタの良否を検査するこ
とができる。
【0053】さらに、遅延手段で前記サンプリング信号
の立ち下がりタイミングをそれぞれ異なる遅延量に基づ
き変化させた複数の遅延信号を生成させるとともに、前
記遅延量が変化した前記サンプリング信号を、ジッタ検
出手段で逓倍クロックのジッタと比較してジッタの有無
を検出することでもよい。27 本発明のジッタ検査回
路を搭載した半導体装置のジッタ検査方法の他の特徴
は、内部ロジック回路のクロック信号用に逓倍クロック
信号を発生するフェイズロックドループ(PLL)手段
と、前記PLL手段のジッタを測定するジッタ検査手段
を有し、前記ジッタ検査手段により、ロックイン後の前
記PLL手段の逓倍クロックを内部で生成したサンプリ
ング信号でサンプリングし、サンプリングした測定値を
ジッタ良否判定の基準値としてジッタ検査を行うことに
ある。
の立ち下がりタイミングをそれぞれ異なる遅延量に基づ
き変化させた複数の遅延信号を生成させるとともに、前
記遅延量が変化した前記サンプリング信号を、ジッタ検
出手段で逓倍クロックのジッタと比較してジッタの有無
を検出することでもよい。27 本発明のジッタ検査回
路を搭載した半導体装置のジッタ検査方法の他の特徴
は、内部ロジック回路のクロック信号用に逓倍クロック
信号を発生するフェイズロックドループ(PLL)手段
と、前記PLL手段のジッタを測定するジッタ検査手段
を有し、前記ジッタ検査手段により、ロックイン後の前
記PLL手段の逓倍クロックを内部で生成したサンプリ
ング信号でサンプリングし、サンプリングした測定値を
ジッタ良否判定の基準値としてジッタ検査を行うことに
ある。
【0054】また、前記ジッタ検査手段により、前記比
較演算処理から得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示させることもできる。
較演算処理から得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示させることもできる。
【0055】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生するフ
ェイズロックドループ(PLL)手段と、前記PLL手
段のジッタを測定するジッタ検査手段を有し、前記ジッ
タ検査手段により、半導体装置外部から与えられるコマ
ンド形式の許容判定期待値とジッタの測定結果との比較
結果で良否判定を行うとともに、前記PLL手段の逓倍
クロック信号のジッタまたは分周器の分周クロック信号
のジッタを良否判定することにある。
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生するフ
ェイズロックドループ(PLL)手段と、前記PLL手
段のジッタを測定するジッタ検査手段を有し、前記ジッ
タ検査手段により、半導体装置外部から与えられるコマ
ンド形式の許容判定期待値とジッタの測定結果との比較
結果で良否判定を行うとともに、前記PLL手段の逓倍
クロック信号のジッタまたは分周器の分周クロック信号
のジッタを良否判定することにある。
【0056】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ(PLL)手段と、前記PLL
手段のジッタを測定するジッタ検査手段とを有し、前記
ジッタ検査手段により、ロックイン後のPLL逓倍クロ
ックまたは前記PLL手段に入力される基準クロック信
号を内部で生成したサンプリング信号でサンプリング
し、サンプリングした測定値をジッタ良否判定の基準値
としてジッタ検査を行うことにある。
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ(PLL)手段と、前記PLL
手段のジッタを測定するジッタ検査手段とを有し、前記
ジッタ検査手段により、ロックイン後のPLL逓倍クロ
ックまたは前記PLL手段に入力される基準クロック信
号を内部で生成したサンプリング信号でサンプリング
し、サンプリングした測定値をジッタ良否判定の基準値
としてジッタ検査を行うことにある。
【0057】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらにまた他の特徴は、内部ロ
ジック回路のクロック信号用に逓倍クロック信号を発生
する複数のフェイズロックドループ(PLL)手段、外
部からセレクタバスを介して与えられるセレクタ信号に
同期して複数の前記PLL手段から1つを選択する選択
手段、および前記PLL手段のジッタを測定するジッタ
検査手段を有し、前記ジッタ検査手段により、ロックイ
ン後の複数の前記PLL手段のうちの前記選択手段で選
択された前記PLL手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行うことにある。
装置のジッタ検査方法のさらにまた他の特徴は、内部ロ
ジック回路のクロック信号用に逓倍クロック信号を発生
する複数のフェイズロックドループ(PLL)手段、外
部からセレクタバスを介して与えられるセレクタ信号に
同期して複数の前記PLL手段から1つを選択する選択
手段、および前記PLL手段のジッタを測定するジッタ
検査手段を有し、前記ジッタ検査手段により、ロックイ
ン後の複数の前記PLL手段のうちの前記選択手段で選
択された前記PLL手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行うことにある。
【0058】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生する複
数のフェイズロックドループ(PLL)手段、それぞれ
の前記PLL手段に対応して設けられる複数の内部ロジ
ック回路、外部からセレクタバスを介して与えられるセ
レクタ信号に同期して複数の前記PLL手段からから出
力される逓バイクロック信号のうち1つの信号を選択す
る選択手段および前記PLL手段のジッタを測定するジ
ッタ検査手段を有し、前記ジッタ検査手段により、ロッ
クイン後の複数の前記PLL手段のうちの前記選択手段
で選択された前記PLL手段の逓倍クロック信号を内部
で生成したサンプリング信号でサンプリングし、サンプ
リングした測定値をジッタ良否判定の基準値としてジッ
タ検査を行うことにある。
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生する複
数のフェイズロックドループ(PLL)手段、それぞれ
の前記PLL手段に対応して設けられる複数の内部ロジ
ック回路、外部からセレクタバスを介して与えられるセ
レクタ信号に同期して複数の前記PLL手段からから出
力される逓バイクロック信号のうち1つの信号を選択す
る選択手段および前記PLL手段のジッタを測定するジ
ッタ検査手段を有し、前記ジッタ検査手段により、ロッ
クイン後の複数の前記PLL手段のうちの前記選択手段
で選択された前記PLL手段の逓倍クロック信号を内部
で生成したサンプリング信号でサンプリングし、サンプ
リングした測定値をジッタ良否判定の基準値としてジッ
タ検査を行うことにある。
【0059】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ(PLL)手段、前記PLL手
段からの逓倍クロック信号または外部からの高速クロッ
ク信号を選択する選択手段および前記PLL手段のジッ
タを測定するジッタ検査手段を有し、前記ジッタ検査手
段により、前記PLL手段の逓倍クロック信号のジッタ
検査を行い、かつ検査結果が不良であった場合に、検査
結果のジッタ良否判定信号で前記選択手段を制御して前
記外部高速クロック信号を選択出力させることにある。
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ(PLL)手段、前記PLL手
段からの逓倍クロック信号または外部からの高速クロッ
ク信号を選択する選択手段および前記PLL手段のジッ
タを測定するジッタ検査手段を有し、前記ジッタ検査手
段により、前記PLL手段の逓倍クロック信号のジッタ
検査を行い、かつ検査結果が不良であった場合に、検査
結果のジッタ良否判定信号で前記選択手段を制御して前
記外部高速クロック信号を選択出力させることにある。
【0060】
【発明の実施の形態】まず、本発明の概要を述べると、
図1に示す本発明によるジッタ検査回路を搭載した半導
体装置の構成によれば、このウインドウクロック発振器
4は、半導体装置内部にて自己発振を行い、PLL手段
の逓倍クロック信号の立ち下がりエッジを2進nビット
カウンタに取り込むサンプリングという動作(作用)を
実行する。
図1に示す本発明によるジッタ検査回路を搭載した半導
体装置の構成によれば、このウインドウクロック発振器
4は、半導体装置内部にて自己発振を行い、PLL手段
の逓倍クロック信号の立ち下がりエッジを2進nビット
カウンタに取り込むサンプリングという動作(作用)を
実行する。
【0061】従って、半導体装置外部に接続されるテス
タ入力ドライバからサンプリング信号を受ける必要が無
くなり、従ってテスタ入力ドライバからのジッタの影響
を受けずにサンプリングができるという効果が得られ
る。
タ入力ドライバからサンプリング信号を受ける必要が無
くなり、従ってテスタ入力ドライバからのジッタの影響
を受けずにサンプリングができるという効果が得られ
る。
【0062】遅延発生回路5は、ウインドウクロック信
号の立ち下がりに遅延(作用)を与える。従って、サン
プリング信号であるウインドウクロック信号の立ち下が
りタイミングを変化、すなわち遅らせながらジッタとの
一致をとり、ジッタ良否判定時の測定値を得ている。
号の立ち下がりに遅延(作用)を与える。従って、サン
プリング信号であるウインドウクロック信号の立ち下が
りタイミングを変化、すなわち遅らせながらジッタとの
一致をとり、ジッタ良否判定時の測定値を得ている。
【0063】また、従来のように外部からサンプリング
信号を変化させる必要がないので、半導体装置の生産工
程における良否判定の操作性が向上する。
信号を変化させる必要がないので、半導体装置の生産工
程における良否判定の操作性が向上する。
【0064】さらに、ジッタ良否判定回路12は、コマ
ンドバスから与えられたジッタの選別値である許容判定
期待値と検査結果とを比較するという動作(作用)を実
行するので、従来のように外部においてエラー数をカウ
ントし統計処理を行うことによってジッタを測定する必
要もない。すなわち、内部でジッタの良否判定を実行す
ることが出来ので、半導体装置の生産工程における良否
判定の操作性が向上する。
ンドバスから与えられたジッタの選別値である許容判定
期待値と検査結果とを比較するという動作(作用)を実
行するので、従来のように外部においてエラー数をカウ
ントし統計処理を行うことによってジッタを測定する必
要もない。すなわち、内部でジッタの良否判定を実行す
ることが出来ので、半導体装置の生産工程における良否
判定の操作性が向上する。
【0065】次に、本発明の第1の実施の形態を図面を
参照しながら詳細に説明する。
参照しながら詳細に説明する。
【0066】本発明のジッタ検査回路を搭載した半導体
装置の第1の実施の形態の構成を示した図1を参照する
と、本発明のジッタ検査回路を搭載した半導体装置は、
外部からnMHzの基準クロック信号を入力し、n×2
×TMHzの逓倍クロック信号を生成出力するPLL回
路1と、このPLL回路1の出力する逓倍クロック信号
を基準クロック信号として同期動作する半導体装置内部
のロジック回路2と、PLL回路1の出力する逓倍クロ
ック信号を入力しそのジッタ良否判定を検査するととも
に、ジッタ良否判定信号を出力するジッタ検査回路3と
から構成されている。
装置の第1の実施の形態の構成を示した図1を参照する
と、本発明のジッタ検査回路を搭載した半導体装置は、
外部からnMHzの基準クロック信号を入力し、n×2
×TMHzの逓倍クロック信号を生成出力するPLL回
路1と、このPLL回路1の出力する逓倍クロック信号
を基準クロック信号として同期動作する半導体装置内部
のロジック回路2と、PLL回路1の出力する逓倍クロ
ック信号を入力しそのジッタ良否判定を検査するととも
に、ジッタ良否判定信号を出力するジッタ検査回路3と
から構成されている。
【0067】本発明のジッタ検査回路3は、サンプリン
グ信号の基本となるウインドウクロック信号を発生させ
るウインドウクロック発振器4と、ウインドウクロック
信号の立ち下がりタイミングに遅延を与え遅延付きウイ
ンドウクロック信号と内蔵リングカウンタの出力するカ
ウント値Q[1:a]を出力する遅延発生回路5と、ウ
インドウクロック信号および遅延付きウインドウクロッ
ク信号を入力し、かつそのいずれかをコマンドバス
[0]に同期して選択して出力するマルチプレクサ6
と、マルチプレクサ6から入力したサンプリング信号が
論理レベルのハイレベル期間中に逓倍クロック信号を取
り込み次段に接続された2進n(nは整数)ビットカウ
ンタ8に出力してカウントさせるための否定論理積回路
NAND7とを有する。
グ信号の基本となるウインドウクロック信号を発生させ
るウインドウクロック発振器4と、ウインドウクロック
信号の立ち下がりタイミングに遅延を与え遅延付きウイ
ンドウクロック信号と内蔵リングカウンタの出力するカ
ウント値Q[1:a]を出力する遅延発生回路5と、ウ
インドウクロック信号および遅延付きウインドウクロッ
ク信号を入力し、かつそのいずれかをコマンドバス
[0]に同期して選択して出力するマルチプレクサ6
と、マルチプレクサ6から入力したサンプリング信号が
論理レベルのハイレベル期間中に逓倍クロック信号を取
り込み次段に接続された2進n(nは整数)ビットカウ
ンタ8に出力してカウントさせるための否定論理積回路
NAND7とを有する。
【0068】また、ジッタ検査回路3は、サンプリング
信号の立ち上がりタイミングでリセットされ、かつサン
プリング信号のハイレベル期間中に否定論理積回路NA
ND7が出力するPLL回路1の逓倍クロック信号をカ
ウントして測定値A[0:k]を出力する2進nビット
カウンタ8と、2進nビットカウンタ値である測定値A
[0:k]を記憶し測定値B[0:k]として出力する
フリップフロップ(FF)9と、フリップフロップ9か
ら出力される測定値B[0:k]を、コマンドバス
[0]がハイレベルになった時に記憶しジッタ許容判定
時の基準値A[0:k]として出力するフリップフロッ
プ(FF)10とを有する。なお、ここでの[0:k]
はカウンタのビット幅の範囲を表している。また、測定
値A[0:k]、測定値B[0:k]および基準値A[0:
k]のkと2進nビットのnはそれぞれ同じ整数であ
る。さらに、リングカウンタの出力するカウント値Q
[1:a]のaはkに対し、a(リングカウンタのバ
ス)=a(遅延とORの個数)=k−1の関係にある。
信号の立ち上がりタイミングでリセットされ、かつサン
プリング信号のハイレベル期間中に否定論理積回路NA
ND7が出力するPLL回路1の逓倍クロック信号をカ
ウントして測定値A[0:k]を出力する2進nビット
カウンタ8と、2進nビットカウンタ値である測定値A
[0:k]を記憶し測定値B[0:k]として出力する
フリップフロップ(FF)9と、フリップフロップ9か
ら出力される測定値B[0:k]を、コマンドバス
[0]がハイレベルになった時に記憶しジッタ許容判定
時の基準値A[0:k]として出力するフリップフロッ
プ(FF)10とを有する。なお、ここでの[0:k]
はカウンタのビット幅の範囲を表している。また、測定
値A[0:k]、測定値B[0:k]および基準値A[0:
k]のkと2進nビットのnはそれぞれ同じ整数であ
る。さらに、リングカウンタの出力するカウント値Q
[1:a]のaはkに対し、a(リングカウンタのバ
ス)=a(遅延とORの個数)=k−1の関係にある。
【0069】さらにジッタ検査回路3は、外部から通常
モードとジッタ検査モードとジッタ許容判定期待値とを
与えるためのコマンドバス[0:m](mは整数)が入
力端子に接続され、通常モードおよびジッタ検査モード
を与えるコマンドバス[0]とジッタ許容判定期待値を
与えるコマンドバス[1:m]とを出力端子に接続する
コマンドバスブロック11と、コマンドバスブロック1
1からコマンドバス[0]および[1:m]が与えら
れ、さらにFF9から測定値B[0:k]、FF10か
ら基準値A[0:k]がそれぞれ与えられ、さらにまた
遅延発生回路5からカウント値Q[1:a]である第1
〜第aのセレクタ信号が与えられ、コマンドバス[1:
m]のジッタ選別値である許容判定期待値[1:m]と
基準値A[0:k]および測定値B[0:k]の比較結
果である測定値とを比較し、ジッタ良否判定信号を出力
するジッタ良否判定回路12とを有している。
モードとジッタ検査モードとジッタ許容判定期待値とを
与えるためのコマンドバス[0:m](mは整数)が入
力端子に接続され、通常モードおよびジッタ検査モード
を与えるコマンドバス[0]とジッタ許容判定期待値を
与えるコマンドバス[1:m]とを出力端子に接続する
コマンドバスブロック11と、コマンドバスブロック1
1からコマンドバス[0]および[1:m]が与えら
れ、さらにFF9から測定値B[0:k]、FF10か
ら基準値A[0:k]がそれぞれ与えられ、さらにまた
遅延発生回路5からカウント値Q[1:a]である第1
〜第aのセレクタ信号が与えられ、コマンドバス[1:
m]のジッタ選別値である許容判定期待値[1:m]と
基準値A[0:k]および測定値B[0:k]の比較結
果である測定値とを比較し、ジッタ良否判定信号を出力
するジッタ良否判定回路12とを有している。
【0070】コマンドバスの構成を示した図2を参照す
ると、コマンドバス用ブロック11はコマンドバス
[0]およびコマンドバス[1:m]を有し、コマンド
バス[0]はモード設定用のバスであり、バスの信号レ
ベルが“0”のとき通常モード、“1”のときジッタ検
査モードを表している。コマンドバス[1:m]はコマ
ンドバス1,2,3,…、m−1、mを表すジッタ許容
判定期待値設定用のバスであり、ジッタ良否範囲の指定
を行う。
ると、コマンドバス用ブロック11はコマンドバス
[0]およびコマンドバス[1:m]を有し、コマンド
バス[0]はモード設定用のバスであり、バスの信号レ
ベルが“0”のとき通常モード、“1”のときジッタ検
査モードを表している。コマンドバス[1:m]はコマ
ンドバス1,2,3,…、m−1、mを表すジッタ許容
判定期待値設定用のバスであり、ジッタ良否範囲の指定
を行う。
【0071】なお、ここでのコマンドバス[0:m]は期
待値が[1:m]よりm=a=k−1の関係にある。
待値が[1:m]よりm=a=k−1の関係にある。
【0072】遅延発生回路5の回路図を示した図3を参
照すると、遅延発生回路5は、ウインドウクロック信号
を入力するとカウント値をリセット直後からカウントを
繰り返し、次のリセット信号でセットされる第1のn進
リングカウンタ13と、ウインドウクロック信号を一方
の入力端子にそれぞれ共通入力し、他方の入力端子には
ウインドウクロック信号を遅延回路1〜a(aは整数)
でそれぞれ異なる遅延量だけ遅延させた信号のうちの1
つをそれぞれ入力して論理和をとることにより、ウイン
ドウクロック信号の立下がりタイミングをそれぞれ遅延
させた第1〜第aの遅延付きウインドウクロック信号を
生成する第1〜第aの論理和回路OR1〜ORaと、a
進リングカウンタ13の出力するカウント値Q[1:
a]である第1〜第aのセレクタ信号にそれぞれ同期し
て、対応する第1〜第aの遅延付きウインドウクロック
信号1〜aを選択的に出力するマルチプレクサ14とを
備える。
照すると、遅延発生回路5は、ウインドウクロック信号
を入力するとカウント値をリセット直後からカウントを
繰り返し、次のリセット信号でセットされる第1のn進
リングカウンタ13と、ウインドウクロック信号を一方
の入力端子にそれぞれ共通入力し、他方の入力端子には
ウインドウクロック信号を遅延回路1〜a(aは整数)
でそれぞれ異なる遅延量だけ遅延させた信号のうちの1
つをそれぞれ入力して論理和をとることにより、ウイン
ドウクロック信号の立下がりタイミングをそれぞれ遅延
させた第1〜第aの遅延付きウインドウクロック信号を
生成する第1〜第aの論理和回路OR1〜ORaと、a
進リングカウンタ13の出力するカウント値Q[1:
a]である第1〜第aのセレクタ信号にそれぞれ同期し
て、対応する第1〜第aの遅延付きウインドウクロック
信号1〜aを選択的に出力するマルチプレクサ14とを
備える。
【0073】ジッタ良否判定回路12の回路図を示した
図4を参照すると、ジッタ良否判定回路12は、それぞ
れが異なる遅延時間を有する第1〜第kのサンプリング
信号毎に抽出されたジッタの測定値B[0:k]を基準
値A[0:k]と比較する基準値比較部14と、基準値
比較部14の比較結果に基づき第1周期〜第b周期まで
の測定結果を、第1〜第aのサンプリング信号毎に排他
的否定論理和EXNOR処理を行いジッタの影響を受け
たサンプリング信号がどれかを検出する測定結果平均化
処理部15と、ジッタの影響を受けたサンプリング信号
とコマンドバスから設定されるジッタの許容判定値とを
比較し、比較結果をジッタ良否判定信号として出力する
ジッタ良否判定処理部16とで構成される基準値比較部
14は、基準値A[0:k]と測定値B[0:k]とを
それぞれ個別に比較する排他的否定論理和回路EXNO
R17と、外部からのテストコマンド[0]信号とサン
プリング信号に同期したa進リングカウンタ13のカウ
ント値Q[1:a]である第1〜第aのセレクタ信号そ
れぞれと個別に論理積をとる論理積回路AND18と、
論理積回路AND18の出力するセレクタ信号に同期し
て排他的否定論理和回路EXNOR17の比較結果の信
号を記憶するフリップフロップFF19とからなる基準
比較回路をa組有する。
図4を参照すると、ジッタ良否判定回路12は、それぞ
れが異なる遅延時間を有する第1〜第kのサンプリング
信号毎に抽出されたジッタの測定値B[0:k]を基準
値A[0:k]と比較する基準値比較部14と、基準値
比較部14の比較結果に基づき第1周期〜第b周期まで
の測定結果を、第1〜第aのサンプリング信号毎に排他
的否定論理和EXNOR処理を行いジッタの影響を受け
たサンプリング信号がどれかを検出する測定結果平均化
処理部15と、ジッタの影響を受けたサンプリング信号
とコマンドバスから設定されるジッタの許容判定値とを
比較し、比較結果をジッタ良否判定信号として出力する
ジッタ良否判定処理部16とで構成される基準値比較部
14は、基準値A[0:k]と測定値B[0:k]とを
それぞれ個別に比較する排他的否定論理和回路EXNO
R17と、外部からのテストコマンド[0]信号とサン
プリング信号に同期したa進リングカウンタ13のカウ
ント値Q[1:a]である第1〜第aのセレクタ信号そ
れぞれと個別に論理積をとる論理積回路AND18と、
論理積回路AND18の出力するセレクタ信号に同期し
て排他的否定論理和回路EXNOR17の比較結果の信
号を記憶するフリップフロップFF19とからなる基準
比較回路をa組有する。
【0074】測定結果平均化処理部15は、第1〜第a
のセレクタ信号のうち第aのセレクタ信号に同期してカ
ウントするb進リングカウンタ20と、b進リングカウ
ンタ20の第1〜第b出力にそれぞれ同期して基準値比
較回路14の対応する出力を記憶する第1〜第bのフリ
ップフロップFF211〜FF21bと第1〜第bのフ
リップフロップFF211〜FF21bの出力を比較し
その比較結果をジッタ良否判定処理部16へ出力する排
他的否定論理和回路EXNOR22とを1組とするa組
の平均化処理回路とを有する。
のセレクタ信号のうち第aのセレクタ信号に同期してカ
ウントするb進リングカウンタ20と、b進リングカウ
ンタ20の第1〜第b出力にそれぞれ同期して基準値比
較回路14の対応する出力を記憶する第1〜第bのフリ
ップフロップFF211〜FF21bと第1〜第bのフ
リップフロップFF211〜FF21bの出力を比較し
その比較結果をジッタ良否判定処理部16へ出力する排
他的否定論理和回路EXNOR22とを1組とするa組
の平均化処理回路とを有する。
【0075】なお、b進リングカウンタ20のbは整数
で、何回の周期を平均化するかを示し、多ければ多いほ
ど平均値の精度が上がる。
で、何回の周期を平均化するかを示し、多ければ多いほ
ど平均値の精度が上がる。
【0076】ジッタ良否判定処理部16は、測定結果平
均化処理部15にあるb進リングカウンタ20の最下位
ビット出力Q1の極性反転信号に同期して、a組の排他
的否定論理和回路EXNOR22毎にそれぞれの対応す
る出力を記憶するa個のフリップフロップFF23と、
これらa個のフリップフロップFF23毎にそれぞれの
対応する出力とコマンドバス[1:m]それぞれの対応
する信号の極性反転信号との論理をとるa個の論理和回
路OR24と、これらa個の論理和回路OR24の出力
の論理積をジッタ良否判定信号として出力する論理積回
路AND25とを有する。
均化処理部15にあるb進リングカウンタ20の最下位
ビット出力Q1の極性反転信号に同期して、a組の排他
的否定論理和回路EXNOR22毎にそれぞれの対応す
る出力を記憶するa個のフリップフロップFF23と、
これらa個のフリップフロップFF23毎にそれぞれの
対応する出力とコマンドバス[1:m]それぞれの対応
する信号の極性反転信号との論理をとるa個の論理和回
路OR24と、これらa個の論理和回路OR24の出力
の論理積をジッタ良否判定信号として出力する論理積回
路AND25とを有する。
【0077】次に、上述した構成からなる第1の実施の
形態の動作を説明する。再び図1を参照すると、PLL
回路1の基準クロック周波数をnMHzとした場合、P
LL回路1においてはT逓倍後の逓倍出力クロック周波
数は、n×2×T倍の周波数となる。
形態の動作を説明する。再び図1を参照すると、PLL
回路1の基準クロック周波数をnMHzとした場合、P
LL回路1においてはT逓倍後の逓倍出力クロック周波
数は、n×2×T倍の周波数となる。
【0078】ここでは一例として基準クロック信号の周
波数を25MHz、逓倍クロック信号は100MHzで
動作するPLL回路を検査する場合の動作を説明する。
波数を25MHz、逓倍クロック信号は100MHzで
動作するPLL回路を検査する場合の動作を説明する。
【0079】この半導体装置をリセットして初期化した
直後からPLL回路1は逓倍クロック発振を開始する。
また、初期化と同時にコマンドバス用ブロック11を介
してコマンド入力を行う。
直後からPLL回路1は逓倍クロック発振を開始する。
また、初期化と同時にコマンドバス用ブロック11を介
してコマンド入力を行う。
【0080】再び図2を参照すると、この時コマンドバ
ス[0]はロウレベルが通常動作モード、ハイレベルが
ジッタ検査モードであり、コマンドバス[1:m]から
は許容判定期待値を入力する。この許容判定期待値の意
味は、1ビットからmビットで遅延1〜遅延aそれぞれ
の判定結果を意味し、各ビットがハイレベルでジッタの
影響を受けないことを判定する。
ス[0]はロウレベルが通常動作モード、ハイレベルが
ジッタ検査モードであり、コマンドバス[1:m]から
は許容判定期待値を入力する。この許容判定期待値の意
味は、1ビットからmビットで遅延1〜遅延aそれぞれ
の判定結果を意味し、各ビットがハイレベルでジッタの
影響を受けないことを判定する。
【0081】すなわち、ジッタの影響を受けなくてPA
SS、受けてFAILする。また、各ビットがロウレベ
ルで判定しない。すなわち、ジッタの影響を受けても受
けなくてもPASSする。
SS、受けてFAILする。また、各ビットがロウレベ
ルで判定しない。すなわち、ジッタの影響を受けても受
けなくてもPASSする。
【0082】この組み合わせによってジッタの許容範囲
が設定できることになる。コマンドバス[0]はリセッ
ト直後はロウレベルに設定する。同時にウインドウクロ
ック発振器4は発振を開始し、ウインドウクロック信号
が出力される。
が設定できることになる。コマンドバス[0]はリセッ
ト直後はロウレベルに設定する。同時にウインドウクロ
ック発振器4は発振を開始し、ウインドウクロック信号
が出力される。
【0083】この時のウインドウクロック発振器4の発
振周波数は、基準クロック周波数、PLL回路の逓倍ク
ロック信号周波数以下である必要が有る。従ってこの時
のウインドウクロック信号の周波数は12.5MHZで
説明を続ける。
振周波数は、基準クロック周波数、PLL回路の逓倍ク
ロック信号周波数以下である必要が有る。従ってこの時
のウインドウクロック信号の周波数は12.5MHZで
説明を続ける。
【0084】コマンドバス[0]がロウレベル(通常動
作モード)であるので、マルチプレクサ6ではウインド
ウクロック信号が選択されサンプリング信号として出力
される。この時、2進nビットカウンタ8のビット数は
8ビットとして説明する。
作モード)であるので、マルチプレクサ6ではウインド
ウクロック信号が選択されサンプリング信号として出力
される。この時、2進nビットカウンタ8のビット数は
8ビットとして説明する。
【0085】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の逓倍クロック信号がNAND7で否定論理積処
理された信号である。
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の逓倍クロック信号がNAND7で否定論理積処
理された信号である。
【0086】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0087】一方、PLL回路1においては、半導体装
置が初期化された直後のPLL回路の逓倍クロック信号
は、ロックイン時間(引き込み時間、PLL回路安定化
時間とも言う)の間周波数およびジッタ共に安定しない
ため、ロックイン時間の経過後、PLL回路ジッタ許容
値判定検査を行うことになる。
置が初期化された直後のPLL回路の逓倍クロック信号
は、ロックイン時間(引き込み時間、PLL回路安定化
時間とも言う)の間周波数およびジッタ共に安定しない
ため、ロックイン時間の経過後、PLL回路ジッタ許容
値判定検査を行うことになる。
【0088】ロックイン時間の経過後、コマンドバス
[0]をハイレベル(ジッタ良否判定モード)にする。
この時、FF9に記憶されたPLL回路1の逓倍クロッ
ク信号のカウント測定値は、FF10に取り込まれ基準
値A[0:k]として出力される。
[0]をハイレベル(ジッタ良否判定モード)にする。
この時、FF9に記憶されたPLL回路1の逓倍クロッ
ク信号のカウント測定値は、FF10に取り込まれ基準
値A[0:k]として出力される。
【0089】すなわち、動作説明用のタイミングチャー
トを示した図5を参照すると、このFF10への書き込
みタイミングのように、ジッタ良否判定回路12の基準
値A[0:k]、この例では[04]となる。
トを示した図5を参照すると、このFF10への書き込
みタイミングのように、ジッタ良否判定回路12の基準
値A[0:k]、この例では[04]となる。
【0090】また、コマンドバス[0]をハイレベルに
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
【0091】ここで図3を参照すると、遅延発生回路5
の動作は、まず、ウインドウクロック信号を入力する
と、a進リングカウンタ13ではカウント値Qをリセッ
ト直後に、000…001(左側上位ビット、右側下位
ビット)から始まり000…010、000…100、
そして、010…000、100…000、最初に戻り
000…001になりこれを繰り返す。
の動作は、まず、ウインドウクロック信号を入力する
と、a進リングカウンタ13ではカウント値Qをリセッ
ト直後に、000…001(左側上位ビット、右側下位
ビット)から始まり000…010、000…100、
そして、010…000、100…000、最初に戻り
000…001になりこれを繰り返す。
【0092】リセット信号によりa進リングカウンタ1
3は、000…001にセットされる。論理和回路OR
1〜ORaの一方の入力にウインドウクロック信号を、
他方の入力にはウインドウクロック信号にそれぞれの遅
延を持たせた信号を入力することで、ウインドウクロッ
ク信号の立下がりタイミングにそれぞれの遅延を持たせ
た信号である遅延付きウインドウクロック信号1〜aを
生成する。
3は、000…001にセットされる。論理和回路OR
1〜ORaの一方の入力にウインドウクロック信号を、
他方の入力にはウインドウクロック信号にそれぞれの遅
延を持たせた信号を入力することで、ウインドウクロッ
ク信号の立下がりタイミングにそれぞれの遅延を持たせ
た信号である遅延付きウインドウクロック信号1〜aを
生成する。
【0093】マルチプレクサ14は、a進リングカウン
タ13の出力Q[1:a]をセレクタ信号として入力
し、Q1信号がハイレベルのとき出力の遅延付きウイン
ドウクロック信号には遅延付きウインドウクロック信号
1を、Q2信号がハイレベルのとき出力の遅延付きウイ
ンドウクロック信号には遅延付きウインドウクロック信
号2を、…、QC信号がハイレベルのとき出力の遅延付
きウインドウクロック信号には遅延付きウインドウクロ
ック信号aをそのまま出力する。
タ13の出力Q[1:a]をセレクタ信号として入力
し、Q1信号がハイレベルのとき出力の遅延付きウイン
ドウクロック信号には遅延付きウインドウクロック信号
1を、Q2信号がハイレベルのとき出力の遅延付きウイ
ンドウクロック信号には遅延付きウインドウクロック信
号2を、…、QC信号がハイレベルのとき出力の遅延付
きウインドウクロック信号には遅延付きウインドウクロ
ック信号aをそのまま出力する。
【0094】遅延発生回路5において、例えばa進リン
グカウンタ13を8進、遅延A1〜Aaを8個の遅延で
構成した時、以下のように想定し動作を説明する。
グカウンタ13を8進、遅延A1〜Aaを8個の遅延で
構成した時、以下のように想定し動作を説明する。
【0095】各遅延A1〜A8はtyp値で、遅延A1
=2nS、遅延A2=3nS、遅延A3=4nS、遅延
A4=5nS、遅延A5=6nS、遅延A6=7nS、
遅延A7=8nS、遅延A8=9nSとし、PLL回路
1の逓倍クロックジッタの実力が4nSと仮定する。
=2nS、遅延A2=3nS、遅延A3=4nS、遅延
A4=5nS、遅延A5=6nS、遅延A6=7nS、
遅延A7=8nS、遅延A8=9nSとし、PLL回路
1の逓倍クロックジッタの実力が4nSと仮定する。
【0096】サンプリング信号(遅延1から遅延8)で
のカウンタ測定値のタイミングチャートを示した図6を
参照すると、サンプリング信号(遅延1〜遅延8まで)
の測定結果は、ジッタ良否判定回路12に測定値B
[0:k]の入力端を介して入力される。
のカウンタ測定値のタイミングチャートを示した図6を
参照すると、サンプリング信号(遅延1〜遅延8まで)
の測定結果は、ジッタ良否判定回路12に測定値B
[0:k]の入力端を介して入力される。
【0097】再び図4を参照すると、ジッタ良否判定回
路12の内部は前述したように基準値比較部14、測定
結果平均化処理部15、ジッタ良否判定処理部16で構
成され、サンプリング信号(遅延1〜遅延8)での測定
値Bは基準値比較部14の排他的否定論理和回路EXN
OR17によって基準値Aと比較される。
路12の内部は前述したように基準値比較部14、測定
結果平均化処理部15、ジッタ良否判定処理部16で構
成され、サンプリング信号(遅延1〜遅延8)での測定
値Bは基準値比較部14の排他的否定論理和回路EXN
OR17によって基準値Aと比較される。
【0098】基準値比較部14での処理を説明するため
のブロック図を示した図7を参照すると、図1の基準値
AのFF10の値が04h、1回目の測定値が04h、
2回目の測定値が04h、3回目の測定値が04h、4
回目の測定値が05h、5回目の測定値が05h、6回
目の測定値が05h、7回目の測定値が05h、8回目
の測定値が05hであった時の処理を示している。
のブロック図を示した図7を参照すると、図1の基準値
AのFF10の値が04h、1回目の測定値が04h、
2回目の測定値が04h、3回目の測定値が04h、4
回目の測定値が05h、5回目の測定値が05h、6回
目の測定値が05h、7回目の測定値が05h、8回目
の測定値が05hであった時の処理を示している。
【0099】例えば基準値AのFF10の値=04hと
1回目の測定値=04hとを比較すると、一致している
ので0ビット目のFF19=1、同様に基準値AのFF
10の値=04hと2回目の測定値=04h、3回目の
測定値=04hとをそれぞれ比較すると、それぞれ一致
しているので2ビット目のFF19=1、3ビット目の
FF19=1、基準値AのFF10の値=04hと4回
目の測定値=05hとを比較すると、不一致なので4ビ
ット目のFF19=0、以下同様に5回目〜8回目まで
のFF19の値はそれぞれ0となる。
1回目の測定値=04hとを比較すると、一致している
ので0ビット目のFF19=1、同様に基準値AのFF
10の値=04hと2回目の測定値=04h、3回目の
測定値=04hとをそれぞれ比較すると、それぞれ一致
しているので2ビット目のFF19=1、3ビット目の
FF19=1、基準値AのFF10の値=04hと4回
目の測定値=05hとを比較すると、不一致なので4ビ
ット目のFF19=0、以下同様に5回目〜8回目まで
のFF19の値はそれぞれ0となる。
【0100】上述したように、PLL回路1の逓倍クロ
ック信号が安定した時点でジッタ良否判定モードに入る
コマンドバス[0]がハイレベルになり、その時の2進
nビットカウンタの値、例えば04hがFF10に基準
値として記憶され、ジッタ検査モードの期間中である限
り不変である。
ック信号が安定した時点でジッタ良否判定モードに入る
コマンドバス[0]がハイレベルになり、その時の2進
nビットカウンタの値、例えば04hがFF10に基準
値として記憶され、ジッタ検査モードの期間中である限
り不変である。
【0101】一方、FF9は、遅延付きウィンドウクロ
ック信号をサンプリング信号として、その立ち下がりタ
イミングでその時の2進nビットカウンタの値を次々に
記憶してそれぞれ測定値としてジッタ良否判定回路12
に供給する。
ック信号をサンプリング信号として、その立ち下がりタ
イミングでその時の2進nビットカウンタの値を次々に
記憶してそれぞれ測定値としてジッタ良否判定回路12
に供給する。
【0102】従って、立ち下がり遅延クロック(遅延1
〜遅延8)の立ち下がりタイミングが測定クロック(逓
倍クロック信号)の立ち下がりタイミングを超えた時、
基準値FF10の基準値Aの値と測定値Bの比較した値
が不一致になる。
〜遅延8)の立ち下がりタイミングが測定クロック(逓
倍クロック信号)の立ち下がりタイミングを超えた時、
基準値FF10の基準値Aの値と測定値Bの比較した値
が不一致になる。
【0103】基準値比較部14では、遅延付きウインド
ウクロック信号1〜信号8までを合成したサンプリング
信号としているため、8回の測定結果と基準値AのFF
10の値と比較し基準値比較部15のフリップフロップ
FF19に各ビット毎に記憶する。
ウクロック信号1〜信号8までを合成したサンプリング
信号としているため、8回の測定結果と基準値AのFF
10の値と比較し基準値比較部15のフリップフロップ
FF19に各ビット毎に記憶する。
【0104】図8は遅延1〜遅延8までのサンプリング
信号の周期を1周期とし、逓倍クロック信号を計8周期
分の測定を行い判定した場合の良否判定処理を説明する
ためのブロックを示してある。図8を参照すると、測定
結果平均化処理部15では、1周期目から8周期目まで
測定された結果は測定結果平均化処理部のレジスタ(F
F211〜FF21b)に書き込まれる。
信号の周期を1周期とし、逓倍クロック信号を計8周期
分の測定を行い判定した場合の良否判定処理を説明する
ためのブロックを示してある。図8を参照すると、測定
結果平均化処理部15では、1周期目から8周期目まで
測定された結果は測定結果平均化処理部のレジスタ(F
F211〜FF21b)に書き込まれる。
【0105】ここで1周期目から8周期目までの測定結
果を各ビットで排他的否定論理和回路EXNOR処理を
行うことで、サンプリング信号の遅延1〜遅延8までの
内でカウンタ値がジッタの影響を受けたのがどのサンプ
リングの立ち下がり遅延かが検出できる。
果を各ビットで排他的否定論理和回路EXNOR処理を
行うことで、サンプリング信号の遅延1〜遅延8までの
内でカウンタ値がジッタの影響を受けたのがどのサンプ
リングの立ち下がり遅延かが検出できる。
【0106】この検出結果とコマンドバス[1:m]の
値とをジッタ良否判定処理部16にて判定する。その判
定結果がPLL回路1のジッタ許容判定期待値以下であ
ればPASS、PLL回路1ジッタが許容判定期待値以
上であればFAILとなる。
値とをジッタ良否判定処理部16にて判定する。その判
定結果がPLL回路1のジッタ許容判定期待値以下であ
ればPASS、PLL回路1ジッタが許容判定期待値以
上であればFAILとなる。
【0107】この時の処理は、コマンドバス[1:m]
の極性反転信号と測定結果平均化処理部15の処理結果
平均値[1:a]との論理和回路OR24を取り、その
結果を論理積回路AND25処理することで良否判定を
求める。
の極性反転信号と測定結果平均化処理部15の処理結果
平均値[1:a]との論理和回路OR24を取り、その
結果を論理積回路AND25処理することで良否判定を
求める。
【0108】ここで許容判定期待値をコマンドバス
[1:8]より11000011(左側上位ビット、右
側下位ビット)と入力しているものとする。
[1:8]より11000011(左側上位ビット、右
側下位ビット)と入力しているものとする。
【0109】測定結果平均化処理部15の結果は110
00011である。許容判定期待値の1はジッタの影響
を受けてないことを判定し、0はジッタの影響を受けて
もよいことを判定する。従って、測定結果平均化処理部
15の結果は11000011と比較すると、許容判定
期待値の1があるビットに測定結果平均化処理部15の
結果が0でないため、PLL回路1のジッタが許容判定
期待値以下となり、ジッタ良否信号はPASSであるハ
イレベルを出力する。
00011である。許容判定期待値の1はジッタの影響
を受けてないことを判定し、0はジッタの影響を受けて
もよいことを判定する。従って、測定結果平均化処理部
15の結果は11000011と比較すると、許容判定
期待値の1があるビットに測定結果平均化処理部15の
結果が0でないため、PLL回路1のジッタが許容判定
期待値以下となり、ジッタ良否信号はPASSであるハ
イレベルを出力する。
【0110】上述した本発明の第1の実施の形態によれ
ば、ウインドウクロック発振回路4が、半導体装置内部
にて自己発振を行い、PLL回路の立ち下がりエッジを
2進nビットカウンタに取り込むサンプリングという動
作を実行するので、半導体装置外部に接続されるテスタ
入力ドライバからサンプリング信号を入力する必要が無
くそのジッタの影響を受けないサンプリングができる。
ば、ウインドウクロック発振回路4が、半導体装置内部
にて自己発振を行い、PLL回路の立ち下がりエッジを
2進nビットカウンタに取り込むサンプリングという動
作を実行するので、半導体装置外部に接続されるテスタ
入力ドライバからサンプリング信号を入力する必要が無
くそのジッタの影響を受けないサンプリングができる。
【0111】また、遅延発生回路5は、ウインドウクロ
ック信号の立ち下がりに遅延(作用)を与える。従っ
て、サンプリング信号であるウインドウクロック信号の
立ち下がり位置を変化させながらジッタとの一致をと
り、ジッタ良否判定時の測定値を得ることができる。
ック信号の立ち下がりに遅延(作用)を与える。従っ
て、サンプリング信号であるウインドウクロック信号の
立ち下がり位置を変化させながらジッタとの一致をと
り、ジッタ良否判定時の測定値を得ることができる。
【0112】さらに、従来のように外部からサンプリン
グ信号を変化させる必要がないので、半導体装置の生産
工程における良否判定の操作性が向上する。
グ信号を変化させる必要がないので、半導体装置の生産
工程における良否判定の操作性が向上する。
【0113】また、ジッタ良否判定回路12は、コマン
ドバス[1:m]より与えられたジッタの選別値である
許容判定期待値と測定結果とを比較するという動作を実
行するので、従来のように、外部においてエラー数をカ
ウントし統計処理を行いジッタを測定することなく、ジ
ッタの良否判定をおこない半導体装置の生産工程におけ
る良否判定の操作性向上に寄与する。
ドバス[1:m]より与えられたジッタの選別値である
許容判定期待値と測定結果とを比較するという動作を実
行するので、従来のように、外部においてエラー数をカ
ウントし統計処理を行いジッタを測定することなく、ジ
ッタの良否判定をおこない半導体装置の生産工程におけ
る良否判定の操作性向上に寄与する。
【0114】次に、本発明の第2の実施の形態を説明す
る。第2の実施の形態の構成をブロック図で示した図9
を参照すると、第1の実施の形態との相違点は、PLL
回路を搭載せず、基準クロック信号を分周する分周器3
0を有する点が異なる。
る。第2の実施の形態の構成をブロック図で示した図9
を参照すると、第1の実施の形態との相違点は、PLL
回路を搭載せず、基準クロック信号を分周する分周器3
0を有する点が異なる。
【0115】すなわち、分周器30と、分周器30で分
周された分周クロック信号が与えられこの分周クロック
信号に同期して動作する内部ロジック回路2と、分周ク
ロック信号が与えられ、コマンドバスに応答して分周器
30のジッタを検査し、検査結果の良否判定信号を出力
する本発明のジッタ検査回路3とを備える。ジッタ検査
回路3は前述した第1の実施の形態の構成と同一であ
る。
周された分周クロック信号が与えられこの分周クロック
信号に同期して動作する内部ロジック回路2と、分周ク
ロック信号が与えられ、コマンドバスに応答して分周器
30のジッタを検査し、検査結果の良否判定信号を出力
する本発明のジッタ検査回路3とを備える。ジッタ検査
回路3は前述した第1の実施の形態の構成と同一であ
る。
【0116】上述した構成において、ジッタ検査回路3
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
【0117】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号がハイ
レベル期間の分周クロック信号がNAND7で否定論理
積処理された信号である。
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号がハイ
レベル期間の分周クロック信号がNAND7で否定論理
積処理された信号である。
【0118】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0119】初期化後、コマンドバス[0]をハイレベ
ル(ジッタ良否判定モード)にする。この時、FF9の
分周クロック信号のカウント測定値は、FF10に取り
込まれる。
ル(ジッタ良否判定モード)にする。この時、FF9の
分周クロック信号のカウント測定値は、FF10に取り
込まれる。
【0120】図5を参照すると、このFF10への書き
込みタイミングのように、ジッタ良否判定回路12の基
準値A[0:k]、この例では[04]となり、それ以
降ジッタ良否判定モード期間中はその値を基準値A[0
4]として保持する。
込みタイミングのように、ジッタ良否判定回路12の基
準値A[0:k]、この例では[04]となり、それ以
降ジッタ良否判定モード期間中はその値を基準値A[0
4]として保持する。
【0121】また、コマンドバス[0]をハイレベルに
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
【0122】すなわち、ウインドウクロック信号の立下
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号1〜aがサンプリング
信号として生成される。
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号1〜aがサンプリング
信号として生成される。
【0123】各遅延A1〜A8はtyp値で、遅延A1
=2nS、遅延A2=3nS、遅延A3=4nS、遅延
A4=5nS、遅延A5=6nS、遅延A6=7nS、
遅延A7=8nS、遅延A8=9nSとし、分周クロッ
クジッタの実力が4nSと仮定する。
=2nS、遅延A2=3nS、遅延A3=4nS、遅延
A4=5nS、遅延A5=6nS、遅延A6=7nS、
遅延A7=8nS、遅延A8=9nSとし、分周クロッ
クジッタの実力が4nSと仮定する。
【0124】ここでもサンプリング信号(遅延1から遅
延8)でのカウンタ測定値のタイミングチャートを示し
た図6を参照すると、サンプリング信号(遅延1〜遅延
8)までの測定結果は、ジッタ良否判定回路12に測定
値B[0:k]の入力端を介して入力される。
延8)でのカウンタ測定値のタイミングチャートを示し
た図6を参照すると、サンプリング信号(遅延1〜遅延
8)までの測定結果は、ジッタ良否判定回路12に測定
値B[0:k]の入力端を介して入力される。
【0125】サンプリング信号(遅延1〜遅延8)での
測定値Bは基準値比較部14の排他的否定論理和回路E
XNOR17によって基準値A[04]と比較される。
測定値Bは基準値比較部14の排他的否定論理和回路E
XNOR17によって基準値A[04]と比較される。
【0126】図7を参照すると、例えば基準値AのFF
10の値=04hと1回目の測定値=04hとを比較す
ると、一致しているので0ビット目のFF19=1,同
様に基準値AのFF10の値=04hと2回目の測定値
=04h、3回目の測定値=04hとをそれぞれ比較す
ると、それぞれ一致しているので2ビット目のFF19
=1,3ビット目のFF19=1、基準値AのFF10
の値=04hと4回目の測定値=05hとを比較する
と、不一致なので4ビット目のFF19=0,以下同様
に5回目〜8回目までのFF19の値はそれぞれ0とな
る。
10の値=04hと1回目の測定値=04hとを比較す
ると、一致しているので0ビット目のFF19=1,同
様に基準値AのFF10の値=04hと2回目の測定値
=04h、3回目の測定値=04hとをそれぞれ比較す
ると、それぞれ一致しているので2ビット目のFF19
=1,3ビット目のFF19=1、基準値AのFF10
の値=04hと4回目の測定値=05hとを比較する
と、不一致なので4ビット目のFF19=0,以下同様
に5回目〜8回目までのFF19の値はそれぞれ0とな
る。
【0127】上述したように、立ち下がり遅延クロック
(遅延1〜遅延8)の立ち下がりタイミングが測定クロ
ック(逓倍クロック信号)の立ち下がりタイミングを超
えた時、基準値FF10の基準値Aの値と測定値Bの比
較した値が不一致になる。
(遅延1〜遅延8)の立ち下がりタイミングが測定クロ
ック(逓倍クロック信号)の立ち下がりタイミングを超
えた時、基準値FF10の基準値Aの値と測定値Bの比
較した値が不一致になる。
【0128】基準値比較部14では、遅延付きウインド
ウクロック信号1〜信号8までを合成したサンプリング
信号としているため、8回の測定結果と基準値AのFF
10の値と比較し基準値比較部15のフリップフロップ
に各ビット毎に記憶する。
ウクロック信号1〜信号8までを合成したサンプリング
信号としているため、8回の測定結果と基準値AのFF
10の値と比較し基準値比較部15のフリップフロップ
に各ビット毎に記憶する。
【0129】図8を参照すると、測定結果平均化処理部
15では、1周期目から8周期目まで測定された結果は
測定結果平均化処理部のレジスタ(FF211〜FF2
1b)に書き込まれる。
15では、1周期目から8周期目まで測定された結果は
測定結果平均化処理部のレジスタ(FF211〜FF2
1b)に書き込まれる。
【0130】ここで1周期目から8周期目までの測定結
果を各ビットEXNOR処理を行うことで、サンプリン
グ信号の遅延1〜遅延8までの内でカウンタ値がジッタ
の影響を受けたのがどのサンプリングの立ち下がり遅延
かが検出できる。
果を各ビットEXNOR処理を行うことで、サンプリン
グ信号の遅延1〜遅延8までの内でカウンタ値がジッタ
の影響を受けたのがどのサンプリングの立ち下がり遅延
かが検出できる。
【0131】この検出結果とコマンドバス[1:m]の
値とをジッタ良否判定処理部16にて判定する。その判
定結果がジッタ許容判定期待値以下であればPASS、
PLL回路1のジッタが許容判定期待値以上であればF
AILとなる。
値とをジッタ良否判定処理部16にて判定する。その判
定結果がジッタ許容判定期待値以下であればPASS、
PLL回路1のジッタが許容判定期待値以上であればF
AILとなる。
【0132】この時の処理は、コマンドバス[1:m]
の極性反転信号と測定結果平均化処理部15の処理結果
平均値[1:a]との論理和回路OR24を取り、その
結果を論理積回路AND25処理することで良否判定を
求める。
の極性反転信号と測定結果平均化処理部15の処理結果
平均値[1:a]との論理和回路OR24を取り、その
結果を論理積回路AND25処理することで良否判定を
求める。
【0133】ここで許容判定期待値をコマンドバス
[1:8]より11000011(左側上位ビット、右
側下位ビット)と入力しているものとする。
[1:8]より11000011(左側上位ビット、右
側下位ビット)と入力しているものとする。
【0134】測定結果平均化処理部15の結果は110
00011である。許容判定期待値の1はジッタの影響
を受けてないことを判定し、0はジッタの影響を受けて
もよいことを判定するので、測定結果平均化処理部15
の結果は11000011と比較すると、許容判定期待
値の1があるビットに測定結果平均化処理部15の結果
が0でないため、PLL回路1のジッタが許容判定期待
値以下となるため、ジッタ良否信号はPASSであるハ
イレベルを出力する。
00011である。許容判定期待値の1はジッタの影響
を受けてないことを判定し、0はジッタの影響を受けて
もよいことを判定するので、測定結果平均化処理部15
の結果は11000011と比較すると、許容判定期待
値の1があるビットに測定結果平均化処理部15の結果
が0でないため、PLL回路1のジッタが許容判定期待
値以下となるため、ジッタ良否信号はPASSであるハ
イレベルを出力する。
【0135】さらに本発明の第3の実施の形態として、
PLL(逓倍回路)のジッタではなく、基準クロック信
号の検査も同様に可能である。その構成を示した図10
を参照すると、第1の実施の形態との相違点は、PLL
回路1が外部から入力する基準クロック信号のジッタを
検査する点が異なる。
PLL(逓倍回路)のジッタではなく、基準クロック信
号の検査も同様に可能である。その構成を示した図10
を参照すると、第1の実施の形態との相違点は、PLL
回路1が外部から入力する基準クロック信号のジッタを
検査する点が異なる。
【0136】すなわち、PLL回路1と、PLL回路1
で逓倍された逓倍クロック信号が与えられこの逓倍クロ
ック信号に同期して動作する内部ロジック回路2と、外
部から入力する基準クロック信号が与えられ、コマンド
バスに応答して基準クロック信号のジッタを検査し、検
査結果の良否判定信号を出力する本発明のジッタ検査回
路3とを備える。ジッタ検査回路3は前述した第1の実
施の形態の構成と同一である。
で逓倍された逓倍クロック信号が与えられこの逓倍クロ
ック信号に同期して動作する内部ロジック回路2と、外
部から入力する基準クロック信号が与えられ、コマンド
バスに応答して基準クロック信号のジッタを検査し、検
査結果の良否判定信号を出力する本発明のジッタ検査回
路3とを備える。ジッタ検査回路3は前述した第1の実
施の形態の構成と同一である。
【0137】上述した構成において、ジッタ検査回路3
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
【0138】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の基準クロック信号がNAND7で否定論理積処
理された信号である。
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の基準クロック信号がNAND7で否定論理積処
理された信号である。
【0139】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0140】初期化後、コマンドバス[0]をハイレベ
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。図5を参照すると、このFF10への書き込み
タイミングのように、ジッタ良否判定回路12の基準値
A[0:k]、この例では[04]となり、それ以降ジ
ッタ良否判定モード期間中はその値を基準値A[04]
として保持する。
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。図5を参照すると、このFF10への書き込み
タイミングのように、ジッタ良否判定回路12の基準値
A[0:k]、この例では[04]となり、それ以降ジ
ッタ良否判定モード期間中はその値を基準値A[04]
として保持する。
【0141】また、コマンドバス[0]をハイレベルに
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
立ち上げることにより、遅延発生回路5の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ6で選択されサンプリング信号として出力される。
【0142】すなわち、ウインドウクロック信号の立下
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号1〜aがサンプリング
信号として生成される。これ以降の動作も上述した第2
の実施形態と同様であり、ここでの説明は省略する。
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号1〜aがサンプリング
信号として生成される。これ以降の動作も上述した第2
の実施形態と同様であり、ここでの説明は省略する。
【0143】次に、本発明の第4の実施の形態として、
半導体装置内部に、1つのロジック回路に対し複数のP
LL回路を備え、これらのPLL回路のジッタを検査す
る場合の例である。
半導体装置内部に、1つのロジック回路に対し複数のP
LL回路を備え、これらのPLL回路のジッタを検査す
る場合の例である。
【0144】その構成を示した図11を参照すると、第
1の実施の形態との相違点は、複数のPLL回路とその
いずれかを選択するマルチプレクサを備える点が異な
る。
1の実施の形態との相違点は、複数のPLL回路とその
いずれかを選択するマルチプレクサを備える点が異な
る。
【0145】すなわち、PLL回路1aと、PLL回路
1b(1aと同一機能の回路)と、これらPLL回路1
aおよび1bのいずれかをセレクタ信号またはセレクタ
バスの信号で選択するマルチプレクサ32と、マルチプ
レクサ32で選択された逓倍クロック信号が与えられこ
の逓倍クロック信号に同期して動作する内部ロジック回
路2と、マルチプレクサ32で選択された逓倍クロック
信号が与えられ、この逓倍クロック信号のジッタをコマ
ンドバスの信号に応答して検査し、検査結果の良否判定
信号を出力する本発明のジッタ検査回路3とを備える。
ジッタ検査回路3は前述した第1および第2の実施の形
態の構成と同一である。
1b(1aと同一機能の回路)と、これらPLL回路1
aおよび1bのいずれかをセレクタ信号またはセレクタ
バスの信号で選択するマルチプレクサ32と、マルチプ
レクサ32で選択された逓倍クロック信号が与えられこ
の逓倍クロック信号に同期して動作する内部ロジック回
路2と、マルチプレクサ32で選択された逓倍クロック
信号が与えられ、この逓倍クロック信号のジッタをコマ
ンドバスの信号に応答して検査し、検査結果の良否判定
信号を出力する本発明のジッタ検査回路3とを備える。
ジッタ検査回路3は前述した第1および第2の実施の形
態の構成と同一である。
【0146】上述した構成において、ジッタ検査回路3
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
【0147】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号でリセットされた後カウントを開始
する。カウントする信号は、サンプリング信号の立上り
期間の、マルチプレクサ32で選択されたPLL回路1
aまたは1bの逓倍クロック信号がNAND7で否定論
理積処理された信号である。
グ信号の立上り信号でリセットされた後カウントを開始
する。カウントする信号は、サンプリング信号の立上り
期間の、マルチプレクサ32で選択されたPLL回路1
aまたは1bの逓倍クロック信号がNAND7で否定論
理積処理された信号である。
【0148】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0149】初期化後、コマンドバス[0]をハイレベ
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は前述した第2の実施形態と同
様であり、ここでの説明は省略するが、PLL回路1a
のジッタ検査が終わると、セレクタバスの信号を切り替
え、上述した動作を繰り返してPLL回路1bのジッタ
検査を続ける。
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は前述した第2の実施形態と同
様であり、ここでの説明は省略するが、PLL回路1a
のジッタ検査が終わると、セレクタバスの信号を切り替
え、上述した動作を繰り返してPLL回路1bのジッタ
検査を続ける。
【0150】次に、本発明の第5の実施の形態として半
導体装置内部に、複数のロジック回路に対し、複数のP
LL回路を設けた例である。
導体装置内部に、複数のロジック回路に対し、複数のP
LL回路を設けた例である。
【0151】すなわち、第5の実施の形態の構成を示し
た図12を参照すると、PLL回路1aと、PLL回路
1bと、これらPLL回路1aおよび1bの逓倍クロッ
ク信号がそれぞれ個別に与えられ、それぞれの逓倍クロ
ック信号に同期して動作する内部ロジック回路2aおよ
び2b(2aと同一機能の回路)と、これらPLL回路
1aおよび1bのいずれかをセレクタ信号またはセレク
タバスの信号で選択するマルチプレクサ32と、マルチ
プレクサ32で選択された逓倍クロック信号が与えら
れ、この逓倍クロック信号のジッタをコマンドバスの信
号に応答して検査し、検査結果の良否判定信号を出力す
る本発明のジッタ検査回路3とを備える。ジッタ検査回
路3は前述した第1の実施の形態の構成と同一である。
た図12を参照すると、PLL回路1aと、PLL回路
1bと、これらPLL回路1aおよび1bの逓倍クロッ
ク信号がそれぞれ個別に与えられ、それぞれの逓倍クロ
ック信号に同期して動作する内部ロジック回路2aおよ
び2b(2aと同一機能の回路)と、これらPLL回路
1aおよび1bのいずれかをセレクタ信号またはセレク
タバスの信号で選択するマルチプレクサ32と、マルチ
プレクサ32で選択された逓倍クロック信号が与えら
れ、この逓倍クロック信号のジッタをコマンドバスの信
号に応答して検査し、検査結果の良否判定信号を出力す
る本発明のジッタ検査回路3とを備える。ジッタ検査回
路3は前述した第1の実施の形態の構成と同一である。
【0152】上述した構成において、ジッタ検査回路3
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
【0153】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間で、かつ、セレクタバスの信号に応答してマルチ
プレクサ32で選択されたPLL回路1aまたは1bの
逓倍クロック信号がNAND7で否定論理積処理された
信号である。
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間で、かつ、セレクタバスの信号に応答してマルチ
プレクサ32で選択されたPLL回路1aまたは1bの
逓倍クロック信号がNAND7で否定論理積処理された
信号である。
【0154】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0155】初期化後、コマンドバス[0]をハイレベ
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は上述した第2の実施の形態と
同様であり、ここでの説明は省略するが、PLL回路1
aのジッタ検査が終わると、セレクタバスの信号を切り
替え、上述した動作を繰り返してPLL回路1bのジッ
タ検査を続ける。
ル(ジッタ良否判定モード)にする。この時、FF9の
基準クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は上述した第2の実施の形態と
同様であり、ここでの説明は省略するが、PLL回路1
aのジッタ検査が終わると、セレクタバスの信号を切り
替え、上述した動作を繰り返してPLL回路1bのジッ
タ検査を続ける。
【0156】次に、本発明の第6の実施の形態を説明す
る。第6の実施の形態の構成をブロック図で示した図1
3を参照すると、第1の実施の形態との相違点は、半導
体装置内部のPLL回路の出力する逓倍クロック信号と
外部から与えられる外部高速クロック信号とを、ジッタ
検査回路の検査結果であるジッタ良否判定信号によって
切りかえる点が異なる。
る。第6の実施の形態の構成をブロック図で示した図1
3を参照すると、第1の実施の形態との相違点は、半導
体装置内部のPLL回路の出力する逓倍クロック信号と
外部から与えられる外部高速クロック信号とを、ジッタ
検査回路の検査結果であるジッタ良否判定信号によって
切りかえる点が異なる。
【0157】すなわち、PLL回路1と、このPLL回
路1の出力する逓倍クロック信号および外部高速クロッ
ク信号を入力し、そのいずれかをジッタ良否判定信号で
選択するマルチプレクサ32と、マルチプレクサ32で
選択された逓倍クロック信号または高速クロック信号が
与えられ、与えられたいずれかのクロック信号に同期し
て動作する内部ロジック回路2と、マルチプレクサ32
で選択された逓倍クロック信号が与えられ、この逓倍ク
ロック信号のジッタをコマンドバスの信号に応答して検
査し、検査結果のジッタ良否判定信号を出力する本発明
のジッタ検査回路3とを備える。ジッタ検査回路3は前
述した第1の実施の形態の構成と同一である。
路1の出力する逓倍クロック信号および外部高速クロッ
ク信号を入力し、そのいずれかをジッタ良否判定信号で
選択するマルチプレクサ32と、マルチプレクサ32で
選択された逓倍クロック信号または高速クロック信号が
与えられ、与えられたいずれかのクロック信号に同期し
て動作する内部ロジック回路2と、マルチプレクサ32
で選択された逓倍クロック信号が与えられ、この逓倍ク
ロック信号のジッタをコマンドバスの信号に応答して検
査し、検査結果のジッタ良否判定信号を出力する本発明
のジッタ検査回路3とを備える。ジッタ検査回路3は前
述した第1の実施の形態の構成と同一である。
【0158】上述した構成において、ジッタ検査回路3
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
は、コマンドバス[0]がロウレベル(通常動作モー
ド)であるので、マルチプレクサ6ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも2進nビットカウンタ8のビット数は8
ビットとして説明する。
【0159】この2進nビットカウンタ8はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の、マルチプレクサ32で選択されたPLL回路
1の逓倍クロック信号がNAND7で否定論理積処理さ
れた信号である。
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の、マルチプレクサ32で選択されたPLL回路
1の逓倍クロック信号がNAND7で否定論理積処理さ
れた信号である。
【0160】2進nビットカウンタ8にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
た値は、サンプリング信号の立ち下がりタイミングにお
いてFF9に書き込まれる。
【0161】初期化後、コマンドバス[0]をハイレベ
ル(ジッタ良否判定モード)にする。この時、FF9の
逓倍クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は上述した第2の実施形態と同
様であり、ここでの説明は省略する。
ル(ジッタ良否判定モード)にする。この時、FF9の
逓倍クロック信号カウント測定値は、FF10に取り込
まれる。これ以降の動作は上述した第2の実施形態と同
様であり、ここでの説明は省略する。
【0162】本実施の形態は、内部PLL回路の検査結
果が不良であった場合、外部入力端子から高速クロック
を供給する例であり、PLL回路の逓倍クロック信号、
外部高速クロック信号を選択するためのマルチプレクサ
を設けることで、PLL回路の逓倍クロック信号、外部
入力端子からの高速クロック信号をPLL回路のジッタ
検査結果を基に切り替えることができる。
果が不良であった場合、外部入力端子から高速クロック
を供給する例であり、PLL回路の逓倍クロック信号、
外部高速クロック信号を選択するためのマルチプレクサ
を設けることで、PLL回路の逓倍クロック信号、外部
入力端子からの高速クロック信号をPLL回路のジッタ
検査結果を基に切り替えることができる。
【0163】上述した第2〜第6の実施の形態において
も、第1の実施の形態と同様に、ウインドウクロック発
振回路4が、半導体装置内部にて自己発振を行い、PL
L回路、分周器または基本クロックの立ち下がりエッジ
を2進nビットカウンタに取り込むサンプリングという
動作を実行すること、遅延発生回路5は、ウインドウク
ロック信号の立ち下がりに遅延(作用)を与え、従って
サンプリング信号であるウインドウクロック信号の立ち
下がり位置を変化させながらジッタとの一致をとり、ジ
ッタ良否判定時の測定値を得ること、従来のように外部
からサンプリング信号を変化させる必要がないこと、ジ
ッタ良否判定回路12は、コマンドバス[1:m]より
与えられたジッタの選別値である許容判定期待値と測定
結果とを比較するという動作を実行すること等から、半
導体装置外部に接続されるテスタからサンプリング信号
を入力する必要が無く、入力ドライバのジッタの影響を
受けないサンプリングができ、半導体装置の生産工程に
おける良否判定の操作性が向上する。
も、第1の実施の形態と同様に、ウインドウクロック発
振回路4が、半導体装置内部にて自己発振を行い、PL
L回路、分周器または基本クロックの立ち下がりエッジ
を2進nビットカウンタに取り込むサンプリングという
動作を実行すること、遅延発生回路5は、ウインドウク
ロック信号の立ち下がりに遅延(作用)を与え、従って
サンプリング信号であるウインドウクロック信号の立ち
下がり位置を変化させながらジッタとの一致をとり、ジ
ッタ良否判定時の測定値を得ること、従来のように外部
からサンプリング信号を変化させる必要がないこと、ジ
ッタ良否判定回路12は、コマンドバス[1:m]より
与えられたジッタの選別値である許容判定期待値と測定
結果とを比較するという動作を実行すること等から、半
導体装置外部に接続されるテスタからサンプリング信号
を入力する必要が無く、入力ドライバのジッタの影響を
受けないサンプリングができ、半導体装置の生産工程に
おける良否判定の操作性が向上する。
【0164】
【発明の効果】上述したように、本発明は、内部にジッ
タ許容値判定回路を設け外部からコマンドバスを通して
ジッタ良否判定方法を行うことにより半導体装置内のP
LL回路、分周器または基準クロック信号を半導体装置
のパッケージを開封することなく、良否判定できる。
タ許容値判定回路を設け外部からコマンドバスを通して
ジッタ良否判定方法を行うことにより半導体装置内のP
LL回路、分周器または基準クロック信号を半導体装置
のパッケージを開封することなく、良否判定できる。
【0165】また、サンプリング信号の元になるウイン
ドウクロック信号を発生させるウインドウクロック発振
器と、ウインドウクロック信号の立ち下がりに遅延を与
える遅延発生回路と、ウインドウクロック信号と遅延付
きウインドウクロック信号をコマンドバス[0]により
出力信号を切り替えるマルチプレクサと、サンプリング
信号はハイレベル期間中に逓倍クロック信号を2進nビ
ットカウンタに取り込むための否定論理積NANDと、
PLL回路の逓倍クロック信号、分周器の分周クロック
信号または基本クロック信号をカウントする2進nビッ
トカウンタと、2進ビットカウンタ値を記憶するフリッ
プフロップと、コマンドバス[0]がハイレベルになっ
た時測定値をジッタ良否判定する時の基準値として記憶
するフリップフロップと、外部より通常モードとジッタ
検査モード、ジッタ許容判定期待値を与えるためのコマ
ンドバスと、コマンドバスより与えられたジッタの選別
値である許容判定期待値と測定結果とを比較するジッタ
良否判定回路とにより構成されているので、コマンドバ
スの操作とジッタ良否信号の確認のみで判定ができ、逓
倍クロック信号、分周クロック信号または基本クロック
信号のジッタの良否判定が簡単なコマンド入力および操
作にて判定できる。
ドウクロック信号を発生させるウインドウクロック発振
器と、ウインドウクロック信号の立ち下がりに遅延を与
える遅延発生回路と、ウインドウクロック信号と遅延付
きウインドウクロック信号をコマンドバス[0]により
出力信号を切り替えるマルチプレクサと、サンプリング
信号はハイレベル期間中に逓倍クロック信号を2進nビ
ットカウンタに取り込むための否定論理積NANDと、
PLL回路の逓倍クロック信号、分周器の分周クロック
信号または基本クロック信号をカウントする2進nビッ
トカウンタと、2進ビットカウンタ値を記憶するフリッ
プフロップと、コマンドバス[0]がハイレベルになっ
た時測定値をジッタ良否判定する時の基準値として記憶
するフリップフロップと、外部より通常モードとジッタ
検査モード、ジッタ許容判定期待値を与えるためのコマ
ンドバスと、コマンドバスより与えられたジッタの選別
値である許容判定期待値と測定結果とを比較するジッタ
良否判定回路とにより構成されているので、コマンドバ
スの操作とジッタ良否信号の確認のみで判定ができ、逓
倍クロック信号、分周クロック信号または基本クロック
信号のジッタの良否判定が簡単なコマンド入力および操
作にて判定できる。
【図1】本発明によるジッタ検査回路を搭載した半導体
装置の第1の実施の形態を示すブロック図である。
装置の第1の実施の形態を示すブロック図である。
【図2】本発明によるジッタ検査回路を制御するために
外部から供給するコマンドの伝送用コマンドバスの概念
図である。
外部から供給するコマンドの伝送用コマンドバスの概念
図である。
【図3】本発明の第1の実施の形態における遅延発生回
路の回路図である。
路の回路図である。
【図4】本発明の第1の実施の形態におけるジッタ良否
判定回路の回路図である。
判定回路の回路図である。
【図5】本発明の第1の実施の形態を説明するためのタ
イミングチャートである。
イミングチャートである。
【図6】サンプリング信号(遅延1から遅延8)でのカ
ウンタ測定を説明するためのタイミングチャートであ
る。
ウンタ測定を説明するためのタイミングチャートであ
る。
【図7】本発明の第1の実施の形態におけるジッタ良否
判定回路12での基準値比較部14の処理を説明するた
めのブロック図である。
判定回路12での基準値比較部14の処理を説明するた
めのブロック図である。
【図8】本発明の第1の実施の形態におけるジッタ良否
判定回路12での測定結果平均化処理部15およびジッ
タ良否判定処理部16の処理を説明するためのブロック
図である。
判定回路12での測定結果平均化処理部15およびジッ
タ良否判定処理部16の処理を説明するためのブロック
図である。
【図9】本発明によるジッタ検査回路を分周器のジッタ
検査に適用した第2の実施の形態のブロック図である。
検査に適用した第2の実施の形態のブロック図である。
【図10】本発明によるジッタ検査回路を外部入力の基
準クロックに適用した第3の実施の形態のブロック図で
ある。
準クロックに適用した第3の実施の形態のブロック図で
ある。
【図11】本発明によるジッタ検査回路を複数のPLL
回路のジッタ検査に適用した第4の実施の形態のブロッ
ク図である。
回路のジッタ検査に適用した第4の実施の形態のブロッ
ク図である。
【図12】本発明によるジッタ検査回路を複数のPLL
回路のジッタ検査に適用した第5の実施の形態のブロッ
ク図である。
回路のジッタ検査に適用した第5の実施の形態のブロッ
ク図である。
【図13】本発明によるジッタ検査回路をPLL回路ま
たは外部から供給される外部高速クロック信号のいずれ
かを選択する制御信号に適用した第6の実施の形態のブ
ロック図である。
たは外部から供給される外部高速クロック信号のいずれ
かを選択する制御信号に適用した第6の実施の形態のブ
ロック図である。
【図14】従来のPLL回路を含んだ集積回路の構成を
示した図である。
示した図である。
【図15】図14の動作説明用のタイミングチャートで
ある。
ある。
1 PLL回路
2,2a,2b ロジック回路
3 ジッタ検査回路
4 ウインドウクロック発振器
5 遅延発生回路
6,14 マルチプレクサ
7 NAND
8 2進nビットカウンタ
9,10 FF
11 コマンドバス用ブロック
12 ジッタ良否判定回路
13 a進リングカウンタ
14 基準値比較部
15 測定結果平均化処理部
16 ジッタ良否判定処理部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H03L 7/08 H01L 27/04 F
H03L 7/08 H
Fターム(参考) 2G132 AA01 AA03 AA11 AB04 AB07
AC03 AE14 AE16 AG08 AG11
AK07 AK08 AK12 AK15 AK18
AK21 AL11 AL12 AL29
5F038 CD06 CD09 DF01 DF11 DT02
DT08 DT17 DT18 EZ20
5J106 AA04 EE11 FF05 FF07 JJ09
KK25 KK32
Claims (33)
- 【請求項1】 内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ(P
LL)手段と、前記PLL手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、外部から与
えられるコマンド形式の許容判定期待値と前記逓倍クロ
ック信号のジッタ測定値との比較結果で良否判定を行う
機能を有することを特徴とするジッタ検査回路を搭載し
た半導体装置。 - 【請求項2】 前記PLL手段の逓倍クロック信号を前
記ジッタ検査手段内のジッタ測定基準値および測定値生
成用の2進nビットカウンタに取り込むためのサンプリ
ング信号を内部で生成する機能を有する請求項1記載の
ジッタ検査回路を搭載した半導体装置。 - 【請求項3】 前記サンプリング信号の立ち下がりタイ
ミングをそれぞれ異なる遅延量に基づき変化させた複数
の遅延信号を生成する遅延手段と、遅延量を変化させた
前記サンプリング信号と前記逓倍クロック信号のジッタ
との一致をとりジッタの有無を検出するジッタ検出手段
とを有する請求項2記載のジッタ検査回路を搭載した半
導体装置。 - 【請求項4】 内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ(P
LL)手段と、前記PLL手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、ロックイン
後の前記PLL手段の逓倍クロック信号を内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行う機能を有することを特徴とするジッタ検査回路を搭
載した半導体装置。 - 【請求項5】 前記ジッタ検査手段は、前記サンプリン
グ信号を遅延させた複数の遅延付きサンプリング信号で
前記逓倍クロック信号を測定した測定値と前記基準値と
を予め定めた周期毎に比較してジッタの影響を受けた前
記遅延付きサンプリング信号がどれかを検出し、かつそ
の検出結果の値と外部信号バス端子を介して外部から入
力した許容判定期待値とを比較演算処理してジッタの検
査を行う機能を有する請求項4記載のジッタ検査回路を
搭載した半導体装置。 - 【請求項6】 前記ジッタ検査手段が、前記比較演算処
理により得られたジッタ検査結果をジッタ良否判定端子
を介して外部へ出力し表示する機能を有する請求項5記
載のジッタ検査回路を搭載した半導体装置。 - 【請求項7】 内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ(P
LL)手段と、前記PLL手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、半導体装置
外部から与えられるコマンド形式の許容判定期待値と前
記ジッタの検査結果の値との比較結果で良否判定を行う
とともに、前記PLL手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
機能を有することを特徴とするジッタ検査回路を搭載し
た半導体装置。 - 【請求項8】 基準クロック信号を分周するとともに分
周した分周クロック信号を内部のロジック回路に出力す
る分周器と、前記分周クロック信号のジッタ検査を外部
から入力するコマンド信号に同期して行い、かつ検査結
果が不良であった場合に検査結果のジッタ良否判定信号
をインアクティブ状態で出力し良品であった場合にアク
ティブ状態で出力する分周クロックジッタ検査回路とを
備えることを特徴とするジッタ検査回路を搭載した半導
体装置。 - 【請求項9】 内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ(P
LL)手段と、前記PLL手段のジッタを測定するジッ
タ検査手段とを有し、前記ジッタ検査手段は、ロックイ
ン後の前記PLL手段の逓倍クロック信号または前記P
LL手段に入力される基準クロック信号を内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行う機能を有することを特徴とするジッタ検査回路を搭
載した半導体装置。 - 【請求項10】 基準クロック信号に同期して逓倍クロ
ック信号を出力するフェイズロックドループ(PLL)
と、前記基準クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力する基準クロックジッタ検査回路とを備えるこ
とを特徴とするジッタ検査回路を搭載した半導体装置。 - 【請求項11】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ(PLL)手段と、外部からセレクタバスを介して
与えられるセレクタ信号に同期して複数の前記PLL手
段から1つを選択する選択手段および前記PLL手段の
ジッタを測定するジッタ検査手段を有し、前記ジッタ検
査手段は、ロックイン後の複数の前記PLL手段のうち
の前記選択手段で選択された前記PLL手段の逓倍クロ
ック信号を内部で生成したサンプリング信号でサンプリ
ングし、サンプリングした測定値をジッタ良否判定の基
準値としてジッタ検査を行う機能を有することを特徴と
するジッタ検査回路を搭載した半導体装置。 - 【請求項12】 基準クロック信号に同期して第1およ
び第2の逓倍クロック信号をそれぞれ出力する第1およ
び第2のフェイズロックドループ(PLL)と、前記第
1および前記第2の逓倍クロック信号のいずれか一方
を、外部からセレクタバスを経由して入力するセレクタ
信号またはセレクタバスの信号に同期して選択し、内部
のロジック回路へ出力するマルチプレクサと、前記マル
チプレクサから入力する前記第1または前記第2の逓倍
クロック信号のジッタ検査を外部から入力するコマンド
信号に同期して行い、かつ検査結果が不良であった場合
に検査結果のジッタ良否判定信号をインアクティブ状態
で出力し良品であった場合にアクティブ状態で出力する
PLL手段のジッタ検査回路とを備えることを特徴とす
るジッタ検査回路を搭載した半導体装置。 - 【請求項13】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ(PLL)手段、それぞれの前記PLL手段に対応
して設けられる複数の内部ロジック回路、外部からセレ
クタバスを介して与えられるセレクタ信号またはセレク
タバスの信号に同期して複数の前記PLL手段からから
出力される逓倍クロック信号のうち1つの信号を選択す
る選択手段および前記PLL手段のジッタを測定するジ
ッタ検査手段を有し、前記ジッタ検査手段が、ロックイ
ン後の複数の前記PLL手段うちの前記選択手段で選択
された前記PLL手段の逓倍クロック信号を内部で生成
したサンプリング信号でサンプリングし、サンプリング
した測定値をジッタ良否判定の基準値としてジッタ検査
を行う機能を有することを特徴とするジッタ検査回路を
搭載した半導体装置のジッタ検査回路。 - 【請求項14】 第1の基準クロック信号に同期して第
1の逓倍クロック信号を対応する内部の第1のロジック
回路へ出力する第1のフェイズロックドループ(PL
L)と、第2の基準クロック信号に同期して第2の逓倍
クロック信号を対応する内部の第2のロジック回路へ出
力する第2のフェイズロックドループ(PLL)と、前
記第1および前記第2の逓倍クロック信号のいずれか一
方を、外部からセレクタバスを経由して入力するセレク
タ信号に同期して選択し出力するマルチプレクサと、前
記マルチプレクサから入力する前記第1または前記第2
の逓倍クロック信号のジッタ検査を外部から入力するコ
マンド信号に同期して行い、かつ検査結果が不良であっ
た場合に検査結果のジッタ良否判定信号をインアクティ
ブ状態で出力し良品であった場合にアクティブ状態で出
力する前記PLL手段のジッタ検査回路とを備えること
を特徴とするジッタ検査回路を搭載した半導体装置。 - 【請求項15】 内部クロック信号を発生するためのフ
ェイズロックドループ(PLL)手段、前記PLL手段
からの逓倍クロック信号または外部からの高速クロック
信号を選択する選択手段、前記内部クロック信号生成用
の発振手段およびジッタ検査手段を有し、前記ジッタ検
査手段は、前記PLL手段の逓倍クロック信号のジッタ
検査を行い、かつ検査結果が不良であった場合に、検査
結果のジッタ良否判定信号で前記選択手段を制御して前
記外部高速クロック信号を選択出力させる機能を有する
ことを特徴とするジッタ検査回路を搭載した半導体装
置。 - 【請求項16】 基準クロック信号に同期して逓倍クロ
ック信号を出力するフェイズロックドループ(PLL)
と、前記PLL手段から入力する前記逓倍クロック信号
のジッタ検査を外部から入力するコマンド信号に同期し
て行い、かつ検査結果が不良であった場合に検査結果の
ジッタ良否判定信号を出力する前記PLL手段のジッタ
検査回路と、入力する前記逓倍クロック信号および外部
高速クロック信号のいずれか一方を、制御端子に入力す
る前記ジッタ良否判定信号に同期して選択し、内部のロ
ジック回路へ出力するマルチプレクサとを備えることを
特徴とするジッタ検査回路を搭載した半導体装置。 - 【請求項17】 前記ジッタ検査回路は、外部から通常
モード、ジッタ検査モードおよびジッタ許容判定期待値
を与えるためのコマンド信号をそれぞれ伝送するコマン
ドバスと、サンプリング信号を生成するためのウインド
ウクロック信号を発生させるウインドウクロック発振器
と、前記ウインドウクロック信号の立ち下がりタイミン
グを遅延させる遅延発生回路と、前記ウインドウクロッ
ク信号および前記遅延された遅延付きウインドウクロッ
ク信号を前記コマンドバスの前記モード切替信号に同期
して切り替え出力するマルチプレクサと、前記PLL手
段の逓倍クロック信号をカウントしカウント結果の測定
値として出力する2進nビットカウンタと、前記サンプ
リング信号が論理レベルのハイレベル期間中に前記PL
L手段の前記逓倍クロック信号を前記2進nビットカウ
ンタに取り込むための論理積回路と、前記2進ビットカ
ウンタの出力する測定値を記憶する第1のフリップフロ
ップと、前記モード切替信号がハイレベルになった時に
前記第1のフリップフロップに記憶された前記測定値を
ジッタ許容判定する時の基準値として記憶する第2のフ
リップフロップと、前記コマンドバスから与えられたジ
ッタの選別値である前記ジッタ許容判定期待値と前記測
定値とを比較するジッタ良否判定回路とを備える請求項
1〜16または17記載のジッタ検査回路を搭載した半
導体装置。 - 【請求項18】 前記コマンドバスは、通常モードでは
論理レベルのロウレベルになり、前記PLL手段のジッ
タ検査モードでは論理レベルのハイレベルになる第1の
バスと、ジッタ許容判定期待値を示す論理レベルが予め
設定される第2から第nのバスとで構成する請求項17
記載のジッタ検査回路を搭載した半導体装置。 - 【請求項19】 前記遅延発生回路は、前記ウインドウ
クロック信号を入力しカウント値をリセット直後からカ
ウントを繰り返し、リセット信号でセットされる第1の
n進リングカウンタと、前記ウインドウクロック信号を
共通入力し、かつ前記ウインドウクロック信号をそれぞ
れ異なる遅延量で遅延させた信号を入力し前記ウインド
ウクロック信号の立下がりタイミングをそれぞれ遅延さ
せた第1〜第nの遅延付きウインドウクロック信号を生
成する第1〜第nの論理和回路と、前記n進リングカウ
ンタの出力するカウント値を第1〜第nのセレクタ信号
にそれぞれ同期して、対応する前記第1〜第nの遅延付
きウインドウクロック信号を選択的に出力するマルチプ
レクサとを備える請求項17記載のジッタ検査回路を搭
載した半導体装置。 - 【請求項20】 前記ジッタ良否判定回路は、それぞれ
が異なる遅延時間を有する第1〜第nのサンプリング信
号毎に抽出されたジッタの測定値を基準値と比較する基
準値比較部と、前記基準値比較部の比較結果に基づき第
1周期〜第n周期までの間で、かつ前記第1〜第nのサ
ンプリング信号毎に基準値と比較しジッタの影響を受け
たサンプリング信号を検出する測定結果平均化処理部
と、前記ジッタの影響を受けたサンプリング信号とコマ
ンドバスから設定されるジッタの許容判定期待値とを比
較し比較結果をジッタ良否判定信号として出力するジッ
タ良否判定処理部とで構成される請求項17記載のジッ
タ検査回路を搭載した半導体装置。 - 【請求項21】 前記基準値比較部は、前記基準値と前
記測定値とを比較する排他的否定論理和回路と、外部か
らのコマンド信号と前記サンプリング信号に同期した第
1〜第nのセレクタ信号との論理をとる論理積回路と、
前記論理積回路の出力する前記セレクタ信号に同期して
前記排他的否定論理和回路の比較結果の信号を記憶する
フリップフロップとからなる基準比較回路をn組有する
請求項20記載のジッタ検査回路を搭載した半導体装
置。 - 【請求項22】 前記測定結果平均化処理部は、前記第
1〜第nのセレクタ信号のうち第nのセレクタ信号に同
期してカウントするリングカウンタと、前記リングカウ
ンタの第1〜第n出力にそれぞれ同期して前記基準値比
較回路の対応する出力を記憶する第1〜第nのフリップ
フロップと前記第1〜第nのフリップフロップの出力を
比較しその比較結果を前記ジッタ良否判定処理部へ出力
する排他的否定論理和とからなる平均化処理回路をn組
有する請求項20記載のジッタ検査回路を搭載した半導
体装置。 - 【請求項23】 前記ジッタ良否判定処理部は、前記測
定結果平均化処理部にあるリングカウンタの最下位ビッ
ト出力の極性反転信号に同期して、前記n組の排他的否
定論理和回路毎にそれぞれの対応する出力を記憶するn
個のフリップフロップと、これらn個のフリップフロッ
プ毎にそれぞれの対応する出力とコマンドバスそれぞれ
の対応する信号との論理をとるn個の論理和回路と、前
記n個の論理和回路の出力の論理積をジッタ良否信号と
して出力する論理積回路とを有する請求項17記載のジ
ッタ検査回路を搭載した半導体装置。 - 【請求項24】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、外
部から与えられるコマンド形式の許容判定期待値と前記
逓倍クロック信号のジッタ測定値との比較結果で良否判
定を行うことを特徴とするジッタ検査回路を搭載した半
導体装置のジッタ検査方法。 - 【請求項25】 内部で自己発振を行い、その発振クロ
ック信号に同期して前記逓倍クロック信号の立ち下がり
エッジを内部のジッタ測定基準値および測定値生成用の
2進nビットカウンタに取り込むサンプリング動作によ
り、基準値と測定値とを生成するとともに両者を比較し
て前記逓倍クロック信号のジッタの良否を検査する請求
項24記載のジッタ検査回路を搭載した半導体装置のジ
ッタ検査方法。 - 【請求項26】 遅延手段で前記サンプリング信号の立
ち下がりタイミングをそれぞれ異なる遅延量に基づき変
化させた複数の遅延信号を生成させるとともに、前記遅
延量が変化した前記サンプリング信号を、ジッタ検出手
段で逓倍クロックのジッタと比較してジッタの有無を検
出する請求項25記載のジッタ検査回路を搭載した半導
体装置のジッタ検査方法。 - 【請求項27】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、ロ
ックイン後のPLL手段の逓倍クロックを内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行うことを特徴とするジッタ検査回路を搭載した半導体
装置のジッタ検査方法。 - 【請求項28】 前記ジッタ検査手段により、前記比較
演算処理から得られたジッタ検査結果をジッタ良否判定
端子を介して外部へ出力し表示させる請求項27記載の
ジッタ検査回路を搭載した半導体装置のジッタ検査方
法。 - 【請求項29】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、半
導体装置外部から与えられるコマンド形式の許容判定期
待値とジッタの測定結果との比較結果で良否判定を行う
とともに、前記PLL手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
ことを特徴とするジッタ検査回路を搭載した半導体装置
のジッタ検査方法。 - 【請求項30】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段と、前記PLL手段のジッタを測定する
ジッタ検査手段とを有し、前記ジッタ検査手段により、
ロックイン後のPLL逓倍クロックまたは前記PLL手
段に入力される基準クロック信号を内部で生成したサン
プリング信号でサンプリングし、サンプリングした測定
値をジッタ良否判定の基準値としてジッタ検査を行うこ
とを特徴とするジッタ検査回路を搭載した半導体装置の
ジッタ検査方法。 - 【請求項31】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ(PLL)手段、外部からセレクタバスを介して与
えられるセレクタ信号に同期して複数の前記PLL手段
から1つを選択する選択手段、および前記PLL手段の
ジッタを測定するジッタ検査手段を有し、前記ジッタ検
査手段により、ロックイン後の複数の前記PLL手段の
うちの前記選択手段で選択された前記PLL手段の逓倍
クロック信号を内部で生成したサンプリング信号でサン
プリングし、サンプリングした測定値をジッタ良否判定
の基準値としてジッタ検査を行うことを特徴とするジッ
タ検査回路を搭載した半導体装置のジッタ検査方法。 - 【請求項32】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ(PLL)手段、それぞれの前記PLL手段に対応
して設けられる複数の内部ロジック回路、外部からセレ
クタバスを介して与えられるセレクタ信号に同期して複
数の前記PLL手段からから出力される逓バイクロック
信号のうち1つの信号を選択する選択手段および前記P
LL手段のジッタを測定するジッタ検査手段を有し、前
記ジッタ検査手段により、ロックイン後の複数の前記P
LL手段のうちの前記選択手段で選択された前記PLL
手段の逓倍クロック信号を内部で生成したサンプリング
信号でサンプリングし、サンプリングした測定値をジッ
タ良否判定の基準値としてジッタ検査を行うことを特徴
とするジッタ検査回路を搭載した半導体装置のジッタ検
査方法。 - 【請求項33】 内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
(PLL)手段、前記PLL手段からの逓倍クロック信
号または外部からの高速クロック信号を選択する選択手
段および前記PLL手段のジッタを測定するジッタ検査
手段を有し、前記ジッタ検査手段により、前記PLL手
段の逓倍クロック信号のジッタ検査を行い、かつ検査結
果が不良であった場合に、検査結果のジッタ良否判定信
号で前記選択手段を制御して前記外部高速クロック信号
を選択出力させることを特徴とするジッタ検査回路を搭
載した半導体装置のジッタ検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001376203A JP2003179142A (ja) | 2001-12-10 | 2001-12-10 | ジッタ検査回路を搭載した半導体装置およびそのジッタ検査方法 |
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Publications (1)
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JP (1) | JP2003179142A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007519005A (ja) * | 2004-01-23 | 2007-07-12 | サンライズ・テレコム・インコーポレイテッド | ジッタを測定する方法および装置 |
JP2007248421A (ja) * | 2006-03-20 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2010516195A (ja) * | 2007-01-11 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 |
US7856330B2 (en) | 2006-02-27 | 2010-12-21 | Advantest Corporation | Measuring apparatus, testing apparatus, and electronic device |
US8040995B2 (en) | 2007-03-30 | 2011-10-18 | Renesas Electronics Corporation | Jitter detection circuit and jitter detection method |
JP2012073169A (ja) * | 2010-09-29 | 2012-04-12 | Handotai Rikougaku Kenkyu Center:Kk | オンチップジッタデータ取得回路、ジッタ測定装置、及びその方法 |
US8204165B2 (en) | 2006-03-10 | 2012-06-19 | Advantest Corporation | Jitter measurement apparatus, electronic device, and test apparatus |
EP2566078A1 (en) * | 2011-08-30 | 2013-03-06 | Siemens Aktiengesellschaft | Determining a quality of a clock signal |
JP2014169914A (ja) * | 2013-03-04 | 2014-09-18 | Anritsu Corp | 信号品質評価装置および評価方法 |
CN107578790A (zh) * | 2016-07-05 | 2018-01-12 | 三星电子株式会社 | 命令窗口生成器和具有命令窗口生成器的存储器装置 |
US10495579B2 (en) | 2016-05-02 | 2019-12-03 | Kla-Tencor Corporation | System and method for compensation of illumination beam misalignment |
-
2001
- 2001-12-10 JP JP2001376203A patent/JP2003179142A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007519005A (ja) * | 2004-01-23 | 2007-07-12 | サンライズ・テレコム・インコーポレイテッド | ジッタを測定する方法および装置 |
US7856330B2 (en) | 2006-02-27 | 2010-12-21 | Advantest Corporation | Measuring apparatus, testing apparatus, and electronic device |
US8204165B2 (en) | 2006-03-10 | 2012-06-19 | Advantest Corporation | Jitter measurement apparatus, electronic device, and test apparatus |
JP2007248421A (ja) * | 2006-03-20 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP4705493B2 (ja) * | 2006-03-20 | 2011-06-22 | パナソニック株式会社 | 半導体集積回路 |
US8736323B2 (en) | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
JP2010516195A (ja) * | 2007-01-11 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 |
US8040995B2 (en) | 2007-03-30 | 2011-10-18 | Renesas Electronics Corporation | Jitter detection circuit and jitter detection method |
JP2012073169A (ja) * | 2010-09-29 | 2012-04-12 | Handotai Rikougaku Kenkyu Center:Kk | オンチップジッタデータ取得回路、ジッタ測定装置、及びその方法 |
EP2566078A1 (en) * | 2011-08-30 | 2013-03-06 | Siemens Aktiengesellschaft | Determining a quality of a clock signal |
US8913703B2 (en) | 2011-08-30 | 2014-12-16 | Siemens Aktiengesellschaft | Method and device for determining a quality of a clock signal |
JP2014169914A (ja) * | 2013-03-04 | 2014-09-18 | Anritsu Corp | 信号品質評価装置および評価方法 |
US10495579B2 (en) | 2016-05-02 | 2019-12-03 | Kla-Tencor Corporation | System and method for compensation of illumination beam misalignment |
CN107578790A (zh) * | 2016-07-05 | 2018-01-12 | 三星电子株式会社 | 命令窗口生成器和具有命令窗口生成器的存储器装置 |
CN107578790B (zh) * | 2016-07-05 | 2021-03-09 | 三星电子株式会社 | 命令窗口生成器和具有命令窗口生成器的存储器装置 |
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