JP2003179142A

JP2003179142A - ジッタ検査回路を搭載した半導体装置およびそのジッタ検査方法

Info

Publication number: JP2003179142A
Application number: JP2001376203A
Authority: JP
Inventors: Hiroyasu Akitomi; 浩康秋富
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-12-10
Filing date: 2001-12-10
Publication date: 2003-06-27

Abstract

(57)【要約】【課題】半導体装置のＰＬＬ回路のジッタ判定回路およ
び判定方法を提供する。【解決手段】ウインドウクロック発振器４と、ウインド
ウクロック信号の立ち下がりに遅延を与える遅延発生回
路５と、ウインドウクロック信号または遅延付きウイン
ドウクロック信号をコマンドバス［０］により選択する
マルチプレクサ６と、サンプリング信号がイレベル期間
中に逓倍クロック信号を取り込むＮＡＮＤ７と、ＰＬＬ
回路の逓倍クロックを計数する２進ｎビットカウンタ８
と、そのカウンタ値を記憶するフリップフロップ９と、
コマンドバス［０］がハイレベルのとき時測定値をジッ
タ良否判定する時の基準値として記憶するフリップフロ
ップ１０と、外部より通常モードとジッタ検査モード、
ジッタ許容判定期待値を与えるコマンドバス１０と、コ
マンドバスより入力するジッタの選別値である許容判定
期待値と測定結果とを比較するジッタ良否判定回路１２
とで構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はジッタ検査回路を搭
載した半導体装置およびそのジッタ検査方法に係わり、
特に搭載するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏ
ｏｐ）、クロック分周回路、基準クロック信号のジッタ
の検査方法を改善したジッタ検査回路を搭載した半導体
装置およびそのジッタ検査方法に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成する半導体装置（ＬＳＩ）
も大規模化している。例えば、近年のマイクロプロセッ
サには、高速で安定したクロック信号を作るためにＰＬ
Ｌ回路が内蔵されている。これはキャッシュなどのセン
スアンプとともに、マイクロプロセッサでは数少ないア
ナログ回路である。このＰＬＬ回路は、チップ内部の高
速で波形が急峻なクロック信号を生成するとともに、外
部の低速クロックとの位相を合わせる役目も果たしてい
る。

【０００３】このＰＬＬ回路はフィードバック回路であ
るため、安定性によってはクロック周波数が変動する場
合がある。クロックの変動、つまり、時間によってクロ
ックの波形が変動する場合の変動幅としてジッタがあ
る。

【０００４】この種のＰＬＬ回路を含んだ集積回路の一
例が特開平１０−２６７９９９号公報に記載されてい
る。同公報記載のＰＬＬ回路を含んだ集積回路の構成を
示した図１４、その動作説明用のタイミングチャートを
示した図１５を参照すると、この集積回路４０は、入力
信号をサンプリングするための受信クロックｒｃｌｋを
生成する第１のＰＬＬ回路４１と、出力信号同期用送信
クロックｔｃｌｋを生成する第２のＰＬＬ回路４２とを
備えており、第１のＰＬＬ回路４１および第２のＰＬＬ
回路４２は、それぞれ、集積回路外部より、第１のクロ
ックパルスＣＫ１と第２のクロックパルスＣＫ２が与え
られている。

【０００５】ＰＬＬジッタ測定用機能回路４３は、入力
信号ＩＮとして与えられる受信データと、受信クロック
ｒｃｌｋとを受けて、受信データを受信クロックｒｃｌ
ｋによってサンプリングし、サンプリング信号を得るサ
ンプリング部４４と、当該サンプリング信号を順次格納
して、所定時間遅延させ、遅延サンプリング信号を送出
する遅延回路４５と、遅延サンプリング信号と送信機能
回路４８から送出される送信データとを選択的に送出デ
ータとして送出する選択回路４６と、送信クロックｔｃ
ｌｋに同期して送出データを出力信号ＯＵＴとして出力
する出力部４７とを有している。

【０００６】第１のＰＬＬ回路４１のジッタを測定する
場合、ＩＣテスタが当該集積回路４０に接続され、ＩＣ
テスタから、入力信号ＩＮとしてテスト信号が与えられ
る。この場合、選択回路４６は、遅延回路４５の遅延サ
ンプル信号を送出データとし、出力部４７から出力信号
ＯＵＴとして送出するように、設定されている。

【０００７】受信クロックｒｃｌｋのジッタを測定する
ために、ＩＣテスタでは、入力信号ＩＮの位相を意図的
にずらし、出力信号ＯＵＴに現れる期待値のエラーの数
を計測している。

【０００８】まず、図１５に示されたように、入力信号
ＩＮのタイミングエッジの位置が、基準クロックＲＣの
位置より、若干先行している場合には、出力信号ＯＵＴ
の期待値エラーはない。他方、図１５に示されたよう
に、入力信号ＩＮのタイミングエッジ位置が、基準クロ
ック信号ＲＣのタイミングエッジ位置と一致している場
合、出力信号ＯＵＴには、期待値エラーが２つ発生して
いる。更に、入力信号ＩＮのタイミングエッジ位置を基
準クロックの半周期だけ、遅らせた場合、出力信号ＯＵ
Ｔには、６個の期待値エラーが発生している。

【０００９】このように、入力信号ＩＮの位相を順次シ
フトさせ、各位相における出力信号ＯＵＴにあらわれる
期待値エラーの数との関係を測定することにより、ジッ
タを測定できるというものである。

【００１０】一方、上述したサンプリング信号を可変さ
せてジッタを測定する従来技術の他に特開昭６２−１３
１６３７号公報にもタイミング信号を可変させてジッタ
の測定をする技術が開示されている。この従来技術で
は、測定結果をＣＰＵを用いて例えばディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタ情報を得ている。

【００１１】

【発明が解決しようとする課題】従来からデータ転送シ
ステムの分野において一般的な転送システムの一つとし
て、マスタデバイスとスレイブデバイスとの間で双方向
にデータ転送を行うランバスシステムがある。このラン
バスシステムにおいては、送信クロックおよび受信クロ
ックがジッタによってクロックスキューが等が悪化する
のを防止する必要がある。

【００１２】特に、送信クロックおよび受信クロックの
周波数が高くなるに従い、ジッタによる悪影響を監視し
防止することは集積回路を構成する上で必須のことにな
る。

【００１３】前述した転送システムにおいて、送信クロ
ックを生成するためのＰＬＬ回路のジッタは各デバイス
の外部に出力される送信データを監視およびテストする
ことで間接的に測定できる。

【００１４】しかしながら、送信されたデータを受信す
るために各デバイス内部で生成される受信クロックのジ
ッタは、そのクロックがデバイス外部には出力されない
ので、ジッタの変化をデバイス外部から測定することは
できない。

【００１５】この問題を解決するために、前述した特開
平１０−２６７９９９号公報では、ジッタ情報を外部に
出力するためのＰＬＬ測定用機能回路を集積回路内に備
え、出力信号を外部に出力しＰＬＬ回路のジッタを測定
している。

【００１６】しかし、この従来のＰＬＬジッタ測定技術
の第１の問題点は、ＰＬＬ測定用機能回路内部の、サン
プリング部に入力されるサンプリング信号ＩＮは外部テ
スタから与えられるので、ジッタの測定に悪影響をあた
えるということである。

【００１７】すなわち、外部テスタ等によってサンプリ
ング信号を与える場合、テスタ入力ドライバーの精度に
よってサンプリング信号にジッタが含まれるからであ
る。テスタ機種により異なるが２００ＭＨｚテスタでは
ドライバー信号に約０．２ｎＳのジッタを含んでいる。

【００１８】また、テスタ入力ドライバーからテストボ
ードに配設された集積回路のサンプリング端子までの配
線間の配線抵抗および配線容量によって、ジッタの悪化
が見込まれる。

【００１９】このことは測定されたジッタ測定値にテス
タドライバーのジッタ値、テストボード配線間の配線抵
抗および配線容量におけるジッタ特性悪化分の値が含ま
れた結果となることを表している。

【００２０】第２の問題点は、従来の技術で説明したよ
うに、外部から強制的に入力エッジタイミング位置を変
化させ、この時のエラー数を外部にてカウントし変化数
を求め統計処理することにより入力信号ＩＮでサンプリ
ングする受信クロックｒｃｌｋのジッタを測定してい
る。

【００２１】このため、集積回路外部から入力エッジタ
イミングの位置を変化させるためのコントロール処理、
エラーカウント数をレジスタに記憶させるための処理、
記憶させたエラーカウントの変化数統計処理が必要であ
るため、測定値の良否判定の操作性に問題が有るという
ことである。

【００２２】すなわち、従来の技術では外部から入力す
るサンプリング信号の入力変化、外部でのカウント処理
からカウント値のレジスタ記憶、カウント変化数統計処
理を行いはじめてジッタ測定値が求まるものであるこ
と、また半導体装置生産工程での全数検査では良否判定
の処理が必要になってくるため、ＰＬＬ回路の良否判定
を行う場合操作性の向上が望めないからである。

【００２３】また、特開平昭６２−１３１６３７号公報
の場合も、測定結果をＣＰＵを用いてディジタル信号処
理アルゴリズムによりジッタのスペクトル分解を行って
ジッタの良否判定を行う工程であり、同様に多大なるオ
ーバーヘッドを有し、回路の良否判定を行う場合操作性
の向上が望めない。

【００２４】本発明ではＰＬＬジッタの良否判定におけ
るプロセスに着目し、新しい技術によって解決したもの
である。

【００２５】本発明の目的は、半導体装置の外部に出力
されることがない内部クロックを生成するＰＬＬ回路だ
けでなく分周器、基準クロックのジッタをも、半導体装
置のパッケージを開封することなく良否判定できるジッ
タ判定方法を提供することである。

【００２６】本発明の他の目的は、マスタデバイスおよ
びスレイブデバイスを構成する一般的な転送システムを
構成する半導体装置に適したＰＬＬ回路、分周器または
基準クロックのジッタ良否判定方法を提供することであ
る。

【００２７】本発明の更に他の目的は、外部から許容判
定期待値としてコマンドバスを経由し半導体装置にＰＬ
Ｌ回路、分周器または基準クロックのジッタ許容判定期
待値を入力することで、生成するＰＬＬ回路、分周器ま
たは基準クロックのジッタを良否判定できるジッタ判定
方法を提供し、操作性の向上を図ることにある。

【００２８】

【課題を解決するための手段】本発明のジッタ検査回路
を搭載した半導体装置は、内部クロック信号を発生する
ためのフェイズロックドループ（ＰＬＬ）手段および前
記内部クロック信号生成用の発振手段および前記ＰＬＬ
回路のジッタを測定するジッタ検査手段を有し、前記ジ
ッタ検査手段は、外部から与えられるコマンド形式の許
容判定期待値と前記ジッタの測定結果との比較結果で良
否判定を行う機能を有することを特徴とする。

【００２９】また、前記ＰＬＬ回路の逓倍クロック信号
を前記ジッタ検査手段内のジッタ測定基準値および測定
値生成用の２進ｎビットカウンタに取り込むためのサン
プリング信号を内部で生成することができる。

【００３０】さらに、前記サンプリング信号の立ち下が
りタイミングをそれぞれ異なる遅延量に基づき変化させ
た複数の遅延信号を生成する遅延手段と、遅延量を変化
させた前記サンプリング信号と前記逓倍クロック信号の
ジッタとの一致をとりジッタの有無を検出するジッタ検
出手段とを有する。

【００３１】本発明のジッタ検査回路を搭載した半導体
装置の他の特徴は、内部ロジック回路のクロック信号用
に逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段と、前記ＰＬＬ回路のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段は、ロック
イン後の前記ＰＬＬ手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行う機能を有することにある。

【００３２】また、前記ジッタ検査手段は、前記サンプ
リング信号を遅延させた複数の遅延付きサンプリング信
号で前記逓倍クロック信号を測定した測定値と前記基準
値とを予め定めた周期毎に比較してジッタの影響を受け
た前記遅延付きサンプリング信号がどれかを検出し、か
つその検出結果の値と外部信号バス端子を介して外部か
ら入力した許容判定期待値とを比較演算処理してジッタ
の検査を行う機能を有する。

【００３３】さらに、前記ジッタ検査手段が、前記比較
演算処理により得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示する機能を有する。

【００３４】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生するフェイズロックドル
ープ（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測定
するジッタ検査手段を有し、前記ジッタ検査手段は、半
導体装置外部から与えられるコマンド形式の許容判定期
待値とジッタの測定結果との比較結果で良否判定を行う
とともに、前記ＰＬＬ手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
機能を有することにある。

【００３５】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、基準クロック信号を分周する
とともに分周した分周クロック信号を内部のロジック回
路に出力する分周器と、前記分周クロック信号のジッタ
検査を外部から入力するコマンド信号に同期して行い、
かつ検査結果が不良であった場合に検査結果のジッタ良
否判定信号をインアクティブ状態で出力し良品であった
場合にアクティブ状態で出力する分周クロックジッタ検
査回路とを備えることにある。

【００３６】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、内部ロジック回路のクロ
ック信号用に逓倍クロック信号を発生するフェイズロッ
クドループ（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタ
を測定するジッタ検査手段とを有し、前記ジッタ検査手
段は、ロックイン後の前記ＰＬＬ手段の逓倍クロック信
号または前記ＰＬＬ手段に入力される基準クロック信号
を内部で生成したサンプリング信号でサンプリングし、
サンプリングした測定値をジッタ良否判定の基準値とし
てジッタ検査を行う機能を有することにある。

【００３７】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ（Ｐ
ＬＬ）と、前記基準クロック信号のジッタ検査を外部か
ら入力するコマンド信号に同期して行い、かつ検査結果
が不良であった場合に検査結果のジッタ良否判定信号を
インアクティブ状態で出力し良品であった場合にアクテ
ィブ状態で出力する基準クロックジッタ検査回路とを備
えることにある。

【００３８】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生する複数のフェイズロ
ックドループ（ＰＬＬ）手段と、外部からセレクタバス
を介して与えられるセレクタ信号に同期して複数の前記
ＰＬＬ手段から１つを選択する選択手段および前記ＰＬ
Ｌ手段のジッタを測定するジッタ検査手段を有し、前記
ジッタ検査手段は、ロックイン後の複数の前記ＰＬＬ手
段のうちの前記選択手段で選択された前記ＰＬＬ手段の
逓倍クロック信号を内部で生成したサンプリング信号で
サンプリングし、サンプリングした測定値をジッタ良否
判定の基準値としてジッタ検査を行う機能を有すること
にある。

【００３９】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、基準クロック信号に同期
して第１および第２の逓倍クロック信号をそれぞれ出力
する第１および第２のフェイズロックドループ（ＰＬ
Ｌ）と、前記第１および前記第２の逓倍クロック信号の
いずれか一方を、外部からセレクタバスを経由して入力
するセレクタ信号またはセレクタバスの信号に同期して
選択し、内部のロジック回路へ出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第１または前
記第２の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力するＰＬＬ手段のジッタ検査回路とを備えるこ
とにある。

【００４０】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、内部ロジック回路のクロック信
号用に逓倍クロック信号を発生する複数のフェイズロッ
クドループ（ＰＬＬ）手段、それぞれの前記ＰＬＬ手段
に対応して設けられる複数の内部ロジック回路、外部か
らセレクタバスを介して与えられるセレクタ信号または
セレクタバスの信号に同期して複数の前記ＰＬＬ手段か
らから出力される逓バイクロック信号のうち１つの信号
を選択する選択手段および前記ＰＬＬ手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段が、
ロックイン後の複数の前記ＰＬＬ手段うちの前記選択手
段で選択された前記ＰＬＬ手段の逓倍クロック信号を内
部で生成したサンプリング信号でサンプリングし、サン
プリングした測定値をジッタ良否判定の基準値としてジ
ッタ検査を行う機能を有することにある。

【００４１】本発明のジッタ検査回路を搭載した半導体
装置のさらに他の特徴は、第１の基準クロック信号に同
期して第１の逓倍クロック信号を対応する内部の第１の
ロジック回路へ出力する第１のフェイズロックドループ
（ＰＬＬ）と、第２の基準クロック信号に同期して第２
の逓倍クロック信号を対応する内部の第２のロジック回
路へ出力する第２のフェイズロックドループ（ＰＬＬ）
と、前記第１および前記第２の逓倍クロック信号のいず
れか一方を、外部からセレクタバスを経由して入力する
セレクタ信号に同期して選択し出力するマルチプレクサ
と、前記マルチプレクサから入力する前記第１または前
記第２の逓倍クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力する前記ＰＬＬ手段のジッタ検査回路とを備え
ることにある。

【００４２】本発明のジッタ検査回路を搭載した半導体
装置のさらにまた他の特徴は、内部クロック信号を発生
するためのフェイズロックドループ（ＰＬＬ）手段、前
記ＰＬＬからの逓倍クロック信号または外部からの高速
クロック信号を選択する選択手段、前記内部クロック信
号生成用の発振手段およびジッタ検査手段を有し、前記
ジッタ検査手段は、前記ＰＬＬ手段の逓倍クロック信号
のジッタ検査を行い、かつ検査結果が不良であった場合
に、検査結果のジッタ良否判定信号で前記選択手段を制
御して前記外部高速クロック信号を選択出力させる機能
を有することにある。

【００４３】本発明のジッタ検査回路を搭載した半導体
装置のまた他の特徴は、基準クロック信号に同期して逓
倍クロック信号を出力するフェイズロックドループ（Ｐ
ＬＬ）と、前記ＰＬＬ手段から入力する前記逓倍クロッ
ク信号のジッタ検査を外部から入力するコマンド信号に
同期して行い、かつ検査結果が不良であった場合に検査
結果のジッタ良否判定信号を出力する前記ＰＬＬ手段の
ジッタ検査回路と、入力する前記逓倍クロック信号およ
び外部高速クロック信号のいずれか一方を、制御端子に
入力する前記ジッタ良否判定信号に同期して選択し、内
部のロジック回路へ出力するマルチプレクサとを備える
ことにある。

【００４４】また、前記ジッタ検査回路は、外部から通
常モード、ジッタ検査モードおよびジッタ許容判定期待
値を与えるためのコマンド信号をそれぞれ伝送するコマ
ンドバスと、サンプリング信号を生成するためのウイン
ドウクロック信号を発生させるウインドウクロック発振
器と、前記ウインドウクロック信号の立ち下がりタイミ
ングを遅延させる遅延発生回路と、前記ウインドウクロ
ック信号および前記遅延された遅延付きウインドウクロ
ック信号を前記コマンドバスの前記モード切替信号に同
期して切り替え出力するマルチプレクサと、前記ＰＬＬ
手段の逓倍クロック信号をカウントしカウント結果の測
定値として出力する２進ｎビットカウンタと、前記サン
プリング信号が論理レベルのハイレベル期間中に前記Ｐ
ＬＬ手段の前記逓倍クロック信号を前記２進ｎビットカ
ウンタに取り込むための論理回路と、前記２進ビットカ
ウンタの出力する測定値を記憶する第１のフリップフロ
ップと、前記モード切替信号がハイレベルになった時に
前記第１のフリップフロップに記憶された前記測定値を
ジッタ許容判定する時の基準値として記憶する第２のフ
リップフロップと、前記コマンドバスから与えられたジ
ッタの選別値である前記ジッタ許容判定期待値と前記測
定値とを比較するジッタ良否判定回路とを備える。

【００４５】さらに、前記コマンドバスは、通常モード
では論理レベルのロウレベルになり、前記ＰＬＬ手段の
ジッタ検査モードでは論理レベルのハイレベルになる第
１のバスと、ジッタ許容判定期待値を示す論理レベルが
予め設定される第２から第ｎのバスとで構成する。

【００４６】さらにまた、前記遅延発生回路は、前記ウ
インドウクロック信号を入力しカウント値をリセット直
後からカウントを繰り返し、リセット信号でセットされ
る第１のｎ進リングカウンタと、前記ウインドウクロッ
ク信号を共通入力し、かつ前記ウインドウクロック信号
をそれぞれ異なる遅延量で遅延させた信号を入力し前記
ウインドウクロック信号の立下がりタイミングをそれぞ
れ遅延させた第１〜第ｎの遅延付きウインドウクロック
信号を生成する第１〜第ｎの論理和回路と、前記ｎ進リ
ングカウンタの出力するカウント値を第１〜第ｎのセレ
クタ信号にそれぞれ同期して、対応する前記第１〜第ｎ
の遅延付きウインドウクロック信号を選択的に出力する
マルチプレクサとを備える。

【００４７】また、前記ジッタ良否判定回路は、それぞ
れが異なる遅延時間を有する第１〜第ｎのサンプリング
信号毎に抽出されたジッタの測定値を基準値と比較する
基準値比較部と、前記基準値比較部の比較結果に基づき
第１周期〜第ｎ周期までの間で、かつ前記第１〜第ｎの
サンプリング信号毎に基準値と比較しジッタの影響を受
けたサンプリング信号を検出する測定結果平均化処理部
と、前記ジッタの影響を受けたサンプリング信号とコマ
ンドバスから設定されるジッタの許容判定値とを比較し
比較結果をジッタ良否判定信号として出力するジッタ許
容値判定処理部とで構成される。

【００４８】さらに、前記基準値比較部は、前記基準値
と前記測定値とを比較する排他的否定論理和回路と、外
部からのコマンド信号と前記サンプリング信号に同期し
た第１〜第ｎのセレクタ信号との論理をとる論理積回路
と、前記論積回路の出力する前記セレクタ信号に同期し
て前記排他的否定論理和回路の比較結果の信号を記憶す
るフリップフロップとからなる基準比較回路をｎ組有す
る。

【００４９】さらにまた、前記測定結果平均化処理部
は、前記第１〜第ｎのセレクタ信号のうち第ｎのセレク
タ信号に同期してカウントするリングカウンタと、前記
リングカウンタの第１〜第ｎ出力にそれぞれ同期して前
記基準値比較回路の対応する出力を記憶する第１〜第ｎ
のフリップフロップと前記第１〜第ｎのフリップフロッ
プの出力を比較しその比較結果を前記ジッタ良否判定処
理部へ出力する排他的否定論理和とからなる平均化処理
回路をｎ組有する。

【００５０】また、前記ジッタ良否判定処理部は、前記
測定結果平均化処理部にあるリングカウンタの最下位ビ
ット出力の極性反転信号に同期して、前記ｎ組の排他的
否定論理和回路毎にそれぞれの対応する出力を記憶する
ｎ個のフリップフロップと、これらｎ個のフリップフロ
ップ毎にそれぞれの対応する出力とコマンドバスそれぞ
れの対応する信号との論理をとるｎ個の論理和回路と、
前記ｎ個の論理和回路の出力の論理積をジッタ良否信号
として出力する論理積回路とを有する。

【００５１】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法は、内部ロジック回路のクロック
信号用に逓倍クロック信号を発生するフェイズロックド
ループ（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測
定するジッタ検査手段を有し、前記ジッタ検査手段によ
り、外部から与えられるコマンド形式の許容判定期待値
と前記逓倍クロック信号のジッタ測定値との比較結果で
良否判定を行うことを特徴とする。

【００５２】また、内部で自己発振を行い、その発振ク
ロック信号に同期して前記逓倍クロック信号の立ち下が
りエッジを内部のジッタ測定基準値および測定値生成用
の２進ｎビットカウンタに取り込むサンプリング動作に
より、基準値と測定値とを生成するとともに両者を比較
して前記逓倍クロック信号のジッタの良否を検査するこ
とができる。

【００５３】さらに、遅延手段で前記サンプリング信号
の立ち下がりタイミングをそれぞれ異なる遅延量に基づ
き変化させた複数の遅延信号を生成させるとともに、前
記遅延量が変化した前記サンプリング信号を、ジッタ検
出手段で逓倍クロックのジッタと比較してジッタの有無
を検出することでもよい。２７本発明のジッタ検査回
路を搭載した半導体装置のジッタ検査方法の他の特徴
は、内部ロジック回路のクロック信号用に逓倍クロック
信号を発生するフェイズロックドループ（ＰＬＬ）手段
と、前記ＰＬＬ手段のジッタを測定するジッタ検査手段
を有し、前記ジッタ検査手段により、ロックイン後の前
記ＰＬＬ手段の逓倍クロックを内部で生成したサンプリ
ング信号でサンプリングし、サンプリングした測定値を
ジッタ良否判定の基準値としてジッタ検査を行うことに
ある。

【００５４】また、前記ジッタ検査手段により、前記比
較演算処理から得られたジッタ検査結果をジッタ良否判
定端子を介して外部へ出力し表示させることもできる。

【００５５】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生するフ
ェイズロックドループ（ＰＬＬ）手段と、前記ＰＬＬ手
段のジッタを測定するジッタ検査手段を有し、前記ジッ
タ検査手段により、半導体装置外部から与えられるコマ
ンド形式の許容判定期待値とジッタの測定結果との比較
結果で良否判定を行うとともに、前記ＰＬＬ手段の逓倍
クロック信号のジッタまたは分周器の分周クロック信号
のジッタを良否判定することにある。

【００５６】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ（ＰＬＬ）手段と、前記ＰＬＬ
手段のジッタを測定するジッタ検査手段とを有し、前記
ジッタ検査手段により、ロックイン後のＰＬＬ逓倍クロ
ックまたは前記ＰＬＬ手段に入力される基準クロック信
号を内部で生成したサンプリング信号でサンプリング
し、サンプリングした測定値をジッタ良否判定の基準値
としてジッタ検査を行うことにある。

【００５７】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらにまた他の特徴は、内部ロ
ジック回路のクロック信号用に逓倍クロック信号を発生
する複数のフェイズロックドループ（ＰＬＬ）手段、外
部からセレクタバスを介して与えられるセレクタ信号に
同期して複数の前記ＰＬＬ手段から１つを選択する選択
手段、および前記ＰＬＬ手段のジッタを測定するジッタ
検査手段を有し、前記ジッタ検査手段により、ロックイ
ン後の複数の前記ＰＬＬ手段のうちの前記選択手段で選
択された前記ＰＬＬ手段の逓倍クロック信号を内部で生
成したサンプリング信号でサンプリングし、サンプリン
グした測定値をジッタ良否判定の基準値としてジッタ検
査を行うことにある。

【００５８】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のまた他の特徴は、内部ロジック
回路のクロック信号用に逓倍クロック信号を発生する複
数のフェイズロックドループ（ＰＬＬ）手段、それぞれ
の前記ＰＬＬ手段に対応して設けられる複数の内部ロジ
ック回路、外部からセレクタバスを介して与えられるセ
レクタ信号に同期して複数の前記ＰＬＬ手段からから出
力される逓バイクロック信号のうち１つの信号を選択す
る選択手段および前記ＰＬＬ手段のジッタを測定するジ
ッタ検査手段を有し、前記ジッタ検査手段により、ロッ
クイン後の複数の前記ＰＬＬ手段のうちの前記選択手段
で選択された前記ＰＬＬ手段の逓倍クロック信号を内部
で生成したサンプリング信号でサンプリングし、サンプ
リングした測定値をジッタ良否判定の基準値としてジッ
タ検査を行うことにある。

【００５９】本発明のジッタ検査回路を搭載した半導体
装置のジッタ検査方法のさらに他の特徴は、内部ロジッ
ク回路のクロック信号用に逓倍クロック信号を発生する
フェイズロックドループ（ＰＬＬ）手段、前記ＰＬＬ手
段からの逓倍クロック信号または外部からの高速クロッ
ク信号を選択する選択手段および前記ＰＬＬ手段のジッ
タを測定するジッタ検査手段を有し、前記ジッタ検査手
段により、前記ＰＬＬ手段の逓倍クロック信号のジッタ
検査を行い、かつ検査結果が不良であった場合に、検査
結果のジッタ良否判定信号で前記選択手段を制御して前
記外部高速クロック信号を選択出力させることにある。

【００６０】

【発明の実施の形態】まず、本発明の概要を述べると、
図１に示す本発明によるジッタ検査回路を搭載した半導
体装置の構成によれば、このウインドウクロック発振器
４は、半導体装置内部にて自己発振を行い、ＰＬＬ手段
の逓倍クロック信号の立ち下がりエッジを２進ｎビット
カウンタに取り込むサンプリングという動作（作用）を
実行する。

【００６１】従って、半導体装置外部に接続されるテス
タ入力ドライバからサンプリング信号を受ける必要が無
くなり、従ってテスタ入力ドライバからのジッタの影響
を受けずにサンプリングができるという効果が得られ
る。

【００６２】遅延発生回路５は、ウインドウクロック信
号の立ち下がりに遅延（作用）を与える。従って、サン
プリング信号であるウインドウクロック信号の立ち下が
りタイミングを変化、すなわち遅らせながらジッタとの
一致をとり、ジッタ良否判定時の測定値を得ている。

【００６３】また、従来のように外部からサンプリング
信号を変化させる必要がないので、半導体装置の生産工
程における良否判定の操作性が向上する。

【００６４】さらに、ジッタ良否判定回路１２は、コマ
ンドバスから与えられたジッタの選別値である許容判定
期待値と検査結果とを比較するという動作（作用）を実
行するので、従来のように外部においてエラー数をカウ
ントし統計処理を行うことによってジッタを測定する必
要もない。すなわち、内部でジッタの良否判定を実行す
ることが出来ので、半導体装置の生産工程における良否
判定の操作性が向上する。

【００６５】次に、本発明の第１の実施の形態を図面を
参照しながら詳細に説明する。

【００６６】本発明のジッタ検査回路を搭載した半導体
装置の第１の実施の形態の構成を示した図１を参照する
と、本発明のジッタ検査回路を搭載した半導体装置は、
外部からｎＭＨｚの基準クロック信号を入力し、ｎ×２
×ＴＭＨｚの逓倍クロック信号を生成出力するＰＬＬ回
路１と、このＰＬＬ回路１の出力する逓倍クロック信号
を基準クロック信号として同期動作する半導体装置内部
のロジック回路２と、ＰＬＬ回路１の出力する逓倍クロ
ック信号を入力しそのジッタ良否判定を検査するととも
に、ジッタ良否判定信号を出力するジッタ検査回路３と
から構成されている。

【００６７】本発明のジッタ検査回路３は、サンプリン
グ信号の基本となるウインドウクロック信号を発生させ
るウインドウクロック発振器４と、ウインドウクロック
信号の立ち下がりタイミングに遅延を与え遅延付きウイ
ンドウクロック信号と内蔵リングカウンタの出力するカ
ウント値Ｑ［１：ａ］を出力する遅延発生回路５と、ウ
インドウクロック信号および遅延付きウインドウクロッ
ク信号を入力し、かつそのいずれかをコマンドバス
［０］に同期して選択して出力するマルチプレクサ６
と、マルチプレクサ６から入力したサンプリング信号が
論理レベルのハイレベル期間中に逓倍クロック信号を取
り込み次段に接続された２進ｎ（ｎは整数）ビットカウ
ンタ８に出力してカウントさせるための否定論理積回路
ＮＡＮＤ７とを有する。

【００６８】また、ジッタ検査回路３は、サンプリング
信号の立ち上がりタイミングでリセットされ、かつサン
プリング信号のハイレベル期間中に否定論理積回路ＮＡ
ＮＤ７が出力するＰＬＬ回路１の逓倍クロック信号をカ
ウントして測定値Ａ［０：ｋ］を出力する２進ｎビット
カウンタ８と、２進ｎビットカウンタ値である測定値Ａ
［０：ｋ］を記憶し測定値Ｂ［０：ｋ］として出力する
フリップフロップ（ＦＦ）９と、フリップフロップ９か
ら出力される測定値Ｂ［０：ｋ］を、コマンドバス
［０］がハイレベルになった時に記憶しジッタ許容判定
時の基準値Ａ［０：ｋ］として出力するフリップフロッ
プ（ＦＦ）１０とを有する。なお、ここでの［０：ｋ］
はカウンタのビット幅の範囲を表している。また、測定
値Ａ[０：ｋ]、測定値Ｂ[０：ｋ]および基準値Ａ[０：
ｋ]のｋと２進ｎビットのｎはそれぞれ同じ整数であ
る。さらに、リングカウンタの出力するカウント値Ｑ
［１：ａ］のａはｋに対し、ａ（リングカウンタのバ
ス）＝ａ（遅延とＯＲの個数）＝ｋ−１の関係にある。

【００６９】さらにジッタ検査回路３は、外部から通常
モードとジッタ検査モードとジッタ許容判定期待値とを
与えるためのコマンドバス［０：ｍ］（ｍは整数）が入
力端子に接続され、通常モードおよびジッタ検査モード
を与えるコマンドバス［０］とジッタ許容判定期待値を
与えるコマンドバス［１：ｍ］とを出力端子に接続する
コマンドバスブロック１１と、コマンドバスブロック１
１からコマンドバス［０］および［１：ｍ］が与えら
れ、さらにＦＦ９から測定値Ｂ［０：ｋ］、ＦＦ１０か
ら基準値Ａ［０：ｋ］がそれぞれ与えられ、さらにまた
遅延発生回路５からカウント値Ｑ［１：ａ］である第１
〜第ａのセレクタ信号が与えられ、コマンドバス［１：
ｍ］のジッタ選別値である許容判定期待値［１：ｍ］と
基準値Ａ［０：ｋ］および測定値Ｂ［０：ｋ］の比較結
果である測定値とを比較し、ジッタ良否判定信号を出力
するジッタ良否判定回路１２とを有している。

【００７０】コマンドバスの構成を示した図２を参照す
ると、コマンドバス用ブロック１１はコマンドバス
［０］およびコマンドバス［１：ｍ］を有し、コマンド
バス［０］はモード設定用のバスであり、バスの信号レ
ベルが“０”のとき通常モード、“１”のときジッタ検
査モードを表している。コマンドバス［１：ｍ］はコマ
ンドバス１，２，３，…、ｍ−１、ｍを表すジッタ許容
判定期待値設定用のバスであり、ジッタ良否範囲の指定
を行う。

【００７１】なお、ここでのコマンドバス[０：ｍ]は期
待値が[１：ｍ]よりｍ＝ａ＝ｋ−１の関係にある。

【００７２】遅延発生回路５の回路図を示した図３を参
照すると、遅延発生回路５は、ウインドウクロック信号
を入力するとカウント値をリセット直後からカウントを
繰り返し、次のリセット信号でセットされる第１のｎ進
リングカウンタ１３と、ウインドウクロック信号を一方
の入力端子にそれぞれ共通入力し、他方の入力端子には
ウインドウクロック信号を遅延回路１〜ａ（ａは整数）
でそれぞれ異なる遅延量だけ遅延させた信号のうちの１
つをそれぞれ入力して論理和をとることにより、ウイン
ドウクロック信号の立下がりタイミングをそれぞれ遅延
させた第１〜第ａの遅延付きウインドウクロック信号を
生成する第１〜第ａの論理和回路ＯＲ１〜ＯＲａと、ａ
進リングカウンタ１３の出力するカウント値Ｑ［１：
ａ］である第１〜第ａのセレクタ信号にそれぞれ同期し
て、対応する第１〜第ａの遅延付きウインドウクロック
信号１〜ａを選択的に出力するマルチプレクサ１４とを
備える。

【００７３】ジッタ良否判定回路１２の回路図を示した
図４を参照すると、ジッタ良否判定回路１２は、それぞ
れが異なる遅延時間を有する第１〜第ｋのサンプリング
信号毎に抽出されたジッタの測定値Ｂ［０：ｋ］を基準
値Ａ［０：ｋ］と比較する基準値比較部１４と、基準値
比較部１４の比較結果に基づき第１周期〜第ｂ周期まで
の測定結果を、第１〜第ａのサンプリング信号毎に排他
的否定論理和ＥＸＮＯＲ処理を行いジッタの影響を受け
たサンプリング信号がどれかを検出する測定結果平均化
処理部１５と、ジッタの影響を受けたサンプリング信号
とコマンドバスから設定されるジッタの許容判定値とを
比較し、比較結果をジッタ良否判定信号として出力する
ジッタ良否判定処理部１６とで構成される基準値比較部
１４は、基準値Ａ［０：ｋ］と測定値Ｂ［０：ｋ］とを
それぞれ個別に比較する排他的否定論理和回路ＥＸＮＯ
Ｒ１７と、外部からのテストコマンド［０］信号とサン
プリング信号に同期したａ進リングカウンタ１３のカウ
ント値Ｑ［１：ａ］である第１〜第ａのセレクタ信号そ
れぞれと個別に論理積をとる論理積回路ＡＮＤ１８と、
論理積回路ＡＮＤ１８の出力するセレクタ信号に同期し
て排他的否定論理和回路ＥＸＮＯＲ１７の比較結果の信
号を記憶するフリップフロップＦＦ１９とからなる基準
比較回路をａ組有する。

【００７４】測定結果平均化処理部１５は、第１〜第ａ
のセレクタ信号のうち第ａのセレクタ信号に同期してカ
ウントするｂ進リングカウンタ２０と、ｂ進リングカウ
ンタ２０の第１〜第ｂ出力にそれぞれ同期して基準値比
較回路１４の対応する出力を記憶する第１〜第ｂのフリ
ップフロップＦＦ２１１〜ＦＦ２１ｂと第１〜第ｂのフ
リップフロップＦＦ２１１〜ＦＦ２１ｂの出力を比較し
その比較結果をジッタ良否判定処理部１６へ出力する排
他的否定論理和回路ＥＸＮＯＲ２２とを１組とするａ組
の平均化処理回路とを有する。

【００７５】なお、ｂ進リングカウンタ２０のｂは整数
で、何回の周期を平均化するかを示し、多ければ多いほ
ど平均値の精度が上がる。

【００７６】ジッタ良否判定処理部１６は、測定結果平
均化処理部１５にあるｂ進リングカウンタ２０の最下位
ビット出力Ｑ１の極性反転信号に同期して、ａ組の排他
的否定論理和回路ＥＸＮＯＲ２２毎にそれぞれの対応す
る出力を記憶するａ個のフリップフロップＦＦ２３と、
これらａ個のフリップフロップＦＦ２３毎にそれぞれの
対応する出力とコマンドバス［１：ｍ］それぞれの対応
する信号の極性反転信号との論理をとるａ個の論理和回
路ＯＲ２４と、これらａ個の論理和回路ＯＲ２４の出力
の論理積をジッタ良否判定信号として出力する論理積回
路ＡＮＤ２５とを有する。

【００７７】次に、上述した構成からなる第１の実施の
形態の動作を説明する。再び図１を参照すると、ＰＬＬ
回路１の基準クロック周波数をｎＭＨｚとした場合、Ｐ
ＬＬ回路１においてはＴ逓倍後の逓倍出力クロック周波
数は、ｎ×２×Ｔ倍の周波数となる。

【００７８】ここでは一例として基準クロック信号の周
波数を２５ＭＨｚ、逓倍クロック信号は１００ＭＨｚで
動作するＰＬＬ回路を検査する場合の動作を説明する。

【００７９】この半導体装置をリセットして初期化した
直後からＰＬＬ回路１は逓倍クロック発振を開始する。
また、初期化と同時にコマンドバス用ブロック１１を介
してコマンド入力を行う。

【００８０】再び図２を参照すると、この時コマンドバ
ス［０］はロウレベルが通常動作モード、ハイレベルが
ジッタ検査モードであり、コマンドバス［１：ｍ］から
は許容判定期待値を入力する。この許容判定期待値の意
味は、１ビットからｍビットで遅延１〜遅延ａそれぞれ
の判定結果を意味し、各ビットがハイレベルでジッタの
影響を受けないことを判定する。

【００８１】すなわち、ジッタの影響を受けなくてＰＡ
ＳＳ、受けてＦＡＩＬする。また、各ビットがロウレベ
ルで判定しない。すなわち、ジッタの影響を受けても受
けなくてもＰＡＳＳする。

【００８２】この組み合わせによってジッタの許容範囲
が設定できることになる。コマンドバス［０］はリセッ
ト直後はロウレベルに設定する。同時にウインドウクロ
ック発振器４は発振を開始し、ウインドウクロック信号
が出力される。

【００８３】この時のウインドウクロック発振器４の発
振周波数は、基準クロック周波数、ＰＬＬ回路の逓倍ク
ロック信号周波数以下である必要が有る。従ってこの時
のウインドウクロック信号の周波数は１２．５ＭＨＺで
説明を続ける。

【００８４】コマンドバス［０］がロウレベル（通常動
作モード）であるので、マルチプレクサ６ではウインド
ウクロック信号が選択されサンプリング信号として出力
される。この時、２進ｎビットカウンタ８のビット数は
８ビットとして説明する。

【００８５】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の逓倍クロック信号がＮＡＮＤ７で否定論理積処
理された信号である。

【００８６】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【００８７】一方、ＰＬＬ回路１においては、半導体装
置が初期化された直後のＰＬＬ回路の逓倍クロック信号
は、ロックイン時間（引き込み時間、ＰＬＬ回路安定化
時間とも言う）の間周波数およびジッタ共に安定しない
ため、ロックイン時間の経過後、ＰＬＬ回路ジッタ許容
値判定検査を行うことになる。

【００８８】ロックイン時間の経過後、コマンドバス
［０］をハイレベル（ジッタ良否判定モード）にする。
この時、ＦＦ９に記憶されたＰＬＬ回路１の逓倍クロッ
ク信号のカウント測定値は、ＦＦ１０に取り込まれ基準
値Ａ［０：ｋ］として出力される。

【００８９】すなわち、動作説明用のタイミングチャー
トを示した図５を参照すると、このＦＦ１０への書き込
みタイミングのように、ジッタ良否判定回路１２の基準
値Ａ［０：ｋ］、この例では［０４］となる。

【００９０】また、コマンドバス［０］をハイレベルに
立ち上げることにより、遅延発生回路５の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ６で選択されサンプリング信号として出力される。

【００９１】ここで図３を参照すると、遅延発生回路５
の動作は、まず、ウインドウクロック信号を入力する
と、ａ進リングカウンタ１３ではカウント値Ｑをリセッ
ト直後に、０００…００１（左側上位ビット、右側下位
ビット）から始まり０００…０１０、０００…１００、
そして、０１０…０００、１００…０００、最初に戻り
０００…００１になりこれを繰り返す。

【００９２】リセット信号によりａ進リングカウンタ１
３は、０００…００１にセットされる。論理和回路ＯＲ
１〜ＯＲａの一方の入力にウインドウクロック信号を、
他方の入力にはウインドウクロック信号にそれぞれの遅
延を持たせた信号を入力することで、ウインドウクロッ
ク信号の立下がりタイミングにそれぞれの遅延を持たせ
た信号である遅延付きウインドウクロック信号１〜ａを
生成する。

【００９３】マルチプレクサ１４は、ａ進リングカウン
タ１３の出力Ｑ［１：ａ］をセレクタ信号として入力
し、Ｑ１信号がハイレベルのとき出力の遅延付きウイン
ドウクロック信号には遅延付きウインドウクロック信号
１を、Ｑ２信号がハイレベルのとき出力の遅延付きウイ
ンドウクロック信号には遅延付きウインドウクロック信
号２を、…、ＱＣ信号がハイレベルのとき出力の遅延付
きウインドウクロック信号には遅延付きウインドウクロ
ック信号ａをそのまま出力する。

【００９４】遅延発生回路５において、例えばａ進リン
グカウンタ１３を８進、遅延Ａ１〜Ａａを８個の遅延で
構成した時、以下のように想定し動作を説明する。

【００９５】各遅延Ａ１〜Ａ８はｔｙｐ値で、遅延Ａ１
＝２ｎＳ、遅延Ａ２＝３ｎＳ、遅延Ａ３＝４ｎＳ、遅延
Ａ４＝５ｎＳ、遅延Ａ５＝６ｎＳ、遅延Ａ６＝７ｎＳ、
遅延Ａ７＝８ｎＳ、遅延Ａ８＝９ｎＳとし、ＰＬＬ回路
１の逓倍クロックジッタの実力が４ｎＳと仮定する。

【００９６】サンプリング信号（遅延１から遅延８）で
のカウンタ測定値のタイミングチャートを示した図６を
参照すると、サンプリング信号（遅延１〜遅延８まで）
の測定結果は、ジッタ良否判定回路１２に測定値Ｂ
［０：ｋ］の入力端を介して入力される。

【００９７】再び図４を参照すると、ジッタ良否判定回
路１２の内部は前述したように基準値比較部１４、測定
結果平均化処理部１５、ジッタ良否判定処理部１６で構
成され、サンプリング信号（遅延１〜遅延８）での測定
値Ｂは基準値比較部１４の排他的否定論理和回路ＥＸＮ
ＯＲ１７によって基準値Ａと比較される。

【００９８】基準値比較部１４での処理を説明するため
のブロック図を示した図７を参照すると、図１の基準値
ＡのＦＦ１０の値が０４ｈ、１回目の測定値が０４ｈ、
２回目の測定値が０４ｈ、３回目の測定値が０４ｈ、４
回目の測定値が０５ｈ、５回目の測定値が０５ｈ、６回
目の測定値が０５ｈ、７回目の測定値が０５ｈ、８回目
の測定値が０５ｈであった時の処理を示している。

【００９９】例えば基準値ＡのＦＦ１０の値＝０４ｈと
１回目の測定値＝０４ｈとを比較すると、一致している
ので０ビット目のＦＦ１９＝１、同様に基準値ＡのＦＦ
１０の値＝０４ｈと２回目の測定値＝０４ｈ、３回目の
測定値＝０４ｈとをそれぞれ比較すると、それぞれ一致
しているので２ビット目のＦＦ１９＝１、３ビット目の
ＦＦ１９＝１、基準値ＡのＦＦ１０の値＝０４ｈと４回
目の測定値＝０５ｈとを比較すると、不一致なので４ビ
ット目のＦＦ１９＝０、以下同様に５回目〜８回目まで
のＦＦ１９の値はそれぞれ０となる。

【０１００】上述したように、ＰＬＬ回路１の逓倍クロ
ック信号が安定した時点でジッタ良否判定モードに入る
コマンドバス［０］がハイレベルになり、その時の２進
ｎビットカウンタの値、例えば０４ｈがＦＦ１０に基準
値として記憶され、ジッタ検査モードの期間中である限
り不変である。

【０１０１】一方、ＦＦ９は、遅延付きウィンドウクロ
ック信号をサンプリング信号として、その立ち下がりタ
イミングでその時の２進ｎビットカウンタの値を次々に
記憶してそれぞれ測定値としてジッタ良否判定回路１２
に供給する。

【０１０２】従って、立ち下がり遅延クロック（遅延１
〜遅延８）の立ち下がりタイミングが測定クロック（逓
倍クロック信号）の立ち下がりタイミングを超えた時、
基準値ＦＦ１０の基準値Ａの値と測定値Ｂの比較した値
が不一致になる。

【０１０３】基準値比較部１４では、遅延付きウインド
ウクロック信号１〜信号８までを合成したサンプリング
信号としているため、８回の測定結果と基準値ＡのＦＦ
１０の値と比較し基準値比較部１５のフリップフロップ
ＦＦ１９に各ビット毎に記憶する。

【０１０４】図８は遅延１〜遅延８までのサンプリング
信号の周期を１周期とし、逓倍クロック信号を計８周期
分の測定を行い判定した場合の良否判定処理を説明する
ためのブロックを示してある。図８を参照すると、測定
結果平均化処理部１５では、１周期目から８周期目まで
測定された結果は測定結果平均化処理部のレジスタ（Ｆ
Ｆ２１１〜ＦＦ２１ｂ）に書き込まれる。

【０１０５】ここで１周期目から８周期目までの測定結
果を各ビットで排他的否定論理和回路ＥＸＮＯＲ処理を
行うことで、サンプリング信号の遅延１〜遅延８までの
内でカウンタ値がジッタの影響を受けたのがどのサンプ
リングの立ち下がり遅延かが検出できる。

【０１０６】この検出結果とコマンドバス［１：ｍ］の
値とをジッタ良否判定処理部１６にて判定する。その判
定結果がＰＬＬ回路１のジッタ許容判定期待値以下であ
ればＰＡＳＳ、ＰＬＬ回路１ジッタが許容判定期待値以
上であればＦＡＩＬとなる。

【０１０７】この時の処理は、コマンドバス［１：ｍ］
の極性反転信号と測定結果平均化処理部１５の処理結果
平均値［１：ａ］との論理和回路ＯＲ２４を取り、その
結果を論理積回路ＡＮＤ２５処理することで良否判定を
求める。

【０１０８】ここで許容判定期待値をコマンドバス
［１：８］より１１００００１１（左側上位ビット、右
側下位ビット）と入力しているものとする。

【０１０９】測定結果平均化処理部１５の結果は１１０
０００１１である。許容判定期待値の１はジッタの影響
を受けてないことを判定し、０はジッタの影響を受けて
もよいことを判定する。従って、測定結果平均化処理部
１５の結果は１１００００１１と比較すると、許容判定
期待値の１があるビットに測定結果平均化処理部１５の
結果が０でないため、ＰＬＬ回路１のジッタが許容判定
期待値以下となり、ジッタ良否信号はＰＡＳＳであるハ
イレベルを出力する。

【０１１０】上述した本発明の第１の実施の形態によれ
ば、ウインドウクロック発振回路４が、半導体装置内部
にて自己発振を行い、ＰＬＬ回路の立ち下がりエッジを
２進ｎビットカウンタに取り込むサンプリングという動
作を実行するので、半導体装置外部に接続されるテスタ
入力ドライバからサンプリング信号を入力する必要が無
くそのジッタの影響を受けないサンプリングができる。

【０１１１】また、遅延発生回路５は、ウインドウクロ
ック信号の立ち下がりに遅延（作用）を与える。従っ
て、サンプリング信号であるウインドウクロック信号の
立ち下がり位置を変化させながらジッタとの一致をと
り、ジッタ良否判定時の測定値を得ることができる。

【０１１２】さらに、従来のように外部からサンプリン
グ信号を変化させる必要がないので、半導体装置の生産
工程における良否判定の操作性が向上する。

【０１１３】また、ジッタ良否判定回路１２は、コマン
ドバス［１：ｍ］より与えられたジッタの選別値である
許容判定期待値と測定結果とを比較するという動作を実
行するので、従来のように、外部においてエラー数をカ
ウントし統計処理を行いジッタを測定することなく、ジ
ッタの良否判定をおこない半導体装置の生産工程におけ
る良否判定の操作性向上に寄与する。

【０１１４】次に、本発明の第２の実施の形態を説明す
る。第２の実施の形態の構成をブロック図で示した図９
を参照すると、第１の実施の形態との相違点は、ＰＬＬ
回路を搭載せず、基準クロック信号を分周する分周器３
０を有する点が異なる。

【０１１５】すなわち、分周器３０と、分周器３０で分
周された分周クロック信号が与えられこの分周クロック
信号に同期して動作する内部ロジック回路２と、分周ク
ロック信号が与えられ、コマンドバスに応答して分周器
３０のジッタを検査し、検査結果の良否判定信号を出力
する本発明のジッタ検査回路３とを備える。ジッタ検査
回路３は前述した第１の実施の形態の構成と同一であ
る。

【０１１６】上述した構成において、ジッタ検査回路３
は、コマンドバス［０］がロウレベル（通常動作モー
ド）であるので、マルチプレクサ６ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも２進ｎビットカウンタ８のビット数は８
ビットとして説明する。

【０１１７】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号がハイ
レベル期間の分周クロック信号がＮＡＮＤ７で否定論理
積処理された信号である。

【０１１８】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【０１１９】初期化後、コマンドバス［０］をハイレベ
ル（ジッタ良否判定モード）にする。この時、ＦＦ９の
分周クロック信号のカウント測定値は、ＦＦ１０に取り
込まれる。

【０１２０】図５を参照すると、このＦＦ１０への書き
込みタイミングのように、ジッタ良否判定回路１２の基
準値Ａ［０：ｋ］、この例では［０４］となり、それ以
降ジッタ良否判定モード期間中はその値を基準値Ａ［０
４］として保持する。

【０１２１】また、コマンドバス［０］をハイレベルに
立ち上げることにより、遅延発生回路５の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ６で選択されサンプリング信号として出力される。

【０１２２】すなわち、ウインドウクロック信号の立下
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号１〜ａがサンプリング
信号として生成される。

【０１２３】各遅延Ａ１〜Ａ８はｔｙｐ値で、遅延Ａ１
＝２ｎＳ、遅延Ａ２＝３ｎＳ、遅延Ａ３＝４ｎＳ、遅延
Ａ４＝５ｎＳ、遅延Ａ５＝６ｎＳ、遅延Ａ６＝７ｎＳ、
遅延Ａ７＝８ｎＳ、遅延Ａ８＝９ｎＳとし、分周クロッ
クジッタの実力が４ｎＳと仮定する。

【０１２４】ここでもサンプリング信号（遅延１から遅
延８）でのカウンタ測定値のタイミングチャートを示し
た図６を参照すると、サンプリング信号（遅延１〜遅延
８）までの測定結果は、ジッタ良否判定回路１２に測定
値Ｂ［０：ｋ］の入力端を介して入力される。

【０１２５】サンプリング信号（遅延１〜遅延８）での
測定値Ｂは基準値比較部１４の排他的否定論理和回路Ｅ
ＸＮＯＲ１７によって基準値Ａ［０４］と比較される。

【０１２６】図７を参照すると、例えば基準値ＡのＦＦ
１０の値＝０４ｈと１回目の測定値＝０４ｈとを比較す
ると、一致しているので０ビット目のＦＦ１９＝１，同
様に基準値ＡのＦＦ１０の値＝０４ｈと２回目の測定値
＝０４ｈ、３回目の測定値＝０４ｈとをそれぞれ比較す
ると、それぞれ一致しているので２ビット目のＦＦ１９
＝１，３ビット目のＦＦ１９＝１、基準値ＡのＦＦ１０
の値＝０４ｈと４回目の測定値＝０５ｈとを比較する
と、不一致なので４ビット目のＦＦ１９＝０，以下同様
に５回目〜８回目までのＦＦ１９の値はそれぞれ０とな
る。

【０１２７】上述したように、立ち下がり遅延クロック
（遅延１〜遅延８）の立ち下がりタイミングが測定クロ
ック（逓倍クロック信号）の立ち下がりタイミングを超
えた時、基準値ＦＦ１０の基準値Ａの値と測定値Ｂの比
較した値が不一致になる。

【０１２８】基準値比較部１４では、遅延付きウインド
ウクロック信号１〜信号８までを合成したサンプリング
信号としているため、８回の測定結果と基準値ＡのＦＦ
１０の値と比較し基準値比較部１５のフリップフロップ
に各ビット毎に記憶する。

【０１２９】図８を参照すると、測定結果平均化処理部
１５では、１周期目から８周期目まで測定された結果は
測定結果平均化処理部のレジスタ（ＦＦ２１１〜ＦＦ２
１ｂ）に書き込まれる。

【０１３０】ここで１周期目から８周期目までの測定結
果を各ビットＥＸＮＯＲ処理を行うことで、サンプリン
グ信号の遅延１〜遅延８までの内でカウンタ値がジッタ
の影響を受けたのがどのサンプリングの立ち下がり遅延
かが検出できる。

【０１３１】この検出結果とコマンドバス［１：ｍ］の
値とをジッタ良否判定処理部１６にて判定する。その判
定結果がジッタ許容判定期待値以下であればＰＡＳＳ、
ＰＬＬ回路１のジッタが許容判定期待値以上であればＦ
ＡＩＬとなる。

【０１３２】この時の処理は、コマンドバス［１：ｍ］
の極性反転信号と測定結果平均化処理部１５の処理結果
平均値［１：ａ］との論理和回路ＯＲ２４を取り、その
結果を論理積回路ＡＮＤ２５処理することで良否判定を
求める。

【０１３３】ここで許容判定期待値をコマンドバス
［１：８］より１１００００１１（左側上位ビット、右
側下位ビット）と入力しているものとする。

【０１３４】測定結果平均化処理部１５の結果は１１０
０００１１である。許容判定期待値の１はジッタの影響
を受けてないことを判定し、０はジッタの影響を受けて
もよいことを判定するので、測定結果平均化処理部１５
の結果は１１００００１１と比較すると、許容判定期待
値の１があるビットに測定結果平均化処理部１５の結果
が０でないため、ＰＬＬ回路１のジッタが許容判定期待
値以下となるため、ジッタ良否信号はＰＡＳＳであるハ
イレベルを出力する。

【０１３５】さらに本発明の第３の実施の形態として、
ＰＬＬ（逓倍回路）のジッタではなく、基準クロック信
号の検査も同様に可能である。その構成を示した図１０
を参照すると、第１の実施の形態との相違点は、ＰＬＬ
回路１が外部から入力する基準クロック信号のジッタを
検査する点が異なる。

【０１３６】すなわち、ＰＬＬ回路１と、ＰＬＬ回路１
で逓倍された逓倍クロック信号が与えられこの逓倍クロ
ック信号に同期して動作する内部ロジック回路２と、外
部から入力する基準クロック信号が与えられ、コマンド
バスに応答して基準クロック信号のジッタを検査し、検
査結果の良否判定信号を出力する本発明のジッタ検査回
路３とを備える。ジッタ検査回路３は前述した第１の実
施の形態の構成と同一である。

【０１３７】上述した構成において、ジッタ検査回路３
は、コマンドバス［０］がロウレベル（通常動作モー
ド）であるので、マルチプレクサ６ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも２進ｎビットカウンタ８のビット数は８
ビットとして説明する。

【０１３８】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の基準クロック信号がＮＡＮＤ７で否定論理積処
理された信号である。

【０１３９】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【０１４０】初期化後、コマンドバス［０］をハイレベ
ル（ジッタ良否判定モード）にする。この時、ＦＦ９の
基準クロック信号カウント測定値は、ＦＦ１０に取り込
まれる。図５を参照すると、このＦＦ１０への書き込み
タイミングのように、ジッタ良否判定回路１２の基準値
Ａ［０：ｋ］、この例では［０４］となり、それ以降ジ
ッタ良否判定モード期間中はその値を基準値Ａ［０４］
として保持する。

【０１４１】また、コマンドバス［０］をハイレベルに
立ち上げることにより、遅延発生回路５の出力である、
立下がり遅延付きウインドウクロック信号がマルチプレ
クサ６で選択されサンプリング信号として出力される。

【０１４２】すなわち、ウインドウクロック信号の立下
がりタイミングにそれぞれの遅延を持たせた信号である
遅延付きウインドウクロック信号１〜ａがサンプリング
信号として生成される。これ以降の動作も上述した第２
の実施形態と同様であり、ここでの説明は省略する。

【０１４３】次に、本発明の第４の実施の形態として、
半導体装置内部に、１つのロジック回路に対し複数のＰ
ＬＬ回路を備え、これらのＰＬＬ回路のジッタを検査す
る場合の例である。

【０１４４】その構成を示した図１１を参照すると、第
１の実施の形態との相違点は、複数のＰＬＬ回路とその
いずれかを選択するマルチプレクサを備える点が異な
る。

【０１４５】すなわち、ＰＬＬ回路１ａと、ＰＬＬ回路
１ｂ（１ａと同一機能の回路）と、これらＰＬＬ回路１
ａおよび１ｂのいずれかをセレクタ信号またはセレクタ
バスの信号で選択するマルチプレクサ３２と、マルチプ
レクサ３２で選択された逓倍クロック信号が与えられこ
の逓倍クロック信号に同期して動作する内部ロジック回
路２と、マルチプレクサ３２で選択された逓倍クロック
信号が与えられ、この逓倍クロック信号のジッタをコマ
ンドバスの信号に応答して検査し、検査結果の良否判定
信号を出力する本発明のジッタ検査回路３とを備える。
ジッタ検査回路３は前述した第１および第２の実施の形
態の構成と同一である。

【０１４６】上述した構成において、ジッタ検査回路３
は、コマンドバス［０］がロウレベル（通常動作モー
ド）であるので、マルチプレクサ６ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも２進ｎビットカウンタ８のビット数は８
ビットとして説明する。

【０１４７】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号でリセットされた後カウントを開始
する。カウントする信号は、サンプリング信号の立上り
期間の、マルチプレクサ３２で選択されたＰＬＬ回路１
ａまたは１ｂの逓倍クロック信号がＮＡＮＤ７で否定論
理積処理された信号である。

【０１４８】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【０１４９】初期化後、コマンドバス［０］をハイレベ
ル（ジッタ良否判定モード）にする。この時、ＦＦ９の
基準クロック信号カウント測定値は、ＦＦ１０に取り込
まれる。これ以降の動作は前述した第２の実施形態と同
様であり、ここでの説明は省略するが、ＰＬＬ回路１ａ
のジッタ検査が終わると、セレクタバスの信号を切り替
え、上述した動作を繰り返してＰＬＬ回路１ｂのジッタ
検査を続ける。

【０１５０】次に、本発明の第５の実施の形態として半
導体装置内部に、複数のロジック回路に対し、複数のＰ
ＬＬ回路を設けた例である。

【０１５１】すなわち、第５の実施の形態の構成を示し
た図１２を参照すると、ＰＬＬ回路１ａと、ＰＬＬ回路
１ｂと、これらＰＬＬ回路１ａおよび１ｂの逓倍クロッ
ク信号がそれぞれ個別に与えられ、それぞれの逓倍クロ
ック信号に同期して動作する内部ロジック回路２ａおよ
び２ｂ（２ａと同一機能の回路）と、これらＰＬＬ回路
１ａおよび１ｂのいずれかをセレクタ信号またはセレク
タバスの信号で選択するマルチプレクサ３２と、マルチ
プレクサ３２で選択された逓倍クロック信号が与えら
れ、この逓倍クロック信号のジッタをコマンドバスの信
号に応答して検査し、検査結果の良否判定信号を出力す
る本発明のジッタ検査回路３とを備える。ジッタ検査回
路３は前述した第１の実施の形態の構成と同一である。

【０１５２】上述した構成において、ジッタ検査回路３
は、コマンドバス［０］がロウレベル（通常動作モー
ド）であるので、マルチプレクサ６ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも２進ｎビットカウンタ８のビット数は８
ビットとして説明する。

【０１５３】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間で、かつ、セレクタバスの信号に応答してマルチ
プレクサ３２で選択されたＰＬＬ回路１ａまたは１ｂの
逓倍クロック信号がＮＡＮＤ７で否定論理積処理された
信号である。

【０１５４】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【０１５５】初期化後、コマンドバス［０］をハイレベ
ル（ジッタ良否判定モード）にする。この時、ＦＦ９の
基準クロック信号カウント測定値は、ＦＦ１０に取り込
まれる。これ以降の動作は上述した第２の実施の形態と
同様であり、ここでの説明は省略するが、ＰＬＬ回路１
ａのジッタ検査が終わると、セレクタバスの信号を切り
替え、上述した動作を繰り返してＰＬＬ回路１ｂのジッ
タ検査を続ける。

【０１５６】次に、本発明の第６の実施の形態を説明す
る。第６の実施の形態の構成をブロック図で示した図１
３を参照すると、第１の実施の形態との相違点は、半導
体装置内部のＰＬＬ回路の出力する逓倍クロック信号と
外部から与えられる外部高速クロック信号とを、ジッタ
検査回路の検査結果であるジッタ良否判定信号によって
切りかえる点が異なる。

【０１５７】すなわち、ＰＬＬ回路１と、このＰＬＬ回
路１の出力する逓倍クロック信号および外部高速クロッ
ク信号を入力し、そのいずれかをジッタ良否判定信号で
選択するマルチプレクサ３２と、マルチプレクサ３２で
選択された逓倍クロック信号または高速クロック信号が
与えられ、与えられたいずれかのクロック信号に同期し
て動作する内部ロジック回路２と、マルチプレクサ３２
で選択された逓倍クロック信号が与えられ、この逓倍ク
ロック信号のジッタをコマンドバスの信号に応答して検
査し、検査結果のジッタ良否判定信号を出力する本発明
のジッタ検査回路３とを備える。ジッタ検査回路３は前
述した第１の実施の形態の構成と同一である。

【０１５８】上述した構成において、ジッタ検査回路３
は、コマンドバス［０］がロウレベル（通常動作モー
ド）であるので、マルチプレクサ６ではウインドウクロ
ック信号が選択されサンプリング信号として出力され
る。この例でも２進ｎビットカウンタ８のビット数は８
ビットとして説明する。

【０１５９】この２進ｎビットカウンタ８はサンプリン
グ信号の立上り信号にてリセットされた後カウントを開
始する。カウントする信号は、サンプリング信号の立上
り期間の、マルチプレクサ３２で選択されたＰＬＬ回路
１の逓倍クロック信号がＮＡＮＤ７で否定論理積処理さ
れた信号である。

【０１６０】２進ｎビットカウンタ８にてカウントされ
た値は、サンプリング信号の立ち下がりタイミングにお
いてＦＦ９に書き込まれる。

【０１６１】初期化後、コマンドバス［０］をハイレベ
ル（ジッタ良否判定モード）にする。この時、ＦＦ９の
逓倍クロック信号カウント測定値は、ＦＦ１０に取り込
まれる。これ以降の動作は上述した第２の実施形態と同
様であり、ここでの説明は省略する。

【０１６２】本実施の形態は、内部ＰＬＬ回路の検査結
果が不良であった場合、外部入力端子から高速クロック
を供給する例であり、ＰＬＬ回路の逓倍クロック信号、
外部高速クロック信号を選択するためのマルチプレクサ
を設けることで、ＰＬＬ回路の逓倍クロック信号、外部
入力端子からの高速クロック信号をＰＬＬ回路のジッタ
検査結果を基に切り替えることができる。

【０１６３】上述した第２〜第６の実施の形態において
も、第１の実施の形態と同様に、ウインドウクロック発
振回路４が、半導体装置内部にて自己発振を行い、ＰＬ
Ｌ回路、分周器または基本クロックの立ち下がりエッジ
を２進ｎビットカウンタに取り込むサンプリングという
動作を実行すること、遅延発生回路５は、ウインドウク
ロック信号の立ち下がりに遅延（作用）を与え、従って
サンプリング信号であるウインドウクロック信号の立ち
下がり位置を変化させながらジッタとの一致をとり、ジ
ッタ良否判定時の測定値を得ること、従来のように外部
からサンプリング信号を変化させる必要がないこと、ジ
ッタ良否判定回路１２は、コマンドバス［１：ｍ］より
与えられたジッタの選別値である許容判定期待値と測定
結果とを比較するという動作を実行すること等から、半
導体装置外部に接続されるテスタからサンプリング信号
を入力する必要が無く、入力ドライバのジッタの影響を
受けないサンプリングができ、半導体装置の生産工程に
おける良否判定の操作性が向上する。

【０１６４】

【発明の効果】上述したように、本発明は、内部にジッ
タ許容値判定回路を設け外部からコマンドバスを通して
ジッタ良否判定方法を行うことにより半導体装置内のＰ
ＬＬ回路、分周器または基準クロック信号を半導体装置
のパッケージを開封することなく、良否判定できる。

【０１６５】また、サンプリング信号の元になるウイン
ドウクロック信号を発生させるウインドウクロック発振
器と、ウインドウクロック信号の立ち下がりに遅延を与
える遅延発生回路と、ウインドウクロック信号と遅延付
きウインドウクロック信号をコマンドバス［０］により
出力信号を切り替えるマルチプレクサと、サンプリング
信号はハイレベル期間中に逓倍クロック信号を２進ｎビ
ットカウンタに取り込むための否定論理積ＮＡＮＤと、
ＰＬＬ回路の逓倍クロック信号、分周器の分周クロック
信号または基本クロック信号をカウントする２進ｎビッ
トカウンタと、２進ビットカウンタ値を記憶するフリッ
プフロップと、コマンドバス［０］がハイレベルになっ
た時測定値をジッタ良否判定する時の基準値として記憶
するフリップフロップと、外部より通常モードとジッタ
検査モード、ジッタ許容判定期待値を与えるためのコマ
ンドバスと、コマンドバスより与えられたジッタの選別
値である許容判定期待値と測定結果とを比較するジッタ
良否判定回路とにより構成されているので、コマンドバ
スの操作とジッタ良否信号の確認のみで判定ができ、逓
倍クロック信号、分周クロック信号または基本クロック
信号のジッタの良否判定が簡単なコマンド入力および操
作にて判定できる。

【図面の簡単な説明】

【図１】本発明によるジッタ検査回路を搭載した半導体
装置の第１の実施の形態を示すブロック図である。

【図２】本発明によるジッタ検査回路を制御するために
外部から供給するコマンドの伝送用コマンドバスの概念
図である。

【図３】本発明の第１の実施の形態における遅延発生回
路の回路図である。

【図４】本発明の第１の実施の形態におけるジッタ良否
判定回路の回路図である。

【図５】本発明の第１の実施の形態を説明するためのタ
イミングチャートである。

【図６】サンプリング信号（遅延１から遅延８）でのカ
ウンタ測定を説明するためのタイミングチャートであ
る。

【図７】本発明の第１の実施の形態におけるジッタ良否
判定回路１２での基準値比較部１４の処理を説明するた
めのブロック図である。

【図８】本発明の第１の実施の形態におけるジッタ良否
判定回路１２での測定結果平均化処理部１５およびジッ
タ良否判定処理部１６の処理を説明するためのブロック
図である。

【図９】本発明によるジッタ検査回路を分周器のジッタ
検査に適用した第２の実施の形態のブロック図である。

【図１０】本発明によるジッタ検査回路を外部入力の基
準クロックに適用した第３の実施の形態のブロック図で
ある。

【図１１】本発明によるジッタ検査回路を複数のＰＬＬ
回路のジッタ検査に適用した第４の実施の形態のブロッ
ク図である。

【図１２】本発明によるジッタ検査回路を複数のＰＬＬ
回路のジッタ検査に適用した第５の実施の形態のブロッ
ク図である。

【図１３】本発明によるジッタ検査回路をＰＬＬ回路ま
たは外部から供給される外部高速クロック信号のいずれ
かを選択する制御信号に適用した第６の実施の形態のブ
ロック図である。

【図１４】従来のＰＬＬ回路を含んだ集積回路の構成を
示した図である。

【図１５】図１４の動作説明用のタイミングチャートで
ある。

【符号の説明】

１ＰＬＬ回路２，２ａ，２ｂロジック回路３ジッタ検査回路４ウインドウクロック発振器５遅延発生回路６，１４マルチプレクサ７ＮＡＮＤ８２進ｎビットカウンタ９，１０ＦＦ１１コマンドバス用ブロック１２ジッタ良否判定回路１３ａ進リングカウンタ１４基準値比較部１５測定結果平均化処理部１６ジッタ良否判定処理部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｌ 7/08 Ｈ０１Ｌ 27/04 ＦＨ０３Ｌ 7/08 ＨＦターム(参考） 2G132 AA01 AA03 AA11 AB04 AB07 AC03 AE14 AE16 AG08 AG11 AK07 AK08 AK12 AK15 AK18 AK21 AL11 AL12 AL29 5F038 CD06 CD09 DF01 DF11 DT02 DT08 DT17 DT18 EZ20 5J106 AA04 EE11 FF05 FF07 JJ09 KK25 KK32

Claims

【特許請求の範囲】

【請求項１】内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ（Ｐ
ＬＬ）手段と、前記ＰＬＬ手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、外部から与
えられるコマンド形式の許容判定期待値と前記逓倍クロ
ック信号のジッタ測定値との比較結果で良否判定を行う
機能を有することを特徴とするジッタ検査回路を搭載し
た半導体装置。
【請求項２】前記ＰＬＬ手段の逓倍クロック信号を前
記ジッタ検査手段内のジッタ測定基準値および測定値生
成用の２進ｎビットカウンタに取り込むためのサンプリ
ング信号を内部で生成する機能を有する請求項１記載の
ジッタ検査回路を搭載した半導体装置。
【請求項３】前記サンプリング信号の立ち下がりタイ
ミングをそれぞれ異なる遅延量に基づき変化させた複数
の遅延信号を生成する遅延手段と、遅延量を変化させた
前記サンプリング信号と前記逓倍クロック信号のジッタ
との一致をとりジッタの有無を検出するジッタ検出手段
とを有する請求項２記載のジッタ検査回路を搭載した半
導体装置。
【請求項４】内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ（Ｐ
ＬＬ）手段と、前記ＰＬＬ手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、ロックイン
後の前記ＰＬＬ手段の逓倍クロック信号を内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行う機能を有することを特徴とするジッタ検査回路を搭
載した半導体装置。
【請求項５】前記ジッタ検査手段は、前記サンプリン
グ信号を遅延させた複数の遅延付きサンプリング信号で
前記逓倍クロック信号を測定した測定値と前記基準値と
を予め定めた周期毎に比較してジッタの影響を受けた前
記遅延付きサンプリング信号がどれかを検出し、かつそ
の検出結果の値と外部信号バス端子を介して外部から入
力した許容判定期待値とを比較演算処理してジッタの検
査を行う機能を有する請求項４記載のジッタ検査回路を
搭載した半導体装置。
【請求項６】前記ジッタ検査手段が、前記比較演算処
理により得られたジッタ検査結果をジッタ良否判定端子
を介して外部へ出力し表示する機能を有する請求項５記
載のジッタ検査回路を搭載した半導体装置。
【請求項７】内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ（Ｐ
ＬＬ）手段と、前記ＰＬＬ手段のジッタを測定するジッ
タ検査手段を有し、前記ジッタ検査手段は、半導体装置
外部から与えられるコマンド形式の許容判定期待値と前
記ジッタの検査結果の値との比較結果で良否判定を行う
とともに、前記ＰＬＬ手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
機能を有することを特徴とするジッタ検査回路を搭載し
た半導体装置。
【請求項８】基準クロック信号を分周するとともに分
周した分周クロック信号を内部のロジック回路に出力す
る分周器と、前記分周クロック信号のジッタ検査を外部
から入力するコマンド信号に同期して行い、かつ検査結
果が不良であった場合に検査結果のジッタ良否判定信号
をインアクティブ状態で出力し良品であった場合にアク
ティブ状態で出力する分周クロックジッタ検査回路とを
備えることを特徴とするジッタ検査回路を搭載した半導
体装置。
【請求項９】内部ロジック回路のクロック信号用に逓
倍クロック信号を発生するフェイズロックドループ（Ｐ
ＬＬ）手段と、前記ＰＬＬ手段のジッタを測定するジッ
タ検査手段とを有し、前記ジッタ検査手段は、ロックイ
ン後の前記ＰＬＬ手段の逓倍クロック信号または前記Ｐ
ＬＬ手段に入力される基準クロック信号を内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行う機能を有することを特徴とするジッタ検査回路を搭
載した半導体装置。
【請求項１０】基準クロック信号に同期して逓倍クロ
ック信号を出力するフェイズロックドループ（ＰＬＬ）
と、前記基準クロック信号のジッタ検査を外部から入力
するコマンド信号に同期して行い、かつ検査結果が不良
であった場合に検査結果のジッタ良否判定信号をインア
クティブ状態で出力し良品であった場合にアクティブ状
態で出力する基準クロックジッタ検査回路とを備えるこ
とを特徴とするジッタ検査回路を搭載した半導体装置。
【請求項１１】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ（ＰＬＬ）手段と、外部からセレクタバスを介して
与えられるセレクタ信号に同期して複数の前記ＰＬＬ手
段から１つを選択する選択手段および前記ＰＬＬ手段の
ジッタを測定するジッタ検査手段を有し、前記ジッタ検
査手段は、ロックイン後の複数の前記ＰＬＬ手段のうち
の前記選択手段で選択された前記ＰＬＬ手段の逓倍クロ
ック信号を内部で生成したサンプリング信号でサンプリ
ングし、サンプリングした測定値をジッタ良否判定の基
準値としてジッタ検査を行う機能を有することを特徴と
するジッタ検査回路を搭載した半導体装置。
【請求項１２】基準クロック信号に同期して第１およ
び第２の逓倍クロック信号をそれぞれ出力する第１およ
び第２のフェイズロックドループ（ＰＬＬ）と、前記第
１および前記第２の逓倍クロック信号のいずれか一方
を、外部からセレクタバスを経由して入力するセレクタ
信号またはセレクタバスの信号に同期して選択し、内部
のロジック回路へ出力するマルチプレクサと、前記マル
チプレクサから入力する前記第１または前記第２の逓倍
クロック信号のジッタ検査を外部から入力するコマンド
信号に同期して行い、かつ検査結果が不良であった場合
に検査結果のジッタ良否判定信号をインアクティブ状態
で出力し良品であった場合にアクティブ状態で出力する
ＰＬＬ手段のジッタ検査回路とを備えることを特徴とす
るジッタ検査回路を搭載した半導体装置。
【請求項１３】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ（ＰＬＬ）手段、それぞれの前記ＰＬＬ手段に対応
して設けられる複数の内部ロジック回路、外部からセレ
クタバスを介して与えられるセレクタ信号またはセレク
タバスの信号に同期して複数の前記ＰＬＬ手段からから
出力される逓倍クロック信号のうち１つの信号を選択す
る選択手段および前記ＰＬＬ手段のジッタを測定するジ
ッタ検査手段を有し、前記ジッタ検査手段が、ロックイ
ン後の複数の前記ＰＬＬ手段うちの前記選択手段で選択
された前記ＰＬＬ手段の逓倍クロック信号を内部で生成
したサンプリング信号でサンプリングし、サンプリング
した測定値をジッタ良否判定の基準値としてジッタ検査
を行う機能を有することを特徴とするジッタ検査回路を
搭載した半導体装置のジッタ検査回路。
【請求項１４】第１の基準クロック信号に同期して第
１の逓倍クロック信号を対応する内部の第１のロジック
回路へ出力する第１のフェイズロックドループ（ＰＬ
Ｌ）と、第２の基準クロック信号に同期して第２の逓倍
クロック信号を対応する内部の第２のロジック回路へ出
力する第２のフェイズロックドループ（ＰＬＬ）と、前
記第１および前記第２の逓倍クロック信号のいずれか一
方を、外部からセレクタバスを経由して入力するセレク
タ信号に同期して選択し出力するマルチプレクサと、前
記マルチプレクサから入力する前記第１または前記第２
の逓倍クロック信号のジッタ検査を外部から入力するコ
マンド信号に同期して行い、かつ検査結果が不良であっ
た場合に検査結果のジッタ良否判定信号をインアクティ
ブ状態で出力し良品であった場合にアクティブ状態で出
力する前記ＰＬＬ手段のジッタ検査回路とを備えること
を特徴とするジッタ検査回路を搭載した半導体装置。
【請求項１５】内部クロック信号を発生するためのフ
ェイズロックドループ（ＰＬＬ）手段、前記ＰＬＬ手段
からの逓倍クロック信号または外部からの高速クロック
信号を選択する選択手段、前記内部クロック信号生成用
の発振手段およびジッタ検査手段を有し、前記ジッタ検
査手段は、前記ＰＬＬ手段の逓倍クロック信号のジッタ
検査を行い、かつ検査結果が不良であった場合に、検査
結果のジッタ良否判定信号で前記選択手段を制御して前
記外部高速クロック信号を選択出力させる機能を有する
ことを特徴とするジッタ検査回路を搭載した半導体装
置。
【請求項１６】基準クロック信号に同期して逓倍クロ
ック信号を出力するフェイズロックドループ（ＰＬＬ）
と、前記ＰＬＬ手段から入力する前記逓倍クロック信号
のジッタ検査を外部から入力するコマンド信号に同期し
て行い、かつ検査結果が不良であった場合に検査結果の
ジッタ良否判定信号を出力する前記ＰＬＬ手段のジッタ
検査回路と、入力する前記逓倍クロック信号および外部
高速クロック信号のいずれか一方を、制御端子に入力す
る前記ジッタ良否判定信号に同期して選択し、内部のロ
ジック回路へ出力するマルチプレクサとを備えることを
特徴とするジッタ検査回路を搭載した半導体装置。
【請求項１７】前記ジッタ検査回路は、外部から通常
モード、ジッタ検査モードおよびジッタ許容判定期待値
を与えるためのコマンド信号をそれぞれ伝送するコマン
ドバスと、サンプリング信号を生成するためのウインド
ウクロック信号を発生させるウインドウクロック発振器
と、前記ウインドウクロック信号の立ち下がりタイミン
グを遅延させる遅延発生回路と、前記ウインドウクロッ
ク信号および前記遅延された遅延付きウインドウクロッ
ク信号を前記コマンドバスの前記モード切替信号に同期
して切り替え出力するマルチプレクサと、前記ＰＬＬ手
段の逓倍クロック信号をカウントしカウント結果の測定
値として出力する２進ｎビットカウンタと、前記サンプ
リング信号が論理レベルのハイレベル期間中に前記ＰＬ
Ｌ手段の前記逓倍クロック信号を前記２進ｎビットカウ
ンタに取り込むための論理積回路と、前記２進ビットカ
ウンタの出力する測定値を記憶する第１のフリップフロ
ップと、前記モード切替信号がハイレベルになった時に
前記第１のフリップフロップに記憶された前記測定値を
ジッタ許容判定する時の基準値として記憶する第２のフ
リップフロップと、前記コマンドバスから与えられたジ
ッタの選別値である前記ジッタ許容判定期待値と前記測
定値とを比較するジッタ良否判定回路とを備える請求項
１〜１６または１７記載のジッタ検査回路を搭載した半
導体装置。
【請求項１８】前記コマンドバスは、通常モードでは
論理レベルのロウレベルになり、前記ＰＬＬ手段のジッ
タ検査モードでは論理レベルのハイレベルになる第１の
バスと、ジッタ許容判定期待値を示す論理レベルが予め
設定される第２から第ｎのバスとで構成する請求項１７
記載のジッタ検査回路を搭載した半導体装置。
【請求項１９】前記遅延発生回路は、前記ウインドウ
クロック信号を入力しカウント値をリセット直後からカ
ウントを繰り返し、リセット信号でセットされる第１の
ｎ進リングカウンタと、前記ウインドウクロック信号を
共通入力し、かつ前記ウインドウクロック信号をそれぞ
れ異なる遅延量で遅延させた信号を入力し前記ウインド
ウクロック信号の立下がりタイミングをそれぞれ遅延さ
せた第１〜第ｎの遅延付きウインドウクロック信号を生
成する第１〜第ｎの論理和回路と、前記ｎ進リングカウ
ンタの出力するカウント値を第１〜第ｎのセレクタ信号
にそれぞれ同期して、対応する前記第１〜第ｎの遅延付
きウインドウクロック信号を選択的に出力するマルチプ
レクサとを備える請求項１７記載のジッタ検査回路を搭
載した半導体装置。
【請求項２０】前記ジッタ良否判定回路は、それぞれ
が異なる遅延時間を有する第１〜第ｎのサンプリング信
号毎に抽出されたジッタの測定値を基準値と比較する基
準値比較部と、前記基準値比較部の比較結果に基づき第
１周期〜第ｎ周期までの間で、かつ前記第１〜第ｎのサ
ンプリング信号毎に基準値と比較しジッタの影響を受け
たサンプリング信号を検出する測定結果平均化処理部
と、前記ジッタの影響を受けたサンプリング信号とコマ
ンドバスから設定されるジッタの許容判定期待値とを比
較し比較結果をジッタ良否判定信号として出力するジッ
タ良否判定処理部とで構成される請求項１７記載のジッ
タ検査回路を搭載した半導体装置。
【請求項２１】前記基準値比較部は、前記基準値と前
記測定値とを比較する排他的否定論理和回路と、外部か
らのコマンド信号と前記サンプリング信号に同期した第
１〜第ｎのセレクタ信号との論理をとる論理積回路と、
前記論理積回路の出力する前記セレクタ信号に同期して
前記排他的否定論理和回路の比較結果の信号を記憶する
フリップフロップとからなる基準比較回路をｎ組有する
請求項２０記載のジッタ検査回路を搭載した半導体装
置。
【請求項２２】前記測定結果平均化処理部は、前記第
１〜第ｎのセレクタ信号のうち第ｎのセレクタ信号に同
期してカウントするリングカウンタと、前記リングカウ
ンタの第１〜第ｎ出力にそれぞれ同期して前記基準値比
較回路の対応する出力を記憶する第１〜第ｎのフリップ
フロップと前記第１〜第ｎのフリップフロップの出力を
比較しその比較結果を前記ジッタ良否判定処理部へ出力
する排他的否定論理和とからなる平均化処理回路をｎ組
有する請求項２０記載のジッタ検査回路を搭載した半導
体装置。
【請求項２３】前記ジッタ良否判定処理部は、前記測
定結果平均化処理部にあるリングカウンタの最下位ビッ
ト出力の極性反転信号に同期して、前記ｎ組の排他的否
定論理和回路毎にそれぞれの対応する出力を記憶するｎ
個のフリップフロップと、これらｎ個のフリップフロッ
プ毎にそれぞれの対応する出力とコマンドバスそれぞれ
の対応する信号との論理をとるｎ個の論理和回路と、前
記ｎ個の論理和回路の出力の論理積をジッタ良否信号と
して出力する論理積回路とを有する請求項１７記載のジ
ッタ検査回路を搭載した半導体装置。
【請求項２４】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、外
部から与えられるコマンド形式の許容判定期待値と前記
逓倍クロック信号のジッタ測定値との比較結果で良否判
定を行うことを特徴とするジッタ検査回路を搭載した半
導体装置のジッタ検査方法。
【請求項２５】内部で自己発振を行い、その発振クロ
ック信号に同期して前記逓倍クロック信号の立ち下がり
エッジを内部のジッタ測定基準値および測定値生成用の
２進ｎビットカウンタに取り込むサンプリング動作によ
り、基準値と測定値とを生成するとともに両者を比較し
て前記逓倍クロック信号のジッタの良否を検査する請求
項２４記載のジッタ検査回路を搭載した半導体装置のジ
ッタ検査方法。
【請求項２６】遅延手段で前記サンプリング信号の立
ち下がりタイミングをそれぞれ異なる遅延量に基づき変
化させた複数の遅延信号を生成させるとともに、前記遅
延量が変化した前記サンプリング信号を、ジッタ検出手
段で逓倍クロックのジッタと比較してジッタの有無を検
出する請求項２５記載のジッタ検査回路を搭載した半導
体装置のジッタ検査方法。
【請求項２７】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、ロ
ックイン後のＰＬＬ手段の逓倍クロックを内部で生成し
たサンプリング信号でサンプリングし、サンプリングし
た測定値をジッタ良否判定の基準値としてジッタ検査を
行うことを特徴とするジッタ検査回路を搭載した半導体
装置のジッタ検査方法。
【請求項２８】前記ジッタ検査手段により、前記比較
演算処理から得られたジッタ検査結果をジッタ良否判定
端子を介して外部へ出力し表示させる請求項２７記載の
ジッタ検査回路を搭載した半導体装置のジッタ検査方
法。
【請求項２９】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測定する
ジッタ検査手段を有し、前記ジッタ検査手段により、半
導体装置外部から与えられるコマンド形式の許容判定期
待値とジッタの測定結果との比較結果で良否判定を行う
とともに、前記ＰＬＬ手段の逓倍クロック信号のジッタ
または分周器分周クロック信号のジッタを良否判定する
ことを特徴とするジッタ検査回路を搭載した半導体装置
のジッタ検査方法。
【請求項３０】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段と、前記ＰＬＬ手段のジッタを測定する
ジッタ検査手段とを有し、前記ジッタ検査手段により、
ロックイン後のＰＬＬ逓倍クロックまたは前記ＰＬＬ手
段に入力される基準クロック信号を内部で生成したサン
プリング信号でサンプリングし、サンプリングした測定
値をジッタ良否判定の基準値としてジッタ検査を行うこ
とを特徴とするジッタ検査回路を搭載した半導体装置の
ジッタ検査方法。
【請求項３１】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ（ＰＬＬ）手段、外部からセレクタバスを介して与
えられるセレクタ信号に同期して複数の前記ＰＬＬ手段
から１つを選択する選択手段、および前記ＰＬＬ手段の
ジッタを測定するジッタ検査手段を有し、前記ジッタ検
査手段により、ロックイン後の複数の前記ＰＬＬ手段の
うちの前記選択手段で選択された前記ＰＬＬ手段の逓倍
クロック信号を内部で生成したサンプリング信号でサン
プリングし、サンプリングした測定値をジッタ良否判定
の基準値としてジッタ検査を行うことを特徴とするジッ
タ検査回路を搭載した半導体装置のジッタ検査方法。
【請求項３２】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生する複数のフェイズロックドル
ープ（ＰＬＬ）手段、それぞれの前記ＰＬＬ手段に対応
して設けられる複数の内部ロジック回路、外部からセレ
クタバスを介して与えられるセレクタ信号に同期して複
数の前記ＰＬＬ手段からから出力される逓バイクロック
信号のうち１つの信号を選択する選択手段および前記Ｐ
ＬＬ手段のジッタを測定するジッタ検査手段を有し、前
記ジッタ検査手段により、ロックイン後の複数の前記Ｐ
ＬＬ手段のうちの前記選択手段で選択された前記ＰＬＬ
手段の逓倍クロック信号を内部で生成したサンプリング
信号でサンプリングし、サンプリングした測定値をジッ
タ良否判定の基準値としてジッタ検査を行うことを特徴
とするジッタ検査回路を搭載した半導体装置のジッタ検
査方法。
【請求項３３】内部ロジック回路のクロック信号用に
逓倍クロック信号を発生するフェイズロックドループ
（ＰＬＬ）手段、前記ＰＬＬ手段からの逓倍クロック信
号または外部からの高速クロック信号を選択する選択手
段および前記ＰＬＬ手段のジッタを測定するジッタ検査
手段を有し、前記ジッタ検査手段により、前記ＰＬＬ手
段の逓倍クロック信号のジッタ検査を行い、かつ検査結
果が不良であった場合に、検査結果のジッタ良否判定信
号で前記選択手段を制御して前記外部高速クロック信号
を選択出力させることを特徴とするジッタ検査回路を搭
載した半導体装置のジッタ検査方法。