JP3732462B2 - 集積回路の検査方法および検査装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路（位相同期ループ回路）を構成する集積回路の検査方法および検査装置に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路特性の重要なファクターのひとつであるＰＬＬロック時間の、テスターでの計測の要求が高まっている。
【０００３】
図８は従来例における集積回路の検査装置の一例を示すものである。図８において、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ（電圧制御発振器）、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路、１０はＤＣ電圧計、１１は記憶手段、１２は演算手段、１３は判定手段である。
【０００４】
基準信号１は、集積回路２内の位相比較器３に供給している。同時に、位相比較器３には、ＶＣＯ４の出力をプリスケーラ５にて分周した信号が入力され、基準信号１との位相差を検出し、チャージポンプ６を通して位相差を補正するためのパルス信号を出力し、次段のループフィルタ７にてＤＣ電圧に変換される。このＤＣ電圧は、ＶＣＯ４の発振周波数を制御するチューニング電圧としてＶＣＯ４に供給される。一方、シリアルデータライン８より、ＰＬＬの周波数選局のためのデータ（以下「選局データ」という）を、シリアル／パラレル変換回路９を通してプリスケーラ５に供給し、選局データに応じて分周比がプリスケーラ５に設定される。このようにしてＰＬＬ回路は常に希望する周波数に発振するように動作する。
【０００５】
上記の構成のＰＬＬ回路に、ループフィルタ７の出力をＤＣ電圧計１０に接続し、ＤＣ電圧計１０の測定結果を記憶する記憶手段１１と、測定結果から演算および判定をおこなう演算手段１２および判定手段１３を有する検査装置を構成している。
【０００６】
上記の構成において、シリアルデータライン８より希望の周波数設定のための選局データを集積回路２に供給すると、プリスケーラ５に選局データに基づいた分周比が設定され、ＰＬＬの選局動作が開始される。ＰＬＬの選局動作開始からある時間経過後のループフィルタ７出力の電圧をＤＣ電圧計１０にて測定し、測定結果を記憶手段１１に記憶し、このときの測定結果をＶ１とする。更に時間をおいてＰＬＬが完全にロックするべき時点（規定時刻）のプリスケーラ７出力のＤＣ電圧をＤＣ電圧計１０にて同様に測定し、このときの測定結果をＶ２とする。測定結果Ｖ１とＶ２を記憶手段１１より呼び出し、その電圧差を演算手段１２にて演算し、その電圧差が規格範囲内か否かを判定手段１３にて判定する。この判定手段１３により電圧差が規格範囲内であると判定されることは、ＰＬＬが規定の時間内にロックしていることであり、規格範囲内でないと判定されることは、ＰＬＬが規定の時間内にロックしていないことを意味する。以上のように、ＰＬＬが規定の時間内にロックしているか否かを検査していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、ＰＬＬのループフィルタ７出力の電圧をＤＣ電圧計１０で測定するというもので、ループフィルタ７出力に電圧測定のための回路を設けることで、ループフィルタ７出力に余分な回路を付加することにより、本来の状態でのＰＬＬの応答特性とに差が生じるために正規のＰＬＬ応答の測定とはならないという課題があった。
【０００８】
且つ上記従来の構成では、ＰＬＬが周波数選局動作を開始してからある時間を経過後のループフィルタ７出力の電圧値と、ＰＬＬが完全にロックするべき時点（規定時刻）のループフィルタ７出力の電圧値との差をもって合否判定するもので、ＰＬＬが規定の時間内にロックしているか否かを判定しているが、実際のロック時間の測定まではできないという課題があった。
【０００９】
本発明は、この課題を解決するもので、ＰＬＬの応答特性に影響を及ぼすことなく、ＰＬＬロックアップ時間の測定を可能とする集積回路の検査方法および検査装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯ（電圧制御発振器）と、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を、規格範囲内になるまでｍの値を更新しながら順次求める第４の処理とを含み、第４の処理で求めた差が規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１１】
この請求項１によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。したがって、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００１２】
請求項２記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を、第１の規格範囲内になるまでｍの値を更新しながら順次求める第４の処理と、第４の処理で求めた差が第１の規格範囲内になったクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第５の処理とを含み、第５の処理で求めた差が第２の規格範囲内になるまで第４の処理と第５の処理とを繰り返し、第５の処理で求めた差が第２の規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１３】
この請求項２によれば、請求項１と同様の効果に加え、ＶＣＯの出力周波数と希望周波数との差を求め、その差が規格範囲内となることを確認しているため、ＰＬＬ回路が希望周波数にロックしていることの正確さを向上することができる。
【００１４】
請求項３記載の集積回路の検査方法は、請求項１または２記載の集積回路の検査方法において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出する処理を有することを特徴とする。
【００１５】
このように、ＰＬＬ回路のロックアップの実時間を算出できる。
【００１６】
請求項４記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、記憶手段に記憶されたクロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める演算手段と、演算手段により求めた差が規格範囲内であるか否かを判定する判定手段とを設け、判定手段により規格範囲内でないと判定されたときには、ｍの値を更新して演算手段からの処理を繰り返し、判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１７】
この請求項４によれば、請求項１の検査方法を実施でき、同様の効果が得られる。
【００１８】
請求項５記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を求める第１の演算手段と、第１の演算手段により求めた差が第１の規格範囲内であるか否かを判定する第１の判定手段と、第１の判定手段により第１の規格範囲内であると判定されたときに、そのときのクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第２の演算手段と、第２の演算手段により求めた差が第２の規格範囲内であるか否かを判定する第２の判定手段とを設け、第１の判定手段により第１の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により第２の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１９】
この請求項５によれば、請求項２の検査方法を実施でき、同様の効果が得られる。
【００２０】
請求項６記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、プリスケーラに希望周波数のデータ信号とともに供給される他の信号をフリップフロップにも入力し、フリップフロップは他の信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２１】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２２】
請求項７記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、集積回路内に、プリスケーラに供給される前の希望周波数のデータ信号をラッチし、トリガー信号が入力されることによりラッチした希望周波数のデータ信号をプリスケーラに供給するラッチ手段を設け、トリガー信号をフリップフロップにも入力し、フリップフロップはトリガー信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２３】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２４】
請求項８記載の集積回路の検査装置は、請求項４，５，６または７記載の集積回路の検査装置において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出して出力する手段を設けたことを特徴とする。
【００２５】
これにより、ＰＬＬ回路のロックアップの実時間を算出して出力できる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の集積回路の検査方法および検査装置について説明する。
【００２７】
（第１の実施の形態）
図１は第１の実施の形態における集積回路の検査装置の図を示すものである。図１において、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ（周波数カウンター）、１８はカウンターＢ（クロックカウンター）、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。
【００２８】
図２に、第１の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図２において、１ａはシリアルデータ（選局データ）、１−１はシリアルクロック、１−２はＤＡＴＡ、１−３は認識信号、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性である。
【００２９】
なお、認識信号１−３は、シリアルデータが３線式の場合はストローブ信号、あるいはイネーブル信号を認識信号として使用している。また、シリアルデータが２線式あるいは３線式の場合においても、シリアルデータに対応させた信号を設けて、認識信号として使用することもできる。
【００３０】
上記の構成において、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されて、プリスケーラ５に入力され、プリスケーラ５に選局データにもとづいた分周比が設定され、ＰＬＬの選局動作が開始される。また、シリアルデータライン８のひとつのラインには選局データと同時に送出する認識信号１−３のラインを設け、認識信号１−３を集積回路２に供給すると同時に認識信号１−３をフリップフロップ１４にも供給し、認識信号１−３のタイミングでフリップフロップ１４出力を“Ｈ”（ハイレベル）にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、認識信号１−３のタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３１】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。なお、カウンターＡ１７は、ＶＣＯ４の出力周波数を、クロック信号の立ち上がり（または立ち下がり）ごとに順次測定する周波数カウンターである。
【００３２】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００３３】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００３４】
以上のように本実施の形態によれば、集積回路２にＰＬＬ選局のための選局データが供給され、ＰＬＬが選局動作を開始（ロックアップ動作を開始）したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００３５】
（第２の実施の形態）
図３は第２の実施の形態における集積回路の検査装置の図を示すものである。図３において、２３はラッチ手段、２４はラッチトリガーである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。また、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ、１８はカウンターＢ、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂであり、これらは第１の実施の形態と同じである。
【００３６】
図４に、第２の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図４において、４ａはラッチトリガー信号である。なお、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性であり、これらは第１の実施の形態と同じである。
【００３７】
上記の構成では、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されたあと、ラッチ手段２３に選局データをラッチする構成としている。ラッチトリガー２４よりトリガー信号４ａを与えることで、選局データが、プリスケーラ５に供給されて希望周波数にロックするように分周比が設定され、ＰＬＬの選局動作が開始される。また、ラッチトリガー２４の信号４ａを集積回路２に供給すると同時にフリップフロップ１４にも供給し、ラッチトリガー信号４ａのタイミングでフリップフロップ１４出力を“Ｈ”にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、ラッチトリガー信号４ａのタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３８】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。
【００３９】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力の周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００４０】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００４１】
以上のように本実施の形態によれば、集積回路２内のラッチ手段２３よりＰＬＬ選局のための選局データが出力され、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４２】
（第３の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について詳述する。
【００４３】
図５は第３の実施の形態における処理を示すフローチャートである。図５において、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、７ａは演算手段Ａ２０での処理、８ａは判定手段Ａ２１での処理、９ａは判定手段Ｂ２２での処理である。
【００４４】
第１の実施の形態または第２の実施の形態で示すクロック信号１６を、ＰＬＬの選局動作開始と同時にＡＮＤゲート１５よりカウンターＡ１７およびカウンターＢ１８に供給し、ＶＣＯ４の出力周波数とクロック信号１６のクロック数を測定して（処理５ａ）、順次記憶手段Ａ１９に記憶していく（処理６ａ）。以上の手順は、第１の実施の形態および第２の実施の形態で説明した通りである。
【００４５】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1と、クロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を呼び出し、測定周波数f1とf2の周波数差△f1を計算する（処理７ａ）。なお、クロック番目α（αはｍ，ｍ＋ｎ等）は、ＡＮＤゲート１５から出力されるクロック信号１６のα番目に出力されたクロックを指す。
【００４６】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定を行う（処理８ａ）。ここで、△f1が規格範囲外と判定された時は、更にクロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。そして、△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を、判定手段Ｂ２２にて判定し、それをＰＬＬロックアップ時間として出力する（処理９ａ）。ここで、判定手段Ｂ２２による判定は、判定手段Ａ２１により△f1が規格範囲内と判定された時のクロック番目ｍの数を、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することである。そして、この場合、出力されるＰＬＬロックアップ時間は、ＰＬＬ回路がロックした時点におけるクロック数のカウント値である。
【００４７】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４８】
（第４の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について、第３の実施の形態における処理と異なる処理について詳述する。
【００４９】
図６は第４の実施の形態における処理を示すフローチャートである。図６において、７ｂ，７ｃは演算手段Ａ２０での処理、８ｂ，８ｃは判定手段Ａ２１での処理での処理である。なお、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、９ａは判定手段Ｂ２２での処理で、これらは図５と同じである。
【００５０】
記憶手段Ａ１９での処理６ａまでの手順は、第３の実施の形態と同じである。
【００５１】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1を呼び出し、シリアルデータライン８の選局データに設定した正規のＰＬＬロック周波数（希望周波数）foと測定周波数f1との周波数差△f2を計算する（処理７ｂ）。
【００５２】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f2の値が規格範囲内か否かの判定をおこなう（処理８ｂ）。ここで、△f2が規格範囲外と判定された時は、クロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。
【００５３】
そして、判定手段Ａ２１にて△f2が規格範囲内と判定された時は、次に、演算手段Ａ２０が、現時点のクロック番目ｍよりｎ番目先のクロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を記憶手段Ａ１９より呼び出し、クロックｍ番目の測定周波数f1とf2の周波数差△f1を計算する（処理７ｃ）。
【００５４】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定をおこなう（処理８ｃ）。ここで、△f1が規格範囲を外れていると判定された時は、更に現時点のクロック番目ｍを更新して（ｍ＝ｍ＋１）、演算手段Ａ２０での処理７ｂ（クロック番目ｍを設定する処理を除く）からの処理を繰り返す。
【００５５】
そして、判定手段Ａ２１にて△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を判定手段Ｂ２２にて判定し、ＰＬＬロックアップ時間として出力する（処理９ａ）。
【００５６】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００５７】
さらに、本実施の形態の場合、正規のＰＬＬロック周波数foと測定周波数f1との周波数差△f2を計算し、△f2の値が規格範囲内となることを確認しているため、ＰＬＬが正規の周波数foにロックしていることの正確さを向上することができる。
【００５８】
なお、第３，第４の実施の形態では、判定手段Ｂ２２から、ＰＬＬロックアップ時間として、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を出力するようにしたが、ＰＬＬロックアップ時間を実時間で出力する場合の方法を図７に示す。図７において、９ｂは判定手段Ｂ２２での処理であり、図５，図６において、判定手段Ｂ２２での処理９ａに代えて、図７に示す判定手段Ｂ２２での処理９ｂとする。
【００５９】
この場合、判定手段Ｂ２２にて判定したクロック番目ｍの数に、クロック信号１６の周期を乗算することで、ＰＬＬロックアップの実時間を求め、それを出力することができる。
【００６０】
以上、各実施の形態でも説明したように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６１】
【発明の効果】
本発明によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。さらにはそのカウント値からＰＬＬロックアップの実時間を算出することができる。このように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６２】
従って、今まで以上に高品位な集積回路の検査を実現でき、極めて有用な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における集積回路の検査装置を示す図。
【図２】本発明の第１の実施の形態におけるタイミングチャート。
【図３】本発明の第２の実施の形態における集積回路の検査装置を示す図。
【図４】本発明の第２の実施の形態におけるタイミングチャート。
【図５】本発明の第３の実施の形態におけるフローチャート。
【図６】本発明の第４の実施の形態におけるフローチャート。
【図７】本発明の他の実施の形態におけるフローチャート。
【図８】従来例における集積回路の検査装置を示す図。
【符号の説明】
１ 基準信号
２ 集積回路（被測定デバイス）
３ 位相比較器
４ ＶＣＯ
５ プリスケーラ
６ チャージポンプ
７ ループフィルタ
８ シリアルデータライン
９ シリアル／パラレル変換回路
１０ ＤＣ電圧計
１１ 記憶手段
１２ 演算手段
１３ 判定手段
１４ フリップフロップ
１５ ＡＮＤゲート
１６ クロック信号
１７ カウンターＡ
１８ カウンターＢ
１９ 記憶手段Ａ
２０ 演算手段Ａ
２１ 判定手段Ａ
２２ 判定手段Ｂ
２３ ラッチ手段
２４ ラッチトリガー
【発明の属する技術分野】
本発明は、ＰＬＬ回路（位相同期ループ回路）を構成する集積回路の検査方法および検査装置に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路特性の重要なファクターのひとつであるＰＬＬロック時間の、テスターでの計測の要求が高まっている。
【０００３】
図８は従来例における集積回路の検査装置の一例を示すものである。図８において、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ（電圧制御発振器）、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路、１０はＤＣ電圧計、１１は記憶手段、１２は演算手段、１３は判定手段である。
【０００４】
基準信号１は、集積回路２内の位相比較器３に供給している。同時に、位相比較器３には、ＶＣＯ４の出力をプリスケーラ５にて分周した信号が入力され、基準信号１との位相差を検出し、チャージポンプ６を通して位相差を補正するためのパルス信号を出力し、次段のループフィルタ７にてＤＣ電圧に変換される。このＤＣ電圧は、ＶＣＯ４の発振周波数を制御するチューニング電圧としてＶＣＯ４に供給される。一方、シリアルデータライン８より、ＰＬＬの周波数選局のためのデータ（以下「選局データ」という）を、シリアル／パラレル変換回路９を通してプリスケーラ５に供給し、選局データに応じて分周比がプリスケーラ５に設定される。このようにしてＰＬＬ回路は常に希望する周波数に発振するように動作する。
【０００５】
上記の構成のＰＬＬ回路に、ループフィルタ７の出力をＤＣ電圧計１０に接続し、ＤＣ電圧計１０の測定結果を記憶する記憶手段１１と、測定結果から演算および判定をおこなう演算手段１２および判定手段１３を有する検査装置を構成している。
【０００６】
上記の構成において、シリアルデータライン８より希望の周波数設定のための選局データを集積回路２に供給すると、プリスケーラ５に選局データに基づいた分周比が設定され、ＰＬＬの選局動作が開始される。ＰＬＬの選局動作開始からある時間経過後のループフィルタ７出力の電圧をＤＣ電圧計１０にて測定し、測定結果を記憶手段１１に記憶し、このときの測定結果をＶ１とする。更に時間をおいてＰＬＬが完全にロックするべき時点（規定時刻）のプリスケーラ７出力のＤＣ電圧をＤＣ電圧計１０にて同様に測定し、このときの測定結果をＶ２とする。測定結果Ｖ１とＶ２を記憶手段１１より呼び出し、その電圧差を演算手段１２にて演算し、その電圧差が規格範囲内か否かを判定手段１３にて判定する。この判定手段１３により電圧差が規格範囲内であると判定されることは、ＰＬＬが規定の時間内にロックしていることであり、規格範囲内でないと判定されることは、ＰＬＬが規定の時間内にロックしていないことを意味する。以上のように、ＰＬＬが規定の時間内にロックしているか否かを検査していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、ＰＬＬのループフィルタ７出力の電圧をＤＣ電圧計１０で測定するというもので、ループフィルタ７出力に電圧測定のための回路を設けることで、ループフィルタ７出力に余分な回路を付加することにより、本来の状態でのＰＬＬの応答特性とに差が生じるために正規のＰＬＬ応答の測定とはならないという課題があった。
【０００８】
且つ上記従来の構成では、ＰＬＬが周波数選局動作を開始してからある時間を経過後のループフィルタ７出力の電圧値と、ＰＬＬが完全にロックするべき時点（規定時刻）のループフィルタ７出力の電圧値との差をもって合否判定するもので、ＰＬＬが規定の時間内にロックしているか否かを判定しているが、実際のロック時間の測定まではできないという課題があった。
【０００９】
本発明は、この課題を解決するもので、ＰＬＬの応答特性に影響を及ぼすことなく、ＰＬＬロックアップ時間の測定を可能とする集積回路の検査方法および検査装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯ（電圧制御発振器）と、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を、規格範囲内になるまでｍの値を更新しながら順次求める第４の処理とを含み、第４の処理で求めた差が規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１１】
この請求項１によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。したがって、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００１２】
請求項２記載の集積回路の検査方法は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査方法であって、プリスケーラに分周比が設定されＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定するとともに、クロック信号の発生時からのクロック数をカウントする第２の処理と、ＶＣＯの出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を、第１の規格範囲内になるまでｍの値を更新しながら順次求める第４の処理と、第４の処理で求めた差が第１の規格範囲内になったクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第５の処理とを含み、第５の処理で求めた差が第２の規格範囲内になるまで第４の処理と第５の処理とを繰り返し、第５の処理で求めた差が第２の規格範囲内となったときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする。
【００１３】
この請求項２によれば、請求項１と同様の効果に加え、ＶＣＯの出力周波数と希望周波数との差を求め、その差が規格範囲内となることを確認しているため、ＰＬＬ回路が希望周波数にロックしていることの正確さを向上することができる。
【００１４】
請求項３記載の集積回路の検査方法は、請求項１または２記載の集積回路の検査方法において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出する処理を有することを特徴とする。
【００１５】
このように、ＰＬＬ回路のロックアップの実時間を算出できる。
【００１６】
請求項４記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、記憶手段に記憶されたクロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める演算手段と、演算手段により求めた差が規格範囲内であるか否かを判定する判定手段とを設け、判定手段により規格範囲内でないと判定されたときには、ｍの値を更新して演算手段からの処理を繰り返し、判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１７】
この請求項４によれば、請求項１の検査方法を実施でき、同様の効果が得られる。
【００１８】
請求項５記載の集積回路の検査装置は、基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯと、希望周波数に応じて分周比が設定されＶＣＯの出力を分周した分周信号を位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、ループフィルタとＶＣＯとを接続してＰＬＬ回路の検査を行う集積回路の検査装置であって、プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、ＶＣＯおよびＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定する周波数カウンターと、ＡＮＤゲートの出力を入力し、ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、周波数カウンターによるＶＣＯの出力周波数の測定値と、その測定時におけるクロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、希望周波数との差を求める第１の演算手段と、第１の演算手段により求めた差が第１の規格範囲内であるか否かを判定する第１の判定手段と、第１の判定手段により第１の規格範囲内であると判定されたときに、そのときのクロック数のカウント値がｍにおける周波数の測定値と、クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第２の演算手段と、第２の演算手段により求めた差が第２の規格範囲内であるか否かを判定する第２の判定手段とを設け、第１の判定手段により第１の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により第２の規格範囲内でないと判定されたときには、ｍの値を更新して第１の演算手段からの処理を繰り返し、第２の判定手段により規格範囲内であると判定されたときには、そのときのｍの値をＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする。
【００１９】
この請求項５によれば、請求項２の検査方法を実施でき、同様の効果が得られる。
【００２０】
請求項６記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、プリスケーラに希望周波数のデータ信号とともに供給される他の信号をフリップフロップにも入力し、フリップフロップは他の信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２１】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２２】
請求項７記載の集積回路の検査装置は、請求項４または５記載の集積回路の検査装置において、集積回路内に、プリスケーラに供給される前の希望周波数のデータ信号をラッチし、トリガー信号が入力されることによりラッチした希望周波数のデータ信号をプリスケーラに供給するラッチ手段を設け、トリガー信号をフリップフロップにも入力し、フリップフロップはトリガー信号を入力することにより出力がハイレベルとなることを特徴とする。
【００２３】
このようにして、プリスケーラに希望周波数のデータ信号が供給され分周比が設定されると同時に、フリップフロップがハイレベルの信号を出力しＡＮＤゲートからクロック信号を出力させることができる。
【００２４】
請求項８記載の集積回路の検査装置は、請求項４，５，６または７記載の集積回路の検査装置において、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出して出力する手段を設けたことを特徴とする。
【００２５】
これにより、ＰＬＬ回路のロックアップの実時間を算出して出力できる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の集積回路の検査方法および検査装置について説明する。
【００２７】
（第１の実施の形態）
図１は第１の実施の形態における集積回路の検査装置の図を示すものである。図１において、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ（周波数カウンター）、１８はカウンターＢ（クロックカウンター）、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。
【００２８】
図２に、第１の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図２において、１ａはシリアルデータ（選局データ）、１−１はシリアルクロック、１−２はＤＡＴＡ、１−３は認識信号、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性である。
【００２９】
なお、認識信号１−３は、シリアルデータが３線式の場合はストローブ信号、あるいはイネーブル信号を認識信号として使用している。また、シリアルデータが２線式あるいは３線式の場合においても、シリアルデータに対応させた信号を設けて、認識信号として使用することもできる。
【００３０】
上記の構成において、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されて、プリスケーラ５に入力され、プリスケーラ５に選局データにもとづいた分周比が設定され、ＰＬＬの選局動作が開始される。また、シリアルデータライン８のひとつのラインには選局データと同時に送出する認識信号１−３のラインを設け、認識信号１−３を集積回路２に供給すると同時に認識信号１−３をフリップフロップ１４にも供給し、認識信号１−３のタイミングでフリップフロップ１４出力を“Ｈ”（ハイレベル）にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、認識信号１−３のタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３１】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。なお、カウンターＡ１７は、ＶＣＯ４の出力周波数を、クロック信号の立ち上がり（または立ち下がり）ごとに順次測定する周波数カウンターである。
【００３２】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００３３】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００３４】
以上のように本実施の形態によれば、集積回路２にＰＬＬ選局のための選局データが供給され、ＰＬＬが選局動作を開始（ロックアップ動作を開始）したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００３５】
（第２の実施の形態）
図３は第２の実施の形態における集積回路の検査装置の図を示すものである。図３において、２３はラッチ手段、２４はラッチトリガーである。なお、１は基準信号、２は集積回路（被測定デバイス）、３は位相比較器、４はＶＣＯ、５はプリスケーラ、６はチャージポンプ、７はループフィルタ、８はシリアルデータライン、９はシリアル／パラレル変換回路であり、これらは従来例と同じ構成である。また、１４はフリップフロップ、１５はＡＮＤゲート、１６はクロック信号、１７はカウンターＡ、１８はカウンターＢ、１９は記憶手段Ａ、２０は演算手段Ａ、２１は判定手段Ａ、２２は判定手段Ｂであり、これらは第１の実施の形態と同じである。
【００３６】
図４に、第２の実施の形態におけるＰＬＬのロックアップ応答特性の一例のタイミングチャートを示す。図４において、４ａはラッチトリガー信号である。なお、２ａはフリップフロップ１４の出力波形、３ａはＡＮＤゲート１５の出力波形、２５はＰＬＬロックアップ特性であり、これらは第１の実施の形態と同じである。
【００３７】
上記の構成では、シリアルデータライン８より希望する周波数設定のための選局データを含むシリアルデータを集積回路２に供給すると、集積回路２内のシリアル／パラレル変換回路９でパラレルデータに変換されたあと、ラッチ手段２３に選局データをラッチする構成としている。ラッチトリガー２４よりトリガー信号４ａを与えることで、選局データが、プリスケーラ５に供給されて希望周波数にロックするように分周比が設定され、ＰＬＬの選局動作が開始される。また、ラッチトリガー２４の信号４ａを集積回路２に供給すると同時にフリップフロップ１４にも供給し、ラッチトリガー信号４ａのタイミングでフリップフロップ１４出力を“Ｈ”にし、ＡＮＤゲート１５の一方の端子に供給する。ＡＮＤゲート１５のもう一方の端子には、クロック信号１６を供給しており、ラッチトリガー信号４ａのタイミングと同時に、ＡＮＤゲート１５の出力端子よりクロック信号１６を出力する。
【００３８】
ＡＮＤゲート１５出力より出たクロック信号１６は、カウンターＡ１７およびカウンターＢ１８に供給している。また、ＶＣＯ４出力はプリスケーラ５に入力されるとともに、カウンターＡ１７にも入力される。カウンターＡ１７にて、クロック信号１６の立ち上がり（または立ち下がり）をトリガーとしてＶＣＯ４の出力周波数を測定すると同時に、カウンターＢ１８にて、クロック信号１６のクロック数をカウントし、カウンターＡ１７およびカウンターＢ１８の測定結果を記憶手段Ａ１９に送る。
【００３９】
さらに、記憶手段Ａ１９には、ＡＮＤゲート１５出力よりクロック信号１６が供給され、クロック信号１６のクロックごとにカウンターＡ１７およびカウンターＢ１８で測定したＶＣＯ４の出力の周波数測定結果とクロック信号１６のクロック回数測定結果とを順次記憶していく。
【００４０】
そして、演算手段Ａ２０にて周波数測定結果を演算して判定手段Ａ２１にて判定し、判定手段Ａ２１の判定結果を受けて、判定手段Ｂ２２にてクロック回数測定結果を判定して出力する。これらの演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理については、第３〜第５の実施の形態として後述する。
【００４１】
以上のように本実施の形態によれば、集積回路２内のラッチ手段２３よりＰＬＬ選局のための選局データが出力され、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に、後述のように演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック回数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４２】
（第３の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について詳述する。
【００４３】
図５は第３の実施の形態における処理を示すフローチャートである。図５において、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、７ａは演算手段Ａ２０での処理、８ａは判定手段Ａ２１での処理、９ａは判定手段Ｂ２２での処理である。
【００４４】
第１の実施の形態または第２の実施の形態で示すクロック信号１６を、ＰＬＬの選局動作開始と同時にＡＮＤゲート１５よりカウンターＡ１７およびカウンターＢ１８に供給し、ＶＣＯ４の出力周波数とクロック信号１６のクロック数を測定して（処理５ａ）、順次記憶手段Ａ１９に記憶していく（処理６ａ）。以上の手順は、第１の実施の形態および第２の実施の形態で説明した通りである。
【００４５】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1と、クロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を呼び出し、測定周波数f1とf2の周波数差△f1を計算する（処理７ａ）。なお、クロック番目α（αはｍ，ｍ＋ｎ等）は、ＡＮＤゲート１５から出力されるクロック信号１６のα番目に出力されたクロックを指す。
【００４６】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定を行う（処理８ａ）。ここで、△f1が規格範囲外と判定された時は、更にクロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。そして、△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を、判定手段Ｂ２２にて判定し、それをＰＬＬロックアップ時間として出力する（処理９ａ）。ここで、判定手段Ｂ２２による判定は、判定手段Ａ２１により△f1が規格範囲内と判定された時のクロック番目ｍの数を、ＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することである。そして、この場合、出力されるＰＬＬロックアップ時間は、ＰＬＬ回路がロックした時点におけるクロック数のカウント値である。
【００４７】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００４８】
（第４の実施の形態）
ここでは、第１の実施の形態および第２の実施の形態における演算手段Ａ２０、判定手段Ａ２１および判定手段Ｂ２２の処理について、第３の実施の形態における処理と異なる処理について詳述する。
【００４９】
図６は第４の実施の形態における処理を示すフローチャートである。図６において、７ｂ，７ｃは演算手段Ａ２０での処理、８ｂ，８ｃは判定手段Ａ２１での処理での処理である。なお、５ａはカウンターＡ１７、Ｂ１８での処理、６ａは記憶手段Ａ１９での処理、９ａは判定手段Ｂ２２での処理で、これらは図５と同じである。
【００５０】
記憶手段Ａ１９での処理６ａまでの手順は、第３の実施の形態と同じである。
【００５１】
次に、演算手段Ａ２０が、記憶手段Ａ１９より、記憶したクロック信号１６の任意のクロック番目ｍ（ｍは１以上の整数）に対応する測定周波数f1を呼び出し、シリアルデータライン８の選局データに設定した正規のＰＬＬロック周波数（希望周波数）foと測定周波数f1との周波数差△f2を計算する（処理７ｂ）。
【００５２】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f2の値が規格範囲内か否かの判定をおこなう（処理８ｂ）。ここで、△f2が規格範囲外と判定された時は、クロック番目ｍの値を更新し（ｍ＝ｍ＋１）、演算手段Ａ２０による演算と判定手段Ａ２１による判定を繰り返す。
【００５３】
そして、判定手段Ａ２１にて△f2が規格範囲内と判定された時は、次に、演算手段Ａ２０が、現時点のクロック番目ｍよりｎ番目先のクロック番目ｍ＋ｎ（ｎは１以上の整数）に対応する測定周波数f2を記憶手段Ａ１９より呼び出し、クロックｍ番目の測定周波数f1とf2の周波数差△f1を計算する（処理７ｃ）。
【００５４】
次に、判定手段Ａ２１にて、演算手段Ａ２０で計算された△f1が規格範囲内か否かの判定をおこなう（処理８ｃ）。ここで、△f1が規格範囲を外れていると判定された時は、更に現時点のクロック番目ｍを更新して（ｍ＝ｍ＋１）、演算手段Ａ２０での処理７ｂ（クロック番目ｍを設定する処理を除く）からの処理を繰り返す。
【００５５】
そして、判定手段Ａ２１にて△f1が規格範囲内と判定された時、その時のクロック番目ｍの数を判定手段Ｂ２２にて判定し、ＰＬＬロックアップ時間として出力する（処理９ａ）。
【００５６】
以上のように本実施の形態によれば、ＰＬＬが選局動作を開始したと同時に、クロック信号１６のクロックごとにＶＣＯ４の出力周波数を測定するとともにクロック回数を測定し、測定結果を記憶手段Ａ１９に順次記憶していき、その後に演算処理と判定処理を行うことにより、ＰＬＬがロックしたときのクロック信号１６のクロック番目の数を判定して、ＰＬＬロックアップ時間の測定を行うことができる。
【００５７】
さらに、本実施の形態の場合、正規のＰＬＬロック周波数foと測定周波数f1との周波数差△f2を計算し、△f2の値が規格範囲内となることを確認しているため、ＰＬＬが正規の周波数foにロックしていることの正確さを向上することができる。
【００５８】
なお、第３，第４の実施の形態では、判定手段Ｂ２２から、ＰＬＬロックアップ時間として、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を出力するようにしたが、ＰＬＬロックアップ時間を実時間で出力する場合の方法を図７に示す。図７において、９ｂは判定手段Ｂ２２での処理であり、図５，図６において、判定手段Ｂ２２での処理９ａに代えて、図７に示す判定手段Ｂ２２での処理９ｂとする。
【００５９】
この場合、判定手段Ｂ２２にて判定したクロック番目ｍの数に、クロック信号１６の周期を乗算することで、ＰＬＬロックアップの実時間を求め、それを出力することができる。
【００６０】
以上、各実施の形態でも説明したように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６１】
【発明の効果】
本発明によれば、ＰＬＬ回路がロックアップ動作を開始すると同時に、クロック信号の立ち上がりまたは立ち下がりのタイミングごとにＶＣＯの出力周波数を順次測定し記憶するとともに、ロックアップ動作開始時からのクロック数をカウントして記憶し、その後に演算処理と判定処理を繰り返し行うことにより、ＰＬＬ回路がロックした時点におけるクロック数のカウント値を決定することができる。さらにはそのカウント値からＰＬＬロックアップの実時間を算出することができる。このように、ＰＬＬロックアップ時間の測定を行うことができる。また、従来例のようにループフィルタの出力電圧を測定するものではなく、ＶＣＯの出力周波数を測定するようにしているため、ＰＬＬの応答特性に影響を及ぼすことがない。
【００６２】
従って、今まで以上に高品位な集積回路の検査を実現でき、極めて有用な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における集積回路の検査装置を示す図。
【図２】本発明の第１の実施の形態におけるタイミングチャート。
【図３】本発明の第２の実施の形態における集積回路の検査装置を示す図。
【図４】本発明の第２の実施の形態におけるタイミングチャート。
【図５】本発明の第３の実施の形態におけるフローチャート。
【図６】本発明の第４の実施の形態におけるフローチャート。
【図７】本発明の他の実施の形態におけるフローチャート。
【図８】従来例における集積回路の検査装置を示す図。
【符号の説明】
１ 基準信号
２ 集積回路（被測定デバイス）
３ 位相比較器
４ ＶＣＯ
５ プリスケーラ
６ チャージポンプ
７ ループフィルタ
８ シリアルデータライン
９ シリアル／パラレル変換回路
１０ ＤＣ電圧計
１１ 記憶手段
１２ 演算手段
１３ 判定手段
１４ フリップフロップ
１５ ＡＮＤゲート
１６ クロック信号
１７ カウンターＡ
１８ カウンターＢ
１９ 記憶手段Ａ
２０ 演算手段Ａ
２１ 判定手段Ａ
２２ 判定手段Ｂ
２３ ラッチ手段
２４ ラッチトリガー
Claims (8)
- 基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器と、希望周波数に応じて分周比が設定され前記電圧制御発振器の出力を分周した前記分周信号を前記位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、前記位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、前記ループフィルタと電圧制御発振器とを接続して前記ＰＬＬ回路の検査を行う集積回路の検査方法であって、
前記プリスケーラに分周比が設定され前記ＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、
前記クロック信号の立ち上がりまたは立ち下がりのタイミングごとに前記電圧制御発振器の出力周波数を順次測定するとともに、前記クロック信号の発生時からのクロック数をカウントする第２の処理と、
前記電圧制御発振器の出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、
前記クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、前記クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を、規格範囲内になるまでｍの値を更新しながら順次求める第４の処理とを含み、
前記第４の処理で求めた差が規格範囲内となったときのｍの値を前記ＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする集積回路の検査方法。 - 基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器と、希望周波数に応じて分周比が設定され前記電圧制御発振器の出力を分周した前記分周信号を前記位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、前記位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、前記ループフィルタと電圧制御発振器とを接続して前記ＰＬＬ回路の検査を行う集積回路の検査方法であって、
前記プリスケーラに分周比が設定され前記ＰＬＬ回路がロックアップ動作を開始すると同時にクロック信号を発生させる第１の処理と、
前記クロック信号の立ち上がりまたは立ち下がりのタイミングごとに前記電圧制御発振器の出力周波数を順次測定するとともに、前記クロック信号の発生時からのクロック数をカウントする第２の処理と、
前記電圧制御発振器の出力周波数の測定値と、その測定時におけるクロック数のカウント値とを記憶する第３の処理と、
前記クロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、前記希望周波数との差を、第１の規格範囲内になるまでｍの値を更新しながら順次求める第４の処理と、
前記第４の処理で求めた差が前記第１の規格範囲内になった前記クロック数のカウント値がｍにおける周波数の測定値と、前記クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第５の処理とを含み、
前記第５の処理で求めた差が第２の規格範囲内になるまで前記第４の処理と前記第５の処理とを繰り返し、前記第５の処理で求めた差が第２の規格範囲内となったときのｍの値を前記ＰＬＬ回路がロックした時点におけるクロック数のカウント値に決定することを特徴とする集積回路の検査方法。 - ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出する処理を有することを特徴とする請求項１または２記載の集積回路の検査方法。
- 基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器と、希望周波数に応じて分周比が設定され前記電圧制御発振器の出力を分周した前記分周信号を前記位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、前記位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、前記ループフィルタと電圧制御発振器とを接続して前記ＰＬＬ回路の検査を行う集積回路の検査装置であって、
前記プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、
前記フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、
前記電圧制御発振器および前記ＡＮＤゲートの出力を入力し、前記ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとに前記電圧制御発振器の出力周波数を順次測定する周波数カウンターと、
前記ＡＮＤゲートの出力を入力し、前記ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、
前記周波数カウンターによる電圧制御発振器の出力周波数の測定値と、その測定時における前記クロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、
前記記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、前記記憶手段に記憶されたクロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める演算手段と、
前記演算手段により求めた差が規格範囲内であるか否かを判定する判定手段とを設け、
前記判定手段により規格範囲内でないと判定されたときには、ｍの値を更新して前記演算手段からの処理を繰り返し、前記判定手段により規格範囲内であると判定されたときには、そのときのｍの値を前記ＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする集積回路の検査装置。 - 基準信号と分周信号との位相差を検出する位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器と、希望周波数に応じて分周比が設定され前記電圧制御発振器の出力を分周した前記分周信号を前記位相比較器へ出力するプリスケーラとで構成されるＰＬＬ回路のうち、前記位相比較器とチャージポンプとプリスケーラとを内蔵した集積回路に対し、前記ループフィルタと電圧制御発振器とを接続して前記ＰＬＬ回路の検査を行う集積回路の検査装置であって、
前記プリスケーラに分周比が設定されると同時にハイレベルの信号を出力するフリップフロップと、
前記フリップフロップの出力とクロック信号とを入力するＡＮＤゲートと、
前記電圧制御発振器および前記ＡＮＤゲートの出力を入力し、前記ＡＮＤゲートから入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングごとに前記電圧制御発振器の出力周波数を順次測定する周波数カウンターと、
前記ＡＮＤゲートの出力を入力し、前記ＡＮＤゲートから入力されるクロック信号のクロック数をカウントするクロックカウンターと、
前記周波数カウンターによる電圧制御発振器の出力周波数の測定値と、その測定時における前記クロックカウンターによるクロック数のカウント値とを記憶する記憶手段と、
前記記憶手段に記憶されたクロック数のカウント値がｍ（ｍは１以上の整数）のときの周波数の測定値と、前記希望周波数との差を求める第１の演算手段と、
前記第１の演算手段により求めた差が第１の規格範囲内であるか否かを判定する第１の判定手段と、
前記第１の判定手段により第１の規格範囲内であると判定されたときに、そのときの前記クロック数のカウント値がｍにおける周波数の測定値と、前記クロック数のカウント値がｍ＋ｎ（ｎは１以上の整数）のときの周波数の測定値との差を求める第２の演算手段と、
前記第２の演算手段により求めた差が第２の規格範囲内であるか否かを判定する第２の判定手段とを設け、
前記第１の判定手段により第１の規格範囲内でないと判定されたときには、ｍの値を更新して前記第１の演算手段からの処理を繰り返し、
前記第２の判定手段により第２の規格範囲内でないと判定されたときには、ｍの値を更新して前記第１の演算手段からの処理を繰り返し、前記第２の判定手段により規格範囲内であると判定されたときには、そのときのｍの値を前記ＰＬＬ回路がロックした時点におけるクロック数のカウント値として出力するようにしたことを特徴とする集積回路の検査装置。 - プリスケーラに希望周波数のデータ信号とともに供給される他の信号をフリップフロップにも入力し、前記フリップフロップは前記他の信号を入力することにより出力がハイレベルとなることを特徴とする請求項４または５記載の集積回路の検査装置。
- 集積回路内に、プリスケーラに供給される前の希望周波数のデータ信号をラッチし、トリガー信号が入力されることにより前記ラッチした希望周波数のデータ信号を前記プリスケーラに供給するラッチ手段を設け、前記トリガー信号をフリップフロップにも入力し、前記フリップフロップは前記トリガー信号を入力することにより出力がハイレベルとなることを特徴とする請求項４または５記載の集積回路の検査装置。
- ＰＬＬ回路がロックした時点におけるクロック数のカウント値に、クロック信号の周期を乗算することにより、ＰＬＬ回路のロックアップの実時間を算出して出力する手段を設けたことを特徴とする請求項４，５，６または７記載の集積回路の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002165156A JP3732462B2 (ja) | 2002-06-06 | 2002-06-06 | 集積回路の検査方法および検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002165156A JP3732462B2 (ja) | 2002-06-06 | 2002-06-06 | 集積回路の検査方法および検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004015366A JP2004015366A (ja) | 2004-01-15 |
| JP3732462B2 true JP3732462B2 (ja) | 2006-01-05 |
Family
ID=30433061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002165156A Expired - Fee Related JP3732462B2 (ja) | 2002-06-06 | 2002-06-06 | 集積回路の検査方法および検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3732462B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319274C (zh) * | 2004-12-10 | 2007-05-30 | 展讯通信（上海）有限公司 | 射频接收***锁定时间及锁定后频率误差的评估方法 |
-
2002
- 2002-06-06 JP JP2002165156A patent/JP3732462B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004015366A (ja) | 2004-01-15 |
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|
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