JP3175852B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【０００１】
【産業上の利用分野】この発明は、主電流部及び主電流
部の電流に追従するエミュレーション電流部を有する電
力用半導体素子に関するものである。
部の電流に追従するエミュレーション電流部を有する電
力用半導体素子に関するものである。
【０００２】
【従来の技術】本出願人の出願に係る特開平２ー２８５
６７９号公報は図１３に示すように、ウエル領域として
ゲート電極直下に達しない横幅をもち主としてソース領
域のパンチスルー抑止などを行う深いウエル領域１０１
と、ゲート電極１０２直下のチャンネル領域１０３に達
してそのしきい値電圧を規定するチャンネルウエル領域
１０４とを有する縦型チャンネル二重拡散型絶縁ゲート
トランジスタ（ＤＭＯＳ）を複数集積してなる電力用半
導体素子を開示する。この素子は、主電流部と主電流部
の電流検出用のエミュレーション電流部（検出部）との
間の基板１００表面に厚い絶縁膜１０５を有し、この絶
縁膜１０５は隣接する上記両部のＤＭＯＳが寄生ラテラ
ルＰチャンネルＭＯＳトランジスタ（以下、単に寄生ト
ランジスタという）効果により導通するのを抑止してい
る。また上記公報は、ウエル領域１０１と同一のドープ
工程により上記厚い絶縁膜１０５直下に電界緩和用の輪
状ウエル領域１０６を形成することを開示する。
６７９号公報は図１３に示すように、ウエル領域として
ゲート電極直下に達しない横幅をもち主としてソース領
域のパンチスルー抑止などを行う深いウエル領域１０１
と、ゲート電極１０２直下のチャンネル領域１０３に達
してそのしきい値電圧を規定するチャンネルウエル領域
１０４とを有する縦型チャンネル二重拡散型絶縁ゲート
トランジスタ（ＤＭＯＳ）を複数集積してなる電力用半
導体素子を開示する。この素子は、主電流部と主電流部
の電流検出用のエミュレーション電流部（検出部）との
間の基板１００表面に厚い絶縁膜１０５を有し、この絶
縁膜１０５は隣接する上記両部のＤＭＯＳが寄生ラテラ
ルＰチャンネルＭＯＳトランジスタ（以下、単に寄生ト
ランジスタという）効果により導通するのを抑止してい
る。また上記公報は、ウエル領域１０１と同一のドープ
工程により上記厚い絶縁膜１０５直下に電界緩和用の輪
状ウエル領域１０６を形成することを開示する。
【０００３】
【発明が解決しようとする課題】ところが上記した素子
では、輪状ウエル領域１０６と検出部用のチャンネルウ
エル領域１０４との間の左右の横幅Ｗ１、Ｗ２がマスク
合わせ誤差によりばらつき、このばらつきにより検出部
用のＤＭＯＳと主電流部用のＤＭＯＳとの電流比がばら
つくという不具合があった。
では、輪状ウエル領域１０６と検出部用のチャンネルウ
エル領域１０４との間の左右の横幅Ｗ１、Ｗ２がマスク
合わせ誤差によりばらつき、このばらつきにより検出部
用のＤＭＯＳと主電流部用のＤＭＯＳとの電流比がばら
つくという不具合があった。
【０００４】図１４に上記横幅Ｗ１とこの部位を流れる
経路のオン抵抗Ｒとの実測結果を示す。オン抵抗Ｒは隣
接するウエル領域の空乏層形状の変化により大幅に変動
し、それにより検出部用のＤＭＯＳの電流が変動してし
まい、結局、横幅Ｗ１、Ｗ２のばらつきにより検出部と
主電流部との電流比率が変化してしまう。本発明は上記
問題点に鑑みなされたものであり、製造工程の延長を招
くことなく検出部用のＤＭＯＳの電流検出精度を格段に
向上可能な半導体装置を提供することを、その目的とし
ている。
経路のオン抵抗Ｒとの実測結果を示す。オン抵抗Ｒは隣
接するウエル領域の空乏層形状の変化により大幅に変動
し、それにより検出部用のＤＭＯＳの電流が変動してし
まい、結局、横幅Ｗ１、Ｗ２のばらつきにより検出部と
主電流部との電流比率が変化してしまう。本発明は上記
問題点に鑑みなされたものであり、製造工程の延長を招
くことなく検出部用のＤＭＯＳの電流検出精度を格段に
向上可能な半導体装置を提供することを、その目的とし
ている。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板の表面上にゲート絶縁膜を介し
て形成された主電流部用及びエミュレーション電流部用
のゲート電極と、少なくとも前記主電流部用及びエミュ
レーション電流部用の両ゲート電極をマスクとしてのウ
エル領域用不純物のドープにより前記基板の前記主電流
部及び前記エミュレーション部の表面部に各々形成され
て前記両ゲート電極の各々の下方に達する第２導電型の
主ウエル領域及び副ウエル領域と、少なくとも前記主電
流部用のゲート電極をマスクとしてのソース領域用不純
物のドープにより前記主ウエル領域の表面部に前記主ウ
エル領域より浅く、狭く形成されて前記主電流部用のゲ
ート電極の下方に達する第１導電型の主電流部用のソー
ス領域と、少なくとも前記エミュレーション電流部用の
ゲート電極をマスクとしてのソース領域用不純物のドー
プにより前記副ウエル領域の表面部に前記副ウエル領域
より浅く、狭く形成されて前記エミュレーション電流部
用のゲート電極の下方に達する第１導電型のエミュレー
ション電流部用のソース領域とを備える半導体装置にお
いて、前記エミュレーション電流部用のゲート電極を開
口して形成された前記副ウエル領域形成のための開口
と、前記副ウエル領域形成のための前記開口から所定距
離離れて前記ゲート電極を開口して形成されて前記副ウ
エル領域形成のための前記開口を囲む輪状開口と、前記
主ウエル領域及び副ウエル領域を形成するための前記ウ
エル領域用不純物のドープにより前記輪状開口を通じて
前記基板の表面部に形成され、前記副ウエル領域から所
定間隔を隔てつつ前記副ウエル領域を包囲する輪状ウエ
ル領域とを備えることを特徴としている。
第１導電型の半導体基板の表面上にゲート絶縁膜を介し
て形成された主電流部用及びエミュレーション電流部用
のゲート電極と、少なくとも前記主電流部用及びエミュ
レーション電流部用の両ゲート電極をマスクとしてのウ
エル領域用不純物のドープにより前記基板の前記主電流
部及び前記エミュレーション部の表面部に各々形成され
て前記両ゲート電極の各々の下方に達する第２導電型の
主ウエル領域及び副ウエル領域と、少なくとも前記主電
流部用のゲート電極をマスクとしてのソース領域用不純
物のドープにより前記主ウエル領域の表面部に前記主ウ
エル領域より浅く、狭く形成されて前記主電流部用のゲ
ート電極の下方に達する第１導電型の主電流部用のソー
ス領域と、少なくとも前記エミュレーション電流部用の
ゲート電極をマスクとしてのソース領域用不純物のドー
プにより前記副ウエル領域の表面部に前記副ウエル領域
より浅く、狭く形成されて前記エミュレーション電流部
用のゲート電極の下方に達する第１導電型のエミュレー
ション電流部用のソース領域とを備える半導体装置にお
いて、前記エミュレーション電流部用のゲート電極を開
口して形成された前記副ウエル領域形成のための開口
と、前記副ウエル領域形成のための前記開口から所定距
離離れて前記ゲート電極を開口して形成されて前記副ウ
エル領域形成のための前記開口を囲む輪状開口と、前記
主ウエル領域及び副ウエル領域を形成するための前記ウ
エル領域用不純物のドープにより前記輪状開口を通じて
前記基板の表面部に形成され、前記副ウエル領域から所
定間隔を隔てつつ前記副ウエル領域を包囲する輪状ウエ
ル領域とを備えることを特徴としている。
【０００６】ここで、輪状開口は一部欠落したリング状
であってもよく、輪状ウエル領域もほぼ副ウエル領域を
囲めばよく、完全に囲む形状でなくてもよい。本発明の
半導体装置の製造方法は、第１導電型の半導体基板上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に主ゲート
電極及び副ゲート電極を形成するとともに、前記両ゲー
ト電極の間に所定幅の輪状開口を形成するゲート電極形
成工程と、少なくとも前記両ゲート電極をマスクとする
不純物のドープにより前記基板表面部に、前記主ゲート
電極下方に達する主ウエル領域と、前記副ゲート電極下
方に達する副ウエル領域と、前記主ウエル領域から独立
しかつ所定間隔を隔てて前記副ウエル領域を包囲する輪
状ウエル領域とを同時に形成するウエル形成工程と、少
なくとも前記両ゲート電極をマスクとする不純物ドープ
により前記主ウエル領域及び前記副ウエル領域の表面部
に、前記各ウエル領域より浅く、狭くかつ前記ゲート電
極下方に達する第１導電型の主電流部用及びエミュレー
ション電流部用のソース領域を形成するソース領域形成
工程と、を備え、前ゲート電極形成工程は、前記副ウエ
ル領域形成のための開口と、前記副ウエル領域形成のた
めの前記開口から所定距離離れて前記エミュレーション
電流部用の前記副ゲート電極を囲む輪状開口を前記両ゲ
ート電極を開口して形成する工程を含み、前記ウエル形
成工程は、前記主ウエル領域及び副ウエル領域を形成す
るための前記不純物を前記輪状開口を通じてドープする
ことにより、前記副ウエル領域から所定間隔を隔てつつ
前記副ウエル領域を包囲する前記輪状ウエル領域を前記
基板の表面部に形成する工程を含み、前記副ゲート電極
の前記開口に面する側端面により前記副ウエル領域の前
記輪状ウエル領域側の側端縁を決定し、前記副ゲート電
極の前記輪状開口に面する側端面により前記輪状ウエル
領域の前記副ウエル領域側の側端縁を決定することを特
徴としている。好適な態様において、前記主ウエル領域
及び副ウエル領域と重なって前記主ウエル領域及び副ウ
エル領域よりも深く形成された第２導電型の深いウエル
領域を有する。好適な態様において、前記エミレーショ
ン電流部は、前記輪状ウエル領域とともに前記輪状ウエ
ル領域よりも深く形成された第２導電型の深い輪状ウエ
ル領域により包囲されている。好適な態様において、前
記輪状ウエル領域と前記深い輪状ウエル領域は互いに重
なって形成されている。
であってもよく、輪状ウエル領域もほぼ副ウエル領域を
囲めばよく、完全に囲む形状でなくてもよい。本発明の
半導体装置の製造方法は、第１導電型の半導体基板上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に主ゲート
電極及び副ゲート電極を形成するとともに、前記両ゲー
ト電極の間に所定幅の輪状開口を形成するゲート電極形
成工程と、少なくとも前記両ゲート電極をマスクとする
不純物のドープにより前記基板表面部に、前記主ゲート
電極下方に達する主ウエル領域と、前記副ゲート電極下
方に達する副ウエル領域と、前記主ウエル領域から独立
しかつ所定間隔を隔てて前記副ウエル領域を包囲する輪
状ウエル領域とを同時に形成するウエル形成工程と、少
なくとも前記両ゲート電極をマスクとする不純物ドープ
により前記主ウエル領域及び前記副ウエル領域の表面部
に、前記各ウエル領域より浅く、狭くかつ前記ゲート電
極下方に達する第１導電型の主電流部用及びエミュレー
ション電流部用のソース領域を形成するソース領域形成
工程と、を備え、前ゲート電極形成工程は、前記副ウエ
ル領域形成のための開口と、前記副ウエル領域形成のた
めの前記開口から所定距離離れて前記エミュレーション
電流部用の前記副ゲート電極を囲む輪状開口を前記両ゲ
ート電極を開口して形成する工程を含み、前記ウエル形
成工程は、前記主ウエル領域及び副ウエル領域を形成す
るための前記不純物を前記輪状開口を通じてドープする
ことにより、前記副ウエル領域から所定間隔を隔てつつ
前記副ウエル領域を包囲する前記輪状ウエル領域を前記
基板の表面部に形成する工程を含み、前記副ゲート電極
の前記開口に面する側端面により前記副ウエル領域の前
記輪状ウエル領域側の側端縁を決定し、前記副ゲート電
極の前記輪状開口に面する側端面により前記輪状ウエル
領域の前記副ウエル領域側の側端縁を決定することを特
徴としている。好適な態様において、前記主ウエル領域
及び副ウエル領域と重なって前記主ウエル領域及び副ウ
エル領域よりも深く形成された第２導電型の深いウエル
領域を有する。好適な態様において、前記エミレーショ
ン電流部は、前記輪状ウエル領域とともに前記輪状ウエ
ル領域よりも深く形成された第２導電型の深い輪状ウエ
ル領域により包囲されている。好適な態様において、前
記輪状ウエル領域と前記深い輪状ウエル領域は互いに重
なって形成されている。
【０００７】
【作用】本発明の半導体装置では、ウエル領域用不純物
のドープにより半導体基板の表面部に形成された輪状ウ
エル領域が、主電流部としてのＤＭＯＳのソース領域を
有する主ウエル領域、及び、検出部としてのＤＭＯＳの
ソース領域を有する副ウエル領域と独立して形成され、
この輪状ウエル領域が副ウエル領域を所定間隔を隔てて
包囲して主、副ウエル領域間の基板表面部における電界
緩和をなす。
のドープにより半導体基板の表面部に形成された輪状ウ
エル領域が、主電流部としてのＤＭＯＳのソース領域を
有する主ウエル領域、及び、検出部としてのＤＭＯＳの
ソース領域を有する副ウエル領域と独立して形成され、
この輪状ウエル領域が副ウエル領域を所定間隔を隔てて
包囲して主、副ウエル領域間の基板表面部における電界
緩和をなす。
【０００８】ここで、主、副ウエル領域間に位置して副
ウエル領域を囲む形状にゲート電極のパターニングによ
り輪状開口が形成されるので、ゲート電極は、主、副ウ
エル領域形成用のウエル領域用不純物のドープにおける
輪状ウエル領域形成用のマスクとして働き、これにより
輪状ウエル領域と副ウエル領域との間の半導体基板部分
（エミュレーション電流部用のＤＭＯＳの縦チャンネル
部）の横幅は、ゲート電極の寸法だけで規定され、ばら
つくことがない。
ウエル領域を囲む形状にゲート電極のパターニングによ
り輪状開口が形成されるので、ゲート電極は、主、副ウ
エル領域形成用のウエル領域用不純物のドープにおける
輪状ウエル領域形成用のマスクとして働き、これにより
輪状ウエル領域と副ウエル領域との間の半導体基板部分
（エミュレーション電流部用のＤＭＯＳの縦チャンネル
部）の横幅は、ゲート電極の寸法だけで規定され、ばら
つくことがない。
【０００９】また、輪状ウエル領域と副ウエル領域との
間の半導体基板部分の横幅と、隣接する主ウエル領域間
の半導体基板部分（主電流部用のＤＭＯＳの縦チャンネ
ル部）の横幅との比率も一定となる。
間の半導体基板部分の横幅と、隣接する主ウエル領域間
の半導体基板部分（主電流部用のＤＭＯＳの縦チャンネ
ル部）の横幅との比率も一定となる。
【００１０】
【発明の効果】以上説明したように本発明の半導体装置
は、ゲート電極の穿設により形成され副ウエル領域を囲
んで形成される輪状開口と、この輪状開口を通じてのウ
エル領域用不純物のドープにより形成され副ウエル領域
を所定間隔を隔てて包囲する輪状ウエル領域とを備えて
いるので、主ウエル領域内のソース領域に流れる主電流
と、副ウエル領域内のソース領域に流れる検出用電流と
の比率のばらつきを抑止できるという優れた効果を奏す
ることができる。
は、ゲート電極の穿設により形成され副ウエル領域を囲
んで形成される輪状開口と、この輪状開口を通じてのウ
エル領域用不純物のドープにより形成され副ウエル領域
を所定間隔を隔てて包囲する輪状ウエル領域とを備えて
いるので、主ウエル領域内のソース領域に流れる主電流
と、副ウエル領域内のソース領域に流れる検出用電流と
の比率のばらつきを抑止できるという優れた効果を奏す
ることができる。
【００１１】また本発明の半導体装置の製造方法は、ゲ
ート絶縁膜上に主ゲート電極及び副ゲート電極を形成す
るとともに両ゲート電極の間に所定幅の輪状開口を形成
し、これら両ゲート電極をマスクとする不純物ドープに
より主ウエル領域と副ウエル領域と輪状ウエル領域とを
形成しているので、上記電流比率を一定として検出精度
を向上させるととともに、工程の増加を必要としないと
いう優れた効果を奏することができる。
ート絶縁膜上に主ゲート電極及び副ゲート電極を形成す
るとともに両ゲート電極の間に所定幅の輪状開口を形成
し、これら両ゲート電極をマスクとする不純物ドープに
より主ウエル領域と副ウエル領域と輪状ウエル領域とを
形成しているので、上記電流比率を一定として検出精度
を向上させるととともに、工程の増加を必要としないと
いう優れた効果を奏することができる。
【００１２】
【実施例】以下、本発明の一実施例を示す断面図を図１
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシャル層、３１は
Ｐ- ウエル領域、３２はＰ- 補助輪状ウエル領域、４１
はＰ- 主ウエル領域（チャンネルＰウエル領域）、４２
はＰ- 副ウエル領域（チャンネルＰウエル領域）、４３
はＰ- 輪状ウエル領域、５１は主電流部としてのＤＭＯ
ＳのＮ+ ソース領域、５２はエミュレーション電流部と
してのＤＭＯＳのＮ+ ソース領域、６はＰ+ コンタクト
領域、７１、７２はドープポリシリコンからなるゲート
電極、８１はシリコン酸化膜からなるゲート絶縁膜、８
２は厚いシリコン酸化膜、８３は層間絶縁膜、９１は主
電流部のソース電極、９２は検出部のソース電極、９３
は共通のドレイン電極、１０はＰ - 輪状ウエル領域４３
形成のための輪状開口、１０ａは副ウエル領域４２形成
のための開口、１１は主電流部におけるソースからドレ
インへの電流経路（以下、縦チャンネル部という）、１
２は検出部（エミュレーション電流部）における縦チャ
ンネル部である。 Ｎ+ ソース領域５１は主電流部用の
Ｐ- 主ウエル領域４１の表面部に、Ｐ- 主ウエル領域４
１と同様にゲート電極７１の開口からイオン注入される
所謂二重拡散により形成されている。一方、Ｎ+ ソース
領域５２はエミュレーション電流部用のＰ- 副ウエル領
域４２の表面部に、Ｐ- 副ウエル領域４２と同様にゲー
ト電極７２の開口からの上記二重拡散法により形成され
ている。さらにＰ-輪状ウエル領域４３はゲート電極７
１、７２間の輪状開口１０からの上記二重拡散時のＰ-
主ウエル領域４１及びＰ- 副ウエル領域４２と同時に形
成されている。このように、ウエル領域４１、４２、４
３はゲート電極７１、７２と自己整合的に形成される。
なおＰ- 補助輪状ウエル領域３２はＰ- ウエル領域３１
と同時に形成されている。
に示す。この半導体装置において、１はＮ+ シリコン基
板（半導体基板）、２はＮ- エピタキシャル層、３１は
Ｐ- ウエル領域、３２はＰ- 補助輪状ウエル領域、４１
はＰ- 主ウエル領域（チャンネルＰウエル領域）、４２
はＰ- 副ウエル領域（チャンネルＰウエル領域）、４３
はＰ- 輪状ウエル領域、５１は主電流部としてのＤＭＯ
ＳのＮ+ ソース領域、５２はエミュレーション電流部と
してのＤＭＯＳのＮ+ ソース領域、６はＰ+ コンタクト
領域、７１、７２はドープポリシリコンからなるゲート
電極、８１はシリコン酸化膜からなるゲート絶縁膜、８
２は厚いシリコン酸化膜、８３は層間絶縁膜、９１は主
電流部のソース電極、９２は検出部のソース電極、９３
は共通のドレイン電極、１０はＰ - 輪状ウエル領域４３
形成のための輪状開口、１０ａは副ウエル領域４２形成
のための開口、１１は主電流部におけるソースからドレ
インへの電流経路（以下、縦チャンネル部という）、１
２は検出部（エミュレーション電流部）における縦チャ
ンネル部である。 Ｎ+ ソース領域５１は主電流部用の
Ｐ- 主ウエル領域４１の表面部に、Ｐ- 主ウエル領域４
１と同様にゲート電極７１の開口からイオン注入される
所謂二重拡散により形成されている。一方、Ｎ+ ソース
領域５２はエミュレーション電流部用のＰ- 副ウエル領
域４２の表面部に、Ｐ- 副ウエル領域４２と同様にゲー
ト電極７２の開口からの上記二重拡散法により形成され
ている。さらにＰ-輪状ウエル領域４３はゲート電極７
１、７２間の輪状開口１０からの上記二重拡散時のＰ-
主ウエル領域４１及びＰ- 副ウエル領域４２と同時に形
成されている。このように、ウエル領域４１、４２、４
３はゲート電極７１、７２と自己整合的に形成される。
なおＰ- 補助輪状ウエル領域３２はＰ- ウエル領域３１
と同時に形成されている。
【００１３】この実施例では、Ｐ- 輪状ウエル領域４３
とＰ- 副ウエル領域４２との間のエピタキシャル領域２
からなる縦チャンネル部１２の横幅は、Ｐ- 主ウエル領
域４１間の縦チャンネル部１１の横幅（同一深さにおけ
る）にほぼ等しく設計され、これにより、両縦チャンネ
ル部１１、１２における空乏層などの抵抗への影響をな
るべく等しくし、それによりソース電極９２が検出する
縦チャンネル部１２の電流と、ソース電極９１に導出さ
れる縦チャンネル部１１の電流の比率を一定化してい
る。
とＰ- 副ウエル領域４２との間のエピタキシャル領域２
からなる縦チャンネル部１２の横幅は、Ｐ- 主ウエル領
域４１間の縦チャンネル部１１の横幅（同一深さにおけ
る）にほぼ等しく設計され、これにより、両縦チャンネ
ル部１１、１２における空乏層などの抵抗への影響をな
るべく等しくし、それによりソース電極９２が検出する
縦チャンネル部１２の電流と、ソース電極９１に導出さ
れる縦チャンネル部１１の電流の比率を一定化してい
る。
【００１４】この実施例ではチップ上には多数のＤＭＯ
Ｓセルが配設され、電流検出のためのエミュレーション
電流部は平面形状が略正方形である副ウエル領域４２を
４個有し（図１〜図７では一個だけを図示）、それらの
上方には略正方形の二重イオン注入用開口を４個もつ略
正方形のゲート電極７２が形成されている（図８参
照）。また、主電流制御用の主電流部は平面形状が略正
方形である多数の主ウエル領域４１を有し、各主ウエル
領域４１の上方にも多数の略正方形の二重イオン注入用
開口をもつ広いゲート電極７１が形成されている（図８
参照）。そしてゲート電極７１、７２は図８に示すよう
に、接続部７４により接続されている。したがって輪状
開口１０は正確には、一部欠落している。
Ｓセルが配設され、電流検出のためのエミュレーション
電流部は平面形状が略正方形である副ウエル領域４２を
４個有し（図１〜図７では一個だけを図示）、それらの
上方には略正方形の二重イオン注入用開口を４個もつ略
正方形のゲート電極７２が形成されている（図８参
照）。また、主電流制御用の主電流部は平面形状が略正
方形である多数の主ウエル領域４１を有し、各主ウエル
領域４１の上方にも多数の略正方形の二重イオン注入用
開口をもつ広いゲート電極７１が形成されている（図８
参照）。そしてゲート電極７１、７２は図８に示すよう
に、接続部７４により接続されている。したがって輪状
開口１０は正確には、一部欠落している。
【００１５】以下、上記装置の製造工程を図２から図７
を参照して詳述する。まず図２に示すように比抵抗０．
０１Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、その
上にＮ- エピタキシャル層２を形成する。その後、１×
１０16原子／ｃｍ3 のＮ- エピタキシャル層２上にシリ
コン酸化膜１００を３０００〜５０００Å程度形成す
る。
を参照して詳述する。まず図２に示すように比抵抗０．
０１Ω・ｃｍ以下のＮ+ シリコン基板１を用意し、その
上にＮ- エピタキシャル層２を形成する。その後、１×
１０16原子／ｃｍ3 のＮ- エピタキシャル層２上にシリ
コン酸化膜１００を３０００〜５０００Å程度形成す
る。
【００１６】次に図３に示すように、深いＰ- ウエル領
域３１、３２形成のためにシリコン酸化膜１００のフォ
トエッチングを行った後、ボロンを３〜５×１０13dose
／cm角、６０ｋｅＶの条件でイオン注入し、ドライブイ
ン（１１７０℃、４〜５時間、Ｎ2 ）を行い、深いＰ-
ウェル領域３１及び補助輪状ウエル領域３２を形成す
る。３２は完全な輪状に形成されている。
域３１、３２形成のためにシリコン酸化膜１００のフォ
トエッチングを行った後、ボロンを３〜５×１０13dose
／cm角、６０ｋｅＶの条件でイオン注入し、ドライブイ
ン（１１７０℃、４〜５時間、Ｎ2 ）を行い、深いＰ-
ウェル領域３１及び補助輪状ウエル領域３２を形成す
る。３２は完全な輪状に形成されている。
【００１７】次に図４に示すように、シリコン酸化膜１
００を除去し、その後、９０００オングストローム程度
の厚いシリコン酸化膜８２を形成し、Ｐ- ウエル領域３
２の上を残して他の部分を除去し、その後、約３００〜
１０００オングストロームのゲート絶縁膜８１を熱酸化
により形成する。次に図５に示すように、ＬＰＣＶＤ法
により３０００〜５０００Å程度堆積しリン拡散を行っ
たポリシリコン膜をフォトエッチングしてゲート電極７
１、７２を形成する。
００を除去し、その後、９０００オングストローム程度
の厚いシリコン酸化膜８２を形成し、Ｐ- ウエル領域３
２の上を残して他の部分を除去し、その後、約３００〜
１０００オングストロームのゲート絶縁膜８１を熱酸化
により形成する。次に図５に示すように、ＬＰＣＶＤ法
により３０００〜５０００Å程度堆積しリン拡散を行っ
たポリシリコン膜をフォトエッチングしてゲート電極７
１、７２を形成する。
【００１８】このゲート電極のパターンエッチングによ
り、図８に示すように、ウエル領域３２に囲まれたウエ
ル領域３１の上方にウエル領域３１を囲む形状の開口１
０と、主電流部および検出部の各ＤＭＯＳセルへの開口
部が形成される。なお、ゲート電極７１はゲート電極７
２に一定間隔を隔ててゲート電極７２を囲むように配置
される。
り、図８に示すように、ウエル領域３２に囲まれたウエ
ル領域３１の上方にウエル領域３１を囲む形状の開口１
０と、主電流部および検出部の各ＤＭＯＳセルへの開口
部が形成される。なお、ゲート電極７１はゲート電極７
２に一定間隔を隔ててゲート電極７２を囲むように配置
される。
【００１９】次に図６に示すように、ボロンを６×１０
13〜９×１０13dose／cm角、４０ｋｅＶの条件でイオン
注入を行い、さらに、ドライブインを１１７０℃、１０
０分程度行いＰ- ウエル領域として主ウエル領域４１、
副ウエル領域４２、輪状ウエル領域４３を形成する。輪
状ウエル領域４３は輪状開口１０からのイオン注入によ
り形成される。
13〜９×１０13dose／cm角、４０ｋｅＶの条件でイオン
注入を行い、さらに、ドライブインを１１７０℃、１０
０分程度行いＰ- ウエル領域として主ウエル領域４１、
副ウエル領域４２、輪状ウエル領域４３を形成する。輪
状ウエル領域４３は輪状開口１０からのイオン注入によ
り形成される。
【００２０】次にフォトリソグラフィによりパターニン
グをしたレジストとゲート電極７１、７２とをマスクと
して用いて、リンのイオン注入を行う。このリンのイオ
ン注入によりＰ- ウエル領域４１の表面にＮ+ 領域５１
を形成し、Ｐ- ウエル領域４２の表面にＮ+ 領域５２を
形成する。なおこのとき、この実施例では輪状開口１０
はレジストマスクで覆われており、Ｐ- 輪状ウエル領域
４３にはリンドープを行わない。
グをしたレジストとゲート電極７１、７２とをマスクと
して用いて、リンのイオン注入を行う。このリンのイオ
ン注入によりＰ- ウエル領域４１の表面にＮ+ 領域５１
を形成し、Ｐ- ウエル領域４２の表面にＮ+ 領域５２を
形成する。なおこのとき、この実施例では輪状開口１０
はレジストマスクで覆われており、Ｐ- 輪状ウエル領域
４３にはリンドープを行わない。
【００２１】次に、上記レジストを除去してボロンのイ
オン注入を行い、ウエル領域４１、４２の表面中央部に
ウエルコンタクト用のＰ+ 領域６を形成する。次に、Ｎ
2 雰囲気中でアニールを行い、Ｎ+ ソース領域５１、５
２及びＰ+ コンタクト領域６を活性化する。なお、Ｎ+
領域５１、５２のゲート電極側の端部は上記マスクの形
状によらずゲート電極７１、７２により規定され、その
結果、ゲート電極下のＤＭＯＳチャンネル長１０７は上
記二回のイオン注入の横方向広がりの差により決定され
る。
オン注入を行い、ウエル領域４１、４２の表面中央部に
ウエルコンタクト用のＰ+ 領域６を形成する。次に、Ｎ
2 雰囲気中でアニールを行い、Ｎ+ ソース領域５１、５
２及びＰ+ コンタクト領域６を活性化する。なお、Ｎ+
領域５１、５２のゲート電極側の端部は上記マスクの形
状によらずゲート電極７１、７２により規定され、その
結果、ゲート電極下のＤＭＯＳチャンネル長１０７は上
記二回のイオン注入の横方向広がりの差により決定され
る。
【００２２】次に、全面に例えばＢＰＳＧ等よりなる層
間絶縁膜８３をＣＶＤにより堆積するとともに、ホトリ
ソ工程により絶縁膜８３の所定領域を除去して、コンタ
クト用の開口を形成する。次に図１に示すように、アル
ミニウム等よりなるソース電極９１、９２およびソース
電極９１のソースボンディングパッド、ソース電極９２
と接続される電流検出パッド等の表面電極部を形成し、
また図示しない部位における開口を通じてゲート電極７
１、７２と接続されるゲートボンディングパッド（図示
せず）を形成する。そして裏面側にはドレイン電極９３
を例えばＴｉ／Ｎｉ／Ａｕ等にて形成する。このように
して、縦型ＤＭＯＳパワートランジスタを集積化した半
導体装置が完成する。
間絶縁膜８３をＣＶＤにより堆積するとともに、ホトリ
ソ工程により絶縁膜８３の所定領域を除去して、コンタ
クト用の開口を形成する。次に図１に示すように、アル
ミニウム等よりなるソース電極９１、９２およびソース
電極９１のソースボンディングパッド、ソース電極９２
と接続される電流検出パッド等の表面電極部を形成し、
また図示しない部位における開口を通じてゲート電極７
１、７２と接続されるゲートボンディングパッド（図示
せず）を形成する。そして裏面側にはドレイン電極９３
を例えばＴｉ／Ｎｉ／Ａｕ等にて形成する。このように
して、縦型ＤＭＯＳパワートランジスタを集積化した半
導体装置が完成する。
【００２３】以下、この装置の作動を説明する。電極部
９１を接地し、電極部９３を負荷を通じて正電位電源に
接続する。ゲート電極７１、７２に正の共通制御電圧を
印加すると、ソース領域５１は主ウエル領域４１表面の
Ｎ型チャンネル及び縦チャンネル部１１を通じて、ソー
ス領域５２は副ウエル領域４２表面のＮ型チャンネル及
び縦チャンネル部１２を通じて、Ｎ+ 基板１に導通す
る。主ウエル領域４１はソース領域５１と、副ウエル領
域４２はソース領域５２と同一電位にバイアスされてい
る。したがって、エミュレーション電流部のＤＭＯＳと
主電流部のＤＭＯＳとは、しきい値電圧Ｖｔやチャンネ
ルの相互コンダクタンスがほぼ等しくなり、更に縦チャ
ンネル部１１、１２の抵抗値がほぼ等しくなるので、ソ
ース領域５２を低抵抗を通じて接地すればソース領域５
２の電位は主電流部の電流に比例する値となる。
９１を接地し、電極部９３を負荷を通じて正電位電源に
接続する。ゲート電極７１、７２に正の共通制御電圧を
印加すると、ソース領域５１は主ウエル領域４１表面の
Ｎ型チャンネル及び縦チャンネル部１１を通じて、ソー
ス領域５２は副ウエル領域４２表面のＮ型チャンネル及
び縦チャンネル部１２を通じて、Ｎ+ 基板１に導通す
る。主ウエル領域４１はソース領域５１と、副ウエル領
域４２はソース領域５２と同一電位にバイアスされてい
る。したがって、エミュレーション電流部のＤＭＯＳと
主電流部のＤＭＯＳとは、しきい値電圧Ｖｔやチャンネ
ルの相互コンダクタンスがほぼ等しくなり、更に縦チャ
ンネル部１１、１２の抵抗値がほぼ等しくなるので、ソ
ース領域５２を低抵抗を通じて接地すればソース領域５
２の電位は主電流部の電流に比例する値となる。
【００２４】また、Ｐ- 補助輪状ウエル領域３２及びＰ
- 輪状ウエル領域４３は、主電流部とエミュレーション
電流部との間のエピ層２表面に空乏層電界が集中してブ
レークダウンが生じるのを防止する。厚いシリコン酸化
膜８２はその上の電極９１の端部に生じる熱ストレスに
より生じることのある保護膜クラックがＳｉ基板１及び
２に到達するのを防ぐ。
- 輪状ウエル領域４３は、主電流部とエミュレーション
電流部との間のエピ層２表面に空乏層電界が集中してブ
レークダウンが生じるのを防止する。厚いシリコン酸化
膜８２はその上の電極９１の端部に生じる熱ストレスに
より生じることのある保護膜クラックがＳｉ基板１及び
２に到達するのを防ぐ。
【００２５】更に、輪状ウエル領域４３と副ウエル領域
４２とは同一マスク（ゲート電極７１、７２）を用いた
同一のイオン注入工程により形成されるので、両ウエル
領域４２、４３間の縦チャンネル部１２の水平幅Ｗ１、
Ｗ２のばらつきを抑止して電流検出精度を向上させるこ
とができる。 （変形態様）上記実施例の主電流部、エミュレーション
電流部間の構造の変形態様を図９から図１４に示す。
４２とは同一マスク（ゲート電極７１、７２）を用いた
同一のイオン注入工程により形成されるので、両ウエル
領域４２、４３間の縦チャンネル部１２の水平幅Ｗ１、
Ｗ２のばらつきを抑止して電流検出精度を向上させるこ
とができる。 （変形態様）上記実施例の主電流部、エミュレーション
電流部間の構造の変形態様を図９から図１４に示す。
【００２６】図９では、輪状ウエル領域４３と補助輪状
ウエル領域３２とを離し、その間にＮ- 輪状領域２１を
設け、Ｎ- 輪状領域２１の上に厚いシリコン酸化膜８２
を形成している。このようにすれば、Ｎ- 輪状領域２１
の表面へのゲート電極７１の影響は低下し、Ｎ- 輪状領
域２１の表面のＰ型反転層の形成は抑止され、それによ
り、Ｐ- 主ウエル領域４１が補助輪状ウエル領域３２、
Ｐ型反転層、輪状ウエル領域４３を通じて副ウエル領域
４２に導通し、この寄生トランジスタ効果による電流に
よりエミュレーション電流部のＤＭＯＳの電流が変動す
るのを防止できる。
ウエル領域３２とを離し、その間にＮ- 輪状領域２１を
設け、Ｎ- 輪状領域２１の上に厚いシリコン酸化膜８２
を形成している。このようにすれば、Ｎ- 輪状領域２１
の表面へのゲート電極７１の影響は低下し、Ｎ- 輪状領
域２１の表面のＰ型反転層の形成は抑止され、それによ
り、Ｐ- 主ウエル領域４１が補助輪状ウエル領域３２、
Ｐ型反転層、輪状ウエル領域４３を通じて副ウエル領域
４２に導通し、この寄生トランジスタ効果による電流に
よりエミュレーション電流部のＤＭＯＳの電流が変動す
るのを防止できる。
【００２７】この態様では、ゲート電極７１、７２がロ
ーレベル時にはＰ- 補助輪状ウエル領域３２はＰ- 主ウ
エル領域４１との寄生トランジスタによる導通により電
位決定され、Ｐ- 輪状ウエル領域４３はＰ- 副ウエル領
域４２との寄生トランジスタによる導通により電位決定
される。図１０では、Ｐ- 補助輪状ウエル領域３２、３
２を二重に形成して、両者の間にＮ- 輪状領域２２を設
け、Ｎ- 輪状領域２２の上に厚い絶縁膜８２を形成して
いる。このようにすれば同様の寄生トランジスタ阻止効
果が得られる。
ーレベル時にはＰ- 補助輪状ウエル領域３２はＰ- 主ウ
エル領域４１との寄生トランジスタによる導通により電
位決定され、Ｐ- 輪状ウエル領域４３はＰ- 副ウエル領
域４２との寄生トランジスタによる導通により電位決定
される。図１０では、Ｐ- 補助輪状ウエル領域３２、３
２を二重に形成して、両者の間にＮ- 輪状領域２２を設
け、Ｎ- 輪状領域２２の上に厚い絶縁膜８２を形成して
いる。このようにすれば同様の寄生トランジスタ阻止効
果が得られる。
【００２８】図１１では、図９においてゲート電極７１
をＰ- 補助輪状ウエル領域３２の上方でカットし、輪状
領域２１上方に設けないようにしたものである。このよ
うにすれば輪状領域２１表面のＰ型反転を一層抑止する
ことができる。なお、この実施例ではＰ- 輪状ウエル領
域４３は厚い絶縁膜８２とゲート電極７２との間の輪状
開口からのボロンイオンの注入により形成されるが、マ
スクパタンの追加も可能である。
をＰ- 補助輪状ウエル領域３２の上方でカットし、輪状
領域２１上方に設けないようにしたものである。このよ
うにすれば輪状領域２１表面のＰ型反転を一層抑止する
ことができる。なお、この実施例ではＰ- 輪状ウエル領
域４３は厚い絶縁膜８２とゲート電極７２との間の輪状
開口からのボロンイオンの注入により形成されるが、マ
スクパタンの追加も可能である。
【００２９】図１２では、図１０においてゲート電極７
１をＰ- 補助輪状ウエル領域３２の上方でカットし、輪
状領域２２上方に設けないようにしたものであり、その
効果は図１１の場合と同じである。
１をＰ- 補助輪状ウエル領域３２の上方でカットし、輪
状領域２２上方に設けないようにしたものであり、その
効果は図１１の場合と同じである。
【図１】本発明の一実施例を示す断面図、
【図２】図１の装置の製造プロセスを示す断面図、
【図３】図１の装置の製造プロセスを示す断面図、
【図４】図１の装置の製造プロセスを示す断面図、
【図５】図１の装置の製造プロセスを示す断面図、
【図６】図１の装置の製造プロセスを示す断面図、
【図７】図１の装置の製造プロセスを示す断面図、
【図８】図１の装置のゲート電極を示す平面図、
【図９】図１の装置の変形態様を示す断面図、
【図１０】図１の装置の変形態様を示す断面図、
【図１１】図１の装置の変形態様を示す断面図、
【図１２】図１の装置の変形態様を示す断面図、
【図１３】従来の半導体装置の断面図
【図１４】図１３における縦チャンネル部の横幅とオン
抵抗との関係を示す特性図、
抵抗との関係を示す特性図、
１はシリコン基板（半導体基板）、２はエピ層（本発明
でいう半導体基板）、３１はウエル領域（深いウエル領
域）、３２は補助輪状ウエル領域（深い輪状ウエル領
域）、４１は主ウエル領域、４２は副ウエル領域、４３
は輪状ウエル領域、５１、５２はソース領域、７１、７
２はゲート電極、８１はゲート絶縁膜、１０は輪状開
口、１０ａは副ウエル領域形成用の開口、１１、１２は
縦チャンネル部である。
でいう半導体基板）、３１はウエル領域（深いウエル領
域）、３２は補助輪状ウエル領域（深い輪状ウエル領
域）、４１は主ウエル領域、４２は副ウエル領域、４３
は輪状ウエル領域、５１、５２はソース領域、７１、７
２はゲート電極、８１はゲート絶縁膜、１０は輪状開
口、１０ａは副ウエル領域形成用の開口、１１、１２は
縦チャンネル部である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−289954（ＪＰ，Ａ) 特開 平２−285679（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (8)
- 【請求項１】第１導電型の半導体基板の表面上にゲート
絶縁膜を介して形成された主電流部用及びエミュレーシ
ョン電流部用のゲート電極と、少なくとも前記主電流部
用及びエミュレーション電流部用の両ゲート電極をマス
クとしてのウエル領域用不純物のドープにより前記基板
の前記主電流部及び前記エミュレーション部の表面部に
各々形成されて前記両ゲート電極の各々の下方に達する
第２導電型の主ウエル領域及び副ウエル領域と、少なく
とも前記主電流部用のゲート電極をマスクとしてのソー
ス領域用不純物のドープにより前記主ウエル領域の表面
部に前記主ウエル領域より浅く、狭く形成されて前記主
電流部用のゲート電極の下方に達する第１導電型の主電
流部用のソース領域と、少なくとも前記エミュレーショ
ン電流部用のゲート電極をマスクとしてのソース領域用
不純物のドープにより前記副ウエル領域の表面部に前記
副ウエル領域より浅く、狭く形成されて前記エミュレー
ション電流部用のゲート電極の下方に達する第１導電型
のエミュレーション電流部用のソース領域とを備える半
導体装置において、 前記エミュレーション電流部用のゲート電極を開口して
形成された前記副ウエル領域形成のための開口と、 前記副ウエル領域形成のための前記開口から所定距離離
れて前記ゲート電極を開口して形成されて前記副ウエル
領域形成のための前記開口を囲む輪状開口と、前記主ウエル領域及び副ウエル領域を形成するための前
記ウエル領域用不純物のドープにより前記輪状開口を通
じて 前記基板の表面部に形成され、前記副ウエル領域か
ら所定間隔を隔てつつ前記副ウエル領域を包囲する輪状
ウエル領域とを備えることを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板上にゲート絶縁膜
を形成し、前記ゲート絶縁膜上に主ゲート電極及び副ゲ
ート電極を形成するとともに、前記両ゲート電極の間に
所定幅の輪状開口を形成するゲート電極形成工程と、 少なくとも前記両ゲート電極をマスクとする不純物のド
ープにより前記基板表面部に、前記主ゲート電極下方に
達する主ウエル領域と、前記副ゲート電極下方に達する
副ウエル領域と、前記主ウエル領域から独立しかつ所定
間隔を隔てて前記副ウエル領域を包囲する輪状ウエル領
域とを同時に形成するウエル形成工程と、 少なくとも前記両ゲート電極をマスクとする不純物ドー
プにより前記主ウエル領域及び前記副ウエル領域の表面
部に、前記各ウエル領域より浅く、狭くかつ前記ゲート
電極下方に達する第１導電型の主電流部用及びエミュレ
ーション電流部用のソース領域を形成するソース領域形
成工程と、 を備え、 前ゲート電極形成工程は、前記副ウエル領域形成のため
の開口と、前記副ウエル領域形成のための前記開口から
所定距離離れて前記エミュレーション電流部用の前記副
ゲート電極を囲む輪状開口を前記両ゲート電極を開口し
て形成する工程を含み、 前記ウエル形成工程は、前記主ウエル領域及び副ウエル
領域を形成するための前記不純物を前記輪状開口を通じ
てドープすることにより、前記副ウエル領域から所定間
隔を隔てつつ前記副ウエル領域を包囲する前記輪状ウエ
ル領域を前記基板の表面部に形成する工程を含み、 前記副ゲート電極の前記開口に面する側端面により前記
副ウエル領域の前記輪状ウエル領域側の側端縁を決定
し、 前記副ゲート電極の前記輪状開口に面する側端面により
前記輪状ウエル領域の前記副ウエル領域側の側端縁を決
定することを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１記載の半導体装置において、 前記主ウエル領域及び副ウエル領域と重なって前記主ウ
エル領域及び副ウエル領域よりも深く形成された第２導
電型の深いウエル領域を有することを特徴とする半導体
装置。 - 【請求項４】請求項１又は３記載の半導体装置におい
て、 前記エミュレーション電流部は、前記輪状ウエル領域と
ともに前記輪状ウエル領域よりも深く形成された第２導
電型の深い輪状ウエル領域により包囲されていることを
特徴とする半導体装置。 - 【請求項５】請求項４記載の半導体装置において、 前記輪状ウエル領域と前記深い輪状ウエル領域は互いに
重なって形成されていることを特徴とする半導体装置。 - 【請求項６】請求項２記載の半導体装置の製造方法にお
いて、 前記主ウエル領域及び副ウエル領域と重なって前記主ウ
エル領域及び副ウエル領域よりも深く形成された第２導
電型の深いウエル領域を有することを特徴とする半導体
装置の製造方法。 - 【請求項７】請求項２又は６記載の半導体装置の製造方
法において、 前記エミュレーション電流部は、前記輪状ウエル領域と
ともに前記輪状ウエル領域よりも深く形成された第２導
電型の深い輪状ウエル領域により包囲されていることを
特徴とする半導体装置の製造方法。 - 【請求項８】請求項７記載の半導体装置の製造方法にお
いて、 前記輪状ウエル領域と前記深い輪状ウエル領域は互いに
重なって形成されていることを特徴とする半導体装置の
製造方法。
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