JP2748865B2 - 出力回路 - Google Patents
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Description
集積回路間を相互接続したシステムにおいて、各集積回
路に設けられ伝送ラインを駆動してデータを出力するオ
ープンドレイン型の出力回路に関するものである。
(Gunning Transcei−ver Log
ic)出力回路と呼ばれるものがある。すなわち、米国
特許第5,023,488号明細書に示されるように、
複数の入出力回路を搭載した複数の集積回路間でのデー
タ通信を行うために、入出力回路の入出力端子が接続さ
れた伝送ラインを約1.2Vから2Vの範囲内の電位に
伝送ラインとほぼ同等の特性インピーダンスの抵抗素子
によって終端短絡し、複数の入出力回路間を約0.8V
から1.4Vの振幅を持つ論理振幅で通信するものであ
る。
詳細に説明する。図3において、本回路が形成する集積
回路チップ上の電源ラインVDDと接地ラインGND1
0との間にPMOSトランジスタ1、NMOSトランジ
スタ2を直列に接続され、その共通接続点はNMOSト
ランジスタ3のゲートに接続される。トランジスタ1,
2の共通ゲートはデータ入力端子VINに接続されNM
OSトランジスタ3のドレインはチップ上の出力端子パ
ッドVOUTに接続される。本集積回路はパッケージに
搭載されるため、電源ラインVDD,出力端子パッドV
OUT及び接地ラインGNDにはパッケージのVDDピ
ン,VOUTピンおよびGNDピンとの間に寄生の誘導
素子14、17及び20、抵抗素子15、18及び2
1、容量素子16、19及び22(以下これらを総称し
て能動素子と略す)が等価的に接続される。この能動素
子の影響により、出力端子に振動的に変化する電位(以
下、リンギングと略す)が誘起され、特に出力端子のロ
ー・レベルからハイ・レベルの変化に対し顕著に現れ
る。
力端子VOUTのロー・レベルからハイ・レベルの変化
に対し、NMOSトランジスタ3のオンからオフの切り
換えをある一定時間遅延させることで前記リンギングを
抑えている。このNMOSトランジスタ3のオンからオ
フの切り換えをある一定時間遅延させるために、NMO
Sトランジスタ4及び5のオンからオフへの切り換えを
遅延回路8によって任意に設定された時間で遅延し、こ
の遅延時間内において出力端子VOUTからNMOSト
ランジスタ4,5及び2を介し接地へ向けて流れる電流
とNMOSトランジスタ4,5及び2のオン抵抗でNM
OSトランジスタ3のしきい値以上の電位を誘起させ
る。この為、前記NMOSトランジスタ3は遅延回路に
よって設定された時間において比較的弱いオン状態とな
り、前記リンギングを抑えることができる。
GTL出力回路では、出力端子VOUTのロー・レベル
からハイ・レベルの変化に対し、NMOSトランジスタ
3のオンからオフの切り換えをある一定時間遅延させ、
NMOSトランジスタ3を遅延回路8によって設定され
た時間において比較的弱いオン状態とすることで前記リ
ンギングを抑えている。しかしながら、集積回路を搭載
するパッケージに対するように受動素子の電気的特性値
が極めて大きい場合や伝送ラインそのものにある寄生的
な受動素子の電気的特性が極めて大きい場合は、かかる
出力回路のしきい値を幾度も交差する顕著なリンギング
が発生し、このリンギンを十分に抑えることができなく
なっている。この結果、集積回路間の通信速度を損ねる
という問題点があった。
に抑えた出力回路を提供することにある。
は、夫々のゲートが入力端子に共通接続されソース・ド
レイン路が第1および第2の電源ライン間に直列接続さ
れた第1導電型の第1のトランジスタおよび第2導電型
の第2トランジスタと、前記第1および第2のトランジ
スタの接続ノードにゲートが接続され出力端子および前
記第2の電源ライン間にソース・ドレイン路が接続され
た第1導電型の第3のトランジスタと、前記出力端子お
よび前記第3のトランジスタのゲート間にソース・ドレ
イン路が直列接続された第1導電型の第4および第5の
トランジスタと、前記接続ノードおよび前記第4のトラ
ンジスタのゲート間に接続された遅延回路とを有し、前
記第5のトランジスタのゲートを前記入力端子に接続し
た出力回路において、前記出力端子に接続され、前記入
力端子のレベル変化にともなう前記出力端子出力インピ
ーダンスを制御する出力インピーダンス制御回路を設
け、前記出力インピーダンス制御回路は、前記出力端子
および前記第3のトランジスタのゲート間にソース・ド
レイン路が直列に接続された第1導電型の第6および第
7のトランジスタと、前記遅延回路の出力および前記第
6のトランジスタのゲート間に接続された出力インピー
ダンス制御用遅延回路とを有し、前記第7のトランジス
タのゲートを前記入力端子に接続したことを特徴とす
る。
ートが入力端子に共通接続されソース・ドレイン路が第
1および第2の電源ライン間に直列接続された第1導電
型の第1のトランジスタおよび第2導電型の第2トラン
ジスタと、前記第1および第2のトランジスタの接続ノ
ードにゲートが接続され出力端子および前記第2の電源
ライン間にソース・ドレイン路が接続された第1導電型
の第3のトランジスタと、前記出力端子および前記第3
のトランジスタのゲート間にソース・ドレイン路が直列
接続された第1導電型の第4および第5のトランジスタ
と、前記接続ノードおよび前記第4のトランジスタのゲ
ート間に接続された遅延回路とを有し、前記第5のトラ
ンジスタのゲートを前記入力端子に接続した出力回路に
おいて、前記出力端子に接続され、前記入力端子のレベ
ル変化にともなう前記出力端子出力インピーダンスを制
御する出力インピーダンス制御回路を設け、前記出力イ
ンピーダンス制御回路は、前記出力端子および前記第2
の電源ライン間にソース・ドレイン路が接続された第一
導電型の第6のトランジスタと、前記出力端子および前
記第6のトランジスタのゲート間にソース・ドレイン路
が直列に接続された第1導電型の第7および第8のトラ
ンジスタと、前記遅延回路の出力および第7のトランジ
スタのゲート間に直列に接続された第1および第2の出
力インピーダンス制御用遅延回路と、前記第1の出力イ
ンピーダンス制御用遅延回路の出力および前記入力端子
を入力としその出力が前記第6のトランジスタのゲート
に接続された論理積回路とを有し、前記第8のトランジ
スタのゲートを前記入力端子に接続したことを特徴とす
る。
電源と第2の電源の間に接続されたインバータと、ゲー
トが前記インバータの出力にソース・ドレインの電流路
が出力端子と前記第2の電源の間に接続された出力トラ
ンジスタと、直列に接続された第1および第2のトラン
ジスタが前記出力端子と前記インバータの出力の間に接
続され、前記第1のトランジスタのゲートは前記インバ
ータの入力に前記第2のトランジスタのゲートは遅延回
路を介して前記インバータの出力に接続された第1およ
び第2のトランジスタから成る帰還回路を有する出力回
路において、前記出力端子と前記インバータの出力との
間に直列に接続された第3および第4のトランジスタか
らなる第2の帰還回路と前記遅延回路の出力をさらに遅
延させる第2の遅延回路を備え、前記第3のトランジス
タのゲートは前記インバータの入力に前記第4のトラン
ジスタのゲートは前記第2の遅延回路の出力に接続され
ていることを特徴とする。
る。
ある。本実施例においては、入力端子(VIN)には導
電型としてのPMOSトランジスタ1のゲートと逆導電
型としてのNMOSトランジスタ2のゲートとを接続
し、PMOSトランジスタ1のソースとNMOSトラン
ジスタ2のソースとは、それぞれ本回路が形成された集
積回路チップの電源ライン(VDD)、接地(GND)
に接続する。またPMOSトランジスタ1のドレインと
NMOSトランジスタ2のドレインにはNMOSトラン
ジスタ3のゲードを接続し、またNMOSトランジスタ
3のドレインとソースはそれぞれ出力端子パッド(VO
UT)と接地ライン(GND)に接続する。この出力端
子パッド(VOUT)にはNMOSトランジスタ4とN
MOSトランジスタ6のドレインを共通に接続し、また
NMOSトランジスタ4とNMOSトランジスタ6のソ
ースはNMOSトランジスタ5及びNMOSトランジス
タ7のドレインにそれぞれ接続する。NMOSトランジ
スタ5及びNMOSトランジスタ7のゲートは入力端子
(VIN)にそしてソースはNMOSトランジスタ3の
ゲートにそれぞれ共通接続する。NMOSトランジスタ
4のゲートは第1の遅延回路8の出力に接続すると同時
に第2の遅延回路9の入力に接続する。NMOSトラン
ジスタ6のゲートは第2の遅延回路9の出力に接続す
る。遅延回路8の入力はPMOSトランジスタ1及びN
MOSトランジスタ2のドレインに接続する。他の寄生
の能動素子は従来のものと同一である。
子(VIN)へ振幅がロー・レベルである接地電位とほ
ぼ同等の電位から、ハイ・レベルである電源電圧(VD
D)とほぼ同等の電位の信号が印加される場合、入力信
号が特にロー・レベルからハイ・レベルの変化に対し、
PMOSトランジスタ1はオンからオフへ、またNMO
Sトランジスタ2はオフからオンへ変化する。同時にN
MOSトランジスタ5と7もオフからオンに変化する。
このとき、PMOSトランジスタ1とNMOSトランジ
スタ2のドレインはハイ・レベルからロー・レベルに変
化する為、NMOSトランジスタ3はオンからオフへ変
化しようとする。しかしながら、かかるハイ・レベルか
らローレベルの変化は、一定時間遅延した後に遅延回路
8の出力に現われ、これによって、NMOSトランジス
タ4をオンからオフへ変化させる。そして、遅延回路9
によってさらにある一定時間遅延した後、NMOSトラ
ンジスタ6をオンからオフへ変化させる。このNMOS
トランジスタ4と6がオンしている間、NMOSトラン
ジスタ3はオン状態を保持しており、NMOSトランジ
スタ6がオフすると同時にNMOSトラジスタ3はオフ
に変化する。
らオフの変化が遅延回路8と9の遅延時間によて制御さ
れている間、NMOSトランジスタ2はオン状態の為、
出力端子VOUTから接地GNDへ向けて流れる2つの
電流経路が存在する。1つは出力端子からNMOSトラ
ンジスタ4と5及び2を介し接地へ向けて流れる電流で
ある。この2つの経路による電流の各経路における前記
NMOSトランジスタ4−7のオン抵抗で、NMOSト
ランジスタ3のゲートには遅延回路8と9によって時間
的に変化する2つの電位が与えられることになる。この
時間的に変化する2つの電位をNMOSトランジスタ3
のしきい値以上の値に設定することにより、出力端子V
OUTに発生するリンギングを2段階に分けて抑えるこ
とができる。リンギングを十分に抑えるためには、NM
OSトランジスタ3に与えられる時間的に変化する2つ
の電位差と、この電位差を維持する時間的位相差を調節
する必要があるが、まず電位差についはNMOSトラン
ジスタ2、4、5、6、7のゲート幅を調節することに
より制御でき、また2つの電位差の時間的位相差は遅延
回路8と9によって制御することができる。
いて説明する。本実施例では、入力端子(VIN)には
PMOSトランジスタ1のゲートとNMOSトランジス
タ2のゲートとを接続し、PMOSトランジスタ1のソ
ースとNMOSトランジスタ2ののソースとは、それぞ
れ電源端子(VDD)、接地(GND)に接続する。ま
たPOMSトランジスタ1のドレインとNMOSトラン
ジスタ2のドレインにはNMOSトランジスタ3のゲー
トを接続し、またNMOSトランジスタ3と10のドレ
インはそれぞれ出力端子(VOUT)に、ソースはそれ
ぞれ接地(GND)に接続する。この出力端子(VOU
T)にはNMOSトランジスタ4とNMOSトランジス
タ6のドレインを並列接続し、NMOSトランジスタ4
とNMOSトランジスタ6のソースはNMOSトランジ
スタ5及びNMOSトランジスタ7のドレインに接続す
る。NOMSトランジスタ5及びNMOSトランジスタ
7のゲートは、それぞれ入力端子(VIN)にし、NM
OSトランジスタ5の他方のドレインまたはソースはN
MOSトランジスタ3のゲートに、NMOSトランジス
タ7の他方のドレインまたはソースはNMOSトランジ
スタ10のゲートにそれぞれ接続する。また、NMOS
トランジスタ4のゲートは遅延回路8の出力に接続する
と同時に遅延回路11の入力に接続する。NMOSトラ
ンジスタ6のゲートは遅延回路12の出力に接続する。
遅延回路8の入力PMOSトランジスタ1及びNMOS
トランジスタ2のドレインに、遅延回路11の入力は遅
延回路8の出力に、遅延回路12の入力は遅延回路11
の出力にそれぞれ接続する。また、NMOSトランジス
タ10のゲートは2入力負論理積回路13の出力に接続
する。22入力負論理積回路13の第1の入力は入力端
子に、第2の入力は遅延回路11の出力に接続する。
子(VIN)へ振幅がロー・レベルから、ハイ・レベル
の信号が印加される場合、入力信号が特にロー・レベル
からハイ・レベルの変化に対し、PMOSトランジスタ
1はオンからオフへ、またNMOSトランジスタ2はオ
フからオンへ変化する。同時にNMOSトランジスタ5
もオフからオンに変化する。このとき、PMOSトラン
ジスタ1とNMOSトランジスタ2のドレインはハイ・
レベルからローレベルに変化する為、NMOSトランジ
スタ3はオンからオフへ変化しようとする。しかし同時
に同ドレインのハイ・レベルからローレベルの変化は、
遅延回路8によってある一定時間遅延した後NMOSト
ランジスタ4をオンからオフへ変化させる。このNMO
Sトランジスタ4がオンしている間NMOSトランジス
タ3は、出力端子からNMOSトアンジスタ4,5,2
を介し接地(GND)へ流れる電流とNMOSトランジ
スタ4,5,2のオン抵抗によって与えられる電位のた
め弱いオン状態を保持しており、NMOSトランジスタ
4が、遅延回路8の遅延時間経過後オフとすると同時に
NMOSトランジスタ3はオフに変化する。この後、遅
延回路11によってある一定時間遅延した後、2入力負
論理積回路13入力の電位はロー・レベルからハイ・レ
ベルに変化するため、2入力負論理積回路13の遅延時
間経過後、同回路の出力がハイ・レベルからローレべル
に変化し、NMOSトランジスタ10はオンからオフに
変化しようとする。しかし、遅延回路11の出力のロー
・レベルからハイレベルの変化は遅延回路12によって
ある一定時間遅延した後NMOSトランジスタ6をオン
からオフへ変化させる。このNMOSトランジスタ6が
オンしている間NMOSトラジスタ10は、出力端子か
らNMOSトランジスタ6,7と2入力負論理積回路を
介し接地(GND)へ流れる電流とNMOSトランジス
タ6,7と2入力負論理積回路のオン抵抗によって与え
られる電位のため弱いオン状態を保持しており、NMO
Sトランジスタ6が、遅延回路12の遅延時間経過後オ
フとすると同時にNMOSトランジスタ3はオフに変化
する。このNMOSトランジスタ3と10のオンからオ
フする時間的位相差によって出力端子に発生するリンギ
ングを2段階に分けて抑えることができる。更にNMO
Sトランジスタ3と10は、前記に示した通り弱いオン
状態をそれぞれ保持する為、更に2段階に分けてリンギ
ングを抑えることができる。
を示す特性図である。図4において、従来の出力回路は
リンギングのオーバーシュート(OS)とバックスイン
グ(BS)が大きく、特にバックスイング(BS)がし
きい値を何度も交差しているのに対し、本発明の第1及
び第2の実施例のリンギングは十分に抑制されているこ
とを表す。
の出力ロー・レベルからハイ・レベルへの遅延特性(T
pdrise)を表すグラフである。図5において、本
実施例の出力回路はリンギングを大幅に減少させること
によって遅延特性の高速化が得られたことを表す。
回路に付加される電気的特性の極めて大きい能動素子及
びバスラインによって発生するリンギングを十分に抑制
できるため、バスラインに接続された複数の集積回路に
おける入出力回路間での高速な信号通信を可能とし、同
時に高い波形品質の信号を得れるという効果がある。
えてもよい。
遅延時間特性図。
果トランジスタ 8,9 正論理遅延回路 11,12 負論理遅延回路 13 2入力負論理積回路 14,17,20 寄生誘導性素子 15,18,21 寄生抵抗素子 16,19,22 寄生容量素子
Claims (3)
- 【請求項1】 夫々のゲートが入力端子に共通接続され
ソース・ドレイン路が第1および第2の電源ライン間に
直列接続された第1導電型の第1のトランジスタおよび
第2導電型の第2トランジスタと、前記第1および第2
のトランジスタの接続ノードにゲートが接続され出力端
子および前記第2の電源ライン間にソース・ドレイン路
が接続された第1導電型の第3のトランジスタと、前記
出力端子および前記第3のトランジスタのゲート間にソ
ース・ドレイン路が直列接続された第1導電型の第4お
よび第5のトランジスタと、前記接続ノードおよび前記
第4のトランジスタのゲート間に接続された遅延回路と
を有し、前記第5のトランジスタのゲートを前記入力端
子に接続した出力回路において、前記出力端子に接続さ
れ、前記入力端子のレベル変化にともなう前記出力端子
出力インピーダンスを制御する出力インピーダンス制御
回路を設け、前記出力インピーダンス制御回路は、前記
出力端子および前記第3のトランジスタのゲート間にソ
ース・ドレイン路が直列に接続された第1導電型の第6
および第7のトランジスタと、前記遅延回路の出力およ
び前記第6のトランジスタのゲート間に接続された出力
インピーダンス制御用遅延回路とを有し、前記第7のト
ランジスタのゲートを前記入力端子に接続したことを特
徴とする出力回路。 - 【請求項2】 夫々のゲートが入力端子に共通接続され
ソース・ドレイン路が第1および第2の電源ライン間に
直列接続された第1導電型の第1のトランジスタおよび
第2導電型の第2トランジスタと、前記第1および第2
のトランジスタの接続ノードにゲートが接続され出力端
子および前記第2の電源ライン間にソース・ドレイン路
が接続された第1導電型の第3のトランジスタと、前記
出力端子および前記第3のトランジスタのゲート間にソ
ース・ドレイン路が直列接続された第1導電型の第4お
よび第5のトランジスタと、前記接続ノードおよび前記
第4のトランジスタのゲート間に接続された遅延回路と
を有し、前記第5のトランジスタのゲートを前記入力端
子に接続した出力回路において、前記出力端子に接続さ
れ、前記入力端子のレベル変化にともなう前記出力端子
出力インピーダンスを制御する出力インピーダンス制御
回路を設け、前記出力インピーダンス制御回路は、前記
出力端子および前記第2の電源ライン間にソース・ドレ
イン路が接続さ れた第一導電型の第6のトランジスタ
と、前記出力端子および前記第6のトランジスタのゲー
ト間にソース・ドレイン路が直列に接続された第1導電
型の第7および第8のトランジスタと、前記遅延回路の
出力および第7のトランジスタのゲート間に直列に接続
された第1および第2の出力インピーダンス制御用遅延
回路と、前記第1の出力インピーダンス制御用遅延回路
の出力および前記入力端子を入力としその出力が前記第
6のトランジスタのゲートに接続された論理積回路とを
有し、前記第8のトランジスタのゲートを前記入力端子
に接続したことを特徴とする出力回路。 - 【請求項3】 第1の電源と第2の電源の間に接続され
たインバータと、ゲートが前記インバータの出力にソー
ス・ドレインの電流路が出力端子と前記第2の電源の間
に接続された出力トランジスタと、直列に接続された第
1および第2のトランジスタが前記出力端子と前記イン
バータの出力の間に接続され、前記第1のトランジスタ
のゲートは前記インバータの入力に前記第2のトランジ
スタのゲートは遅延回路を介して前記インバータの出力
に接続された第1および第2のトランジスタから成る帰
還回路を有する出力回路において、前記出力端子と前記
インバータの出力との間に直列に接続された第3および
第4のトランジスタからなる第2の帰還回路と前記遅延
回路の出力をさらに遅延させる第2の遅延回路を備え、
前記第3のトランジスタのゲートは前記インバータの入
力に前記第4のトランジスタのゲートは前記第2の遅延
回路の出力に接続されていることを特徴とする出力回
路。
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